DE10014379A1 - Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung - Google Patents
Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer UmverdrahtungsanordnungInfo
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Abstract
Eine elektrisch leitende Verbindung wird zwischen einem Chip und einer hiervon durch Abstandshalter (5) distanzierten Umverdrahtungsanordnung (6-10) durch Einbringen eines elektrisch leitenden Kontaktmaterials (14-16) in Ausnehmungen (13) der Umverdrahtungsanordnung (6-10) erstellt, DOLLAR A was rationell ausführbar ist und eine mechanisch sehr stabile elektrische Verbindung von Chippads mit Verdrahtungsebenen ermöglicht.
Description
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum
Verbinden mindestens eines Chips mit einer Umverdrahtungsan
ordnung.
Bisher ist die Erstellung einer derartigen elektrisch leiten
den Verbindung durch Wire Bonding oder Lead Bonding eines
Chips mit seiner Umverdrahtungsebene (= Umverdrahtungsan
ordnung; z. B. Leiterbahnen auf einem Trägermaterial) üblich.
Ein Wire-Bonding-Verfahren ist zum Beispiel in der US 5,147,815
beschrieben.
Aufgabe der vorliegenden Erfindung ist eine effiziente, ra
tionelle Erstellung einer elektrischen Verbindung eines Chips
(bzw. deren Chippads, also Kontaktierungsflächen) mit seiner
Umverdrahtungsebene ( = Umverdrahtungsanordnung, z. B. Leiter
bahnen auf einem Trägermaterial). Die Aufgabe wird jeweils
durch die Gegenstände der unabhängigen Ansprüche gelöst.
Das erfindungsgemäße Verfahren ist ein sehr einfacher, ko
stengünstig realisierbarer Prozeß. Der maschinelle Aufwand
ist sehr gering. Eventuell kann auf eine Umhüllung der Bond
verbindung verzichtet werden, da die erfindungsgemäße Verbin
dung selbst ausreichend stabil ist. Die erfindungsgemäße Ver
bindung ist sehr effizient herstellbar. Erfindungsgemäß ist
insbesondere die gleichzeitige und damit rationelle Verbin
dung mehrerer noch auf einem Wafer befindlicher Chips mit ih
ren Umverdrahtungsebenen möglich.
Als elektrisch verbindendes Kontaktmaterial ist insbesondere
ein elektrisch leitender Kleber oder ein selbstaushärtendes
oder unter Hitze aushärtendes Material geeignet.
Das Kontaktmaterial wird vorzugsweise durch einen Print-
Prozeß (Aufdrucken) oder Dispensen (Verteilen einer Masse)
aufgetragen.
Das Verfahren ist insbesondere für Produkte aus dem Bereich
WSA (wafer scale assembly = Verbindungserstellung ohne die
Chips aus dem Wafer herauszutrennen), FBGA (Fine Pitch Ball
Grind Array = Gehäuse mit Lötkugeln auf der Chipunterseite
zum Ermöglichen einer einfachen Montage), CSP (Chip Size
Package = Gehäuse mit an die Chipgröße angepaßter Größe), Mo
dule Assembly (Modulare Montage), COB (Chip on board) ein
setzbar.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus
den Ansprüchen und der nachfolgenden Beschreibung eines Aus
führungsbeispiels anhand der Zeichnung. Dabei zeigt:
Fig. 1 schematisch einen erfindungsgemäß mit einer
Umverdrahtungsebene kontaktierbaren Chip und
Fig. 2 die Anordnung in Fig. 1 mit eingebrachtem
Kontaktiermaterial.
Fig. 1 zeigt einen Chip 1 mit Chippads 2, 3, 4 (= Kon
taktierungsbereiche des Chips), der durch Abstandshalter
(Spacer Cushion 5) von einer Umverdrahtungsanordnung 6-10
(umfassend Trägermaterial 6, 7 und Leiterbahnen 8, 9, 10) di
stanziert wird.
Im Bereich der Leiterbahnen sind Ausnehmungen 11, 12, 13 in
der Umverdrahtungsanordnung mit geeigneter Form dort vorge
sehen (z. B. durch gebohrte Löcher etc.), wo eine Verbindung
zwischen einem Chippad und einer Leiterbahn etc. der Um
verdrahtungsanordnung entstehen soll. Die dargestellten Aus
nehmungen 11, 12, 13 sind Durchgangsausnehmungen, z. B. Durch
gangsbohrungen, die sich durch die Umverdrahtungsanordnung
erstrecken, um eine einfache Einbringung eines Kontaktie
rungsmaterials zum Verbinden mindestens eines Chips mit einer
Umverdrahtungsanordnung zu ermöglichen.
Fig. 2 zeigt die Anordnung aus Fig. 1 mit in die Aus
nehmungen 11, 12, 13 eingebrachtem (hier pastösem) Kontak
tierungsmaterial 14, 15, 16, durch welches mindestens ein
Chippad des Chips 1 mit der Umverdrahtungsanordnung elek
trisch leitend verbunden wird. Dabei können auch mehrere noch
auf einem Wafer befindliche Chips in einem Prozeßschritt sehr
effizient mit ihrer jeweils zugehörigen Umverdrahtungsan
ordnung kontaktiert werden. Die Einbringung erfolgt z. B.
durch einen Print-Prozeß ( = Aufdrucken) oder einen Dispen
sing-Prozeß (Aufstreichen etc.).
Das elektrisch leitende Kontaktierungsmaterial kann unter
schiedlichster Konsistenz sein, z. B. ein elektrisch leitender
Kleber oder ein selbstaushärtendes oder unter Hitze aushär
tendes Material etc..
Wie aus Fig. 2 anschaulich ersichtlich ist kann auf eine Um
hüllung der Bondverbindung verzichtet werden, da die Verbin
dung selbst ausreichend mechanisch stabil ist.
Ferner ist ersichtlich, daß eine Repair-Möglichkeit besteht,
also ein Austauschen/Ersetzen von elektrisch nicht einwand
freien Chips auf z. B. einer Leiterplatte. Hierbei wird die
Verbindung zwischen der Leiterplatte und dem Chip aufgelöst
und die Leiterplatte eventuell gereinigt bzw. auf einen neuen
Kontaktiervorgang vorbereitet.
Anschließend kann ein neuer Chip an der Stelle des alten (de
fekten, abgelösten) Chips kontaktiert werden, ohne daß die
Leiterplatte verworfen werden muß. Darauf wird die Leiter
platte nochmals getestet und es erfolgt erforderlichenfalls
ein weiterer Repairdurchlauf.
Die Abstandshalter können weggelassen werden, wenn z. B. die
Umverdrahtungsebene direkt auf die Chips aufgebracht wird.
Zusammenfassend wird eine elektrisch leitende Verbindung zwi
schen einem Chip und einer Umverdrahtungsanordnung durch Ein
bringung eines elektrisch leitenden Kontaktmaterials in Aus
nehmungen der Umverdrahtungsanordnung erstellt, was rationell
ausführbar ist und eine mechanisch sehr stabile elektrische
Verbindung von Chippads mit ihren Umverdrahtungsebenen ermög
licht.
1
Chip
2
,
3
,
4
Chippads
5
Abstandshalter (Spacer Cushion)
6
,
7
Trägermaterial der Umverdrahtungsanordnung
8-10
Leiterbahnen der Umverdrahtungsanordnung
11-13
Durchgangs-Ausnehmungen der Umverdrahtungsanordnung
14-16
Kontaktierungsmaterial
Claims (17)
1. Verfahren zum Verbinden mindestens eines Chips mit einer
Umverdrahtungsanordnung (6-10),
dadurch gekennzeichnet, daß
elektrisch leitende Verbindungen zwischen dem Chip (1) und
der Umverdrahtungsanordnung (6-10) durch Einbringen eines
elektrisch leitenden Kontaktmaterials (14-16) in Ausnehmungen
(13) der Umverdrahtungsanordnung (6-10) erstellt werden.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß
in einem Arbeitsschritt mehrere Chips (1) mit ihrer Umver
drahtungsanordnung kontaktiert werden.
3. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
sich beim Kontaktieren die Chips (1) noch auf einem Wafer be
finden.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
das Kontaktmaterial (14-16) eine Paste ist.
5. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
das Kontaktmaterial (14-16) ein elektrisch leitender Kleb
stoff ist.
6. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
das Kontaktmaterial (14-16) ein aushärtendes Material ist.
7. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die Ausnehmungen (11-13) Löcher in der Umverdrahtunsanordnung
oder im Substrat sind.
8. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
es für ein Fine Pitch Ball Grid Array-Produkt verwendet wird.
9. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
es für ein Chip Size Package-Produkt verwendet wird.
10. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
es für ein WSA-Produkt verwendet wird.
11. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
es für ein Module Assembly-Produkt verwendet wird.
12. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
es für ein Chip on board-Produkt verwendet wird.
13. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die Bond-Verbindung durch einen Print-Prozess realisiert
wird.
14. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die Bond-Verbindung durch Dispensing realisiert wird.
15. Verfahren nach einem der vorhergehenden Ansprüche
dadurch gekennzeichnet, daß
der Chip (1) von der Umverdrahtungsanordnung (6-10) distan
ziert angeordnet ist.
16. Verfahren nach einem der vorhergehenden Ansprüche
dadurch gekennzeichnet, daß
der Chip (1) durch Abstandshalter von der Umverdrahtungsan
ordnung (6-10) distanziert ist.
17. Vorrichtung zur Durchführung des Verfahrens nach einem
der vorhergehenden Ansprüche.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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DE10014379A DE10014379A1 (de) | 2000-03-23 | 2000-03-23 | Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung |
EP01935935A EP1266403B1 (de) | 2000-03-23 | 2001-03-22 | Verfahren zum verbinden mindestens eines chips mit einer umverdrahtungsanordnung |
DE50115243T DE50115243D1 (de) | 2000-03-23 | 2001-03-22 | Verfahren zum verbinden mindestens eines chips mit einer umverdrahtungsanordnung |
PCT/DE2001/001107 WO2001071773A2 (de) | 2000-03-23 | 2001-03-22 | Verfahren und vorrichtung zum verbinden mindestens eines chips mit einer umverdrahtungsanordnung |
US10/252,453 US7036216B2 (en) | 2000-03-23 | 2002-09-23 | Method and apparatus for connecting at least one chip to an external wiring configuration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10014379A DE10014379A1 (de) | 2000-03-23 | 2000-03-23 | Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10014379A1 true DE10014379A1 (de) | 2001-10-11 |
Family
ID=7636011
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10014379A Withdrawn DE10014379A1 (de) | 2000-03-23 | 2000-03-23 | Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung |
DE50115243T Expired - Lifetime DE50115243D1 (de) | 2000-03-23 | 2001-03-22 | Verfahren zum verbinden mindestens eines chips mit einer umverdrahtungsanordnung |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE50115243T Expired - Lifetime DE50115243D1 (de) | 2000-03-23 | 2001-03-22 | Verfahren zum verbinden mindestens eines chips mit einer umverdrahtungsanordnung |
Country Status (4)
Country | Link |
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