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Die vorliegende Erfindung betrifft ein Halbleiterspeicherbauelement nach Anspruch 1, insbesondere ein Halbleiterspeicherbauelement, das einen Betrieb mit geringem Stromverbrauch und großer Geschwindigkeit realisiert, indem Daten in einer Niederspannungsbreite mittels einer Datenbusleitungsstruktur mit Fliessbandbetrieb bzw. Pipeline-Betrieb übertragen werden.
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Für gewöhnlich erfordert ein DRAM, das üblicherweise als Hauptspeicher für einen Computer und/oder als Grafikspeicher verwendet wird, eine große Bandbreite bzw. Taktfrequenz, um die Leistung des Systems zu verbessern. Hierzu wird eine Schaltungsstruktur sowie ein Verfahren verwendet, bei dem die interne Betriebs- bzw. Taktfrequenz des DRAM's erhöht wird, oder ein Fließband- bzw. Pipelineverfahren sowie ein Vorausleseverfahren (prefetch method) verwendet wird, um diese Anforderungen zu erfüllen.
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Jedoch stößt die interne Betriebsgeschwindigkeit eines DRAM's wegen der internen Betriebsweise mit Wortleitungszugriff (word line access) und Wortleitungslesen (word line sensing) an ihre Grenzen. Somit wird ein Verfahren verwendet, bei dem eine Anzahl von Daten gleichzeitig und im voraus mit Hilfe von mehreren Datenbusleitungen an eine I/O-Schnittstellenschaltung (Eingabe-/Ausgabe-Schnittstellenschaltung) übertragen und ausgegeben werden, so dass die erforderliche Bandbreite verwirklicht wird.
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Deshalb wird bei einem Halbleiterspeicher, der eine hohe Betriebsgeschwindigkeit bzw. Taktfrequenz erfordert, wie beispielsweise bei einem synchronen DRAM, einem D. D. R. SDRAM, einem Rambus DRAM, das Vorausleseverfahren in einer internen Schaltung verwendet, wozu Datenbusleitungen mit der Anzahl entsprechend 128 Bits oder sogar mehr als 128 Bits verwendet werden können, um die Bandbreite zu realisieren, die für eine Logikschaltung erforderlich ist, und zwar selbst bei einem eingebetteten Speicherbauelement (embedded memory) mit einem DRAM darin.
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Jedoch besteht die Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß dem Stand der Technik, das für gewöhnlich einen Datenwert an zwei Leitungen überträgt, aus einer Struktur, die ein Signal mit einem CMOS-Spannungswert (für den Augenblick bezeichnet der CMOS-Spannungswert ein elektrisches Erdungs- bzw. Massepotential (Vss) und das Potential einer elektrischen Spannungsversorgung (Vdd)) verwendet. Dabei besteht das Problem, dass diese Datenbusleitungsstruktur nicht dafür geeignet ist, mit einer vergleichsweise hohen Betriebsgeschwindigkeit bzw. Taktfrequenz von mehr als 150 Megaherz fertig zu werden, weil insbesondere der Stromverbrauch sehr rasch für den Fall zunimmt, dass viele Datenbusleitungen verwendet werden.
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1 zeigt eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß dem Stand der Technik. Wie in 1 gezeigt ist, weist eine solche Struktur einen Aufbau auf, bei dem zwei Globaldatenbusleitungen (global data bus lines) einen Datenwert übertragen, wozu diese Struktur aus 2n Globaldatenbusleitungen aufgebaut ist, um n Daten zwischen einem Speicherblock bzw. einer Bank 100, die aus mehreren Speicherzellen besteht, und einem I/O-Schnittstellenschaltungsabschnitt 200 auszutauschen bzw. zu übertragen.
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Der Speicherblock 100 und der I/O-Schnittstellenschaltungsabschnitt umfasst auch n Treiber- bzw. Steuereinrichtungen 10, um jede Globaldatenbusleitung zu treiben bzw. zu steuern, eine Datenempfangseinrichtung 20, um zwei Datenwerte zu empfangen, die jeweils auf den zwei Globaldatenbusleitungen geführt bzw. getragen werden, die mit Hilfe der Treiber- bzw. Steuereinrichtung 10 angesteuert werden, und um diese zu vergleichen und um die Datenwerte so oft, wie es der Anzahl von Datenwerten entspricht, zu diskriminieren bzw. aufzulösen.
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Zwar hat das Halbleiterspeicherbauelement gemäß dem Stand der Technik dahingehend einen Vorteil, dass dieses ein gutes Betriebsverhalten hinsichtlich des allgemein vorhandenen Rauschens aufweist, weil eine Datenbusleitungsstruktur verwendet wird, die zwei Datenbusleitungen für jeden Datenwert, der zu übertragen ist, verwendet. Das Halbleiterspeicherbauelement gemäß dem Stand der Technik hat jedoch den Nachteil, dass der Flächenverbrauch des Chips erheblich zunimmt.
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Auch besteht bei einer Globaldatenbusleitung, die für gewöhnlich verwendet wird, für den Fall, dass viele Daten mit CMOS-Spannungswerten gleichzeitig über eine Anzahl von Globaldatenbusleitungen übertragen bzw. ausgetauscht werden, das Problem, dass ein beträchtlicher Stromverbrauch auftritt, weil diese Struktur aus sehr langen Metallleitungen aufgebaut ist und die Kapazität einer Leitung vergleichsweise groß ist. Weil die Zeit, die für ein Voraufladen (pre-charging) benötigt wird, vergleichsweise groß ist, ist es schwierig, das Halbleiterspeicherbauelement gemäß dem Stand der Technik bei hohen Betriebsfrequenzen von beispielsweise mehr als 150 Megaherz zu betreiben.
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Die
US-5,901,091 A betrifft eine bidirektionale Dateneingabe-/Ausgabeschaltung von einer synchronen Speichervorrichtung und ein Steuerverfahren dazu. In diesem Zusammenhang wird ein Halbleiterspeicherbauelement beschrieben, dessen komplementär betriebene Datenbusleitungen Treiber-/Steuereinrichtungen mit Empfangseinrichtungen verbinden, und zwar im Zusammenwirken mit einer Klemmeinrichtung.
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Die
DE 42 28 213 betrifft eine integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betreiben. Bei diesem beschriebenen Halbleiterspeicher benötigt der Datenbus für jedes Datenbit nur eine Leitung.
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Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeicherbauelement bereit zu stellen, das einen geringen Stromverbrauch und eine hohe Takt- bzw. Betriebsfrequenz aufweist. Die Aufgabe wird durch ein Halbleiterspeicherbauelement mit den Merkmalen gemäß Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der rückbezogenen Unteransprüche.
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Gemäß der Erfindung wird diese Aufgabe insbesondere dadurch gelöst, dass eine einzige Globaldatenbusleitung bzw. Busleitung für globale bzw. allgemeine Daten für jeden Datenwert verwendet wird und die Spannungsamplitude auf einen Wert einer elektrischen Spannungsversorgung geklemmt (clamped) wird und dieser Wert verwendet wird.
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Ein Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung umfasst:
eine Anzahl von Globaldatenbusleitungen, wobei die Anzahl identisch zu der Anzahl von Daten ist, die zwischen einem Speicherblock bzw. einer Bank und einem I/O-Schnittstellenschaltungsabschnitt ausgetauscht bzw. gekoppelt werden;
eine einzelne Datenstrobeleitung und Referenzvergleichsspannungsleitung;
eine Klemmeinrichtung, die jeweils mit einer Leitung verbunden ist, um die Anzahl Globaldatenbusleitungen, die Datenstrobeleitung und die Referenzvergleichsspannungsleitung auf ein elektrisches Potential zu klemmen bzw. aufzuladen;
erste Treiber- bzw. Steuereinrichtungen, die auf beiden Seiten jeweils mit den Globaldatenbusleitungen verbunden sind, um die Ansteuerung jeder Globaldatenbusleitung mittels einer Kombination aus einem I/O-Freischaltsignal und einem Datensignal zu steuern;
zweite Treiber- bzw. Steuereinrichtungen, die auf beiden Seiten jeweils mit der Datenstrobeleitung verbunden sind, um die Ansteuerung der Datenstrobeleitung mittels einer Kombination aus dem I/O-Freischaltsignal und einem Datenausgangs-Strobesignal zu steuern;
dritte Treiber- bzw. Steuereinrichtungen, die auf beiden Seiten jeweils mit der Referenzvergleichsspannungsleitung verbunden sind, um die Ansteuerung der Referenzvergleichsspannungsleitung mittels des I/O-Freischaltsignals zu steuern;
erste Empfangseinrichtungen, die auf beiden Seiten jeweils mit der Datenstrobeleitung verbunden sind, um ein Strobesignal, das auf der Datenstrobeleitung geführt wird, zu empfangen und um dieses mit einer Referenzvergleichsspannung zu vergleichen und auf diese Weise das Datenstrobesignal auszugeben;
zweite Empfangseinrichtungen, die auf beiden Seiten jeweils mit der Anzahl Globaldatenbusleitungen verbunden sind, um jedes Datensignal mit einem Referenzvergleichsspannungssignal zu vergleichen und um jeden Datenwert unter der Steuerung des Datenstrobesignals auszugeben, das von der ersten Empfangseinrichtung ausgegeben wird.
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Ein Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung umfasst außerdem mehrere Voraufladungseinrichtungen, die jeweils mit den Globaldatenbusleitungen und den Datenstrobeleitungen verbunden sind, um eine Datenbusleitung mit Hilfe der Klemmeinrichtung mit hoher Taktfrequenz voraufzuladen (pre-charging).
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Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Es zeigen:
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1 eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß dem Stand der Technik;
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2 eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
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3 eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
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4 ein Zeitablaufdiagramm eines Halbleiterspeicherbauelements gemäß 2 und 3;
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5 ein Diagramm, bei dem die Datenbusleitungsstruktur eines erfindungsgemäßen Halbleiterspeicherbauelements zu einer Gruppe zusammengefasst ist;
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6 die Schaltung für eine Ausführungsform einer Daten-(Strobe-)Steuer- bzw. -Treibereinrichtung, die bei einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung verwendet wird; und
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7 das Schaltschema einer Ausführungsform einer Datenempfangseinrichtung, die bei einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung verwendet wird.
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2 zeigt eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Gemäß 2 umfasst ein erfindungsgemäßes Halbleiterspeicherbauelement Globaldatenbusleitungen (global data bus lines) GDB1–GDBn bzw. Busleitungen für globale bzw. allgemeine Daten und einzelne Datenstrobe-Leitungen DQS sowie Referenzvergleichsspannungsleitungen Vref, wobei die Anzahl (n), insbesondere der Globaldatenbusleitungen, identisch zu der Anzahl von Daten ist, die zwischen einem Speicherblock bzw. einer Bank 100 und einem I/O-Schnittstellenschaltungsteil (Eingabe-/Ausgabeschnittstellenschaltungsteil) 200 gekoppelt bzw. ausgetauscht werden; Klemmeinrichtungen 50, die jeweils mit einer Leitung verbunden sind, um die mehreren Globaldatenbusleitungen GDB1–GDBn, die Daten-Strobe-Leitungen DQS und die Referenzvergleichsspannungsleitungen Vref an einen Normalwert für ein elektrisches Potential anzuklemmen bzw. anzukoppeln; erste bis dritte Treiber- bzw. Steuereinrichtungen 10, 30, 40, die auf beiden Seiten der verschiedenen Globaldatenbusleitungen GDB1–GDBn, der Daten-Strobe-Leitungen DQS und der Referenzvergleichsspannungsleitungen Vref jeweils mit den entsprechenden Enden dieser Leitungen verbunden sind, um die Ansteuerung von jeder Leitung mittels einer Kombination eines I/O-Freischaltsignals (input, Output enable signal) IOEN und eines Datenausgabe-Strobesignals QSTR und jedes Datensignals DATA1–DATAn zu steuern; eine erste Empfangseinrichtung 25, die zu beiden Seiten jeweils mit einem Ende der Datenstrobe-Leitungen DQS verbunden ist, um ein Strobesignal zu empfangen, das auf den Datenstrobe-Leitungen DQS übertragen wird, und um dieses mit einer Referenzvergleichsspannung Vref zu vergleichen und auf diese Weise das Datenstrobe-Signal DSTR auszugeben; eine zweite Empfangseinrichtung 20, die zu beiden Seiten jeweils mit dem Ende der mehreren Globaldatenbusleitungen GDB1–GDBn verbunden ist, um jedes Datensignal DATA1–DATAn mit einem Referenzvergleichsspannungssignal Vref zu vergleichen und um jeden Datenwert unter der Steuerung durch das Datenstrobe-Signal DSTR auszugeben, das von der Datenstrobe-Empfangseinrichtung 25 ausgegeben wird.
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Die Klemmeinrichtung 50 weist einen Klemmwiderstand Rc auf, der jeweils zwischen eine Spannungsstufe (apply stage) einer elektrischen Spannung Vdd und die jeweilige Leitung geschaltet ist.
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Die erste und zweite Empfangseinrichtung umfasst einen Stromdifferenzverstärker vom Spiegeltyp (current mirror-type differential amplifier), der als erstes Eingangssignal das Datenstrobe-Signal und jedes Datensignal empfängt und als zweites Eingangssignal die Referenzvergleichsspannung.
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Die Datensteuer- bzw. Datentreibereinrichtung 10, die Datenstrobe-Steuereinrichtung 30 und die Vergleichsspannungstreibereinrichtung 40 weist jeweils einen NMOS-Transistor auf, der zwischen die Enden von beiden Seiten der jeweiligen Leitungen GDB1–GDBn, DQS, Vref und ein Massenende Vs geschaltet ist, wobei jedes Datensignal DATA1–DATAn und ein AND-Kombinationssignal des I/O-Freischaltsignals IOEN und des I/O-Freischaltsignals IOEN an dessen jeweilige Gatestufe angelegt wird.
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Zu diesem Zeitpunkt beträgt das Verhältnis der Kanalbreite von jedem NMOS-Transistor, der die Datentreiber- bzw. Datensteuereinrichtung 10, die Datenstrobe-Steuereinrichtung 30 und die Vergleichsspannungstreibereinrichtung 40 umfasst, 2WN:2WN:1WN.
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Die nachfolgende Tabelle 1 repräsentiert jeweils die Treiber- bzw. Steuereinrichtung. <Tabelle 1>
| Treiber- bzw. Steuereinrichtung | Kanalbreite | Treiber- bzw. Steuer-Strom | Treiber- bzw. Steuersignalspannung |
| Datentreibereinrichtung (10) und Daten-Strobe-Treibereinrichtung (30) | 2WN | 2 × Io | Vdd – 2Vt |
| Vergleichsspannungstreibereinrichtung | 1WN | 1 × Io | Vdd – Vt |
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Die Vergleichsspannungstreibereinrichtung 40 wird nur dann angeschaltet, wenn Daten übertragen bzw. gesendet werden, und überträgt die Vergleichsspannung Vref mit einem Wert, der einem elektrischen Potential Vdd – Vt entspricht, an die zweite Empfangseinrichtung 20 und die erste Empfangseinrichtung 25, indem diese an die Referenzvergleichsspannungsleitung übergeben wird.
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Zu diesem Zeitpunkt wird die zweite Empfangseinrichtung 20 mit Hilfe des Daten-Strobe-Signals DSTR gesteuert, diskriminiert diese einen Datenwert „1” oder „0”, indem das übertragene Vergleichsspannungssignal Vref mit einem Signal eines elektrischen Potentials verglichen wird, das auf den jeweiligen Globaldatenbusleitungen GDB1–GDBn mitgeführt wird, während zugleich das Datenausgangsstrobe-Signal QSTR übertragen wird, wenn n Daten übertragen werden, wodurch eine Verzerrung aufgrund einer Übertragungsverzögerung zwischen den Datensignalen verringert werden kann.
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Ebenso werden n Datensignale DATA1–DATAn und ein Referenzvergleichsspannungssignal Vref und ein Datenstrobe-Signal DSTR gleichzeitig und im selben Zustand übertragen, wobei die Beeinflussung aufgrund des allgemein vorhandenen Rauschens und des Hin- und Herhüpfens des Erdungspotentials (ground bouncing) verringert werden kann.
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Ebenso wird das I/O-Freischaltsignal IOEN nur in einem Abschnitt aktiviert, während dem Daten übertragen werden, beispielsweise nur dann, wenn das I/O-Freischaltsignal IOEN der Bank bzw. des Speicherblocks 100 zu dem Zeitpunkt der Übertragung von Daten von dem Speicherblock 100 an den I/O-Schnittstellenschaltungsabschnitt 200 aktiviert ist, während das I/O-Freischaltsignal IOEN des I/O-Schnittstellenschaltungsabschnittes 200 nicht aktiviert ist.
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3 zeigt die Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei der grundlegende Aufbau gemäß 3 identisch zu dem der ersten Ausführungsform gemäß 2 ist. Es besteht nur der Unterschied, dass ein PMOS-Transistor Mc, dessen Gate mit Masse verbunden ist, an Stelle des Klemmwiderstands Rc zum Ausbilden der Klemmeinrichtung 60 verwendet wird; der Rest der Schaltung ist identisch aufgebaut, so dass sich eine ausführliche Erläuterung des Aufbaus erübrigt.
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4 zeigt ein Zeitablaufdiagramm eines Halbleiterspeicherbauelements gemäß 2 und 3, wobei gezeigt ist, dass Daten 1, 0, 1, 0 in diesem Fall übertragen werden.
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Wie in 4(a) gezeigt ist, treibt ein NMOS-Transistor, der eine Vergleichsspannungstreibereinrichtung 40 ausbildet, dann, wenn das I/O-Freischaltsignal IOEN auf den Zustand „logisch hoch” gesetzt ist, zunächst die Referenzvergleichsspannungsleitung Vref, die primär bzw. zuallererst angeschaltet wird.
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Dann werden n Datensignale DATA1–DATAn und das Datenausgangsstrobe-Signal QSTR jeweils an die Empfangseinrichtungen 20, 25 über die n Globaldatenbusleitungen GDB1–GDBn und die Datenstrobe-Leitungen DQS übertragen.
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Wie in 4(d) gezeigt ist, wird die Betriebsweise jeder Datenempfangseinrichtung 20 mit Hilfe des Datenstrobe-Signals DSTR gesteuert, das immer dann ausgelöst wird bzw. aktiviert ist, wenn Daten übertragen werden, und wird ein Datenwert mit dem Wert „0” oder „1” diskriminiert, indem ein übertragenes Datensignal mit einem Vergleichsspannungssignal Vref verglichen wird, während das I/O-Freischaltsignal IOEN ausgelöst wird, und wird das Vergleichsspannungssignal Vref an die jeweilige Empfangseinrichtung 20, 25 übertragen, so dass für das elektrische Potential der Wert „Vdd – Vt” aufrechterhalten wird, wie dies in 4(c) gezeigt ist.
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Wenn die Daten den Wert „0” haben, wird deshalb ein elektrisches Potential „Vdd” an die Globaldatenbusleitung GDB übertragen, ohne dass eine Spannung geändert wird, und wird dann, wenn die Daten den Wert „1” haben, ein elektrisches Potential „Vdd – 2Vt” an die Globaldatenbusleitung GDB übertragen, wie in 4(e) gezeigt ist.
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5 ist ein Schema, bei dem eine Datenbusleitungsstruktur eines Halbleiterspeicherbauelements gemäß der vorliegenden Erfindung als Gruppe realisiert ist.
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Es treten viele Probleme auf, wenn man eine Datenbusleitungsstruktur anwendet, wie sie bei der vorliegenden Erfindung für ein Halbleiterspeicherbauelement verwendet wird, das sehr viele Datenbusleitungen aufweist (beispielsweise eine rasche Zunahme der Verzerrung zwischen Datensignalen und eine Zunahme des Einflusses des allgemein vorhandenen Rauschens). Falls die mehreren mxn-Datenbusleitungen in m Gruppen und n Globaldatenbusleitungen unterteilt sind und falls n einzelne Datenstrobe-Leitungen und n Vergleichsspannungsleitungen angeordnet sind, können die genannten Probleme vermieden werden, wie in 5 gezeigt.
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6 zeigt das Schaltschema einer Daten-(Strobe-)Treiber- bzw. -Steuereinrichtung gemäß einer Ausführungsform, die bei einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung verwendet wird.
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Wie in 6 gezeigt ist, umfasst die Daten-(Strobe-)Treibereinrichtung ein NAND-Gate NAND1 zum NAND-kombinieren eines Datensignals (eines Strobesignals) DATA, QSTR sowie einen Inverter IV1, der mit einer Ausgangsstufe des NAND-Gates verbunden ist, sowie einen NMOS-Transistor MN1 mit einer Kanalbreite von 2WN, der zwischen jede Datenbusleitung GDB1 und jede Datenstrobe-Leitung DQS und ein Erdungspotential geschaltet ist, und wobei ein Ausgangssignal des Inverters IV1 an dessen Gate angelegt wird.
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Mit Hilfe dieses Aufbaus wird das Anschalten des NMOS-Transistors MN1 in Entsprechung zu Daten oder zu einem Datenausgangsstrobe-Signal QSTR gesteuert, welche eingegeben werden, wenn das I/O-Freischaltsignal IOEN in einem aktiven Zustand eingegeben wird, so dass die elektrischen Potentiale, die jeweils verschieden sind, auf der Globaldatenbusleitung GDB und der Datenstrobe-Leitung DQS geführt bzw. übertragen werden.
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7 ist das Schaltschema gemäß einer Ausführungsform für eine Datenempfangseinrichtung, die bei einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung verwendet wird.
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Wie in 7 gezeigt ist, wird ein Datensignal, das auf der Globaldatenbusleitung GDB geführt bzw. übertragen wird, mit der Referenzvergleichsspannung Vref verglichen, wobei ein Datensignalwert entsprechend der Differenz diskriminiert bzw. festgelegt wird.
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Nachdem bei einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung Daten mit einem Wert „logisch hoch” übertragen werden, werden auch mehrere Globaldatenbusleitungen jeweils zu diesem Zeitpunkt mit Hilfe der Klemmeinrichtung 50, 60 auf einen Spannungswert Vdd voraufgeladen (pre-charged), wobei eine weitere Voraufladungseinrichtung in den jeweiligen Globaldatenbusleitungen GDB1–GDBn und den Datenstrobe-Leitungen DQS vorgesehen sein kann, um die Zeit zu verringern, die zum Voraufladen benötigt wird.
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Ein Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung umfasst in einer Weiterbildung außerdem mehrere Voraufladungseinrichtungen, die auf den mehreren Globaldatenbusleitungen und den Datenstrobe-Leitungen parallel zu den Klemmeinrichtungen geschaltet sind, um jeweils entsprechende Leitungen auf den Normalwert des elektrischen Potentials voraufzuladen.
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Die Voraufladungseinrichtung empfangt das Datenstrobe-Signal und wird unter der Steuerung eines erzeugten Steuerimpulssignals ausgelöst.
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Die Voraufladungseinrichtung, die bei der vorliegenden Erfindung verwendet wird, erzeugt das Steuerimpulssignal unter der Steuerung des Datenstrobe-Signals DSTR, wobei deren Betriebsweise entsprechend dem Steuerimpulssignal gesteuert wird und eine Voraufladung der entsprechenden Leitung ausgeführt wird. Weil der detaillierte Aufbau einer solchen Impulserzeugungsschaltung und Voraufladungsschaltung allgemein bekannt ist, erübrigt sich eine detaillierte Beschreibung derselben.
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Wie vorstehend beschrieben, bietet das Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung wirtschaftliche Vorteile, weil die für den Chip benötigte (innere) Fläche auf die Hälfte reduziert werden kann und weil eine Datenbusleitung einer einzelnen Leitung für jeden Datenwert verwendet wird, den es zu übertragen gilt.
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Es besteht auch der weitere Vorteil, dass die Übertragung eines Datensignals und der Vergleich eines Spannungssignals und eines Datenstrobe-Signals gleichzeitig und in dem selben Zustand möglich ist, so dass der Einfluss des allgemein vorhandenen Rauschens und des Hin- und Herhüpfens des Erdungspotentials nicht nur minimiert werden kann, sondern auch eine Verzerrung aufgrund der Übertragungsverzögerung zwischen Datensignalen beseitigt werden kann.
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Weil die Daten über eine Globaldatenbusleitung übertragen werden, die im Voraus auf eine elektrische Versorgungsspannung Vdd geklemmt ist, besteht auch der Vorteil, dass die Amplitude der Spannung reduziert werden kann, so dass ein Betrieb mit großer Geschwindigkeit bzw. hoher Frequenz und mit geringem Stromverbrauch realisiert werden kann.
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Obwohl zur Erläuterung die bevorzugte Ausführungsform der vorliegenden Erfindung offenbart worden ist, wird der Fachmann erkennen können, dass zahlreiche Modifikationen, insbesondere das Hinzufügen und/oder Ersetzen einzelner oder mehrerer Bauelemente bzw. Baugruppen möglich ist. Die Erfindung ist durch die folgenden Patentansprüche definiert.
