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Die
Erfindung betrifft Halbleiterspeicher, spezieller eine Schaltung
zum Betreiben eines nichtflüchtigen
ferroelektrischen Speichers.
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Ferroelektrische
Speicher, d.h. FRAMs (Ferroelectric Random Access Memory = ferroelektrischer
Direktzugriffsspeicher) weisen im Wesentliche eine Datenverarbeitungsgeschwindigkeit ähnlich derjenigen
bei einem DRAM (Direct Random Access Memory = dynamischer Direktzugriffsspeicher),
wie er in weitem Umfang als Halbleiterspeicher verwendet wird, auf,
und sie sind dazu in der Lage, Daten selbst dann aufrechtzuerhalten,
wenn die Spannung abgeschaltet ist, weswegen sie als Spei cher der nächsten Generation
Aufmerksamkeit genießen.
Ein FRAM, der einen ähnlichen
Aufbau wie ein DRAM aufweist, ist mit einem Kondensator aus ferroelektrischem
Material versehen, um die hohe Restpolarisation desselben zu nutzen.
Die Restpolarisation erlaubt ein Aufrechterhalten von Daten selbst
nach dem Wegnehmen eines elektrischen Felds.
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1 zeigt die Hystereseschleife
eines üblichen
ferroelektrischen Materials. Aus 1 ist
erkennbar, dass die durch ein elektrisches Feld induzierte Polarisation
bei Wegnahme eines elektrischen Felds nicht gelöscht wird, sondern sie wegen
des Vorliegens der Restpolarisation (oder spontanen Polarisation)
in bestimmtem Umfang (Zustände
d und a) erhalten bleibt. Die Zustände d und a entsprechen den
Zuständen
1 bzw. 0 bei Speicheranwendungen.
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Wenn
nachfolgend der Kürze
halber von einem Speicher die Rede ist, ist darunter ein nichtflüchtiger
ferroelektrischer Speicher zu verstehen, solange nichts anderes
speziell angegeben ist.
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Nun
wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Zeichnungen
2 bis 5 beschrieben. 2 zeigt
dabei das System einer Einheitszelle des bekannten Speichers.
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Gemäß 2 ist das System der Einheitszelle
eines bekannten Speichers mit Folgendem versehen: einer in einer
Richtung ausgebildeten Bitleitung B/L; einer in einer Richtung rechtwinklig
zur Bitleitung ausgebildeten Wortleitung W/L; einer von der Wortleitung
beabstandet ausgebildeten und in deren Richtung verlaufenden Plattenleitung
P/L; einem Transistor T1, dessen Gate mit der Wortleitung und dessen
Source mit der Bitleitung verbunden ist; und einem ferroelektrischen
Kondensator FC1 dessen erster Anschluss mit dem Drain des Transistors
T1 und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden
ist.
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Nun
wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten Speicher erläutert. 3a und 3b zeigen zeitbezogene Diagramme zum
Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus.
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Der
Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal
CSBpad von hoch auf niedrig aktiviert wird und ein Schreibfreigabesignal
WEBpad gleichzeitig von hoch auf niedrig überführt wird. Wenn im Schreibmodus
eine Adressendecodierung gestartet wird, wird ein an eine relevante
Wortleitung angelegter Impuls von niedrig auf hoch überführt, um
eine Zelle auszuwählen.
Demgemäß wird,
während
einer Periode, in der die Wortleitung auf hoch gehalten wird, an
die relevante Plattenleitung ein hohes Signal für eine Periode und ein niedriges
Signal für
die nächste
Periode aufeinanderfolgend angelegt. Außerdem wird, um den logischen Wert
1 oder 0 in die ausgewählte
Zelle einzuschreiben, ein mit dem Schreibfreigabesignal WEBpad synchronisiertes
hohes oder niedriges Signal an eine relevante Bitleitung angelegt.
Das heißt,
dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und
an die Plattenleitung ein Signal angelegt wird, das in einer Periode
niedrig ist, in der das an die Wortleitung angelegte Signal hoch
ist, der logische Wert 1 in den ferroelektrischen Kondensator eingeschrieben
wird. Andererseits wird der logische Wert 0 in den ferroelektrischen
Kondensator eingeschrieben, wenn ein niedriges Signal an die Bitleitung
angelegt wird und das an die Plattenleitung angelegte Signal hoch
ist.
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Nun
wird der Vorgang zum Lesen des durch den vorstehend angegebenen
Schreibmodusvorgang in die Zelle eingespeicherten Datenwerts erläutert.
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Wenn
das Chipfreigabesignal CSBpad extern von hoch auf niedrig aktiviert
wird, werden alle Bitleitungen auf eine niedrige Spannung ausgeglichen,
bevor die relevante Wortleitung ausgewählt wird. Außerdem wird,
nachdem die Bitleitungen deaktiviert sind, eine Adresse decodiert,
wobei die decodierte Adresse dafür
sorgt, dass ein niedriges Signal auf der relevanten Wortleitung
in ein hohes Signal übergeht,
um die relevante Zelle auszuwählen. An
die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um den Datenwert zu zerstören, der
im Speicher gespeichert ist und dem logischen Wert 1 entspricht.
Wenn im Speicher der logische Wert 0 gespeichert ist, wird der diesem
logischen Wert entsprechende Datenwert nicht zerstört. Da ein
nicht zerstörter
und ein zerstörter
Datenwert wegen der oben genannten Hystereseschleife voneinander
verschiedene Werte liefern, kann ein Leseverstärker den logischen Wert 1 oder
0 erfassen und verstärken.
Der Fall eines zerstörten
Datenwerts ist derjenige, bei dem der Wert in der Hystereseschleife der 1 von d auf f geändert wird,
und der Fall des nicht zerstörten
Datenwerts ist derjenige, bei dem der Datenwert in der Hystereseschleife
der 1 von a auf f geändert wird.
Daher wird, wenn der Leseverstärker
aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist,
im Fall eines zerstörten
Datenwerts der logische Wert 1 verstärkt geliefert, während im
Fall eines nicht zerstörten
Datenwerts der logische Wert 0 geliefert wird. Nachdem der Leseverstärker auf
diese weise den Datenwert geliefert hat, wird, da der ursprüngliche
Datenwert wiederhergestellt werden sollte, die Plattenleitung von
hoch auf niedrig deaktiviert, während
an die relevante Wortleitung ein hohes Signal angelegt wird.
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4 zeigt das Blockdiagramm
des bekannten Speichers.
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Gemäß 4 ist der bekannte Speicher
mit Folgendem verse hen: einem Hauptwortleitungstreiber 41;
einem ersten Zellenarray 43 auf der Seite desselben; einem
ersten lokalen Wortleitungstreiber 45 auf einer Seite des
ersten Zellenarrays 43; einem zweiten lokalen Wortleitungstreiber 47 auf
einer Seite des ersten lokalen Wortleitungstreibers 45;
einem zweiten Zellenarray 49 auf einer Seite des zweiten
lokalen Wortleitungstreibers 47; einem ersten lokalen X-Decodierer 51,
der über
dem ersten lokalen Wortleitungstreiber 45 ausgebildet ist;
und einem zweiten lokalen X-Decodierer 53, der über dem
zweiten lokalen Wortleitungstreiber 47 ausgebildet ist.
Der erste lokale Wortleitungstreiber 45 ist so beschaffen,
dass er vom Hauptwortleitungstreiber 41 sowie vom ersten lokalen
X-Decodierer 53 jeweils ein Signal empfängt, um eine Wortleitung für das erste
Zellenarray 43 auszuwählen.
Der zweite lokale Wortleitungstreiber 47 ist so beschaffen,
dass er vom Hauptwortleitungstreiber 41 und vom zweiten
lokalen X-Decodierer 53 jeweils ein Signal empfängt, um
eine Wortleitung für das
zweite Zellenarray 49 auszuwählen. Es ist ersichtlich, dass
beim bekannten Speicher vom Hauptwortleitungstreiber 41 ein
Signal sowohl an den ersten als auch den zweiten lokalen Wortleitungstreiber 45 und 47 geliefert
wird. Daher wird das erste oder zweite Zellenarray 43 oder 47 abhängig von
Signalen vom ersten lokalen X-Decodierer 51 und vom zweiten lokalen
X-Decodierer 53 ausgewählt.
Das heißt,
dass entweder das erste Zellenarray 43 oder das zweite Zellenarray 45 ausgewählt wird
und eine Wortleitung des ausgewählten
Zellenarrays abhängig
von Signalen vom ersten und zweiten lokalen X-Decodierer 51 und 53 angesteuert
wird.
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5 zeigt eine Einzelheit
zu 4 zum Veranschaulichen
der Auswahl eines der Zellenarrays abhängig von Signalen vom ersten
und zweiten lokalen X-Decodierer.
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Gemäß 5 ist die mit dem Hauptwortleitungstreiber 41 verbundene
Hauptwortleitung über den
ersten und zweiten lo kalen wortleitungstreiber 45 und 47 und
das erste und zweite Zellenarray 43 und 49 hinweg
ausgebildet. Der erste lokale Wortleitungstreiber 45 besteht
aus einem logischen Gatter 55, um ein über die Hauptwortleitung empfangenes
Signal vom Hauptwortleitungstreiber 41 und ein Signal vom ersten
lokalen X-Decodierer 51 einer logischen Operation zu unterziehen.
Das Ausgangssignal des logischen Gatters 55, eines HAND-Gatters,
hängt unabhängig vom
vom Hauptwortleitungstreiber 41 gelieferten Signal von
den Signalen vom ersten und zweiten lokalen X-Decodierer 51 und 53 ab.
Wenn z. B. angenommen wird, dass vom Hauptwortleitungstreiber 41 ein
hohes Signal geliefert wird, wird das erste Zellenarray 43 ausgewählt, wenn
das Signal vom ersten lokalen X-Decodierer 51 niedrig ist
und das Signal vom zweiten lokalen X-Decodierer 53 hoch
ist. Im Gegensatz hierzu, wird das zweite Zellenarray 49 ausgewählt, wenn
das Signal vom ersten lokalen X-Decodierer 51 hoch ist
und das Signal vom zweiten lokalen X-Decodierer 53 niedrig
ist. Demgemäß hängt die
Auswahl entweder des ersten oder zweiten Zellenarrays von den Signalen
vom ersten und zweiten lokalen X-Decodierer 51 und 53 ab.
Zur Veranschaulichung sind die Schaltungen zum Ansteuern des Speichers,
wie in den 4 und 5 dargestellt, nur teilweise
dargestellt, und es existiert eine Anzahl erster und zweiter lokaler
Wortleitungstreiber 45 und 47, erster und zweiter
Zellenarrays 43 und 49 sowie erster und zweiter
lokaler X-Decodierer 51 und 53.
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Jedoch
besteht bei der bekannten Schaltung zum Betreiben eines nichtflüchtigen
ferroelektrischen Speichers das Problem, dass die zwei zur Auswahl entweder
des linken oder rechten Zellenarrays erforderlichen lokalen X-Decodierer
eine große
Fläche belegen.
Eine derartige große
Fläche
wirkt, selbst wenn sie einhergehend mit dem Trend, die Packungsdichte
zu erhöhen,
kleiner wird, als Grund für Verzögerungen,
wodurch die Zugriffsgeschwindigkeit fällt und die Ansteuerungsfunk tion
beeinträchtigt
ist. Ausserdem ist eine hohe Chipgrösse für den Bauteileinbau nicht günstig.
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Die
JP 11-86543 beschreibt eine Schaltung zum Betreiben eines Speichers.
Die Schaltung enthält
erste und zweite Speicherzellenarrays, wobei zur Aktivierung einer
ersten und zweiten Speicherzelle ein gemeinsamer Wortleitungstreiber
vorgesehen ist. Die Wortleitungstreiber werden von einem Hauptzeilendecoder
aktivert, wobei zur Auswahl eines Wortleitungstreibers ein zusätzlicher
Zeilendecoder angeordnet ist.
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Die
DE 198 46 264 A1 beschreibt
einen nichtflüchtigen
ferroelektrischen Speicher, bei dem eine Speicherzelle zwei Transistoren
enthält,
die jeweils mit einem ferroelektrischen Kondensator gekoppelt sind,
wobei einer der Kondensatoren an einer ersten Teilwortleitung angeschlossen
ist und der andere Kondensator an einer gegenüberliegenden Teilwortleitung
angeschlossen ist. Die Transistoren sind jeweils mit ihrem Gate
an einer Teilwortleitung angeschlossen. Der Drainanschluss der Transistoren
ist jeweils an eine Bitleitung gekoppelt, die so angeordnet ist,
dass die Teilwortleitungen von den Bitwortleitungen geschnitten
werden.
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Die
DE 199 21 258 A1 zeigt
eine Ansteuerschaltung für
einen nichtflüchtigen
ferroelektrischen Speicher bei dem linksseitige und rechtsseitige
Speicherzellenarrays angeordnet sind, die jeweils von einem Wortleitungstreiber,
der in der Mitte der links- und rechtsseitigen Speicherzellen angeordnet
ist, aktiviert werden. Der Wortleitungstreiber enthält ein NAND-Gatter
und einen Inverter.
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Die
DE 199 16 599 A1 zeigt
einen ferroelektrischen Speicher mit einem Paar Teilwortleitungen und
eine Schaltung zur Ansteuerung eines derartigen Speichers. Es wird
eine Speicherzelle mit jeweils zwei Transistoren und zwei ferroelektrischen
Kondensatoren beschrieben, wobei die Kondensatoren jeweils an eine
Teilwortleitung angeschlossen sind. Zur Ansteuerung von links- und
rechtsseitigen Speicherzellenblöcken
wird ein Wortleitungstreiber, der in der Mitte von den Zellenblöcken angeordnet
ist, verwendet.
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Der
Erfindung liegt die Aufgabe zu Grunde, eine Schaltung zum Betreiben
eines nichtflüchtigen ferroelektrischen
Speichers zu schaffen, die es ermöglicht, das Treibervermögen zu maximieren.
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Diese
Aufgabe ist durch die Schaltung gemäss dem beigefügten unabhängigen Anspruch
1 gelöst.
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Zusätzliche
Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung
dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber
andererseits auch beim Ausüben
der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden
durch die Massnahmen erzielt, wie sie speziell in der Beschreibung,
den Ansprüchen und
den beigefügten
Zeichnungen dargelegt sind.
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Es
ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung
als auch die folgende detaillierte Beschreibung beispielhaft und
erläuternd
für die
beanspruchte Erfindung sind.
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Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu, deren
Prinzipien zu erläutern.
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1 zeigt
die Hystereseschleife eines üblichen
ferroelektrischen Materials;
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2 zeigt
das System einer Einheitszelle eines bekannten Speichers;
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3a und 3b sind
zeitbezogene Diagramme für
den Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus;
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4 ist
ein Blockdiagramm eines bekannten Speichers;
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5 zeigt
einen Teil von 4 im Detail;
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6 ist
ein Schaltbild eines Speichers gemäß einem Ausführungsbeispiel
der Erfindung;
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7 zeigt
ein System des Speichers des Ausführungsbeispiels;
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8 ist
ein zeitbezogenes Diagramm zum Erläutern des Betriebs des Speichers
des Ausführungsbeispiels;
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9 zeigt
ein Blockdiagramm des Speichers des Ausführungsbeispiels;
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10a und 10b zeigen
jeweils einen Teil des Speichers des Ausführungsbeispiels im Detail;
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11 zeigt
eine Einzelheit einer Einheit in jedem der Blöcke in 9; und
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12 und 13 zeigen
jeweils eine Schaltung zum Ansteuern eines Speichers gemäß einem
ersten bzw. zweiten bevorzugten Ausführungsbeispiel der Erfindung.
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Nun
wird im Einzelnen auf bevorzugte Ausführungsformen der Erfindung
Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen veranschaulicht
sind. 6 zeigt das Schaltungssystem eines Speichers gemäß einem
Ausführungsbeispiel
der Erfindung.
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Gemäß 6 ist
eine Einheitszelle dieses Speichers mit Folgendem versehen: einer
ersten Teilwortleitung SWL1 und einer zweiten Teilwortleitung SWL2,
die voneinander beabstandet in Zeilenrichtung verlaufen; einer ersten
Bitleitung B/L1 und einer zweiten Bitleitung B/L2, die so ausgebildet
sind, dass sie die erste und zweite Teilwortleitung SWL1 und SWL2
schneiden; einem ersten Transistor T1, dessen Gate mit der ersten
Teilwortleitung SWL1 und dessen Drain mit der ersten Bitleitung
B/L1 verbunden ist; einem ersten ferroelektrischen Kondensator FC1,
der zwischen die Source des ersten Transistors T1 und die zweite
Teilwortleitung SWL2 geschaltet ist; einem zweiten Transistor T2,
dessen Gate mit der zweiten Teilwortleitung SWL2 und dessen Drain
mit der zweiten Bitleitung B/L2 verbunden ist; und einem zweiten
ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten
Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.
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Der
Speicher gemäß 7 verfügt über eine Anzahl
der oben erläuterten
Einheitszellen, wobei die Einheitszelle hinsichtlich ihrer Struktur
eine 2T/2C-Zelle und hinsichtlich der Datenspeicherung eine 1T/1C-Zelle
ist. 7 zeigt dabei ein vereinfachtes Schaltungssystem
eines erfindungsgemäßen Speichers.
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Gemäß 7 ist
dieser Speicher mit Folgendem versehen: einer Anzahl von Teilwortleitungspaaren
mit jeweils einer ersten und einer zweiten Teilwortleitung SWL1
und SWL2, die in der Zeilenrichtung verlaufen; einer Anzahl von
Paaren von Bitleitungen B/L1 und B/L2, wobei jeweils zwei benachbarte
Bitleitungen so laufen, dass sie die Teilwortleitungspaare schneiden;
und einem Leseverstärker SA,
der zwischen dem Paar von Bitleitungen ausgebildet ist, um über dieses
gelieferte Daten zu erfassen und diese an eine Datenleitung DL oder
eine inverse Datenleitung/DL zu liefern. Ferner exis tieren eine
Leseverstärker-Freigabeeinheit
zum Liefern eines Freigabesignals SEN zum Aktivieren der Leseverstärker SA
sowie ein Auswählschalter
CS zum selektiven Schalten der Bitleitungen und der Datenleitungen.
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Nun
wird die Funktion dieses Speichers unter Bezugnahme auf das in 8 dargestellte
Zeitdiagramm erläutert.
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Gemäß 8 werden
in einer Periode T0, die vor dem Aktivieren der ersten und zweiten
Teilwortleitung SWL1 und SWL2 auf H (hoch) liegt, alle Bitleitungen
vorab auf einen Pegel geladen. In einer Periode T1, in der sich
sowohl die erste als auch die zweite Teilwortleitung SWL1 und SWL2
auf H befinden, wird ein Datenwert im ferroelektrischen Kondensator
an die Bitleitung übertragen,
um deren Pegel zu ändern.
In diesem Fall findet im ferroelektrischen Kondensator, in dem ein
dem logischen Wert hoch entsprechender Datenwert gespeichert ist,
eine Zerstörung
der Polarität
des ferroelektrischen Materials statt, die durch Anlegen elektrischer
Felder entgegengesetzter Polaritäten
an die Bitleitung und die Teilwortleitung verursacht ist, wodurch
viel Strom fließt,
der in der Bitleitung eine hohe Spannung induziert. Im Gegensatz
dazu findet in einem ferroelektrischen Kondensator, in dem ein dem
logischen Wert niedrig entsprechender Datenwert gespeichert ist, keine
Zerstörung
der Polarität
des ferroelektrischen Materials statt, da an die Bitleitung und
die Teilwortleitung elektrische Felder derselben Polarität angelegt
werden, wodurch ein kleinerer Strom fließt, der in der Bitleitung nur
eine niedrige Spannung induziert. Wenn diese Zellendaten entsprechend
auf die Bitleitung geladen sind, wird das Leseverstärker-Freigabesignal
SEN zum Aktivieren des Leseverstärkers auf
hoch überführt, um
den Pegel der Bitleitung zu verstärken. Da der logische Datenwert
H in der Zelle mit zerstörtem
Inhalt nicht wiederhergestellt werden kann, wenn sich die erste
und zweite Teilwortleitung SWL1 und SWL2 auf hoch befinden, wird
der logische Datenwert H in folgenden Perioden T2 und T3 wieder
hergestellt. Dabei wird in der Periode T2 der zweite Transistor
T2 eingeschaltet, wenn die erste Teilwortleitung SWL1 auf niedrig überführt wird
und die zweite Teilwortleitung auf hoch gehalten wird. In diesem
Fall wird, wenn die Bitleitung hoch ist, der hohe Datenwert an eine
Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen,
um zwischen dem niedrigen Zustand der ersten Teilwortleitung SWL1
und dem hohen Pegel der Bitleitung den logischen Wert 1 wieder herzustellen.
In der Periode T3, in der die erste Teilwortleitung SWL1 erneut
auf hoch überführt wird
und die zweite Teilwortleitung SWL2 auf niedrig überführt wird, wird der erste Transistor
T1 eingeschaltet. In diesem Fall wird, wenn die Bitleitung hoch
ist, der hohe Datenwert an eine Elektrode des ersten ferroelektrischen
Kondensators FC1 übertragen,
um zwischen den hohen Pegeln der zweiten Teilwortleitung SWL2 den
logischen Zustand 1 wieder herzustellen.
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Nun
wird die oben genannte erfindungsgemäße Schaltung zum Betreiben
eines Speichers detaillierter erläutert. 9 zeigt
dazu ein Blockdiagramm des Speichers.
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Gemäß 9 ist
dieser Speicher mit Folgendem versehen: einem Hauptwortleitungstreiber 91; einer
ersten Zellenarrayeinheit 93 auf einer Seite des Hauptwortleitungstreibers 91 mit
einer Anzahl von Zellenarrays; einer ersten lokalen Wortleitungstreibereinheit 95,
die auf einer Seite der ersten Zellenarrayeinheit 93 ausgebildet
ist und über
eine Anzahl lokaler Wortleitungstreiber verfügt; einer zweiten lokalen Wortleitungstreibereinheit 97,
die auf einer Seite der ersten lokalen Wortleitungstreibereinheit 95 ausgebildet
ist und über
eine Anzahl lokaler Wortleitungstreiber verfügt; einer zweiten Zellenarrayeinheit 99, die
auf einer Seite der zweiten lokalen Wortleitungstreibereinheit 97 aus gebildet
ist und über
eine Anzahl von Zellenarrays verfügt; und einer lokalen X-Decodierereinheit 101,
die über
(oder unter) der ersten und zweiten lokalen Wortleitungstreibereinheit 95 und 97 ausgebildet
ist. Der Hauptwortleitungstreiber 91 liefert ein erstes
und zweites Steuersignal zum Aktivieren der ersten oder zweiten
Wortleitungstreibereinheit 95 oder 97 sowie ein
drittes und ein viertes Steuersignal zum Deaktivieren der anderen.
Das erste und zweite Steuersignal, die aktivieren, können R1 oder
R2 oder L1 oder L2 sein. Das heißt, dass dann, wenn R1 und
R2 das erste und zweite Steuersignal sind, L1 und L2 das dritte
und vierte Steuersignal sind, während
im Gegensatz hierzu dann, wenn die Signale L1 und L2 das erste und
zweite Steuersignal sind, R1 und R2 das dritte und vierte Steuersignal sind.
Wenn das erste und zweite Steuersignal R1 bzw. R2 sind, wird die
zweite lokale Wortleitungstreibereinheit 97 aktiviert,
und wenn das erste und zweite Steuersignal L1 bzw. L2 sind, wird
die erste lokale Wortleitungstreibereinheit 95 aktiviert.
Das erste und zweite Steuersignal weisen entgegengesetzte Phasen
auf. Sowohl die erste als auch zweite Zellenarrayeinheit 93 und 94 beinhalten
Zellenarrays mit jeweils einer Anzahl von Einheitszellen mit jeweils
zwei Transistoren und zwei ferroelektrischen Kondensatoren. Eine
Einheitszelle ist mit Folgendem versehen: einer ersten und einer
zweiten Teilwortleitung SWL1 und SWL2, die in einer Richtung beabstandet
voneinander verlaufen; einer ersten und zweiten Bitleitung B/L1
und B/L2, die in einer die erste und zweite Teilwortleitung schneidenden
Richtung beabstandet voneinander verlaufen; einem ersten Transistor
T1, dessen Drain mit der ersten Bitleitung und dessen Gate mit der
ersten Teilwortleitung verbunden ist; einem ersten ferroelektrischen
Kondensator FC1, der zwischen der Source des ersten Transistors
und der zweiten Teilwortleitung ausgebildet ist; einem zweiten Transistor
T2, dessen Drain mit der zweiten Bitleitung und dessen Gate mit
der zweiten Teilwortleitung verbun den ist; und einem zweiten ferroelektrischen Kondensator
FC2, der zwischen der Source des zweiten Transistors und der ersten
Teilwortleitung ausgebildet ist. Eine lokale X-Decodiereinheit 101 liefert
den Teilwortleitungen entsprechende Steuersignale, die auch an die
erste und zweite lokale Wortleitungstreibereinheit 95 und 97 geliefert
werden. Der Hauptwortleitungstreiber 91 liefert ein Steuersignal zum
Steuern der ersten oder zweiten lokalen Wortleitungstreibereinheit 95 oder 97.
Der Hauptwortleitungstreiber 91 liefert ein Steuersignal
zum Auswählen
entweder der ersten oder der zweiten lokalen Wortleitungstreibereinheit.
Der durch das Steuersignal ausgewählte lokale Wortleitungstreiber
wird aktiviert, um vom lokalen X-Decodierer ein Freigabesignal an
ein gewünschtes
Teilwortleitungspaar zu liefern.
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Gemäß 10a, die Details zum Teil A in 9 zeigt,
sind folgende Bauteile vorhanden: ein erstes Schaltbauteil 10_1 und 10_2 zum
Schalten eines ersten Steuersignals L1, eines Freigabesignals vom
Hauptwortleitungstreiber; zweite Schaltbauteile 11_1 und 11_2,
die vom über
die ersten Schaltbauteile gelieferten ersten Steuersignal L1 gesteuert
werden, um Signale G1 und G2 vom lokalen X-Decodierer zu schalten;
und dritte Schaltbauteile 12_1 und 12_2, die vom
zweiten Steuersignal L2 gesteuert werden, um die Signale G1 und
G2 vom lokalen X-Decodierer, wie über die zweiten Schaltbauteile 11_1 und 11_2 empfangen,
an die erste und zweite Teilwortleitung SWL1_L1 und SWL2_L2 zu liefern. Die
ersten, zweiten und dritten Schaltbauteile sind alle NMOS-Transistoren.
Das erste Steuersignal L1 und das zweite Steuersignal L2, d.h. die
Freigabesignale für
die lokalen Wortleitungstreiber vom Hautwortleitungstreiber, weisen
entgegengesetzte Polaritäten
auf.
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Nun
wird der Betrieb des in 10a dargestellten
lokalen Wortleitungstreibers erläutert.
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Im
aktivierten Zustand befindet sich das erste Steuersignal L1 auf
hohem Pegel und das zweite Steuersignal L2 befinden sich auf niedrigem
Pegel. Im deaktivierten Zustand befindet sich das erste Steuersignal
L1 auf niedrigem Pegel und das zweite Steuersignal L2 befindet sich
auf hohem Pegel. Wenn die Signale vom lokalen X-Decodierer 101 aktiviert
sind, befindet sich das Signal G1 auf hohem Pegel, und wenn sich
das Signal L2 auf niedrigem Pegel befindet, während sich das Signal L1 auf
hohem Pegel befindet, wird die erste Teilwortleitung SWL1_L1 auf
den hohen Pegel aktiviert.
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Die
erste Teilwortleitung SWL1_L1 kann durch zwei Verfahren auf den
niedrigen Pegel deaktiviert werden. Das erste Verfahren betrifft
den Fall, dass sich das Signal G1 auf niedrigem Pegel befindet,
während
sich das Signal L1 auf hohem Pegel und das Signal L2 auf niedrigem
Pegel befinden, und das zweite Verfahren betrifft den Fall, dass
die erste Teilwortleitung SWL1_L1 ohne Vorbedingungen auf den niedrigen
Pegel deaktiviert ist, also unabhängig vom Signal G1, während sich
das Signal L1 auf niedrigem Pegel und das Signal L2 auf hohem Pegel
befinden. Indessen ist die zweite Teilwortleitung SWL2_L1 auf den
hohen Pegel aktiviert, wenn die Signale vom lokalen X-Decodierer 101 aktiviert
sind, wenn sich das Signal L2 auf niedrigem Pegel befindet, während sich
das Signal G2 auf hohem Pegel befindet und sich aus Signal L1 auf
hohem Pegel befindet. Die zweite Teilwortleitung kann durch zwei Verfahren
deaktiviert werden, nämlich
ein erstes Verfahren, bei dem sich das Signal G2 auf niedrigem Pegel
befindet, während
sich das Signal L1 auf hohem Pegel und das Signal L2 auf niedrigem
Pegel befinden, und einem zweiten Verfahren, wenn die zweite Teilwortleitung
ohne Vorbedingungen, unabhängig vom
Signal G2, in einem Zustand deaktiviert wird, in dem sich das Signal
L1 auf niedrigem und das Signal L2 auf hohem Pegel befinden.
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Nun
wird unter Bezugnahme auf die 9 und 10a ein Prinzip zum Auswählen der Zellenarrayeinheiten
mittels L1 und L2 erläutert.
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Selbst
wenn G1 und G2, Signale vom lokalen X-Decodierer 101, gemeinsam
an die erste und zweite lokale Wortleitungstreibereinheit 95 und 97 geliefert
werden, wird abhängig
vom ersten, zweiten, dritten und vierten Steuersignal nur die erste
oder zweite lokale Wortleitungstreibereinheit 95 oder 97 bestimmt.
Wie erläutert,
sind das erste und zweite Steuersignal Freigabesignale zum Aktivieren
des ersten oder zweiten lokalen Wortleitungstreibers 95 oder 97, und
das dritte und vierte Steuersignal sind Signale zum Deaktivieren
des anderen. Daher wird die erste lokale Wortleitungstreibereinheit
ausgewählt,
wenn die Signale L1 und L2 das erste und zweite Steuersignal sind.
Anders gesagt, werden, wenn es beabsichtigt ist, irgendeine Einheitszelle
in der ersten Zellenarrayeinheit 93 auszuwählen, L1
und L2 in den aktivierten Zustand gebracht, während R1 und R2 in den deaktvierten
Zustand gebracht werden, um die erste lokale Wortleitungstreibereinheit 95 in
den aktivierten Zustand zu bringen. Das heißt, dass das Signal R1 auf
den niedrigen Pegel gebracht werden sollte und das Signal R2 auf
den hohen Pegel gebracht werden sollte, während sich das Signal L1 auf
hohem Pegel und das Signal L2 auf niedrigem Pegel befinden.
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10b veranschaulicht einen lokalen Wortleitungstreiber
im Zustand, in dem R1 und R2 aktiviert sind.
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Gemäß 10b ist der lokale Wortleitungstreiber mit folgendem
versehen: ersten Schaltbauteilen 10_1 und 10_2 zum
Schalten des ersten Steuersignals R1 vom Hauptwortleitungstreiber
zum Aktivieren des lokalen Wortleitungstreibers; zweiten Schaltbauteilen 11_1 und 11_2,
die vom über
die ers ten Schaltbauteile empfangenen ersten Steuersignal R1 gesteuert
werden, um die Signale G1 und G2 vom lokalen X-Decodierer selektiv
zu schalten; und dritte Schaltbauteile 12_1 und 12_2,
die vom zweiten Steuersignal R2 gesteuert werden, um die Signale
G1 und G2 vom lokalen X-Decodierer, wie über die zweiten Schaltbauteile 11_1 und 11_2 empfangen,
an die erste und zweite Teilwortleitung SWL1 R1 und SWL2 R1 zu liefern.
Die ersten, zweiten und dritten Schaltbauteile sind alle NMOS-Transistoren.
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Nun
wird die Funktion des vorstehend genannten lokalen Wortleitungstreibers
erläutert.
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Wenn
das erste Steuersignal R1 aktiviert ist, befindet es sich auf hohem
Pegel, und das zweite Steuersignal R2 befindet sich auf niedrigem
Pegel. Wenn das erste Steuersignal R1 deaktiviert ist, befindet
es sich auf niedrigem Pegel, und das zweite Steuersignal R2 befindet
sich auf hohem Pegel. Wenn der aktivierte Zustand vorliegt und sich
das Signal R2 auf niedrigem Pegel befindet, während sich das Signal G1 unter
den Signalen vom lokalen X-Decodierer 101 auf dem hohen
Pegel befindet und sich auch das Signal R1 auf dem hohen Pegel befindet,
wird die erste Teilwortleitung SWL1_R1 auf den hohen Pegel aktiviert.
Die erste Teilwortleitung SWL1_R2 kann gemäß zwei Verfahren auf den niedrigen
Pegel deaktiviert werden, nämlich
ein erstes Verfahren, wenn sich das Signal G1 auf dem niedrigen
Pegel befindet, während
sich das Signal R2 auf dem hohen Pegel und das Signal R2 auf dem
niedrigen Pegel befinden, und ein zweites Verfahren, wenn die erste
Teilwortleitung SWL1 R1 ohne jede Vorbedingung, unabhängig vom
Signal G1, deaktiviert wird, während
sich das Signal R1 auf niedrigem Pegel und das Signal R2 auf hohem
Pegel befinden. Indessen wird die zweite Teilwortleitung SWL2 R1
auf den hohen Pegel aktiviert, wenn der aktivierte Zustand vorliegt
und sich das Signal R2 auf niedrigem Pegel befindet, während sich das
Signal G2 unter den Signalen vom lokalen X-Decodierer 101 auf
dem hohen Pegel und auch das Signal R1 auf dem hohen Pegel befinden.
Die zweite Teilwortleitung kann gemäß zwei Verfahren deaktiviert
werden, nämlich
gemäß einem
ersten Verfahren, wenn sich das Signal G2 auf niedrigem Pegel befindet,
während
sich das Signal R1 auf hohem Pegel und das Signal R2 auf niedrigem
Pegel befinden, und einem zweiten Verfahren, wenn die zweite Teilwortleitung
ohne jede Vorbedingung, unabhängig vom
Signal G2, in einem Zustand deaktiviert wird, in dem sich das Signal
R1 auf niedrigem Pegel und das Signal R2 auf hohem Pegel befinden.
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Nun
wird unter Bezugnahme auf die 9 und 10b ein Prinzip zum Auswählen der Zellenarrayeinheiten
durch R1 und R2 erläutert.
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Selbst
wenn die Signale G1 und G2 vom lokalen X-Decodierer 101 gemeinsam
an die erste und zweite lokale Wortleitungstreibereinheit 95 und 97 geliefert
werden, wird abhängig
vom ersten, zweiten, dritten und vierten Steuersignal nur die erste
oder zweite lokale Wortleitungstreibereinheit 95 oder 97 ausgewählt. Wie
erläutert,
sind das erste und zweite Steuersignal vom Hauptwortleitungstreiber 91 Freigabesignale
zum Aktivieren des ersten oder zweiten lokalen Wortleitungstreibers 95 oder 97,
und das dritte und vierte Steuersignal sind Signale zum Deaktivieren
des anderen. Daher wird die zweite lokale Wortleitungstreibereinheit
ausgewählt,
wenn die Signale R1 und R2 das erste und zweite Steuersignal sind.
Anders gesagt, werden, wenn es beabsichtigt ist, irgendeine Einheitszelle
in der zweiten Zellenarrayeinheit 99 auszuwählen, die
Signale R1 und R2 in den aktivierten Zustand gebracht, und die Signale
L1 und L2 werden in den deaktivierten Zustand gebracht. Das heißt, dass
das Signal L1 auf den niedrigen Pegel und das Signal L2 auf den
hohen Pegel gebracht werden sollten, während sich das Signal R1 auf hohem
Peqel und das Signal R2 auf niedrigem Pegel befinden.
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Zur
Veranschaulichung zeigt 11 nur
einzelne der mehreren Zellenarrays 93_1, 93_2,
..., 93n und der mehreren lokalen Wortleitungstreiber 95_1, 95_2,
..., 95n sowie 97_1, 97_2, ..., 97n in
der ersten und zweiten Zellenarrayeinheit und der ersten und zweiten
lokalen Wortleitungstreibereinheit. Daraus ist erkennbar, dass die
erfindungsgemäße Schaltung zum
Betreiben eines Speichers mit einer Anzahl von Zellenarray und lokalen
Wortleitungstreibern, wie in 11 dargestellt,
versehen ist, um Zellenarrayeinheiten und lokale Wortleitungstreibereinheiten
zu bilden.
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Nun
wird eine Schaltung zum Betreiben eines Speichers gemäß einem
bevorzugten Ausführungsbeispiel
der Erfindung unter Bezugnahme auf 12 erläutert, die
den Fall veranschaulicht, dass jedes Zellenarray mit zwei Paaren
von Teilwortleitungen verbunden ist.
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Gemäß 12 ist
diese Schaltung mit Folgendem versehen: einer ersten Zellenarrayeinheit 93 mit
einer Anzahl von Zellenarrays 93_1, 93_2, ..., 93_n;
einer zweiten Zellenarrayeinheit 99 mit einer Anzahl von
Zellenarrays 99_1, 99_2, ... 99_n; einer ersten
lokalen Wortleitungstreibereinheit 95, die auf einer Seite
der ersten Zellenarrayeinheit 93 ausgebildet ist und über eine
Anzahl lokaler Wortleitungstreiber 95_1, 95_2,
..., 95_n entsprechend jedem Zellenarray in der ersten
Zellenarrayeinheit 93 verfügt; einer zweiten lokalen Wortleitungstreibereinheit 97 mit
einer Anzahl lokaler Wortleitungstreiber 97_1, 97_2,
..., 97_n entsprechend jedem Zellenarray in der zweiten
Zellenarrayeinheit 99, mit Ausbildung auf einer Seite der
ersten lokalen Wortleitungstreibereinheit 95; einer Hauptwortleitungstreibereinheit
91 zum Liefern eines Freigabesignals zum Aktivieren eines beliebigen
der Anzahl lokaler Wortleitungstreiber in der ersten lo kalen Wortleitungstreibereinheit 95 und der
zweiten lokalen Wortleitungstreibereinheit 97 sowie eines
Deaktivierungssignals zum Deaktivieren des Rests der lokalen Wortleitungstreiber;
und einer lokalen X-Decodiereinheit 101 zum Liefern eines Freigabesignals
gemeinsam an die erste und zweite lokale Wortleitungstreibereinheit 95 und 97 und
von dort an die relevante Teilwortleitung über den aktivierten lokalen
Wortleitungstreiber.
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Nun
wird die Funktion dieser Schaltung erläutert.
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Um
irgendeine Zelle in der Anzahl von Zellenarrays in der ersten und
zweiten Zellenarrayeinheit 93 und 99 auszuwählen, sollte
der mit der relevanten Zelle verbundene lokale Wortleitungstreiber ausgewählt werden.
Demgemäß liefert
die Hauptwortleitungstreibereinheit 91 das erste bis vierte Steuersignal
zum Aktivieren des lokalen Wortleitungstreibers, der mit der Zelle
verbunden ist, die ausgewählt
werden soll. Zum Beispiel liefert gemäß 12, um
das zweite Teilwortleitungspaar SWL1 L2 und SWL2 L2 im ersten Zellenarray 93_1 in
der ersten Zellenarrayeinheit 93 zu aktivieren, die Hauptwortleitungstreibereinheit 91 das
erste Steuersignal L1 auf hohem Pegel und das zweite Steuersignal
L2 auf niedrigem Pegel sowie das dritte Steuersignal R1 auf niedrigem
Pegel oder das vierte Steuersignal R2 auf hohem Pegel, um die zweite
lokale Wortleitungstreibereinheit 97 zu deaktivieren. Der
Grund, weswegen die zweite lokale Wortleitungstreibereinheit in den
deaktivierten Zustand gebracht wird, wurde bereits erläutert. Indessen
wird der erste lokale Wortleitungstreiber 95_1 in der ersten
lokalen Wortleitungstreibereinheit 95 durch das erste und
zweite Steuersignal vom Hauptwortleitungstreiber 91 aktiviert.
In diesem Fall wird der Rest der lokalen Wortleitungstreiber 95_2, 95_3,
..., 95_n mit Ausnahme des ersten lokalen Wortleitungstreibers 95_1 deaktiviert.
Da die ersten Schaltbauteile 10_1, 10_2, 10_3, 10_4 im ersten
lokalen Wortleitungstreiber 95_1 durch die Versorgungsspannung
Vcc immer eingeschaltet gehalten werden, wird das erste Steuersignal
L1 auf hohem Pegel über
die ersten Schaltbauteile an die Gates der zweiten Schaltbauteile 11_1, 11_2, 11_3 und 11_4 geliefert.
Demgemäß werden
diese zweiten Schaltbauteile alle eingeschaltet, während alle
dritten Schaltbauteile 12_1, 12_2, 12_3 und 12_4 durch
das zweite Steuersignal L2 ausgeschaltet werden. In diesem Fall
liefert die lokale X-Decodiereinheit 101 Signale G1 – Gn, die
gemeinsam an die erste und zweite lokale Wortleitungstreibereinheit 95 und 97 geliefert werden.
Nun werden, während
sich der erste lokale Wortleitungstreiber 95_1 in der ersten
lokalen Wortleitungstreibereinheit 95 im aktivierten Zustand
befindet, die Signale G1 und G2 an das erste Teilwortleitungspaar
SWL1_L1 und SWL2_L1 für
das mit dem lokalen Wortleitungstreiber 95_1 verbundene
Zellenarray 93_1 geliefert, und die Signale G3 und G4 werden
an das zweite Teilwortleitungspaar geliefert. Das heißt, dass
das Signal G1 vom lokalen X-Decodierer 101 über das
Schaltbauteil 11_1 unter den zweiten Schaltbauteilen an
die erste Teilwortleitung SWL1 L1 geliefert wird und das Signal
G2 über
das Schaltbauteil 11_2 unter den zweiten Schaltbauteilen an
die zweite Teilwortleitung SWL2 L1 geliefert wird. Außerdem wird
das Signal G3 vom lokalen X-Decodierer 101 über das
Schaltbauteil 11_3 unter den zweiten Schaltbauteilen an
die erste Teilwortleitung SWL1 L2 geliefert, und das Signal G4 wird über das Schaltbauteil 11_3 an
die zweite Teilwortleitung SWL2 L2 geliefert. In diesem Fall wird
das erste Teilwortleitungspaar SWL1 L1 und SWL2 L1 deaktiviert, da
die lokale X-Decodiereinheit 101 nur die Signale G3 und
G4 unter den Signalen G1 – Gn
als Freigabesignale liefert, während
sie den Rest der Signale als Deaktivierungssignale liefert. Im Gegensatz
hierzu wird nur das zweite Teilwortleitungspaar SWL1 L2 und SWL2
L2 in den aktivierten Zustand gebracht, da die Signale G3 und G4 diesem
zweiten Teilwortleitungspaar als Freigabesignale zugeführt werden.
Indessen werden zwar die Signale G3 und G4 auch an den ersten lokalen
Wortleitungstreiber 97_1 in der zweiten lokalen Wortleitungstreibereinheit 97 geliefert,
jedoch werden sie nicht mehr an das erste Zellenarray 99_1 in
der zweiten Zellenarrayeinheit 99 geliefert, da sich der
lokale Wortleitungstreiber 97_1 im deaktivierten Zustand
befindet. So ist ersichtlich, dass, obwohl sich der erste Wortleitungstreiber 95_1 im
aktivierten Zustand befindet, das Freigabesignal nur an das Teilwortleitungspaar
einer Zelle geliefert wird, die ausgewählt werden soll, während das
Deaktivierungssignal an den Rest der Teilwortleitungspaare geliefert
wird.
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13 zeigt
eine Schaltung zum Betreiben eines Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel
der Erfindung. Das Zellenarray in 12 verfügt über zwei
Paare von Teilwortleitungen, während
dasjenige in 13 über vier Paare von Teilwortleitungen
verfügt.
Aus den Zellenarrays in den 12 und 13 ist
es ersichtlich, dass die Anzahl von Schaltbauteilen im lokalen Wortleitungstreiber
abhängig
von der Anzahl der Paare der Teilwortleitungen variiert. Wie es
aus den 10a, 10b, 12 und 13 ersichtlich
ist, ist, wenn die Anzahl der Teilwortleitungspaare N (N = 1, 2,
3, ...) ist, die Anzahl der Steuersignalen von der lokalen X-Decodiereinheit 101 2N.
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Wie
erläutert,
weist die erfindungsgemäße Schaltung
zum Betreiben eines nichtflüchtigen
ferroelektrischen Speichers die folgenden Vorteile auf:
- – die
Auswahl linker oder rechter Zellenarrayeinheiten durch ein Steuersignal
vom Wortleitungstreiber ermöglicht
es, nur eine lokale X-Decodiereinheit bereitzustellen, wodurch die
Chipgröße minimiert
werden kann, da die durch die lokale X-Decodiereinheit belegte Fläche minimiert
ist.
- – Die
Verbesserung des Ansteuervermögens
der Treiberschaltung abhängig
von der Fläche
ermöglicht
schnellen Zugriff, und die die Teilwortleitungen ansteuernden lokalen
Wortleitungstreiber bestehen nur aus NMOS-Transistoren, wodurch Übertragungseigenschaften
erzielbar sind, die unter keinem Vtn-Spannungsabfall leiden.