DE10050357B4 - Graben-Isolierstruktur, eine damit ausgestattete Halbleitervorrichtung und Graben-Isolierverfahren - Google Patents

Graben-Isolierstruktur, eine damit ausgestattete Halbleitervorrichtung und Graben-Isolierverfahren Download PDF

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Abstract

Graben-Isolierstruktur, mit: einem Graben (47), der in nicht aktiven Zonen eines Halbleitersubstrats (40) ausgebildet ist, wobei die Oberfläche des Halbleitersubstrats (40) an den oberen Rändern oder Kanten des Grabens abgerundet ist; einem Innenwandoxidfilm (48), der an der Innenwand des Grabens (47) ausgebildet ist; einer Auskleidung (50), die an der Oberfläche des Innenwandoxidfilms (48) ausgebildet ist, wobei das obere Ende der Auskleidung (50) von der Oberfläche des Halbleitersubstrats (40) zurückgesetzt ist; und einem dielektrischen Film (52) für die Ausfüllung des Grabens (47), in welchem der Innenwandoxidfilm (48) und die Auskleidung (50) ausgebildet worden sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Graben-Isolierstruktur, eine Halbleitervorrichtung, welche die Struktur besitzt und ein Graben-Isolierverfahren, und betrifft spezieller eine Graben-Isolierstruktur, die eine Ablauferscheinung (hump Phenomenon) und einen Invers-Schmal-Breiten-Effekt (inverse narrow with effect) von Transistoren verhindern, indem die oberen Ecken eines Grabens abgerundet werden und das Oxidationsausmaß an diesen Bereichen erhöht wird.
  • 2. Beschreibung des Standes der Technik
  • Eine Isolation zwischen Elementen einer Halbleitervorrichtung kann gewöhnlich durch eine örtliche Oxidation von Silizium (LOCOS) oder eine Graben-Isolation erzielt werden.
  • Von diesen zweien läßt sich das LOCOS-Verfahren leicht durchführen und kann auch gleichzeitig weite Isolationsfilme und enge Isolationsfilme ausbilden. Jedoch wird bei dem LOCOS-Verfahren durch die seitliche Oxidation ein Vogelschnabel (bird's beak) gebildet und es wird somit eine Isolationszone weit, was zu einer Reduzierung in denn effektiven Bereich einer Source-/Drainzone führt. Auch konzentriert sich bei dem LOCOS-Verfahren die Spannung, die von dem Unterschied in einem Wärmeausdehnungskoeffizienten abhängig ist, an den Rändern oder Kanten eines Oxidfilms, und zwar während der Ausbildung eines Feldoxidfilms, was dann bewirkt, daß Kristalldefekte an dem Siliziumsubstrat gebildet werden, und was auch zu einem großen Leckstromausmaß führt.
  • Somit wird eine Graben-Isolationstechnik benötigt. Bei der Verwendung einer Graben-Isolationstechnik kann eine Isolationszone klein gehalten werden, und zwar verglichen mit der oben beschriebenen LOCOS-Technik, bei einer effektiven Isolationslänge, die bei der gleichen Isolationsweite oder -breite lang ausgeführt werden kann, indem ein Graben in einem Siliziumsubstrat gebildet wird und indem der Graben mit einem dielektrischen Material, wie beispielsweise einem Oxid, gefüllt wird.
  • Unter den verschiedenen Prozessen zur Erzielung einer Isolation unter Verwendung von Gräben ist es sehr wichtig, auf welche Weise das Profil eines Grabens ausgebildet wird, um eine stabile Vorrichtung herzustellen. Das heißt eine Grabentiefe, ein Grabenwinkel und die Gestalt eines Grabenrandes müssen in geeigneter Weise gesteuert werden. Insbesondere, wenn eine seichte Graben-Isolation (STI) bei hochintegrierten Halbleitervorrichtungen verwendet wird, ist es nicht übertrieben zu sagen, daß die elektrischen Eigenschaften der Vorrichtungen durch das Profil der Randabschnitte eines Grabens bestimmt werden.
  • 1 zeigt eine Querschnittsansicht zur Erläuterung eines Problems, welches bei einem herkömmlichen STI-Verfahren aufgetreten ist. Hierbei bezeichnet das Bezugszeichen 1 ein Halbleitersubstrat, das Bezugszeichen 3 bezeichnet einen Isolierfilm, der in einer STI-Zone eingebettet ist, das Bezugszeichen 5 bezeichnet einen Gateisolierfilm und das Bezugszeichen 7 bezeichnet eine Gateelektrode.
  • Wie in 1 gezeigt ist, treten die folgenden Probleme auf, wenn die Rand- oder Kantenabschnitte eines Grabens mit einem scharfen Winkel von nahezu 90° ausgebildet werden. Erstens bedeckt eine leitende Gateschicht die oberen Eckenabschnitte eines Grabens, und zwar während der Ausbildung eines Gates, so daß ein elektrisches Feld an den Ecken eines Grabens konzentriert wird. Wie in 2 gezeigt ist, führt dies zu einer Ablauferscheinung (hump phenomenon), bei der ein Transistor zweimal eingeschaltet wird, und führt zu einem Invers-Schmal-Weiten-Effekt, was zu einer Verschlechterung der Qualität der Transistoren führt.
  • 3 ist ein Graph, der einen Invers-Schmal-Breiten-Effekt zeigt, der in einer STI-Struktur auftritt. Wie in diesem Graph gezeigt ist, repräsentiert ein Invers-Schmal-Breiten-Effekt eine Reduzierung in der Schwellenwertspannung mit einer Abnahme in der Kanalbreite eines Transistors. Hierbei gibt das Bezugszeichen X die Daten wieder, die angesammelt wurden, bevor die Ablauferscheinung auftritt, und das Bezugszeichen Y gibt die Daten wieder, die angesammelt wurden, nachdem die Ablauferscheinung aufgetreten ist.
  • Das zweite Problem, welches auftritt, wenn die Rand- oder Kantenabschnitte eines Grabens mit einem scharfen Winkel von nahezu 90° ausgebildet werden, besteht aus der Verschlechterung der Zuverlässigkeit der Vorrichtungen, wie beispielsweise einem dielektrischen Durchschlag eines Gateoxidfilms, verursacht durch die Ausbildung eines dünnen Gateoxidfilms an den Rand- oder Kantenabschnitten eines Grabens oder durch die Konzentration eines elektrischen Feldes an dem Gateoxidfilm um die Ränder oder Kanten eines Grabens herum.
  • Es wurden mehrere Verfahren vorgeschlagen, um die oben erläuterten Probleme zu lösen. Ein Verfahren ist in US 5 861 104 A und US 5 763 315 A offenbart.
  • Die US 5 861 104 A offenbart ein Verfahren zum Abrunden der oberen Ecken eines Grabens durch Verbesserung eines Verfahrens zum Ätzen eines Grabens. Die US 5 763 315 A offenbart ein Verfahren zum Abrunden der oberen Ränder oder Kanten eines Grabens durch Ausbilden einer (111)-Ebene mit einer hohen Oxidationsrate an einen Halbleitersubstrat mit (100)-Kristallebenen unter Verwendung einer Feucht-Ätztechnik oder änlichem, und mit Verhinderung einer Verschlechterung in der Zuverlässigkeit der Transistoren und eines Gateoxidfilms, indem die Dicke des Gateoxidfilms erhöht wird, der auf den oberen Rändern oder Kanten eines Grabens ausgebildet wird.
  • Die vorliegende Erfindung zielt darauf ab, eine Struktur zu schaffen, um eine (111)-Kristallebene an den oberen Rändern oder Kanten eines Grabens zu erzeugen, um die Dicke eines Gateoxidfilms zu erhöhen, der auf diesen Zonen auszubilden ist, während die oberen Ränder oder Kanten eines Grabens abgerundet werden, was zu einer signifikanten Verbesserung in den Eigenschaften der Transistoren und bei einem Herstellungsverfahren derselben führt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Graben-Isolationsstruktur anzugeben, welche die Zuverlässigkeit von Transistoren und von einem dielektrischen Gatefilm verbessern kann, indem die Dicke eines Gateoxidfilms an den oberen Rändern oder Kanten eines Grabens erhöht wird, während gleichzeitig die oberen Ränder eines Grabens abgerundet werden.
  • Ein anderes Ziel der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung zu schaffen, die eine verbesserte Isolierstruktur besitzt, so daß eine Ablauferscheinung und ein Invers-Schmal-Breiten-Effekt verhindert werden können.
  • Noch ein anderes Ziel der vorliegenden Erfindung liegt darin, ein Graben-Isolierverfahren zu schaffen, durch welches die oberen Ränder eines Grabens abgerundet werden und somit die Dicke eines Gateoxidfilms an den oberen Rändern eines Grabens erhöht wird.
  • Das erste Ziel wird durch eine Graben-Isolierstruktur nach Anspruch 1 erzielt.
  • Es ist zu bevorzugen, daß der Innenwandoxidfilm eine Dicke von 1 bis 15 nm hat und daß die oberen Enden der Auskleidung um 0 bis 50 nm von der Oberfläche des Halbleitersubstrats zurückgesetzt sind, so daß die oberen Ränder eines Grabens in zufriedenstellender Weise abgerundet sind.
  • Das zweite Ziel wird mit Hilfe einer Halbleitervorrichtung nach Anspruch 7 erreicht.
  • In bevorzugter Weise besitzt die Oberfläche eines Halbleitersubstrats, anders als in dem Graben, eine (100)-Ebene und die Oberfläche eines Halbleitersubstrats ist an den oberen Rändern des Grabens abgerundet und besitzt eine (111)-Ebene.
  • Das dritte Ziel wird mit Hilfe eines Graben-Isolierverfahrens nach Anspruch 8 erreicht.
  • Der Schritt der Ausbildung des Grabens umfaßt folgendes: Ausbilden eines Kontaktflecknitridfilms an dem Kontaktfleckoxidfilm; Ausbilden eines Ätzmaskenmusters zum Festlegen der Zonen, an denen die Gräben auszubilden sind, unter Verwendung eines photolithographischen Prozesses; und Ausbilden der Gräben durch Ätzen von Teilen des Halbleitersubstrats unter Verwendung des Ätzmaskenmusters. Der Schritt der Ausfüllung des Grabens mit einem dielektrischen Film umfaßt folgendes: Niederschlagen eines dielektrischen Films auf dem resultierenden Substrat, auf dem der Innenwandoxidfilm und die Siliziumnitridauskleidung ausgebildet worden sind; und Ebnen der Oberfläche des dielektrischen Films.
  • Die Ebnung des dielektrischen Films wird durch chemisch-mechanisches Polieren (CMP) oder durch Rückätzen unter Verwendung des Kontaktflecknitridfilms als eine Ätzstopschicht erzielt. Der Schritt gemäß dem Entfernen eines Kontakt-flecknitridfims (pad nitride film), der an den aktiven Zonen des Halbleitersubstrats verbleibt, wird ferner nach dem Schritt der Ebnung der Oberfläche des dielektrischen Films eingeschoben.
  • Der Schritt gemäß dem Entfernen des Kontaktflecknitridfilms wird gefolgt von einem Schritt gemäß dem Ätzen eines Teiles der Siliziumnitridauskleidung, so daß die oberen Enden der Siliziumnitridauskleidung von der Oberfläche des Halbleitersubstrats zurückgesetzt werden. Der Schritt gemäß dem Entfernen des Kontaktflecknitridfilms wird durch Feuchtätzen durchgeführt.
  • Nach denn Schritt gemäß dem Ätzen des Kontaktflecknitridfilms und eines Teiles der Auskleidung wird der Schritt gemäß dem Entfernen des Kontaktfleckoxidfilms ferner mit eingeführt. Der Schritt gemäß dem Entfernen des Kontaktfleckoxidfilms kann gefolgt werden von dem Schritt gemäß einem Oxidieren der Oberfläche des Halbleitersubstrats.
  • Gemäß der vorliegenden Erfindung kann das Ausmaß der Oxidation der oberen Ränder eines Grabens stark in einem Oxidationsprozeß erhöht werden, um einen Gateoxidfilm auszubilden. Dies wird dadurch erreicht, indem die Dicke eines Innenwandoxidfilms begrenzt wird, der an der Innenwand eines Grabens ausgebildet wird, und zwar auf einem bestimmten Wert, und durch Ausbilden einer Ausbuchtung oder Auszahnung dort, wo der obere Abschnitt einer Auskleidung von der Oberfläche eines Halbleitersubstrats zurückgesetzt ist. Das heißt das Ausmaß der Oxidation an den oberen Rändern eines Grabens bei einem Halbleitersubstrat wird während der nachfolgenden Oxidation zur Ausbildung eines Gateoxidfilms erhöht, ohne dabei absichtlich die oberen Ränder eines Grabens abzurunden, was zum Abrunden der oberen Ränder oder Kanten eines Grabens führt. Die Dicke eines Gateoxidfilms an den oberen Rändern eines Grabens ist größer als an dem Zentrum einer aktiven Zone eines Halbleitersubstrats außerhalb des Grabens. Somit kann eine Ablauferscheinung und ein Invers-Schmal-Weiten-Effekt, die auf Grund der Konzentration eines elektrischen Feldes an den oberen Rändern oder Kanten eines Grabens entstehen, unterdrücken, und es wird die Zuverlässigkeit eines Gatedielektrikfilms verbessert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die oben angegebenen Ziele und Vorteile der vorliegenden Erfindung ergeben sich klarer aus der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung unter Hinweis auf die beigefügten Zeichnungen, in welchen:
  • 1 eine Querschnittsansicht ist, um ein Problem zu erläutern, welches bei einem herkömmlichen Seichtgraben-Isolation-(STI)-Verfahren aufgetreten ist;
  • 2 ein Graph ist, der eine Ablauferscheinung (hump phenomenon) veranschaulicht, die in einer Halbleitervorrichtung entsteht, welche durch ein herkömmliches STI-Verfahren hergestellt wurde;
  • 3 einen Graphen zeigt, der einen Invers-Schmal-Weiten-Effekt zeigt, der in einer STI-Struktur auftritt;
  • 4 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ist;
  • 5A bis 5F Querschnittsansichten sind, um ein Verfahren zur Herstellung einer Halbleitervorrichtung zu veranschaulichen, die eine Isolationsstruktur besitzt, bei der die oberen Ränder oder Kanten eines Grabens gerundet sind, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 6 eine teilweise vergrößerte Querschnittsansicht ist, die eine Ausbuchtung oder Auszahnung zeigt, die in einer Nitridauskleidung am oberen Ende eines Grabens gebildet wird;
  • 7 eine teilweise vergrößerte Ansicht ist, um eine Zunahme in dem Ausmaß der Oxidation an dem oberen Ende eines Grabens zu erklären, bewirkt durch eine Zugspannung in der Nitridauskleidung an der Innenwand eines Grabens;
  • 8 bis 10 elektronenmikroskopische Scan-(SEM)-Bilder sind, die gemacht wurden, um die Dicke eines Gateoxidfilms an den oberen Rändern oder Kanten eines Grabens zu bestätigen und auch den Grad der Kantenrundung zu bestätigen, gemäß der Dicke eines Oxidfilms, der an der Innenwand eines Grabens gebildet wird.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Im folgenden wird eine Ausführungsform der vorliegenden Erfindung in Einzelheiten unter Hinweis auf die beigefügten Zeichnungen beschrieben. Diese Ausführungsform wurde gewählt, um in einer vollständigeren Weise die vorliegende Erfindung für Fachleute zu erläutern. In den Zeichnungen sind die Dicken der Schichten oder Zonen der Klarheit halber übertrieben dargestellt. Gleiche Bezugszeichen in den Zeichnungen bezeichnen die gleichen Teile. Auch wenn geschrieben steht, daß eine Schicht ”auf” einer anderen Schicht ausgebildet wird oder ist oder auf einem Substrat, so kann die Schicht direkt auf der oben auf der anderen Schicht oder dem Substrat ausgebildet sein oder es können auch andere Schichten dazwischen eingefügt sein.
  • 4 zeigt eine Halbleitervorrichtung mit einer Isolationsvorrichtung, bei der die oberen Ränder oder Kanten eines Grabens abgerundet sind gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 4 sind die Gräben, deren obere Ränder zu einer aktiven Zone bin abgerundet sind, an der eine Halbleitervorrichtung auszubilden ist, in nicht aktiven Zonen gebildet, das sind die Isolierzonen eines Halbleitersubstrats 40. Ein Innenwandoxidfilm 48 und eine Auskleidung 50 (liner) sind aufeinander folgend entlang der Innenwand von jedem der Gräben ausgebildet. Der Innenwandoxidfilm 48 ist in einer Dicke von etwa 1 bis 15 nm durch thermisches Feucht- oder Trockenoxidieren gebildet. Die Auskleidung 50 ist aus einem Nitridfilm gebildet, speziell einem Siliziumnitridfilm, und zwar mit Hilfe eines niedrigdruck-chemischen Dampfniederschlagsverfahren (LPCVD), in einer Dicke von etwa 2 bis 20 nm. Insbesondere ist die Auskleidung 50 von der Oberfläche des Halbleitersubstrats 40, die sich außerhalb des Grabens befindet, zurückgesetzt, und zwar in bevorzugter Weise von dem oberen Ende des Grabens zurückgesetzt, und zwar um eine Tiefe von ca. 0 bis 50 nm.
  • Der Graben, an denn der Innenwandoxidfilm und die Auskleidung ausgebildet worden sind, wird vollständig mit einem Oxidfilm 52, wie beispielsweise einem CVD-Oxidfilm gefüllt und der dielektrische Film 52 besitzt eine geebnete Oberfläche.
  • Ein Gateoxidfilm 54, der aus einem Gatedielektrikfilm besteht, und eine Gateelektrode 56 sind an den aktiven Zonen des Halbleitersubstrats 40 ausgebildet. Speziell ist der Gateoxidfilm 54 an den oberen Rändern oder Kanten eines Grabens beträchtlich dicker ausgebildet als an der Oberfläche des Halbleitersubstrats 40.
  • Gemäß einer Halbleitervorrichtung der vorliegenden Erfindung, die eine solche Struktur besitzt, sind die oberen Ränder oder Kanten eines Grabens gerundet und ein Gateoxidfilm ist dicker an den oberen Rändern eines Grabens ausgebildet als an den aktiven Zonen eines Halbleitersubstrats. Dies führt zu einer Unterdrückung der Ablauferscheinung und des Invers-Schmal-Weiten-Effektes, verursacht durch die Konzentration eines elektrischen Feldes an den Rändern oder Kanten eines Gateoxidfilms, und führt zu einer Verbesserung in der Zuverlässigkeit eines dielektrischen Gatefilms.
  • Die 5A bis 5F sind Querschnittsansichten, um ein Verfahren zur Herstellung einer Halbleitervorrichtung zu veranschaulichen, welche eine Isolationsstruktur besitzt, bei der die oberen Ränder oder Kanten eines Grabens abgerundet sind, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Gemäß 5A wird ein Kontaktfleckoxidfilm 42 (pad oxide film) zur Minderung der Spannung an einem Substrat und zum Schutze des Substrats hergestellt, indem ein thermischer Oxidfilm von etwa 10 nm Dicke auf dem Halbleitersubstrat 40 wachsen gelassen wird. Ein Material mit einer ausgezeichneten Ätzwählbarkeit in bezug auf das Halbleitersubstrat 40, beispielsweise ein Siliziumnitridfilm, wird auf dem Kontaktfleckoxidfilm 42 in einer Dicke von etwa 150 nm durch ein chemisches Niederdruck-Dampfniederschlagsverfahren (LPCVD) niedergeschlagen, wodurch ein Kontaktflecknitridfilm 44 gebildet wird. Der Kontaktflecknitridfilm 44 wirkt als eine Ätzmaske während der Substratätzung, um einen nachfolgenden Graben auszubilden oder während der Ebnung eines Grabenfüllmaterials.
  • Als nächstes wird ein Photoresistmuster 46, welches so in ein Muster gebracht ist, das die nicht aktiven Zonen, an denen die Gräben auszubilden sind, freigelegt werden können, auf der Kontaktflecknitridfilmschicht 44 durch ein Photolithographieverfahren ausgebildet. Der Kontaktflecknitridifim 44 und der Kontaktfleckoxidfilm 42 werden anisotrop geätzt unter Verwendung eines Photoresistmusters 46 als eine Ätzmaske, so daß die nicht aktiven Zonen des Halbleitersubstrats 40 freigelegt werden. Alternativ kann lediglich der Kontaktflecknitridfilm 44 anisotrop geätzt werden unter Verwendung eines Photoresistmusters 46 als eine Ätzmaske, um ein Ätzmaskenmuster zu bilden.
  • Gemäß 5B wird, nachdem das Photoresistmuster 46 entfernt worden ist, ein Graben 47 durch anisotropes Ätzen von freigelegten Abschnitten des Halbleitersubstrats 40 um ca. 200 bis 1000 nm unter Verwendung des Kontaktflecknitridfilms 44 und des Kontaktfleckoxidfilms 42 als Ätzmaskenmuster ausgebildet. Alternativ kann der Graben 47 unter Verwendung des Photo-resistmusters 46 als ein Ätzmaskenmuster ausgebildet werden, ohne das Photoresistmuster 46 zu entfernen. Da mittlerweile die oberen Kanten eines Grabens in einem nachfolgenden Prozeß bei der vorliegenden Erfindung abgerundet wurden, kann der Graben 47 im wesentlichen senkrecht zu dem Halbleitersubstrat ausgebildet werden, und zwar ohne einen speziellen Prozeß für die Abrundung der oberen Kanten.
  • Gemäß 5C wird ein Innenwandoxidfilm 48 entlang der inneren Wand des Grabens 47 durch eine vorbestimmte thermische Oxidation an dem Halbleitersubstrat 40, welches die Gräben 47 besitzt, ausgebildet. Der Innen-wandoxidfilm 48 wird in einer Dicke von ca. 1 bis 15 nm, in bevorzugter Weise von etwa 1 bis 5 nm ausgebildet. Der Grund, warum der Innenwandoxidfilm dünn ausgebildet wird, wird an späterer Stelle beschrieben. Auch kann der Innenwandoxidfilm 48 durch Feuchtoxidation oder durch Trockenoxidation ausgebildet werden, in bevorzugter Weise durch Trockenoxidation, bei der die Dicke eines Oxidfilms in einfacher Weise gesteuert werden kann und dessen Einheitlichkeit hoch ist.
  • Danach wird eine Auskleidung 50 (liner) durch Niederschlagen eines Nitridfilms, beispielsweise eines Siliziumnitridfilms, auf der gesamten Oberfläche eines resultierenden Substrats ausgebildet, bei dem der innere Oxidfilm 48 ausgebildet wurde, und zwar mit Hilfe des LPCVD-Verfahrens. Die Auskleidung 50 kann in einer Dicke Von ca. 2 bis 20 nm ausgebildet werden. Eine sehr dünne Auskleidung neigt dazu, bei einem nachfolgenden Oxidationsprozeß zu brechen. Eine sehr dicke Auskleidung erhöht das Aspektverhältnis eines Grabens, welches zu einer Schwierigkeit beim Erzielen einer perfekten Grabenausfüllung führen kann, wie beispielsweise zur Entstehung von Leerstellen, wenn der Graben mit einem dielektrischen Film gefüllt wird.
  • Gemäß 5D wird ein dielektrisches Material auf der resultierenden Struktur niedergeschlagen, auf die Nitridfilmauskleidung 50 ausgebildet worden ist, und zwar einer Dicke, die ausreichend den Graben füllt, beispielsweise gleich oder weniger als 1000 nm, mit Hilfe der CVD- oder einer anderen Technik, wodurch ein Oxidfilm 52 gebildet wird. Nachdem der Graben mit dem CVD-Oxidfilm 52 gefüllt worden ist, wird es bevorzugt, daß eine Temperung bei einer hohen Temperatur durchgeführt wird, um den CVD-Oxidfilm zu verdichten.
  • Die Verdichtung des CVD-Oxidfilms 52, der den Graben füllt, wird deshalb durchgeführt, um die Geschwindigkeit des chemischen/mechanischen Poliervorganges (CMP) zu vermindern, die während der nachfolgenden Ebnung des CVD-Oxidfilms 52 hoch ist, und zwar auf Grund der hohen Ätzrate des CVD-Oxidfilms 52, und um zu verhindern, daß der CVD-Oxidfilm 52 während des Feuchtätzvorganges des Kontaktfleckoxidfilms 42 leicht verbraucht wird oder während eines Reinigungsprozesses unter Verwendung eines Ätzmittels. Die Verdichtung des CVD-Oxidfilms 52 wird bei 1000°C in einer Stickstoffgas-(N2)-Umgebung durchgeführt, oder wird durch Feuchtoxidation erzielt. Während dieses Prozesses wird das Halbleitersubstrat 40 durch den Schutz der Nitridauskleidung 50 nicht oxidiert.
  • Nachfolgend wird der CVD-Oxidfilm 52 beispielsweise durch Rückätzen, CMP oder durch eine Kombination aus Rückätzen und CMP geebnet. Wenn CMP durchgeführt wird, ist es zu bevorzugen, daß CMP gestoppt wird, wenn ca. die Hälfte der Dicke des Kontaktflecknitridfilms 44, die als eine Ätzstopschicht verwendet wird, weggeätzt wurde.
  • Gemäß 5E wird der Kontaktflecknitridfilm, der an den aktiven Zonen verblieben ist, durch eine Phosphorsäurelösung entfernt. Zu diesem Zeitpunkt wird ein Überätzen durchgeführt, wobei auch ein Teil der Nitridauskleidung 50 weggeätzt wird, wodurch eine sog. ”Ausbuchtung oder Auszahnung” (”dent”) dort gebildet wird, wo das obere Ende der Nitridauskleidung 50 um ca. 0 bis 50 nm zurückgesetzt ist, und zwar niedriger ist als die Oberfläche des Halbleitersubstrats 40. Eine Vergrößerung eines Halbleitersubstrats, welche die Ausbuchtung oder Auszahnung besitzt, ist in 6 gezeigt. Wenn eine Ausbuchtung oder Auszahnung an dem oberen Ende der Nitridauskleidung 50 ausgebildet wird, nimmt die Oxidation der oberen Ränder eines Grabens in einem Halbleitersubstrat stark zu. Der Grund für diese Zunahme oder Oxidation, die oben beschrieben wurde, wird an späterer Stelle erläutert.
  • Wenn eine Ausbuchung oder Auszahnung sehr tiefreichend ausgebildet wird, wird das obere Ende des Grabens geöffnet, so daß die oberen Ränder des Grabens während der Oxidation scharf spitzig werden. Wenn ein MOS-Transistor in einem nachfolgenden Prozeß ausgebildet wird, verbleiben die oberen Ränder eines Grabens, und zwar selbst nachdem ein leitendes Material für ein Gate in ein Muster gebracht worden ist, was eine Überbrückung verursachen kann. Somit ist es bei Vorrichtungen, die einen allgemein verwendeten Gateoxidfilm von 10 nm Dicke oder weniger haben, zu bevorzugen, daß eine Ausbuchung, die 50 nm oder weniger von der Oberfläche des Halbleitersubstrats 40 zurückgesetzt ist, ausgebildet wird.
  • Danach wird der Kontaktfleckoxidfilm 42, der in den aktiven Zonen verblieben ist, unter Verwendung einer verdünnten Fluorwasserstoffsäure-(HF)-Lösung entfernt.
  • Wenn gemäß 5F ein Gateoxidfilm 54 durch eine thermische Oxidation an der resultierenden Struktur von 5E ausgebildet wird, wird dieser dicker an den oberen Rändern eines Grabens ausgebildet als an anderen Abschnitten, da die Oxidation der oberen Ränder oder Kanten eines Grabens erhöht wird, wie dies in dieser Figur dargestellt ist. Somit werden die oberen Kanten eines Grabens abgerundet. Dann wird ein leitendes Material, beispielsweise ein mit Fremdstoffen dotierter Polysilizimfilm oder ein gestapelter Film von dotiertem Polysilizium und Silicid, auf dem Gateoxidfilm 54 ausgebildet und wird dann durch einen Photolithographieprozeß in ein Muster gebracht, wodurch eine Gateelektrode 56 ausgebildet wird.
  • Bei der oben beschriebenen Ausführungsform der vorliegenden Erfindung wird die Dicke des Gateoxidfilms 54 an den oberen Rändere eines Grabens größer als diejenige des Gateoxidfilms 54 an dem zentralen Abschnitt der aktiven Zone des Halbleitersubstrats 40, und zwar auf Grund einer Erhöhung der Oxidation an den oberen Rändern oder Kanten eines Grabens. Dies kann so interpretiert werden, daß es hauptsächlich durch die folgenden Gründe entsteht.
  • Der erste Grund kann aus der Zugspannung an der Nitridauskleidung 50 liegen, die an der Innenwand eines Grabens ausgebildet wird. Dies wird unter Hinweis auf 7 beschrieben, die eine teilweise vergrößerte Darstellung der Seitenwand eines Grabens zeigt. In 7 bezeichnet das Bezugszeichen 40 ein Halbleitersubstrat, das Bezugszeichen 50 bezeichnet eine Nitridauskleidung. Hier wird der Innenwandoxidfilm, der an der Innenwand des Grabens ausgebildet ist, zum Zwecke der einfachen Erläuterung ignoriert.
  • Die Siliziumnitridauskleidung 50, die durch LPCVD niedergeschlagen worden ist, verursacht eine Zugspannung an dem Abschnitt B des Halbleitersubstrats 40, der sich nahe der Oberfläche der aktiven Zone befindet. Das heißt, da ein Siliziumnitridfilm, der durch LPCVD ausgebildet wurde, einen hohen thermischen Ausdehnungskoeffizienten verglichen mit einem Siliziumsubstrat besitzt, dehnt sich dieser mehr aus als das Halbleitersubstrat 40, welches aus einem Siliziumeinkristall gebildet ist, und zwar während eines Hochtemperaturprozesses, wie beispielsweise der Oxidation. Demzufolge wird die Siliziumnitridauskleidung 50 einer Zugspannung unterworfen, während ein Abschnitt A des Halbleitersubstrats 40 an der Seitenwand eines Grabens, der in Kontakt mit der Siliziumnitridauskleidung 50 steht, einer Kompressionsspannung unterworfen wird. Somit wird der Abschnitt B des Halbleitersubstrats 40 nahe der Oberfläche der aktiven Zone einer Zugspannung ausgesetzt. In diesem Zustand, bei dem die Zugspannung aufgebracht wird, ist die Länge zwischen den Kristallgittern in dem Halbleitersubstrat lang, so daß die Oxidation schnell erfolgt.
  • Um daher die oberen Kanten eines Grabens abzurunden, während gleichzeitig das Ausmaß der Oxidation der oberen Kanten oder Ränder eines Grabens durch Ausbilden der Siliziumnitridauskleidung 50 maximiert wird, desto dünner wird einen Innenwandoxidfilm zwischen der Siliziumnitridauskleidung 50 und der Seitenwand eines Grabens, was umso besser ist. Es wird jedoch bevorzugt, daß die Dicke des Innenwandoxidfilms innerhalb eines Bereiches von ca. 1 bis 15 nm gehalten wird.
  • Die zweite Ursache kann in der Ausbildung einer Ausbuchtung oder Auszahnung in der Siliziumnitridauskleidung 50 liegen. Wie in 6 gezeigt ist, wird allmählich eine geneigte oder schräge Fläche ausgebildet, während das Halbleitersubstrat 40 an den oberen Rändern oder Kanten eines Grabens, der durch eine Ausbuchtung oder Auszahnung freigelegt ist, oxidiert wird. Diese geneigte Fläche besitzt eine (111)-Ebene und die Oberfläche der aktiven Zone des Halbleitersubstrats 40 hat eine (100)-Ebene. Da der Intervall zwischen den Siliziumkristallgittern in Richtung der (111)-Ebene am größten ist, ist die Bindekraft zwischen den Kristallgittern schwach. Demzufolge wird die Bindung zwischen den Siliziumatomen, die an jedem Gitterpunkt gelegen sind, während der Oxidation leicht durchtrennt, so daß die Oxidation mit der höchsten Geschwindigkeit auftreten kann.
  • Der dritte Grund kann in der Wirkung der Siliziumnitridauskleidung 50 als eine Oxidationsbarriere liegen. Bei einem Fall, bei dem die Auskleidung 50 nicht ausgebildet wird, dringen Sauerstoffatome in den CVD-Oxidation 48 ein, der in einen Graben gefüllt ist, und diffundieren in das Halbleitersubstrat 40 unter der Seitenwand eines Grabens, während der Gateoxidfilm 54 von 5F ausgebildet wird. Demzufolge erfolgt eine Oxidation an der Seitenwand eines Grabens. Dies führt zu einer Größenerweiterung und damit zu einer Kompressionsspannung, die an den oberen Rändern oder Kanten des Halbleitersubstrats 40 aufgebracht wird, so daß die Oxidation unterdrückt wird. Jedoch wird bei der vorliegenden Erfindung die Oxidation in die Seite eines Grabens, an der die Auskleidung 50 ausgebildet ist, durch das Vorhandensein der Auskleidung 50 verhindert, während eine Oxidation in einfacher Weise an den oberen Rändern oder Kanten eines Grabens stattfinden kann, wo die Auskleidung 50 zurück springt, da der Oxidationsverhinderungsfaktor, das heißt die Auskleidung 50, entfernt ist.
  • Die 8 bis 10 zeigen Elektronenmikroskop-Scan-(SEM)-Bilder, die angefertigt wurden, um die Dicke eines Gateoxidfilms an den oberen Rändern oder Kanten eines Grabens und den Grad der Kantenabrundung zu bestätigen, entsprechend der Dicke eines Innenwandoxidfilms, der an der inneren Wand eines Grabens ausgebildet wurde. In den 8 bis 10 ist der Innenwandoxidfilm in einer Dicke von 24 nm bzw. 11 nm bzw. 2 nm ausgebildet, es ist eine Auskleidung in der gleichen Dicke ausgebildet und der Gateoxidfilm ist in einer Dicke von 7,5 nm gewachsen.
  • Gemäß 8 kann ersehen werden, daß die Ecken eines Grabens nicht abgerundet sind, und daß die Dicke eines Gateoxidfilms nicht zugenommen hat. Die Ursachen für diese Erscheinung können wie folgt erklärt werden. Da erstens eine Auskleidung, die einer Zugspannung unterworfen wird, weit von der Seitenwand eines Grabens abliegt, der einer Kompressionsspannung durch einen dicken Innenwandoxidfilm ausgesetzt ist, wurde keine Zugspannung an dem oberen Bereich des Halbleitersubstrats bewirkt. Dies ist ein Grund dafür, warm die Ecken eines Grabens nicht abgerundet sind und die Dicke eines Gateoxidfilms nicht erhöht ist. Da zweitens eine Auskleidung an einem dick gewachsenen Innenwandoxidfilm ausgebildet worden ist, sind keine nach unten verlaufenden rückspringenden Ausbuchtungen oder Auszackungen am oberen Ende eines Grabens ausgebildet, und zwar selbst dann nicht, wenn ein Kontaktflecknitridfilm durch eine Phosphorsäurelösung geätzt wurde. Somit wird eine geneigte Fläche mit einer (111)-Ebene nicht an den oberen Rändern oder Kanten eines Halbleitersubstrats ausgebildet, und zwar selbst dann nicht, wenn die Oxidation zum Ausbilden des Gateoxidfilms durchgeführt wird. Dies stellt einen anderen Grund dar, warum die Ecken eines Grabens nicht abgerundet sind und warum die Dicke eines Gateoxidfilms nicht erhöht ist. Da drittens die Seitenwand eines Grabens durch viele Sauerstoffatome oxidiert wird, die durch den dicken Innenwandoxidfilm diffundieren, wird eine kompressive Spannung auf die oberen Ränder oder Kanten eines Halbleitersubstrats durch die Oxidation der Seitenwand eines Grabens ausgeübt, so daß das Ausmaß der Oxidation nicht erhöht wird. Dies stellt einen anderen Grund dafür dar, warum die Ecken eines Grabens nicht abgerundet sind und die Dicke eines Gateoxidfilms nicht erhöht wird.
  • 9 ist ein SEM-Bild eines Falles, bei dem ein Innenwandoxidfilm in einer Dicke von 11 nm ausgebildet ist und eine Ausbuchtung oder Auszahnung mit einer gewünschten Tiefe ausgebildet wurde, nachdem eine Auskleidung ausgebildet worden ist. Es kann aus 9 ersehen werden, daß die oberen Ecken eines Grabens abgerundet sind.
  • 10 zeigt ein SEM-Bild eines Falles, bei dem die Oxidation zu der Seitenfläche eines Grabens hin extrem durch die Ausbildung eines Innenwandoxidfilms auf eine Dicke von 2 nm innerhalb des Grabens begrenzt wurde und bei dem der Einfluß der Zugspannung auf eine Auskleidung maximiert ist. Es kann aus 10 ersehen werden, daß die oberen Ränder oder Kanten eines Grabens abgerundet sind und daß ein Gateoxidfilm an den oberen Rändern oder Kanten eines Grabens etwa 17 nm dick ist, was signifikant dicker ist als diejenige auf der Oberfläche der aktiven Zonen.
  • Wenn gemäß der vorliegenden Erfindung, die oben beschrieben wurde, die Dicke eines Innenwandoxidfilms, der an der Innenwand eines Grabens ausgebildet ist, auf einen bestimmten Wert beschränkt wird und eine Auskleidung ausgebildet wird, kann das Ausmaß der Oxidation an den oberen Rändern oder Kanten eines Grabens bei einem nachfolgenden Prozeß für die Ausbildung eines Gateoxidfilms stark erhöht werden. Daher kann eine Ablauferscheinung und ein Invers-Schmal-Breiten-Effekt auf Grund einer Konzentration eines elektrischen Feldes an den oberen Kanten oder Rändern eines Grabens unterdrückt werden und es kann die Zuverlässigkeit eines dielektrischen Gatefilms verbessert werden. Ferner wird eine Ausbuchtung oder Auszahnung, die von der Oberfläche eines Halbleitersubstrats abgesetzt ist, in einer Auskleidung ausgebildet, die an dem Innenwandoxidfilm ausgebildet ist, so daß der Kristallzustand eines Halbleitersubstrats an den oberen Rändern oder Kanten eines Grabens zu einer (111)-Ebene wird, und zwar während der Ausbildung eines Gateoxidfilms. Somit läßt sich das Ausmaß der Oxidation weiter erhöhen.

Claims (21)

  1. Graben-Isolierstruktur, mit: einem Graben (47), der in nicht aktiven Zonen eines Halbleitersubstrats (40) ausgebildet ist, wobei die Oberfläche des Halbleitersubstrats (40) an den oberen Rändern oder Kanten des Grabens abgerundet ist; einem Innenwandoxidfilm (48), der an der Innenwand des Grabens (47) ausgebildet ist; einer Auskleidung (50), die an der Oberfläche des Innenwandoxidfilms (48) ausgebildet ist, wobei das obere Ende der Auskleidung (50) von der Oberfläche des Halbleitersubstrats (40) zurückgesetzt ist; und einem dielektrischen Film (52) für die Ausfüllung des Grabens (47), in welchem der Innenwandoxidfilm (48) und die Auskleidung (50) ausgebildet worden sind.
  2. Graben-Isolierstruktur nach Anspruch 1, bei der der Innenwandoxidfilm (48) eine Dicke von 1 bis 15 nm hat.
  3. Graben-Isolierstruktur nach Anspruch 1, bei der der Innenwandoxidfilm (48) ein thermischer Oxidfilm ist, der durch Feuchtoxidation oder Trockenoxidation ausgebildet wird.
  4. Graben-Isolierstruktur nach Anspruch 1, bei der die oberen Enden der Auskleidung (50) um 0 bis 50 nm von der Oberfläche des Halbleitersubstrats (40) zurückgesetzt sind.
  5. Graben-Isolierstruktur nach Anspruch 1, bei der die Auskleidung (50) aus Siliziumnitrid gebildet ist, die durch chemisches Niedrigdruck-Dampfniederschlagen ausgebildet wurde.
  6. Graben-Isolierstruktur nach Anspruch 1, bei der die Oberfläche des Halbleitersubstrats (40), die anders ist als diejenige in einem Graben, eine (100)-Ebene hat und die Oberfläche des Halbleitersubstrats (40), welches an den oberen Kanten des Grabens (47) abgerundet ist, eine (111)-Ebene hat.
  7. Halbleitervorrichtung mit einer Graben-Isolierstruktur nach einem der Ansprüche 1 bis 6, mit: einem dielektrischen Gatefilm (54), der an den aktiven Zonen des Halbleitersubstrats (40), ausgenommen bei dem Graben (47), ausgebildet ist, wobei die Kanten- oder Randabschnitte des dielektrischen Gatefilms (54) dicker sind als der zentrale Abschnitt; und einer Gateelektrode (56), die auf dem dielektrischen Gatefilm (54) gebildet ist.
  8. Graben-Isolierverfahren, bei dem: ein Graben (47) in nicht aktiven Zonen eines Halbleitersubstrats (40) ausgebildet wird; ein Innenwandoxidfilm (48) an der Innenwand des Grabens (47) ausgebildet wird; eine Siliziumnitridauskleidung (50) an der Oberfläche des Innenwandoxidfilms (48) gebildet wird; der Graben (47) mit einem dielektrischen Film (52) gefüllt wird; und ein Teil der Siliziumnitridauskleidung (50) so geätzt wird, daß die oberen Enden der Siliziumnitridauskleidung (50) von der Oberfläche des Halbleitersubstrats (40) zurückversetzt sind.
  9. Graben-Isolierverfahren nach Anspruch 8, bei dem der Schritt der Ausbildung des Grabens folgendes umfaßt: Ausbilden eines Kontaktfleckoxidfilms (42) auf dem Halbleitersubstrat (40); Ausbilden eines Kontaktflecknitridfilms (44) auf dem Kontaktfleckoxidfilm (42); Ausbilden eines Ätzmaskenmusters (46) zum Festlegen von Zonen, auf denen die Gräben (47) auszubilden sind, unter Verwendung eines photolithographischen Prozesses; und Ausbilden der Gräben (47) durch Ätzen von Teilen des Halbleitersubstrats (40) unter Verwendung des Ätzmaskenmusters (46).
  10. Graben-Isolierverfahren nach Anspruch 8, bei dem der Innenwandoxidfilm (48) in einer Dicke von 1 bis 15 nm durch thermische Feuchtoxidation oder durch thermische Trockenoxidation ausgebildet wird.
  11. Graben-Isolierverfahren nach Anspruch 9, bei dem die Siliziumnitridauskleidung (50) in einer Dicke von 2 bis 20 nm durch LPCVD ausgebildet wird.
  12. Graben-Isolierverfahren nach Anspruch 9, bei dem der Schritt des Füllens des Grabens (47) mit einem dielektrischen Film (52) folgendes umfaßt: Niederschlagen eines dielektrischen Films (52) auf dem resultierenden Substrat (40), auf dem der Innenwandoxidfilm (48) und die Siliziumnitridauskleidung (50) ausgebildet worden sind; und Planieren der Oberfläche des dielektrischen Films (52).
  13. Graben-Isolierverfahren nach Anspruch 12, bei dem die Planierung des dielektrischen Films (52) durch chemisch-mechanisches Polieren unter Verwendung des Kontaktflecknitridfilms (44) als eine Ätzstoppschicht erzielt wird.
  14. Graben-Isolierverfahren nach Anspruch 13, bei dem die Planierung des dielektrischen Films (52) durch Ausführen von chemisch-mechanischem Polieren erzielt wird, bis die Hälfte der ursprünglichen Dicke des Kontaktflecknitridfilms (44) verblieben ist.
  15. Graben-Isolierverfahren nach Anspruch 12, bei dem nach dem Schritt der Planierung der Oberfläche des dielektrischen Films (52) ferner ein Kontaktflecknitridfilm (44) entfernt wird, der auf den aktiven Zonen des Halbleitersubstrats (40) verbleibt.
  16. Graben-Isolierverfahren nach Anspruch 15, bei dem der Schritt gemäß dem Entfernen des Kontaktflecknitridfilms (44) gefolgt wird von einem Schritt gemäß dem Ätzen eines Teils der Siliziumnitridauskleidung (50), so daß die oberen Enden der Siliziumnitridauskleidung (50) von der Oberfläche des Halbleitersubstrats (40) zurückgesetzt werden.
  17. Graben-Isolierverfahren nach Anspruch 16, bei dem der Schritt gemäß dem Entfernen des Kontaktflecknitridfilms (44) und der Schritt gemäß dem Entfernen eines Teils der Siliziumnitridauskleidung (50) durch Feuchtätzen durchgeführt werden.
  18. Graben-Isolierverfahren nach Anspruch 8, bei dem die oberen Enden der Auskleidung (50) um 0 bis 50 nm von der Oberfläche des Halbleitersubstrats (40) zurückversetzt werden.
  19. Graben-Isolierverfahren nach Anspruch 16, bei dem nach dem Schritt gemäß dem Ätzen des Kontaktflecknitridfilms (44) und eines Teils der Auskleidung (50) ferner der Kontaktfleckoxidfilm (44) entfernt wird.
  20. Graben-Isolierverfahren nach Anspruch 19, bei dem nach dem Schritt gemäß dem Entfernen des Kontaktfleckoxidfilms (44) ferner die Oberfläche des Halbleitersubstrats (40) oxidiert wird.
  21. Graben-Isolierverfahren nach Anspruch 12, bei dem der dielektrische Film (52) aus einem Oxidfilm besteht, der durch chemisches Dampfniederschlagen gebildet wird und bei dem ferner eine thermische Behandlung nach dem Schritt der Planierung des dielektrischen Oxidfilms (52) noch zusätzlich ausgeführt wird.
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651344B2 (ja) * 2000-02-03 2005-05-25 セイコーエプソン株式会社 半導体装置の製造方法
KR100674896B1 (ko) * 2000-07-26 2007-01-26 삼성전자주식회사 반도체 집적회로의 트렌치 소자 분리 방법
JP2002043408A (ja) * 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置の製造方法
KR100386946B1 (ko) * 2000-08-01 2003-06-09 삼성전자주식회사 트렌치 소자 분리형 반도체 장치의 형성방법
US6537895B1 (en) * 2000-11-14 2003-03-25 Atmel Corporation Method of forming shallow trench isolation in a silicon wafer
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
US6958518B2 (en) * 2001-06-15 2005-10-25 Agere Systems Inc. Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor
JP5121102B2 (ja) 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
KR100389929B1 (ko) * 2001-07-28 2003-07-04 삼성전자주식회사 트렌치 소자분리막을 구비하는 soi 소자 및 그 제조 방법
US6667224B1 (en) * 2001-08-13 2003-12-23 Cypress Semiconductor Corp. Method to eliminate inverse narrow width effect in small geometry MOS transistors
JP3577024B2 (ja) * 2001-10-09 2004-10-13 エルピーダメモリ株式会社 半導体装置及びその製造方法
US6746933B1 (en) * 2001-10-26 2004-06-08 International Business Machines Corporation Pitcher-shaped active area for field effect transistor and method of forming same
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US7439141B2 (en) * 2001-12-27 2008-10-21 Spansion, Llc Shallow trench isolation approach for improved STI corner rounding
KR100412138B1 (ko) * 2001-12-27 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6838392B1 (en) * 2002-03-15 2005-01-04 Cypress Semiconductor Corporation Methods of forming semiconductor structures, and articles and devices formed thereby
JP2003273206A (ja) 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6828213B2 (en) * 2002-03-21 2004-12-07 Texas Instruments Incorporated Method to improve STI nano gap fill and moat nitride pull back
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
US6734082B2 (en) * 2002-08-06 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
US6809386B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. Cascode I/O driver with improved ESD operation
KR20110055576A (ko) * 2002-09-16 2011-05-25 트리오신 홀딩 아이엔씨 활성화제가 혼입된 정전기적으로 하전된 필터 매질
US20040065937A1 (en) * 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
JP2004152851A (ja) * 2002-10-29 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2004193585A (ja) * 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100557562B1 (ko) * 2002-12-30 2006-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
JP4694769B2 (ja) * 2003-01-27 2011-06-08 エルピーダメモリ株式会社 半導体装置の製造方法
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US6853031B2 (en) * 2003-04-17 2005-02-08 United Microelectronics Corp. Structure of a trapezoid-triple-gate FET
US7019380B2 (en) 2003-06-20 2006-03-28 Kabushiki Kaisha Toshiba Semiconductor device
KR100513799B1 (ko) * 2003-06-30 2005-09-13 주식회사 하이닉스반도체 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
JP3748867B2 (ja) * 2003-09-29 2006-02-22 沖電気工業株式会社 半導体装置の製造方法
JP4825402B2 (ja) * 2004-01-14 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2005260163A (ja) * 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
US7067377B1 (en) * 2004-03-30 2006-06-27 Fasl Llc Recessed channel with separated ONO memory device
JP4577680B2 (ja) * 2004-04-13 2010-11-10 エルピーダメモリ株式会社 半導体装置の製造方法
KR100530496B1 (ko) * 2004-04-20 2005-11-22 삼성전자주식회사 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법
JP4813778B2 (ja) * 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置
JP2006049413A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
US7339253B2 (en) * 2004-08-16 2008-03-04 Taiwan Semiconductor Manufacturing Company Retrograde trench isolation structures
JP2006093216A (ja) * 2004-09-21 2006-04-06 Toshiba Corp 半導体装置
KR100694976B1 (ko) * 2004-12-20 2007-03-14 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100762230B1 (ko) * 2004-12-30 2007-10-01 주식회사 하이닉스반도체 반도체 장치의 제조방법
JP4515951B2 (ja) * 2005-03-31 2010-08-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100699843B1 (ko) * 2005-06-09 2007-03-27 삼성전자주식회사 트렌치 분리영역을 갖는 모스 전계효과 트랜지스터 및 그제조방법
US7265015B2 (en) * 2005-06-30 2007-09-04 Promos Technologies Inc. Use of chlorine to fabricate trench dielectric in integrated circuits
US7229896B2 (en) * 2005-08-03 2007-06-12 United Microelectronics Corp. STI process for eliminating silicon nitride liner induced defects
DE102005037566B4 (de) * 2005-08-09 2008-04-24 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
US20070224772A1 (en) * 2006-03-21 2007-09-27 Freescale Semiconductor, Inc. Method for forming a stressor structure
US8093678B2 (en) * 2007-04-05 2012-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
US7692483B2 (en) * 2007-10-10 2010-04-06 Atmel Corporation Apparatus and method for preventing snap back in integrated circuits
US7652335B2 (en) * 2007-10-17 2010-01-26 Toshiba America Electronics Components, Inc. Reversely tapered contact structure compatible with dual stress liner process
CN101593717B (zh) * 2008-05-28 2011-06-01 上海华虹Nec电子有限公司 浅沟槽隔离结构的制备方法
JP2010034468A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置及びその製造方法
US7838353B2 (en) * 2008-08-12 2010-11-23 International Business Machines Corporation Field effect transistor with suppressed corner leakage through channel material band-edge modulation, design structure and method
US8125037B2 (en) 2008-08-12 2012-02-28 International Business Machines Corporation Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage
EP3184045B1 (de) 2008-11-19 2023-12-06 Inspire Medical Systems, Inc. System zur behandlung von atemstörungen im schlaf
US8085604B2 (en) * 2008-12-12 2011-12-27 Atmel Corporation Snap-back tolerant integrated circuits
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
JP5357121B2 (ja) 2010-09-16 2013-12-04 シャープ株式会社 半導体装置の製造方法、および電気機器
CN102543760B (zh) * 2012-02-28 2014-06-04 上海华力微电子有限公司 一种增加浅沟槽隔离压应力提高nmos电子迁移率的方法
CN105097639A (zh) * 2014-04-21 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9865495B2 (en) 2015-11-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
FR3051973B1 (fr) 2016-05-24 2018-10-19 X-Fab France Procede de formation de transistors pdsoi et fdsoi sur un meme substrat
CN111341724B (zh) * 2018-12-19 2022-11-04 上海新微技术研发中心有限公司 浅沟槽隔离工艺及浅沟槽隔离结构
JPWO2021187145A1 (de) * 2020-03-18 2021-09-23
TWI766294B (zh) * 2020-06-10 2022-06-01 聯華電子股份有限公司 形成絕緣結構的方法
CN112234024A (zh) * 2020-11-18 2021-01-15 华虹半导体(无锡)有限公司 浅沟槽隔离结构的顶角圆化方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
KR100247940B1 (ko) * 1997-12-30 2000-03-15 윤종용 트렌치 소자분리방법

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690525A (en) 1979-11-28 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
US4390393A (en) 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4656497A (en) 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
US4571819A (en) 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
JPS61137338A (ja) 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
US4631803A (en) 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
GB8528071D0 (en) 1985-11-14 1985-12-18 Shell Int Research Polycarbonates
US4825277A (en) 1987-11-17 1989-04-25 Motorola Inc. Trench isolation process and structure
US4960727A (en) 1987-11-17 1990-10-02 Motorola, Inc. Method for forming a dielectric filled trench
US5219774A (en) 1988-05-17 1993-06-15 Xicor, Inc. Deposited tunneling oxide
US5189501A (en) 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5206182A (en) 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
US5223736A (en) 1989-09-27 1993-06-29 Texas Instruments Incorporated Trench isolation process with reduced topography
JP2663739B2 (ja) * 1991-04-08 1997-10-15 日本電気株式会社 半導体装置の製造方法
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法
JPH05152429A (ja) 1991-11-28 1993-06-18 Nec Corp 半導体装置の製造方法
US5190889A (en) 1991-12-09 1993-03-02 Motorola, Inc. Method of forming trench isolation structure with germanium silicate filling
US5561073A (en) 1992-03-13 1996-10-01 Jerome; Rick C. Method of fabricating an isolation trench for analog bipolar devices in harsh environments
JPH05304205A (ja) * 1992-04-27 1993-11-16 Toshiba Corp 半導体装置及びその製造方法
KR950002951B1 (ko) 1992-06-18 1995-03-28 현대전자산업 주식회사 트렌치 소자분리막 제조방법
US5316965A (en) 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
BE1007588A3 (nl) 1993-09-23 1995-08-16 Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven.
JP2955459B2 (ja) 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5472904A (en) 1994-03-02 1995-12-05 Micron Technology, Inc. Thermal trench isolation
US5492858A (en) 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5696020A (en) 1994-11-23 1997-12-09 Electronics And Telecommunications Research Institute Method for fabricating semiconductor device isolation region using a trench mask
US5521422A (en) 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
KR0176155B1 (ko) 1995-06-22 1999-04-15 김광호 반도체 장치의 소자분리 방법
US5679599A (en) 1995-06-22 1997-10-21 Advanced Micro Devices, Inc. Isolation using self-aligned trench formation and conventional LOCOS
US5643823A (en) 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5719085A (en) 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
KR100214068B1 (ko) 1995-11-21 1999-08-02 김영환 반도체 장치의 소자분리막 형성방법
JP2762976B2 (ja) 1995-12-25 1998-06-11 日本電気株式会社 半導体装置の製造方法
US5612242A (en) 1996-03-11 1997-03-18 United Microelectronics Corp. Trench isolation method for CMOS transistor
KR100213196B1 (ko) 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
KR100195208B1 (ko) 1996-04-15 1999-06-15 윤종용 반도체 장치의 소자분리막 형성 방법
US5712185A (en) 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
KR0183879B1 (ko) 1996-06-07 1999-04-15 김광호 반도체장치의 소자분리막 형성방법
KR100190048B1 (ko) 1996-06-25 1999-06-01 윤종용 반도체 소자의 소자 분리 방법
US5858842A (en) 1996-07-03 1999-01-12 Samsung Electronics Co., Ltd. Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates
KR100195243B1 (ko) 1996-09-05 1999-06-15 윤종용 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법
US5834358A (en) 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
KR100226488B1 (ko) 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
US5780346A (en) 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5674775A (en) 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer
US5866465A (en) 1997-04-03 1999-02-02 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass
US5786262A (en) 1997-04-09 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-planarized gapfilling for shallow trench isolation
US5728621A (en) 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US5863827A (en) 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5872045A (en) 1997-07-14 1999-02-16 Industrial Technology Research Institute Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation
KR19990010757A (ko) * 1997-07-18 1999-02-18 윤종용 반도체 장치의 소자 분리 방법
KR100230431B1 (ko) 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US5837612A (en) 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
KR19990025197A (ko) * 1997-09-11 1999-04-06 윤종용 트렌치 소자분리방법
US6103635A (en) 1997-10-28 2000-08-15 Fairchild Semiconductor Corp. Trench forming process and integrated circuit device including a trench
US6093611A (en) 1997-12-19 2000-07-25 Advanced Micro Devices, Inc. Oxide liner for high reliability with reduced encroachment of the source/drain region
TW353797B (en) 1997-12-27 1999-03-01 United Microelectronics Corp Method of shallow trench isolation
KR100459691B1 (ko) * 1998-01-05 2005-01-17 삼성전자주식회사 반도체 장치의 트랜치 소자 분리 방법
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US6054343A (en) 1998-01-26 2000-04-25 Texas Instruments Incorporated Nitride trench fill process for increasing shallow trench isolation (STI) robustness
US6074932A (en) 1998-01-28 2000-06-13 Texas Instruments - Acer Incorporated Method for forming a stress-free shallow trench isolation
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
US5976951A (en) 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
TW391051B (en) 1998-11-06 2000-05-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure
TW406350B (en) 1998-12-07 2000-09-21 United Microelectronics Corp Method for manufacturing the shallow trench isolation area
US6008108A (en) 1998-12-07 1999-12-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in an integrated circuit
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
TW418489B (en) * 1999-08-13 2001-01-11 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
KR100247940B1 (ko) * 1997-12-30 2000-03-15 윤종용 트렌치 소자분리방법

Also Published As

Publication number Publication date
DE10050357A1 (de) 2001-06-28
CN1194400C (zh) 2005-03-23
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GB2360631B (en) 2003-09-03
US20010041421A1 (en) 2001-11-15
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JP4072308B2 (ja) 2008-04-09

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