DE10061167A1 - Verfahren und Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl von Datenkanälen - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle. Erfindungsgemäß wird ein Referenztakt (RT) gewonnen, insbesondere aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals (101) mittels einer Phase-Locked-Loop (PLL)-Schaltung (1), der gewonnene Referenztakt (RT) an die Datenkanäle (101-10n) geführt und werden die Unterschiede in der Taktfrequenz zwischen dem Referenztakt (RT) und den weiteren Datenkanälen (101-10n) jeweils mittels einer Delay-Locked-Loop (DLL)-Schaltung (30-3n) ausgeglichen. Die Erfindung ermöglicht, in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle mit nur einem Referenztakt auszukommen und dabei den im System erzeugten Jitter zu reduzieren.

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl von Datenkanälen gemäß den Oberbegriffen der Ansprüche 1 und 6.

In Datenverarbeitungssystemen mit einer Vielzahl von unabhängigen Datenkanälen, insbesondere in integrierten Schaltkreisen (ICs) besteht das Problem, daß es bei der Übertragung von Daten auf den verschiedenen Datenkanälen aufgrund unterschiedlicher Taktfrequenzen zu Unterschieden in den Datenraten der einzelnen Kanäle kommen kann. In den ent­ sprechenden Standards ist üblicherweise eine maximale Abwei­ chung von zweihundert ppm der verschiedenen Datenraten bzw. Taktfrequenzen erlaubt. Das geschilderte Problem führt dazu, daß in einem Datenverarbeitungssystem mehrere unabhängige Kanäle ohne zusätzliche Maßnahmen nicht gleichzeitig mit nur einem Takt bearbeitet werden können.

Zur Lösung des dargelegten Problems ist eine Anordnung gemäß Fig. 2 bekannt, bei der für jeden Datenkanal 101, 102, 10n der notwendige Systemtakt anhand einer Phase-Locked-Loop (PLL) Schaltung 111, 112, 11n aus den Daten des jeweiligen Datenkanals oder einem mitgelieferten Takt gewonnen wird. Eine PLL-Schaltung weist einen spannungsgesteuerten Oszillator (VCO - Voltage Controlled Oscillator) auf, der den gewünschten Takt zur Verfügung stellt. PLL-Schaltungen sind im Stand der Technik bekannt, so daß auf sie nicht weiter eingegangen wird.

Der Nachteil der Anordnung der Fig. 2 besteht darin, daß zur Realisierung einer Signalabtastung mehrerer unabhängiger Kanäle mit unterschiedlichen Datenraten für jeden abzutastenden Datenkanal eine PLL-Schaltung benötigt wird. Dies erfordert nachteilig den Einsatz einer Vielzahl spannungsgesteuerter Oszillatoren (VCO). Neben den damit verbundenen Kosten besteht auch die Gefahr, daß die spannungsgesteuerten Oszillatoren bzw. PLL-Schaltungen sich untereinander durch Kopplungsvorgänge stören und auf diese Art und Weise im System einen unerwünschten Jitter erzeugen.

Weiter ist im Stand der Technik als Alternative zu der Verwendung einer PLL-Schaltung die Verwendung einer Delay- Locked-Loop (DLL)-Schaltung bekannt, die ein Ausgangssignal erzeugt, das eine vorbestimmte Verzögerung gegenüber einem Eingangs-Referenzsignal aufweist. DLL-Schaltungen sind beispielsweise in den Druckschriften US-A-5 614 855, EP-A2-0 349 715 und US-A-5 317 288 beschrieben. In dem Artikel von T. H. Lee, K. S. Donnelly, J. T. C. Ho, J. Zerbe, M. G. Johnson, C. Eshikawa: "A 2.5 V CMOS Delay-Locked Loop for 18 Mbit, 500 Megabyte(s DRAM", IEEE-Journal of Solid-State Sircoits, Vol. 29, Nr. 12, Dezember 1994, Seiten 1491 bis 1496, ist eine DLL-Schaltung beschrieben, die einen unendlichen Verzöge­ rungsbereich bzw. Aussteuerbereich aufweist. Dies bedeutet, daß die DLL-Schaltung ein Ausgangssignal in seiner Phase beliebig verzögern kann. Dadurch kann die Phasendifferenz zwischen zwei Kanälen kontinuierlich angepaßt werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanälen zur Verfügung zu stellen, die die Notwendigkeit der Verwendung einer Vielzahl von PLL-Schaltungen vermeiden und den im System erzeugen Jitter möglichst weit reduzieren.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 und eine Anordnung mit den Merkmalen des Anspruchs 6 gelöst. Bevorzugte und vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Danach ist erfindungsgemäß vorgesehen, einen Referenztakt zu gewinnen und diesen Referenztakt sämtlichen Datenkanälen zuzuführen. Für jeden Datenkanal erfolgt dann unter Verwendung einer Delay-Locked-Loop (DLL)-Schaltung ein Ausgleich des Unterschiedes in der Taktfrequenz zwischen dem Referenztakt und dem jeweiligen Datenkanal. Die DLL-Schaltung weist dabei einen unendlichen Verzögerungsbereich auf und eine Bandbreite, die größer ist als die Differenz zwischen der Frequenz des Referenztaktes und der Frequenz des jeweiligen Datenkanals.

Bei der erfindungsgemäßen Lösung wird somit nur ein Referenztakt gewonnen und dieser Referenztakt für alle weiteren Kanäle durch eine DLL-Schaltung so eingestellt und justiert, daß beide Kanäle die gleiche Frequenz und die gleiche Phasenlage aufweisen. Der damit verbundene Vorteil besteht darin, daß nicht für jeden Datenkanal eine PLL- Schaltung benötigt wird.

Aufgrund der Verwendung nur einer Taktquelle sind darüber hinaus Störungen bzw. Kopplungen zwischen den einzelnen Datenkanälen ausgeschlossen, so daß der im System erzeugte Jitter reduziert wird.

Es wird darauf hingewiesen, daß die Erfindung unabhängig von der Art der Datenübertragung auf den Datenkanälen realisiert werden kann. Insbesondere können die Daten als elektrische oder optische Signale übertragen werden, wobei an opto- elektronischen Schnittstellen gegebenenfalls geeignete opto- elektronische Wandler einzusetzen sind.

Bevorzugt wird der Referenztakt aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals mittels einer Phase-Locked-Loop (PLL) Schaltung gewonnen. Dabei kann ein beliebiger Datenkanal als Referenzkanal verwendet werden. Die PLL-Schaltung stellt dabei mit ihrem spannungsgesteuerten Oszillator (VCO) eine Taktquelle für sämtliche Datenkanäle zur Verfügung, so daß die Anzahl der erforderlichen PLL-Schaltungen auf eins reduziert wird.

Es liegt jedoch ebenfalls im Rahmen der Erfindung, daß der Referenztakt durch einen unabhängigen Taktgenerator, z. B. einen Quarz-Oszillator gewonnen wird.

In einer bevorzugten Ausgestaltung des erfindungsgemäßen Ver­ fahrens wird für jeden Datenkanal mittels der jeweiligen DLL- Schaltung die Phase des Referenztaktes kontinuierlich an die Phase des Datenkanals angepaßt. Die Unterschiede zwischen der Taktfrequenz bzw. Datenrate des Referenztakts und des jewei­ ligen Datenkanals werden somit durch kontinuierliche Anpassung der Phase des Referenztaktes ausgeglichen. Hierdurch ist es möglich, nur einen Referenztakt für sämtliche Datenkanäle zu verwenden, obwohl diese nicht synchronisiert sind.

In einer vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens werden für jeden Datenkanal mittels des angepaßten Referenztaktes die Daten des Datenkanals abgetastet. Die Ab­ tastfrequenz ist dabei identisch der Datenfrequenz des jewei­ ligen Datenkanals. Durch die Verwendung der DLL-Schaltung wird sichergestellt, daß zwischen dem Referenztakt und dem Datenkanal die gleiche Phasenlage und die gleiche Frequenz vorliegen, so daß eine zuverlässige Abtastung erfolgen kann.

Es wird jedoch darauf hingewiesen, daß auch andere Anwendungen einer Signalabgleichung zwischen dem Referenztakt und den Datenkanälen im Rahmen der Erfindung liegen. Beispielsweise kann vorgesehen sein, daß die jeweils in ihrer Taktfrequenz und Phasenlage aneinander angepaßten Referenztakt- und Datenkanalsignale zum Steuern weiterer Funktionsgruppen verwendet werden.

Die erfindungsgemäße Anordnung gemäß Anspruch 6 weist neben Mitteln zur Erzeugung eines Referenztaktes eine Vielzahl von Signalabtastungsblöcken auf, die jeweils einem Datenkanal zugeordnet sind und denen der erzeugte Referenztakt zugeführt wird. Jeder Signalabtastungsblock verwirklicht dabei eine DLL-Schaltung zum Ausgleichen der Unterschiede in der Taktfrequenz zwischen dem Referenztakt und dem jeweiligen Da­ tenkanal.

Die Mittel zur Erzeugung eines Referenztaktes umfassen bevorzugt eine Phase-Locked-Loop Schaltung zur Gewinnung eines Referenztaktes aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals.

Bei der erfindungsgemäßen Anordnung sind die einzelnen Da­ tenkanäle und die jeweils zugeordneten Signalabtastungsblöcke bevorzugt identisch aufgebaut. Hierdurch wird sichergestellt, daß die einzelnen Datenkanäle ein identisches Übertragungsverhalten aufweisen.

Die einzelnen Datenkanäle sind bevorzugt mit einem Empfänger­ baustein, insbesondere einem Demultiplexer, oder einem Sende­ baustein, insbesondere einem Multiplexer verbunden. Ein ent­ sprechender Multiplexer oder Demultiplexer kann dabei grundsätzlich für jede beliebige Kanalanzahl realisiert werden.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung an einem Ausführungsbeispiel näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung einer erfin­ dungsgemäßen Anordnung zur Erzeugung eines Taktes mit einer Vielzahl von nicht synchronen Datenkanälen;

Fig. 2 eine Anordnung gemäß dem Stand der Technik;

Fig. 3 ein Ausführungsbeispiel der erfindungsgemäßen Anordnung für einen 4-Ka­ nal-Demultiplexer-Baustein und

Fig. 4 die funktionellen Baugruppen eines Signalabtastungsblocks gemäß Fig. 3.

Eine Anordnung gemäß dem Stand der Technik, bei der für jeden Kanal der notwendige Systemtakt seperat anhand einer Phase- Locked-Loop (PLL) Schaltung gewonnen wird, war eingangs anhand der Fig. 2 erläutert worden.

Die erfindungsgemäße Anordnung der Fig. 1 weist eine Vielzahl von Datenkanälen 101, 102, . . . 10n auf, denen jeweils ein Signalabtastungsblock 20, 21, . . . 2n zugeordnet ist. Die Signalabtastungsblöcke 20, 21, . . . 2n dienen dazu, auf den jeweiligen Datenkanälen 101, 102, 10n eingehende Daten DI1, DI2, . . . DIN (DI - Data In) abzutasten und die abgetasteten Daten als Daten DO1, DO2, . . . DOn (DO - Data Out) auszugeben. Die einzelnen Datenkanäle 101, 102, . . . 10n sind dabei unabhängig und nicht synchronisiert, so daß die Datenraten auf den verschiedenen Datenkanälen voneinander abweichen können.

Zur Realisierung einer Signalabtastung ist es erforderlich, jedem Signalabtastungsblock einen Referenztakt zuzuordnen. Dies erfolgt dadurch, daß ein beliebiger der Datenkanäle als Referenzkanal ausgewählt wird (in Fig. 1 der Datenkanal 101) und mittels der PLL-Schaltung 1 in an sich bekannter Weise aus den Daten des Referenzkanals 101 bzw. einem mitgelieferten Takt ein Referenztakt RT gewonnen wird. Der Referenztakt wird dabei durch einen spannungsgesteuerten Os­ zillator VCO (nicht dargestellt) der PLL-Schaltung zur Verfügung gestellt.

Der von der PLL-Schaltung erzeugte Referenztakt RT wird über eine Verbindungsleitung 2 den einzelnen Signalabtastungsblöcken 20, 21, 2n zugeführt. Die einzelnen Signalabtastungsblöcke 20, 21, . . . 2n weisen jeweils eine Delay-Locked-Loop (DLL) Schaltung 30, 31, 3n auf. Die DLL- Schaltung ermittelt den Phasenunterschied zwischen dem Referenztakt und dem Datensignal des jeweiligen Datenkanals 101, 102, . . . 10n und justiert den Referenztakt derart hinsichtlich des Datensignals, daß die Daten DI1, DI2, . . . DIn korrekt abgetastet werden.

Den Unterschied in der Taktfrequenz zwischen dem Referenztakt und dem jeweiligen Datenkanal gleicht die DLL-Schaltung dabei durch stetige Anpassung der Verzögerung zwischen Referenztakt und Datensignal aus.

Es wird darauf hingewiesen, daß für den Referenzkanal auf eine separate DLL-Schaltung auch verzichtet und direkt der von der PLL-Schaltung 1 erzeugte Takt verwendet werden kann. In diesem Fall muß für den Referenzkanal 101 die PLL- Schaltung 1 das korrekte Zeitverhalten erzeugen. Enthält der Referenzkanal 101 wie in Fig. 1 ebenfalls eine DLL- Schaltung, so ist einzige Aufgabe der PLL-Schaltung, einen unabhängigen Referenztakt für sämtliche Signalabtastungsblöcke 20, 21, . . . 2n zu erzeugen. Durch die DLL-Schaltungen 30, 31, . . . 3n wird dann für jeden Datenkanal eine gleiche Phase und eine gleiche Frequenz von Referenztakt und dem jeweiligen Datenkanal eingestellt.

Dies wird im folgenden an dem Ausführungsbeispiel der Fig. 3 und 4 weiter erläutert. Fig. 3 stellt eine Anordnung zur Erzeugung eines Taktes für einen 1 : 2 Demultiplexer-Baustein 4 für vier Datenkanäle dar. Dabei ist die Anzahl von vier Datenkanälen nur beispielhaft zu verstehen und kann die Anordnung grundsätzlich auch jede andere Kanalzahl realisieren.

Die einzelnen Datenkanäle 101, 102, 103, 104 und Signalabtastungsblöcke 20, 21, 22, 23 sind entsprechend Fig. 1 aufgebaut. Als Referenzkanal wird wieder beispielhaft der Datenkanal 101 verwendet. Der Referenztakt RT für die Signalabtastung für sämtliche Signalabtastungsblöcke 20, 21, 22, 23 wird durch die PLL-Schaltung 1 zur Verfügung gestellt.

Die Signalabtastungsblöcke 20-23 weisen jeweils zwei Signal­ ausgänge auf, einen Ausgang für die abgetasteten, ausgehenden Daten DO1-DO4 und einen Ausgang für ein Taktsignal CO1-CO4 (CO = Clock Out). Das Taktsignal CO1-CO4 weist dabei einen anderen Takt auf als der Referenztakt RT, der durch die PLL- Schaltung 1 zur Verfügung gestellt wird. So handelt es sich bei dem Taktsignal CO1-CO4 um einen gegenüber dem Referenztakt RT mit einer zusätzlichen Frequenz addierten bzw. subtrahierten Takt, wie noch erläutert werden wird.

Die Ausgangssignale der einzelnen Signalabtastungsblöcke 20-23 werden einem 1 : 2 Demultiplexer 4 zugeführt, der die Daten DO1-DO4 jeweils in zwei Datenströme DO1a, DO1b, . . . DO4a, DO4b aufteilt.

Die funktionellen Bauelemente eines Signalabtastungsblocks 2n sind schematisch in Fig. 4 dargestellt. Danach weist eine DLL-Schaltung einen Phasendetektor PD 5 (Phase detector), eine Ladungspumpe CP 6 (Charge Pump) und eine Verzögerungsleitung bzw. einen Phasenschieber DL 7 (Delay Line) auf.

Der Phasendetektor PD5 weist als Eingänge das Datensignal DIn des betrachteten Datenkanals 10n und den phasengeänderten, von dem Phasenschieber DL7 rückgekoppelten Referenztakt COn auf. Der Referenztakt ist dabei das Signal, das unter Verwendung der DLL-Schaltung zu den Daten des Datenkanals 10n ausgerichtet werden soll. In Abhängigkeit von der Phasendifferenz erzeugt der Phasendetektor PD5 ein Signal, das er an die Ladungspumpe CP 6 weitergibt. Die Ladungspumpe CP 6 integriert im wesentlichen das Ausgangssignal des Phasendetektors 5 über die Zeit. Die Ladungslumpe CP 6 kon­ trolliert den Phasenschieber DL 7, der entsprechend der "Ladung" der Ladungspumpe CP 6 eine Anpassung der Phase des am Phasenschieber 7 eingehenden Referenztaktes RT vornimmt. Über die Feedback-Schleife wird ein Zustand eingestellt, in dem der durch den Phasenschieber 7 phasenverzögerte Referenztakt der Taktfrequenz des Datenkanals 10n entspricht.

Die Unterschiede in der Taktfrequenz von Referenztakt und Datenkanal werden somit durch kontinuierliche Anpassung der Phase des Referenztaktes ausgeglichen. Dies ist möglich, da die Frequenz die Ableitung der Phase nach der Zeit ist: durch die kontinuierliche Änderung der Phase über der Zeit mittels der DLL-Schaltung wird dem Referenztakt eine zusätzliche Frequenz Δϕ/Δt hinzuaddiert, so daß der Unterschied zwischen der Frequenz des Referenztaktes und der Datenrate des jeweiligen Kanals ausgeglichen wird.

Dabei ist es wichtig, daß die Verzögerungsleitung bzw. der Phasenschieber DL 7 der DLL-Schaltung einen unendlichen Aussteuerbereich aufweist, d. h. die DLL-Schaltung Verzögerungen von ϕ = x + n.2π mit x Element aus 0; 2π und n Element aus N erzeugen kann. Zusätzlich ist erforderlich, daß die Bandbreite der DLL-Schaltung größer ist als die Differenz von Taktfrequenz des Referenztaktes und Taktfrequenz des Datenkanals, d. h. Δω < Δϕ/Δt. Wenn beispielsweise der Refe­ renztakt eine Frequenz von 100 MHz und der Datenkanal eine Frequenz 101 MHz aufweist, so muß die Bandbreite Δω der DLL- Schaltung mindestens 1 MHz betragen.

Entsprechende DLL-Schaltungen sind, wenn auch in anderem Kontext, im einzelnen in den eingangs genannten Druckschriften, insbesondere der US-A-5614855, der EP-A2-0 349 715 und dem Artikel von T. H. Lee, K. S. Donnelly, J. T. C. Ho, J. Zerbe, M. G. Johnson und C. Eshikawa beschrieben, auf die insofern ausdrücklich Bezug genommen wird.

Am Ausgang des Signalabtastungsblocks 2n liegt der in seiner Phase und damit auch in seiner Frequenz angepaßte Referenztakt COn an, sowie die mit dem Takt COn gesampelten Output-Daten DOn des Datenkanals 10n.

Es wird darauf hingewiesen, daß das Beispiel eines Demulti­ plexer-Bausteins nur beispielhaft zu verstehen ist. Das er­ findungsgemäße Prinzip läßt sich ebenfalls für transmittierende Bausteine, z. B. Multiplexer verwenden.

In alternativen Ausführungsbeispielen wird der Referenztakt RT nicht mittels einer PLL-Schaltung aus den Daten oder einem mitgelieferten Takt eines Datenkanals erzeugt, sondern durch einen unabhängigen Taktgenerator, insbesondere einen hochgenauen Quarz-Oszillator zur Verfügung gestellt, der an die Verbindungsleitung 2 angeschlossen wird. Das beschriebene Verfahren und die beschriebene Anordnung sind dabei ansonsten unverändert.

Die Erfindung beschränkt sich in ihrer Anwendung nicht auf die vorstehend dargestellten Ausführungsbeispiele. Wesentlich für die Erfindung ist allein, daß mittels einer PLL-Schaltung aus einem Datenkanal ein Referenztakt gewonnen, der gewonnene Referenztakt an die weiteren Datenkanäle geführt wird und ein Ausgleich der Unterschiede in der Taktfrequenz zwischen dem Referenztakt und den weiteren Datenkanäle jeweils mittels einer DLL-Schaltung erfolgt.

Bezugszeichenliste

1

PLL-Schaltung

2

Verbindungsleitung

2

n Signalabtastungsblöcke

3

n DLL-Schaltung

4

1 : 2 Demultiplexer-Baustein

5

Phasendetektor

6

Ladungspumpe

7

Phasenschieber

101

Referenzkanal

10

n Datenkanäle

11

n PLL-Schaltung
RT Referenztakt
DIn Eingangsdaten des n-ten Signalabtastungsblocks
DOn Ausgangsdaten des n-ten Signalabtastungsblocks
COn Ausgangstakt des n-ten Signalabtastungsblocks

Claims (11)

1. Verfahren zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle, gekennzeichnet durch die Schritte:

• - Gewinnen eines Referenztaktes (RT),
• - Zuführen des gewonnenen Referenztaktes (RT) an die Datenkanäle (101-10n), und
• - Ausgleichen der Unterschiede in der Taktfrequenz zwischen dem Referenztakt (RT) und den Datenkanälen (101-10n) jeweils mittels einer Delay-Locked-Loop (DLL) Schaltung (30-3n).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Referenztakt aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals (101) mittels einer Phase-Locked-Loop (PLL) Schaltung (1) gewonnen wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Referenztakt durch einen unabhängigen Taktgenerator, insbesondere einen Quarz- Oszillator gewonnen wird.

4. Verfahren nach mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für jeden Datenkanal (101-10n) mittels der jeweiligen Delay-Locked-Loop (DLL) Schaltung (30-3n) die Phase des Referenztakts (RT) kontinuierlich an die Phase des Datenkanals angepaßt wird.

5. Verfahren nach mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß für jeden Datenkanal (101-10n) mittels des angepaßten Referenztaktes (COn) die Daten des Datenkanals abgetastet werden.

6. Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle, gekennzeichnet durch

• - Mittel (1) zur Erzeugung eines Referenztaktes (RT),
• - eine Vielzahl von Signalabtastungsblöcken (20-2n), die jeweils einem Datenkanal (101-10n) zugeordnet sind und denen der erzeugte Referenztakt zugeführt wird, wobei
• - jeder Signalabtastungsblock (20-2n) eine Delay-Locked-Loop (DLL) Schaltung (30-3n) zum Ausgleichen der Unterschiede in der Taktfrequenz zwischen dem Referenztakt (RT) und dem jeweiligen Datenkanal aufweist, die einen unendlichen Verzögerungsbereich aufweist und eine Bandbreite, die größer ist als die Differenz zwischen der Frequenz des Referenztaktes (RT) und der Frequenz des jeweiligen Datenkanals (101-10n).

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Mittel zur Erzeugung eines Referenztaktes (RT) eine Phase-Locked-Loop (PLL) Schaltung (1) zur Gewinnung eines Referenztaktes (RT) aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals (101) umfassen.

8. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Mittel zur Erzeugung eines Referenztaktes (RT) einen Taktgenerator, insbesondere einen Quarz-Oszillator umfassen.

9. Anordnung nach mindestens einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Delay-Looked-Loop (DLL) Schaltung (30-3n) jeweils einen Phasendetektor (5), eine Ladungspumpe (6) und einen Phasenschieber (7) aufweist.

10. Anordnung nach mindestens einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß die einzelnen Datenkanäle (101-10n) und die zugeordneten Signalabtastungsblöcke (20-2n) jeweils identisch aufgebaut sind.

11. Anordnung nach mindestens einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die Datenkanäle (101-­ 10n) mit einem Empfängerbaustein (4), insbesondere einem Demultiplexer, oder einem Sendebaustein, insbesondere einem Multiplexer, verbunden sind.