DE10109778A1 - Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur - Google Patents

Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur

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Abstract

Eine Hohlraumstruktur (100) weist auf eine erste Schicht (101), eine erste Schichtoberfläche (103) und auf dieser nebeneinander angeordnete Stege (104), welche Zwischenräume (401) einschließen sowie eine zweite Schicht (105) und darauf eine dritte Schicht (106) aufweisen, mit einer einige der Zwischenräume (401) abschließenden vierten Schicht (107), welche auf der dritten Schicht (106) angeordnet ist und eine zweite Schichtoberfläche (108) aufweist und bei der mittels der vierten Schicht (107) nicht abgeschlossene Zwischenräume (401) mit elektrisch leitendem Material angefüllt sind.

Description

Die Erfindung betrifft eine Hohlraumstruktur und ein Verfahren zum Herstellen einer Hohlraumstruktur.
Integrierte Schaltungsanordnungen werden mit immer höherer Packungsdichte erzeugt. Dies hat zur Folge, dass Leiterbahnen in Metallisierungsebenen einen immer kleineren Abstand voneinander aufweisen. Dadurch steigen Kapazitäten, die zwischen den Leiterbahnen gebildet werden und zu hohen Signallaufzeiten, hoher Verlustleistung und Übersprechen führen. Bisher wurde zur Isolation zwischen den Leiterbahnen hauptsächlich SiO2 als Dielektrikum verwendet, dessen relative Dielektrizitätskonstante εr = 3,9 beträgt.
Es sind einige Methoden zur Erniedrigung der relativen Dielektrizitätskonstante εr und damit zur Erniedrigung der Kapazität zwischen Leiterbahnen innerhalb einer Leiterbahnebene bekannt, beispielsweise aus [1] oder [2].
Gemäß dem zitierten Stand der Technik werden Hohlräume zwischen den Leiterbahnen innerhalb einer Leiterbahnebene erzeugt. Das isolierende Dielektrikum, das die Kapazität zwischen den Leiterbahnen bestimmt, weist somit eine relative Dielektrizitätskonstante εr auf, die fast gleich Eins ist. Die Leiterbahnen selbst sind dabei zur Isolation oben und unten von massiven SiO2-Schichten eingeschlossen.
Da zur Gesamtkapazität zwischen innerhalb einer Schicht benachbarten Leiterbahnen auch in nicht unerheblichem Maße die Kapazitäten der darunter und darüber liegenden isolierenden Schichten beitragen und diese isolierenden Schichten nach wie vor aus SiO2-Vollmaterial bestehen, hat die hohe relative Dielektrizitätskonstante εr dieser isolierenden Schichten einen beträchtlichen Einfluss auf die Gesamtkapazität zwischen den benachbarten Leiterbahnen. Die hohe relative Dielektrizitätskonstante εr der isolierenden Schichten aus SiO2-Vollmaterial wirkt sich zusätzlich ganz besonders auf die Kapazität von in verschiedenen Schichten benachbart angeordneten Leiterbahnen aus.
Der Erfindung liegt somit das Problem zugrunde, eine Hohlraumstruktur sowie ein Verfahren zur Herstellung einer Hohlraumstruktur anzugeben, bei der/dem die isolierende Schicht zwischen Leiterbahnen aus verschiedenen Ebenen eine kleine Kapazität auf Grund einer kleinen relativen Dielektrizitätskonstante εr sowie die Möglichkeit zur Bildung von Kontakten aufweist.
Das Problem wird durch eine Hohlraumstruktur sowie durch ein Verfahren zur Herstellung einer Hohlraumstruktur mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Eine erfindungsgemäße Hohlraumstruktur weist auf eine erste Schicht, eine erste Schichtoberfläche und nebeneinander angeordnete Stege auf der ersten Schichtoberfläche, wobei die nebeneinander angeordneten Stege Zwischenräume einschließen und eine zweite Schicht eines ersten Isolationsmaterials und eine auf der zweiten Schicht angeordnete dritte Schicht eines zweiten Isolationsmaterials aufweisen. Weiterhin weist die Hohlraumstruktur auf eine zumindest einige der Zwischenräume abschließende vierte Schicht aus einem dritten Isolationsmaterial, das sich nicht auf dem ersten Isolationsmaterial abscheiden lässt. Des weiteren ist bei der Hohlraumstruktur die vierte Schicht auf der dritten Schicht angeordnet. Die vierte Schicht weist eine zweite Schichtoberfläche auf. Schließlich sind bei der Hohlraumstruktur Zwischenräume, die nicht mittels der vierten Schicht abgeschlossen sind, mit elektrisch leitendem Material angefüllt.
Bei einem Verfahren zur Herstellung einer Hohlraumstruktur wird eine zweite Schicht aus einem ersten Isolationsmaterial auf einer ersten Schichtoberfläche einer ersten Schicht aufgebracht. Eine dritte Schicht aus einem zweiten Isolationsmaterial wird auf der zweiten Schicht aufgebracht, wobei die dritte Schicht eine zu der ersten Schichtoberfläche parallel angeordnete zweite Schichtoberfläche erhält. Aus der zweiten Schicht und der dritten Schicht werden nebeneinander angeordnete Stege mit Zwischenräumen gebildet. Ein drittes Isolationsmaterial wird an den nebeneinander angeordneten Stegen selektiv auf der dritten Schicht aufgebracht, wodurch eine vierte Schicht zwischen und über den nebeneinander angeordneten Stegen gebildet wird. Parallel zur ersten Schichtoberfläche wird die vierte Schicht teilweise entfernt, bis die zweite Schichtoberfläche freigelegt ist. Über einigen Zwischenräumen wird die vierte Schicht vollständig entfernt und schließlich werden diese Zwischenräume mit elektrisch leitendem Material zur Bildung von elektrischen Kontakten zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche gefüllt, wodurch sich eine Hohlraumstruktur ergibt.
Ein Vorteil der Erfindung kann darin gesehen werden, dass mittels der Hohlraumstruktur als isolierende Schicht zwischen benachbarten Leiterbahnen die relative Dielektrizitätskonstante εr der isolierenden Schicht zwischen den benachbarten Leiterbahnen fast gleich Eins ist und somit die Kapazität zwischen diesen Leiterbahnen reduziert wird. Die Reduzierung der Kapazität wirkt sich sowohl auf innerhalb einer Schicht benachbarte Leiterbahnen als auch auf in verschiedenen Schichten benachbart angeordnete Leiterbahnen aus. Damit ermöglicht die Hohlraumstruktur eine erhebliche Reduzierung der Gesamtkapazität innerhalb einer integrierten Schaltung.
Ein weiterer Vorteil der Hohlraumstruktur ist die Bereitstellung von einfach herstellbaren Kontakten zwischen in verschiedenen Schichten angeordneten Leiterbahnen. Mittels der nebeneinander angeordneten Stege und vor allem mittels der von diesen Stegen eingeschlossenen Zwischenräume ist es möglich, bei einigen der Zwischenräume die vierte Schicht gezielt zwischen benachbarten Stegen zu entfernen und dadurch diese Zwischenräume zu öffnen, um dann die geöffneten Zwischenräume mit elektrisch leitfähigem Material anzufüllen und somit Kontakte zwischen einer Schicht unterhalb und einer Schicht oberhalb der Hohlraumstruktur herzustellen.
Vorzugsweise bilden die abgeschlossenen Zwischenräume Hohlräume zwischen den nebeneinander angeordneten Stegen, der ersten Schichtoberfläche und der vierten Schicht. Diese Hohlräume sind nach Fertigstellung der Hohlraumstruktur mit Luft gefüllt und weisen somit eine relative Dielektrizitätskonstante εr von fast gleich Eins auf. Somit ist die Kapazitätswirkung der Hohlraumstruktur sehr gering.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Hohlraumstruktur sind die Hohlräume zur elektrischen Isolierung zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche vorgesehen. Als Alternative zu einer isolierenden Schicht aus Vollmaterial zwischen zwei sogenannten Metallisierungsebenen, also Schichten mit einer oder mehreren integrierten Leiterbahnen und/oder Halbleiterbauelementen, kommt nun die Hohlraumstruktur zur Anwendung, wodurch die Kapazität zwischen benachbarten Leiterbahnen und/oder Halbleiterbauelementen aus verschiedenen Metallisierungsebenen erheblich reduziert und ein Übersprechen der in den Leiterbahnen geführten und/oder Halbleiterbauelementen verarbeiteten Signale verringert wird.
Vorzugsweise ist die erste Schichtoberfläche teilweise elektrisch leitend. Die erste Schicht kann dabei beispielsweise ein Substrat mit einem oder mehreren integrierten Halbleiterbauelementen sein. Alternativ dazu kann die erste Schicht beispielsweise auch eine Metallisierungsebene mit einer oder mehreren Leiterbahnen sein. Für die Erfindung sind die exakte interne Struktur sowie die Beschaffenheit der ersten Schicht unerheblich, solange die erste Schicht eine Schichtoberfläche aufweist, die vorzugsweise in einer Ebene liegt.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Hohlraumstruktur sind die mit elektrisch leitendem Material angefüllten Zwischenräume als elektrische Kontakte zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche vorgesehen. Die Kontakte dienen dabei einer gezielten elektrischen Verbindung zwischen einzelnen Leiterbahnen und/oder Halbleiterbauelementen, ohne auf die isolierende Wirkung der Hohlraumstruktur gegenüber den übrigen Leiterbahnen/Halbleiterbauelementen zu verzichten.
Die Hohlräume der Hohlraumstruktur sind vorzugsweise zur elektrischen Isolierung zwischen Kontakten in verschiedenen Zwischenräumen vorgesehen. Die elektrische Isolierung von Kontakten untereinander ist der elektrischen Isolierung zwischen benachbarten Leiterbahnen vergleichbar und dient der Reduzierung der Kapazität zwischen verschiedenen Signalwegen.
Vorzugsweise sind die nebeneinander angeordneten Stege gitterförmig angeordnet. Dies hat den Vorteil, dass die Form der Zwischenräume und damit die Form bzw. der Durchmesser der elektrischen Kontakte vorherbestimmt werden kann. Des weiteren bietet eine gitterförmige Anordnung die Möglichkeit, bei geringem Materialaufwand für die Stege eine stabile Hohlraumstruktur aufzubauen und trotzdem eine relative Dielektrizitätskonstante εr mit einem Wert von fast gleich Eins zu erhalten.
Die nebeneinander angeordneten Stege und Zwischenräume bilden vorzugsweise eine ebene Hohlraumstruktur mit einer ebenen zweiten Schichtoberfläche. Weiterhin können mehrere dieser ebenen Hohlraumstrukturen übereinander angeordnet sein. Dies hat den Vorteil, dass insgesamt eine breite isolierende Schicht mit durchgängigen Kontakten gebildet werden kann, wobei diese breite isolierende Schicht zur Stabilisierung jedoch aus mehreren, unterschiedlich aufgebauten ebenen Hohlraumstrukturen besteht.
Bei einem erfindungsgemäßen Verfahren zur Herstellung einer Hohlraumstruktur werden die nebeneinander angeordneten Stege bevorzugt mittels Lithographie und Ätzung erzeugt. Dazu werden die zweite Schicht und die dritte Schicht zunächst flächig übereinander über der ersten Schichtoberfläche aufgebracht. Dann wird die Struktur der nebeneinander angeordneten Stege mittels Lithographie sowohl in die zweite Schicht als auch in die dritte Schicht "geschrieben" und schließlich mittels Ätzung freigelegt. Unter Anwendung einer geeigneten Lithographiemaske wird die Struktur der nebeneinander angeordneten Stege und somit die Form des Gitters vorherbestimmt.
In einer bevorzugten Weiterbildung des erfindungsgemäßen Verfahrens werden mittels einer selektiven Abscheidung des dritten Isolationsmaterials in den Zwischenräumen Hohlräume zwischen den nebeneinander angeordneten Stegen, der ersten Schichtoberfläche und der vierten Schicht gebildet. Werden die drei Isolationsmaterialien geeignet gewählt, kann erreicht werden, dass sich das dritte Isolationsmaterial selektiv nur an dem zweiten Isolationsmaterial und nicht an dem ersten Isolationsmaterial anlagert. Die vierte Schicht bildet folglich anschaulich eine Art Deckel für die zwischen den nebeneinander angeordneten Stegen befindlichen Zwischenräume.
Gemäß einer anderen anschaulichen Beschreibung bildet die vierte Schicht, welche selektiv an der dritten Schicht angelagert ist, zusammen mit der dritten Schicht und der zweiten Schicht eine pilzartige Struktur. Zu diesem Zweck werden bevorzugt folgende Materialien gewählt: für die zweite Schicht Siliziumnitrid (Si3N4) als erstes Isolationsmaterial, für die dritte Schicht auf Silan (SiH4) basierendes, plasmaangeregtes Siliziumdioxid (SiO2) als zweites Isolationsmaterial und für die vierte Schicht auf ozon- aktiviertem Tetra-Ethyl-Ortho-Silicat (O3/TEOS) basierendes Siliziumdioxid (SiO2) als drittes Isolationsmaterial. Dabei wird das auf Silan (SiH4) basierende, plasmaangeregte Siliziumdioxid (SiO2) üblicherweise in einem PECVD-Prozess (PECVD = Plasma enhanced chemical vapor deposition = plasmaangeregte chemische Gasphasenabscheidung) abgeschieden. Selbstverständlich können auch andere, elektrisch isolierende Materialien gewählt werden, wenn diese die oben beschriebene Selektivität hinsichtlich ihres Anlagerungsverhaltens zeigen.
Zum Freilegen der dritten Schicht wird in einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens die vierte Schicht mittels chemisch-mechanischen Polierens teilweise entfernt. Da die vierte Schicht nicht nur parallel sondern auch vertikal zur ersten Schichtoberfläche, also auch oberhalb der dritten Schicht, aufgebracht wird, kann mittels eines Abtragens der vierten Schicht parallel zur ersten Schichtoberfläche bis zum Erreichen der dritten Schicht eine einheitliche ebene zweite Schichtoberfläche geschaffen werden, auf welcher weitere Schichten aufgebracht werden können.
Bei dem erfindungsgemäßen Verfahren wird zur Freilegung einiger Zwischenräume vorzugsweise die vierte Schicht über den Zwischenräumen mittels Lithographie und Ätzung entfernt, wodurch diese Zwischenräume wieder geöffnet werden. Dazu ist die vorherige chemisch-mechanische Polierung der vierten Schicht besonders vorteilhaft, da mittels dieser eine zur ersten Schichtoberfläche parallele Oberfläche der dritten Schicht freigelegt wird. Auf diese Weise werden die Struktur der nebeneinander angeordneten Stege und folglich die Positionen der Zwischenräume sichtbar gemacht. Mittels der Entfernung der vierten Schicht über einigen Zwischenräumen ergeben sich in der Hohlraumstruktur Öffnungen, die von der zweiten Schichtoberfläche bis zur ersten Schichtoberfläche reichen und anschließend zur Bildung von Kontakten mit elektrisch leitendem Material gefüllt werden können.
Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im folgenden näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
Es zeigen
Fig. 1 einen Querschnitt durch eine Hohlraumstruktur gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2 eine Draufsicht auf die Hohlraumstruktur aus Fig. 1;
Fig. 3 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem ersten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 4 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem zweiten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 5 eine Draufsicht auf die Hohlraumstruktur aus Fig. 4;
Fig. 6 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem dritten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 7 eine Draufsicht auf die Hohlraumstruktur aus Fig. 6;
Fig. 8 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem vierten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 9 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem fünften Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 10 eine Draufsicht auf die Hohlraumstruktur aus Fig. 9;
Fig. 11 einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur gemäß Fig. 1 zu einem sechsten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung;
Fig. 12 eine Draufsicht auf die Hohlraumstruktur aus Fig. 11; und
Fig. 13 einen vergrößerten Ausschnitt aus dem Querschnitt durch die Hohlraumstruktur aus Fig. 1.
Fig. 1 zeigt einen Querschnitt durch eine Hohlraumstruktur 100 gemäß einem Ausführungsbeispiel der Erfindung.
Die Hohlraumstruktur 100 weist ein Substrat mit integrierten Leiterbahnen 102 und einer als erste Schichtoberfläche 103 ausgebildeten Substratoberfläche als erste Schicht 101 auf. Als Substratmaterial wurde ein isolierendes Material, vorzugsweise Siliziumdioxid (SiO2), gewählt. Die erste Schicht kann alternativ auch eine Struktur von integrierten Leiterbahnen mit dazwischen angeordneten Hohlräumen innerhalb der ersten Schicht 101 aufweisen.
Auf der ersten Schichtoberfläche 103 befinden sich nebeneinander angeordnete Stege 104, welche eine zweite Schicht 105 und eine dritte Schicht 106 aufweisen. Die nebeneinander angeordneten Stege 104 sind in diesem Ausführungsbeispiel gitterförmig mit jeweils konstantem Abstand zueinander und im wesentlichen gleich großen quadratischen Zwischenräumen angeordnet. Die zweite Schicht 105 weist ein erstes Isolationsmaterial, gemäß diesem Ausführungsbeispiel Siliziumnitrid (Si3N4), auf. Die dritte Schicht 106 weist ein zweites Isolationsmaterial auf, wobei gemäß diesem Ausführungsbeispiel auf Silan (SiH4) basierendes, plasmaangeregtes (PECVD-Prozess) Siliziumdioxid (SiO2) verwendet wird.
Auf der dritten Schicht 106 zwischen den nebeneinander angeordneten Stegen 104 befindet sich eine vierte Schicht 107 aus einem dritten Isolationsmaterial, gemäß diesem Ausführungsbeispiel auf ozon-aktiviertem Tetra-Ethyl-Ortho- Silicat (O3/TEOS) basierendes Siliziumdioxid (SiO2). Auf Grund der geeigneten Wahl der Isolationsmaterialien wird erreicht, dass sich die vierte Schicht 107 selektiv nur an der dritten Schicht 106 bildet. Die vierte Schicht 107 sowie die dritte Schicht 106 haben eine gemeinsame Oberfläche, welche im Folgenden als zweite Schichtoberfläche 108 bezeichnet wird und zur ersten Schichtoberfläche 103 parallel ist.
Wegen der selektiven Anlagerung der vierten Schicht 107 an der dritten Schicht 106 werden Hohlräume 109 zwischen der ersten Schichtoberfläche 103, den nebeneinander angeordneten Stegen 104 und der vierten Schicht 107 eingeschlossen. Zwischen einigen der nebeneinander angeordneten Stege 104 ist die vierte Schicht 107 wieder entfernt und die zwischen den nebeneinander angeordneten Stegen 104 befindlichen freigelegten Bereiche sind mit elektrisch leitendem Material zur Bildung von elektrischen Kontakten 110 angefüllt.
Über der zweiten Schichtoberfläche 108 können nach Belieben weitere Metallisierungsebenen aufgebracht werden. Die erfindungsgemäße Hohlraumstruktur 100 bietet einerseits sowohl eine erhöhte Isolationswirkung zwischen den Leiterbahnen 102 mittels der Anordnung von elektrisch isolierenden Hohlräumen 109, welche die relative Dielektrizitätskonstante er zwischen den Leiterbahnen 102 reduzieren, als auch eine erhöhte Isolationswirkung zwischen der ersten Schichtoberfläche 103 und der zweiten Schichtoberfläche 108. Andererseits bietet die erfindungsgemäße Hohlraumstruktur 100 die Möglichkeit einer gezielten Bereitstellung von elektrischen Kontakten 110 zwischen der ersten Schichtoberfläche 103 und der zweiten Schichtoberfläche 108.
Der Abstand zweier benachbarter nebeneinander angeordneter Stege 104 sowie die Dicke der nebeneinander angeordneten Stege 104 sollten so gewählt werden, dass die erfindungsgemäße Hohlraumstruktur 100 eine gute Tragfähigkeit für über der zweiten Schichtoberfläche 108 angeordnete weitere Schichten und Metallisierungsebenen aufweist. Gemäß diesem Ausführungsbeispiel weisen die nebeneinander angeordneten Stege 104 jeweils eine Dicke von 100 nm und einen Abstand von 500 nm auf.
Wegen der Selektivität des dritten Isolationsmaterials hinsichtlich des Anlagerungsverhaltens ist die Bildung der vierten Schicht 107 mit dem Entstehen von Wülsten an den oberen Enden der nebeneinander angeordneten Stege 104 vergleichbar. Nach einer gewissen Wachstumszeit überlappen sich die Wülste von benachbarten nebeneinander angeordneten Stegen 104 und bilden eine geschlossene vierte Schicht 107. An den Stellen, an denen sich Wülste überlappen, ist die vierte Schicht 107 am dünnsten. Da zur Bildung der einheitlichen und zur ersten Schichtoberfläche 103 parallelen zweiten Schichtoberfläche 108 die vierte Schicht 104 teilweise wieder entfernt wird, muss darauf geachtet werden, dass der Abstand der nebeneinander angeordneten Stege 104 nicht zu groß gewählt wird, damit die vierte Schicht 107 nicht an den Überlappungsstellen der Wülste wieder aufbricht.
Fig. 2 zeigt eine Draufsicht auf die Hohlraumstruktur 100 aus Fig. 1. Fig. 2 stellt die in einem quadratischen Gitter befindlichen nebeneinander angeordneten Stege 104 mit der an der zweiten Schichtoberfläche 108 sichtbaren dritten Schicht 106 dar.
Die meisten quadratischen Zwischenräume zwischen den nebeneinander angeordneten Stegen 104 sind mittels der vierten Schicht 107 bedeckt und schließen Hohlräume 109 ein. Einige der quadratischen Zwischenräume sind jedoch mit elektrisch leitendem Material gefüllt und bilden Kontakte 110 zwischen der ersten Schichtoberfläche 103 und der zweiten Schichtoberfläche 108.
Die Form des Gitters, welches von den nebeneinander angeordneten Stegen 104 gebildet wird, ist beliebig. Es sind ebenso gut Gitterformen möglich, die zwischen den nebeneinander angeordneten Stegen 104 sechseckige Zwischenräume oder Zwischenräume mit anderen Formen bilden.
Im Folgenden wird schrittweise ein Verfahren zur Bildung der erfindungsgemäßen Hohlraumstruktur 100 beschrieben.
In Fig. 3 ist ein Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 300 zu einem ersten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung gezeigt.
Als erste Schicht 101 wird ein Substrat mit integrierten Leiterbahnen 102 und einer als erste Schichtoberfläche 103 ausgebildete Substratoberfläche verwendet. Das Substratmaterial ist Siliziumdioxid (SiO2).
Auf der ersten Schichtoberfläche 103 wird eine zweite Schicht 105 aus Siliziumnitrid (Si3N4) mittels eines üblichen Standardverfahrens flächig aufgebracht. Auf der zweiten Schicht 105 wird eine dritte Schicht 106 aus Siliziumdioxid (SiO2) mittels eines auf Silan (SiH4) basierenden PECVD- Prozesses flächig aufgewachsen. Die dritte Schicht 106 schließt mit einer zweiten Schichtoberfläche 108 parallel zur ersten Schichtoberfläche 103 ab.
Die Gesamtdicke der zweiten Schicht 105 und der dritten Schicht 106 entspricht der gewünschten späteren Tiefe der Kontakte 110 oder kann an die notwendigen Erfordernisse zur Gewährleistung einer ausreichenden Isolationsfestigkeit angepasst werden. In diesem Ausführungsbeispiel beträgt die Gesamtdicke 400 nm bei einer Dicke von 100 nm für die dritte Schicht 106.
Fig. 4 zeigt einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 400 zu einem zweiten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung.
Mittels Lithographie und anschließender Ätzung der zweiten Schicht 105 und der dritten Schicht 106 wird eine gitterförmige Struktur gebildet, welche aus der zweiten Schicht 105 und der dritten Schicht 106 bestehende nebeneinander angeordnete Stege 104 aufweist. Die nebeneinander angeordneten Stege 104 haben jeweils gleiche Abstände zueinander und schließen Zwischenräume 401 ein. Die Zwischenräume 401 reichen bis zur ersten Schichtoberfläche 103.
Fig. 5 zeigt eine Draufsicht auf die Hohlraumstruktur 400 aus Fig. 4. Fig. 5 zeigt die quadratische Form der Zwischenräume 401 zwischen den nebeneinander angeordneten Stegen 104. Da die Zwischenräume 401 bis zur ersten Schichtoberfläche 103 reichen, ist in einigen Zwischenräumen 401 die darunter liegende Leiterbahn 102 freigelegt.
In Fig. 6 ist ein Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 600 zu einem dritten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung gezeigt.
An den nebeneinander angeordneten Stegen 104 wird selektiv an der dritten Schicht 106 ein drittes Isolationsmaterial aufgebracht, welches an den oberen Enden der nebeneinander angeordneten Stege 104 Wülste 601 bildet. Die Wülste 601 verengen an den oberen Enden der nebeneinander angeordneten Stege 104 die dazwischen befindlichen Zwischenräume 401, wodurch die Zwischenräume 401 zuwachsende Öffnungen 602 in der Nähe der dritten Schicht 106 aufweisen.
Als drittes Isolationsmaterial wird Siliziumdioxid (SiO2) verwendet, welches auf ozon-aktiviertem Tetra-Ethyl-Ortho- Silicat (O3/TEOS) basiert und in einem Vakuumprozess abgeschieden wird. Auf Grund der gezielten Wahl des ersten Isolationsmaterials (Si3N4) für die zweite Schicht 105 und des zweiten Isolationsmaterials (SiO2) für die dritte Schicht 106 und auf Grund des gewählten O3/TEOS-Vakuumprozesses wird das dritte Isolationsmaterial (SiO2) nur an der dritten Schicht 106 zur Bildung der Wülste 601 selektiv abgeschieden.
Für die Bildung einer erfindungsgemäßen Hohlraumstruktur 100 können statt der drei gewählten Isolationsmaterialien sowie deren Herstellungsprozesse auch andere isolierende Materialien und Herstellungsprozesse verwendet werden.
Fig. 7 zeigt eine Draufsicht auf die Hohlraumstruktur 600 aus Fig. 6. Das abgeschiedene dritte Isolationsmaterial überdeckt die nebeneinander angeordneten Stege 104 und damit die dritte Schicht 106. Mittels des abgeschiedenen dritten Isolationsmaterials bilden sich, wie in Fig. 6 bereits beschrieben, Wülste 601, welche mit zuwachsenden Öffnungen 602 die Zwischenräume 401 Schritt für Schritt bedecken. Durch die zuwachsenden Öffnungen 602 hindurch ist noch die erste Schichtoberfläche 103 mit der integrierten Leiterbahn 102 sichtbar.
Fig. 8 zeigt einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 800 zu einem vierten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung.
Drittes Isolationsmaterial (SiO2) wird, wie in Fig. 6 bereits beschrieben, weiterhin selektiv an den Wülsten 601 abgeschieden, wodurch sich eine Schicht aus zugewachsenen Wülsten 801 über der dritten Schicht 106 bildet. Die Schicht aus zugewachsenen Wülsten 801 hat keine ebene, zur ersten Schichtoberfläche 103 parallele Oberfläche, überdeckt jedoch vollständig die Zwischenräume 401. Aus den Zwischenräumen 401 entstehen somit Hohlräume 109 zwischen der ersten Schichtoberfläche 103, den nebeneinander angeordneten Stegen 104 und der Schicht aus zugewachsenen Wülsten 801.
Fig. 9 zeigt einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 900 zu einem fünften Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung.
Mittels eines chemisch-mechanischen Poliervorgangs wird die Schicht aus zugewachsenen Wülsten 801 derart abgetragen, dass die nebeneinander angeordneten Stege 104 an ihren Oberkanten wieder freigelegt werden und eine ebene Oberfläche parallel zur ersten Schichtoberfläche 103 entsteht. Diese ebene Oberfläche ist identisch mit der zweiten Schichtoberfläche 108. Aus der Schicht aus zugewachsenen Wülsten 801 wird somit die vierte Schicht 107 gebildet. Die zweite Schichtoberfläche 108 begrenzt folglich die dritte Schicht 106 und die vierte Schicht 107 parallel zur ersten Schichtoberfläche 103.
In Fig. 10 ist eine Draufsicht auf die Hohlraumstruktur 900 aus Fig. 9 gezeigt. Mittels der vierten Schicht 107 werden die Hohlräume 109 zwischen den nebeneinander angeordneten Stegen 104 vollständig abgeschlossen. Somit ist nur noch die dritte Schicht 106 und die vierte Schicht 107 freigelegt, wobei die vierte Schicht 107 auf Grund der gewählten Gitterstruktur in mehrere, in der Draufsicht quadratische, Teilbereiche aufgeteilt wird.
Fig. 11 zeigt einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 1100 zu einem sechsten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel der Erfindung.
Über einigen Hohlräumen 109 wird mittels einer weiteren Lithographie und einer weiteren Ätzung die vierte Schicht 107 wieder entfernt, wodurch dort die Zwischenräume 401 zwischen benachbart befindlichen nebeneinander angeordneten Stegen 104 wieder vollständig geöffnet werden.
Vorzugsweise werden die geöffneten, d. h. freigelegten, Zwischenräume 401 an ausgewählten Stellen über den Leiterbahnen 102 gebildet, wenn Leiterbahnen 102 an der ersten Schichtoberfläche 103 von der zweiten Schichtoberfläche 108 aus elektrisch kontaktiert werden sollen.
Zur Herstellung der elektrischen Kontakte 110 werden die geöffneten Zwischenräume 401 mit elektrisch leitfähigem Material gefüllt, bis das elektrisch leitfähige Material bündig mit der zweiten Schichtoberfläche 108 abschließt. Vorzugsweise erfolgt die Füllung der geöffneten Zwischenräume 401 mit elektrisch leitfähigem Material mittels eines konventionellen Metallisierungsprozesses. Daraus resultiert dann die in Fig. 1 dargestellte Hohlraumstruktur 100.
Eine Herstellung von elektrischen Kontakten 110 kann beispielsweise dann notwendig werden, wenn über der erfindungsgemäßen Hohlraumstruktur 100 weitere Metallisierungsebenen zur Signalverarbeitung oder zum Signaltransport vorgesehen sind.
In Fig. 12 ist eine Draufsicht auf die Hohlraumstruktur 1100 aus Fig. 11 gezeigt. Diese Draufsicht unterscheidet sich von der Draufsicht aus Fig. 10 dadurch, dass zwischen einigen nebeneinander angeordneten Stegen 104 die vierte Schicht 107 nicht mehr vorhanden ist und somit die an der ersten Schichtoberfläche 103 angeordneten Leiterbahnen 102 sichtbar sind.
Fig. 13 zeigt einen vergrößerten Ausschnitt aus dem Querschnitt durch die Hohlraumstruktur 100 aus Fig. 1. Dargestellt sind die nebeneinander angeordneten Stege 104, welche die zweite Schicht 105 und die dritte Schicht 106 aufweisen und auf der ersten Schicht 101 aufgebracht sind. Zwischen den nebeneinander angeordneten Stegen 104 ist selektiv an der dritten Schicht 106 die vierte Schicht 107 angeordnet, welche zusammen mit der ersten Schicht 101 und den nebeneinander angeordneten Stegen 104 den Hohlraum 109 einschließen. Die Form der den Hohlraum 109 bedeckenden vierten Schicht 107 lässt noch die Form der während der Bildung der vierten Schicht 107 entstandenen Wülste 601 erkennen.
In diesem Dokument ist folgende Veröffentlichung zitiert:
[1] J. G. Fleming, E. Roherty-Osmun, A. J. Farino, Conference Proceedings ULSI XII, Materials Research Society, p. 471-­ 477, 1997
[2] T. Ueda, E. Tamaoka, K. Yamashita, N. Aoi, S. Mayumi, IEEE Proc. 1998 Symp. VLSI Techn. Digest of Technical Papers, p. 46-47, 1998
Bezugszeichenliste
100
Hohlraumstruktur gemäß Erfindung
101
erste Schicht
102
integrierte Leiterbahn
103
erste Schichtoberfläche
104
nebeneinander angeordnete Stege
105
zweite Schicht
106
dritte Schicht
107
vierte Schicht
108
zweite Schichtoberfläche
109
Hohlraum
110
Kontakt
300
noch nicht fertiggestellte Hohlraumstruktur zu einem ersten Herstellungszeitpunkt
400
noch nicht fertiggestellte Hohlraumstruktur zu einem zweiten Herstellungszeitpunkt
401
Zwischenraum
600
noch nicht fertiggestellte Hohlraumstruktur zu einem dritten Herstellungszeitpunkt
601
Wulst
602
zuwachsende Öffnung
800
noch nicht fertiggestellte Hohlraumstruktur zu einem vierten Herstellungszeitpunkt
801
Schicht aus zugewachsenen Wülsten
900
noch nicht fertiggestellte Hohlraumstruktur zu einem fünften Herstellungszeitpunkt
1100
noch nicht fertiggestellte Hohlraumstruktur zu einem sechsten Herstellungszeitpunkt
1300
Ausschnitt aus Hohlraumstruktur gemäß Erfindung

Claims (13)

1. Hohlraumstruktur
mit einer ersten Schicht, einer ersten Schichtoberfläche und nebeneinander angeordneten Stegen auf der ersten Schichtoberfläche,
wobei die nebeneinander angeordneten Stege Zwischenräume einschließen und eine zweite Schicht eines ersten Isolationsmaterials und eine auf der zweiten Schicht angeordnete dritte Schicht eines zweiten Isolationsmaterials aufweisen,
mit einer zumindest einige der Zwischenräume abschließenden vierten Schicht aus einem dritten Isolationsmaterial, das sich nicht auf dem ersten Isolationsmaterial abscheiden lässt,
bei der die vierte Schicht auf der dritten Schicht angeordnet ist und eine zweite Schichtoberfläche aufweist, und
bei der Zwischenräume, die nicht mittels der vierten Schicht abgeschlossen sind, mit elektrisch leitendem Material angefüllt sind.
2. Hohlraumstruktur gemäß Anspruch 1, bei der die abgeschlossenen Zwischenräume Hohlräume zwischen den nebeneinander angeordneten Stegen, der ersten Schichtoberfläche und der vierten Schicht bilden.
3. Hohlraumstruktur gemäß Anspruch 2, bei der die Hohlräume zur elektrischen Isolierung zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche vorgesehen sind.
4. Hohlraumstruktur gemäß einem der Ansprüche 1 bis 3, bei der die erste Schichtoberfläche teilweise elektrisch leitend ist.
5. Hohlraumstruktur gemäß einem der Ansprüche 1 bis 4, bei der die mit elektrisch leitendem Material angefüllten Zwischenräume als Kontakte zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche vorgesehen sind.
6. Hohlraumstruktur gemäß einem der Ansprüche 1 bis 5, bei der die Hohlräume zur elektrischen Isolierung zwischen Kontakten in verschiedenen Zwischenräumen vorgesehen sind.
7. Hohlraumstruktur gemäß einem der Ansprüche 1 bis 6, bei der die nebeneinander angeordneten Stege gitterförmig angeordnet sind.
8. Hohlraumstruktur gemäß einem der Ansprüche 1 bis 7, bei der die nebeneinander angeordneten Stege und Zwischenräume eine ebene Hohlraumstruktur mit einer ebenen zweiten Schichtoberfläche bilden und mehrere dieser ebenen Hohlraumstrukturen übereinander angeordnet sind.
9. Verfahren zur Herstellung einer Hohlraumstruktur,
bei dem eine zweite Schicht aus einem ersten Isolationsmaterial auf einer ersten Schichtoberfläche einer ersten Schicht aufgebracht wird,
bei dem eine dritte Schicht aus einem zweiten Isolationsmaterial auf der zweiten Schicht aufgebracht wird, wobei die dritte Schicht eine zu der ersten Schichtoberfläche parallel angeordnete zweite Schichtoberfläche erhält,
bei dem aus der zweiten Schicht und der dritten Schicht nebeneinander angeordnete Stege mit Zwischenräumen gebildet werden,
bei dem ein drittes Isolationsmaterial an den nebeneinander angeordneten Stegen selektiv auf der dritten Schicht aufgebracht wird, wodurch eine vierte Schicht zwischen und über den nebeneinander angeordneten Stegen gebildet wird,
bei dem parallel zur ersten Schichtoberfläche die vierte Schicht teilweise entfernt wird, bis die zweite Schichtoberfläche freigelegt ist, und
bei dem über einigen Zwischenräumen die vierte Schicht vollständig entfernt wird und diese Zwischenräume mit elektrisch leitendem Material zur Bildung von elektrischen Kontakten zwischen der ersten Schichtoberfläche und der zweiten Schichtoberfläche gefüllt werden, wodurch sich eine Hohlraumstruktur ergibt.
10. Verfahren gemäß Anspruch 9, bei dem die nebeneinander angeordneten Stege mittels Lithographie und Ätzung erzeugt werden.
11. Verfahren gemäß Anspruch 9 oder 10, bei dem mittels der selektiven Abscheidung des dritten Isolationsmaterials in den Zwischenräumen Hohlräume zwischen den nebeneinander angeordneten Stegen, der ersten Schichtoberfläche und der vierten Schicht gebildet werden.
12. Verfahren gemäß einem der Ansprüche 9 bis 11, bei dem zur Freilegung der dritten Schicht die vierte Schicht mittels chemisch-mechanischen Polierens teilweise entfernt wird.
13. Verfahren gemäß einem der Ansprüche 9 bis 12, bei dem zur Freilegung einiger Zwischenräume die vierte Schicht über den Zwischenräumen mittels Lithographie und Ätzung entfernt wird, wodurch diese Zwischenräume wieder geöffnet werden.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10228344A1 (de) * 2002-06-25 2004-01-15 Infineon Technologies Ag Verfahren zur Herstellung von Mikrostrukturen sowie Anordnung von Mikrostrukturen
DE10341544A1 (de) * 2003-09-09 2005-04-07 Infineon Technologies Ag Verfahren zum Herstellen einer Leiterbahnanordnung und Leiterbahnanordnung
DE102005039323A1 (de) * 2005-08-19 2007-02-22 Infineon Technologies Ag Leitbahnanordnung sowie zugehöriges Herstellungsverfahren
US7755160B2 (en) 2004-01-22 2010-07-13 Infineon Technologies Ag Plasma excited chemical vapor deposition method silicon/oxygen/nitrogen-containing-material and layered assembly
US7807563B2 (en) 2004-10-15 2010-10-05 Infineon Technologies Ag Method for manufacturing a layer arrangement and layer arrangement

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265377A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Air gap with selective pinchoff using an anti-nucleation layer
US7934921B2 (en) * 2007-10-31 2011-05-03 Hitachi Global Storage Technologies Netherlands B.V. Apparatus, system, and method for guided growth of patterned media using monodisperse nanospheres
CN102299095B (zh) * 2010-06-22 2015-09-16 中国科学院微电子研究所 层间介质层、具有该介质层的半导体器件及制造方法
CN102637628A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 降低介质电容的方法
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
JPH0745671A (ja) 1993-08-03 1995-02-14 Nec Yamagata Ltd 半導体装置
US5641711A (en) * 1994-04-28 1997-06-24 Texas Instruments Incorporated Low dielectric constant insulation in VLSI applications
JPH0837187A (ja) 1994-05-19 1996-02-06 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
US5407860A (en) 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5776834A (en) * 1995-06-07 1998-07-07 Advanced Micro Devices, Inc. Bias plasma deposition for selective low dielectric insulation
US5599745A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Method to provide a void between adjacent conducting lines in a semiconductor device
JPH0955431A (ja) * 1995-08-15 1997-02-25 Nippon Steel Corp 半導体装置の製造方法
TW308719B (de) * 1995-10-23 1997-06-21 Dow Corning
US5953626A (en) * 1996-06-05 1999-09-14 Advanced Micro Devices, Inc. Dissolvable dielectric method
US5792706A (en) * 1996-06-05 1998-08-11 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to reduce permitivity
US5863832A (en) * 1996-06-28 1999-01-26 Intel Corporation Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system
US6576976B2 (en) * 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6242336B1 (en) * 1997-11-06 2001-06-05 Matsushita Electronics Corporation Semiconductor device having multilevel interconnection structure and method for fabricating the same
JPH11154675A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置及びその製造方法
US6465339B2 (en) * 1997-12-19 2002-10-15 Texas Instruments Incorporated Technique for intralevel capacitive isolation of interconnect paths
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
US6177329B1 (en) * 1999-04-15 2001-01-23 Kurt Pang Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6440839B1 (en) * 1999-08-18 2002-08-27 Advanced Micro Devices, Inc. Selective air gap insulation
US6211057B1 (en) * 1999-09-03 2001-04-03 Taiwan Semiconductor Manufacturing Company Method for manufacturing arch air gap in multilevel interconnection
US6228770B1 (en) * 2000-03-21 2001-05-08 Chartered Semiconductor Manufacturing Ltd. Method to form self-sealing air gaps between metal interconnects
US6506678B1 (en) * 2000-05-19 2003-01-14 Lsi Logic Corporation Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same
US20030176055A1 (en) * 2000-07-24 2003-09-18 United Microelectronics Corp. Method and structure for reducing capacitance between interconnect lines
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6403461B1 (en) * 2001-07-25 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Method to reduce capacitance between metal lines

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
in: 1998 Symposium on ULSI Technology Digest of Technical Papers, S. 46-47 *
T. UEDA et al.: A Novel Air Gap Integration Scheme for Multilevel Interconnects using Self-aligned Via Plugs *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10228344A1 (de) * 2002-06-25 2004-01-15 Infineon Technologies Ag Verfahren zur Herstellung von Mikrostrukturen sowie Anordnung von Mikrostrukturen
US6825098B2 (en) 2002-06-25 2004-11-30 Infineon Technologies Ag Method for fabricating microstructures and arrangement of microstructures
US7023063B2 (en) 2002-06-25 2006-04-04 Infineon Technologies Ag Arrangement of microstructures
DE10228344B4 (de) * 2002-06-25 2007-02-08 Infineon Technologies Ag Verfahren zur Herstellung von Mikrostrukturen sowie Anordnung von Mikrostrukturen
DE10341544A1 (de) * 2003-09-09 2005-04-07 Infineon Technologies Ag Verfahren zum Herstellen einer Leiterbahnanordnung und Leiterbahnanordnung
DE10341544B4 (de) * 2003-09-09 2005-10-13 Infineon Technologies Ag Verfahren zum Herstellen einer Leiterbahnanordnung und Leiterbahnanordnung
US7755160B2 (en) 2004-01-22 2010-07-13 Infineon Technologies Ag Plasma excited chemical vapor deposition method silicon/oxygen/nitrogen-containing-material and layered assembly
US7807563B2 (en) 2004-10-15 2010-10-05 Infineon Technologies Ag Method for manufacturing a layer arrangement and layer arrangement
DE102005039323A1 (de) * 2005-08-19 2007-02-22 Infineon Technologies Ag Leitbahnanordnung sowie zugehöriges Herstellungsverfahren
DE102005039323B4 (de) * 2005-08-19 2009-09-03 Infineon Technologies Ag Leitbahnanordnung sowie zugehöriges Herstellungsverfahren

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