DE10112463B4 - SJ-Halbleiterbauelement - Google Patents

SJ-Halbleiterbauelement Download PDF

Info

Publication number
DE10112463B4
DE10112463B4 DE10112463A DE10112463A DE10112463B4 DE 10112463 B4 DE10112463 B4 DE 10112463B4 DE 10112463 A DE10112463 A DE 10112463A DE 10112463 A DE10112463 A DE 10112463A DE 10112463 B4 DE10112463 B4 DE 10112463B4
Authority
DE
Germany
Prior art keywords
layer
alternating conductivity
zones
conductivity type
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10112463A
Other languages
English (en)
Other versions
DE10112463A1 (de
Inventor
Susumu Iwamoto
Tatsuhiko Fujihara
Katsunori Ueno
Yasuhiko Onishi
Takahiro Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE10112463A1 publication Critical patent/DE10112463A1/de
Application granted granted Critical
Publication of DE10112463B4 publication Critical patent/DE10112463B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

Halbleiterbauelement, umfassend:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine Schicht (1) geringen elektrischen Widerstands auf der Seite der zweiten Hauptfläche;
eine erste Schicht mit alternierenden Leitfähigkeitstypen oberhalb der Schicht (1) geringen elektrischen Widerstands, wobei die erste Schicht mit alternierenden Leitfähigkeitstypen mindestens eine erste Zone (8a) eines ersten Leitfähigkeitstyps und zweite Zonen (8b) eines zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine erste Zone und die zweiten Zonen erste pn-Übergänge zwischen sich bilden; und
eine zweite Schicht mit alternierenden Leitfähigkeitstypen in Flächenkontakt mit der ersten Schicht mit alternierenden Leitfähigkeitstypen, wobei die zweite Schicht mit alternierenden Leitfähigkeitstypen mindestens eine dritte Zone (18a) des ersten Leitfähigkeitstyps und vierte Zonen (18b) des zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine dritte Zone und die vierten Zonen zweite pn-Übergänge zwischen sich bilden;
wobei die zweiten pn-Übergänge in der zweiten Schicht mit alternierenden...

Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement, das zwischen dessen Hauptflächen eine Schicht geringen elektrischen Widerstands und eine Schicht mit alternierenden Leitfähigkeitstypen aufweist, die aus Zonen eines ersten Leitfähigkeitstyps und Zonen eines zweiten Leitfähigkeitstyps gebildet ist, die alternierend angeordnet sind. Genauer gesagt betrifft die vorliegende Erfindung ein Vertikalhalbleiterbauelement, das die Realisierung einer hohen Durchbruchspannung und eines hohen Stromtransportvermögens erleichtert, wie beispielsweise MOSFET (Feldeffekttransistor mit isoliertem Gate), IGBT (Leitfähigkeitsmodulation-MOSFET), Bipolartransistor und Diode.
  • Die Halbleiterbauelemente können grob in Lateralhalbleiterbauelemente, bei denen die Elektroden auf einer Hauptfläche angeordnet sind, und Vertikalhalbleiterbauelemente unterteilt werden, bei denen die Elektroden auf die beiden voneinander abgewandten Hauptflächen verteilt sind. Wenn sich das Vertikalhalbleiterbauelement im Durchlaßzustand befindet, fließt ein Driftstrom in der Dickenrichtung des Halbleiterchips (Vertikalrichtung). Wenn sich das Vertikalhalbleiterbauelement im Sperrzustand befindet, dehnen sich die durch Anlegen einer Sperr-Vorspannung hervorgerufenen Verarmungsschichten auch in der Vertikalrichtung aus.
  • 5 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs. Gemäß 5 umfaßt der Vertikal-MOSFET eine n+-Drain-Schicht 11 geringen elektrischen Widerstands, eine Drain-Elektrode 18 in elektrischem Kontakt mit der n+-Drain-Schicht 11 an deren Rückseite, eine n–-Driftschicht 12 hohen Widerstands auf der n+-Drain-Schicht 11, p-leitende Basiszonen 13, die selektiv im Oberflächenabschnitt der n–-Driftschicht 12 gebildet sind, eine stark dotierte n+-Source-Zone 14, die selektiv in der p-leitenden Basiszone 13 gebildet ist, einen Gate-Isolierfilm 15, der sich auf dem sich zwischen der n+-Source-Zone 14 und der n–-Driftschicht 12 erstreckenden Abschnitt der p-leitenden Basiszone 13 erstreckt, eine Gate-Elektrodenschicht 16 auf dem Gate-Isolierfilm 15 und eine Source-Elektrode 17, die sich in elektrischem Kontakt sowohl mit den n+-Source-Zonen 14 als auch der p-leitenden Basiszone 13 befindet.
  • Bei dem in 5 gezeigten Vertikalhalbleiterbauelement dient die n–-Driftschicht 12 hohen Widerstands als Zone zur Ermöglichung eines vertikalen Driftstroms, wenn sich der MOSFET im Durchlaßzustand befindet. Im Sperrzustand des MOSFETs ist die n-Driftschicht 12 verarmt, was eine hohe Durchbruchspannung bewirkt. Wenn die n–-Driftschicht 12 hohen Widerstands dünner gemacht wird, d.h. der Driftstromweg verkürzt wird, ist dies effektiv für eine wesentliche Reduzierung des Durchlaßwiderstands (Widerstand zwischen dem Drain und der Source) des MOSFETs, da der Driftwiderstand im Durchlaßzustand des Bauelements gesenkt wird. Da jedoch der Zwischenraum zwischen dem Drain und der Source, in den sich die Verarmungsschichten von den pn-Übergängen zwischen den p-leitenden Basiszonen 13 und der n–-Driftschicht 12 im Sperrzustand des Bauelements hinein erstrecken, durch das Verkürzen des Driftstromwegs in der n–-Driftschicht 12 schmäler gemacht wird; erreicht die elektrische Feldstärke in den Verarmungsschichten bald den maximalen (kritischen) Wert für Silicium. Daher wird ein Durchbruch hervorgerufen, bevor die Spannung zwischen dem Drain und der Source die Nenn-Durchbruchspannung des Bauelements erreicht.
  • Eine hohe Durchbruchspannung wird erzielt, indem die n–-Driftschicht 12 dicker gemacht wird. Eine dicke n–-Driftschicht 12 bewirkt jedoch unweigerlich einen hohen Durchlaßwiderstand und eine Erhöhung der Verluste. Kurz gesagt besteht ein Kompromißverhältnis zwischen dem Durchlaßwiderstand (Stromtransportvermögen) und der Durchbruchspannung des MOSFETs.
  • Das Kompromißverhältnis besteht auch bei den anderen Halbleiterbauelementen wie IGBTs, Bipolartransistoren und Dioden. Das Kompromißverhältnis besteht auch bei Lateralhalbleiterbauelementen, bei denen sich die Fließrichtung des Driftstroms im Durchlaßzustand der Bauelemente von der Ausdehnungsrichtung der Verarmungsschichten im Sperrzustand der Bauelemente unterscheidet.
  • Die Druckschriften EP 53 854 A1 , US 5438215 A , US 5216275 A und JP 09-266311 A offenbaren Halbleiterbauelemente, bei denen das oben beschriebene Kompromißverhältnis reduziert wird, indem eine Driftschicht mit alternierenden Leitfähigkeitstypen eingesetzt wird, die aus stark dotierten n-leitenden Zonen und p-leitenden Zonen gebildet ist, die alternierend horizontal aneinandergeschichtet sind.
  • 6 ist eine Querschnittsansicht des in der US 5,216,275 A offenbarten Vertikal-MOSFETs. Gemäß 6 unterscheidet sich der Vertikal-MOSFET von 6 von dem Vertikal-MOSFET von 5 insofern, als der Vertikal-MOSFET von 6 eine Schicht mit alternierenden Leitfähigkeitstypen 22 enthält, die nicht aus einer einzigen Schicht besteht, sondern aus n-leitenden Driftzonen 22a und p-leitenden Trennzonen 22b gebildet ist, die horizontal aneinandergeschichtet sind. In 6 sind des weiteren p-leitende Basiszonen 23, n+-Source-Zonen 24, Gate-Elektroden 26, eine Source-Elektrode 27 und eine Drain-Elektrode 28 gezeigt.
  • Die Driftschicht 22 wird auf folgende Weise gebildet. Eine n-leitende Schicht hohen Widerstands wird epitaktisch auf einer n+-Drain-Schicht 21 als Substrat gebildet. Gräben bzw. Trenches werden selektiv in der n-leitenden Schicht durch Atzen bis hinab zur n+-Drain-Schicht 21 ausgehoben, wobei die n-leitenden Driftzonen 22a verbleiben. Dann werden p-leitende Trennzonen 22b durch epitaktisches Aufwachsen von p-leitenden Schichten in den Gräben bzw. Trenches gebildet.
  • Die Schicht mit alternierenden Leitfähigkeitstypen schafft einen Driftstromweg im Durchlaßzustand des Bauelements und ist im Sperrzustand des Bauelements verarmt.
  • Dimensionen und die Dotierstoffkonzentrationen bei den Bestandteilen des im US-Patent 5,216,275 beschriebenen SJ-Halbleiterbauelementes sind wie folgt.
  • Unter der Annahme, daß die Durchbruchspannung VB ist, die Driftschicht 22 eine Dicke von 0,024 VB 1,2 (μm) aufweist und die n-leitende Driftzone 22a sowie die p-leitende Trennzone 22b die gleiche Breite b und die gleiche Dotierstoffkonzentration aufweisen, werden die Dotierstoffkonzentrationen in der n-leitenden Driftzone 22a und der p-leitenden Trennzone 22b ausgedrückt durch 7,2 × 1016 VB –0,2/b (cm–3). Wenn VB = 800 V und b = 5 μm, weist die Driftschicht 22 eine Dicke von 73 μm und eine Dotierstoffkonzentration von 1,9 × 1016 cm–3 auf. Offenbar reduziert die Schicht mit alternierenden Leitfähigkeitstypen den Durchlaßwiderstand, da die Dotierstoffkonzentration in einer aus nur einer Schicht bestehenden Driftschicht etwa 2 × 1014 cm–3 beträgt. Es ist jedoch mit den gegenwärtig verfügbaren Epitaxialwachstumstechniken sehr schwierig, Halbleiterschichten mit einer guten Qualität in solch schmalen und tiefen Gräben bzw. Trenches, d.h. Trenches mit einem großen Seitenverhältnis, zu vergraben.
  • Wie oben beschrieben, stellt das Kompromißverhältnis zwischen dem Durchlaßwiderstand und der Durchbruchspannung auch bei Lateralhalbleiterbauelementen ein Problem dar. Die EP 53 854 A1 , US 5438215 A und die JP 09-266311 A offenbaren auch Lateral-SJ-Halbleiterbauelemente und deren Herstellungsverfahren. Bei den offenbarten Verfahren wird ein selektives Ätzen zum Ausheben von Trenches und Epitaxialwachstum zum Vergraben der Trenches eingesetzt. Es ist nicht so schwierig, mit der selektiven Ätztechnik und der Epitaxialaufwachstechnik die Driftschicht mit alternierenden Leitfähigkeitstypen für das Lateral-SJ-Halbleiterbauelement zu bilden, da die Lateraldriftschicht mit alternierenden Leitfähigkeitstypen durch vertikales Aneinanderschichten dünner Epitaxialschichten gebildet wird.
  • Die herkömmlichen selektiven Ätz- und Epitaxialaufwachstechniken sind jedoch nicht so effektiv darin, die in US-Patent 5,216,275 A beschriebene Vertikaldriftschicht mit alternierenden Leitfähigkeitstypen zu bilden. Die japanische Offenlegungsschrift H09-266311 A beschreibt eine Nuklearumwandlungstechnik, bei der ein Neutronenstrahl oder ähnliches zur Bildung von n-leitenden Zonen und p-leitenden Zonen in der Driftschicht mit alternierenden Leitfähigkeitstypen verwendet wird. Es ist jedoch nicht sehr einfach, die Nuklearumwandlungstechnik einzusetzen, da hierzu große Anlagen verwendet werden müssen.
  • In der DE 101 06 006 A1 sind ein SJ-Halbleiterbauelement und ein Verfahren zu seiner Herstellung mittels Epitaxie und Implantation beschrieben, mit in einem Innenbereich alternierend angeordneten n-leitenden Driftstromwegzonen und p-leitenden Trennzonen, und einem Durchbruchverhinderungsbereich im lateralen Peripheriebereich, der aus alternierend angeordneten Leitfähigkeitszonen eines geringeren Rastermaßes besteht.
  • Um die Chip-Größe des herkömmlichen SJ-Halbleiterbauelements zu reduzieren, ist es erforderlich, die Dimensionen der Schichten und Zonen zu reduzieren, aus denen die Oberflächenhalbleiterstruktur des Bauelements aufgebaut ist. Die reduzierten Dimensionen senken unweigerlich die Massenherstellbarkeit des Bauelements. Eine Änderung der Oberflächenstruktur verursacht, zusätzliche Herstellungskosten.
  • Der Erfindung liegt die Aufgabe zugrunde, ein SJ-Halbleiterbauelement zu schaffen, bei dem leichter das Kompromißverhältnis zwischen dem Durchlaßwiderstand und der Durchbruchspannung gesenkt wird, eine hohe Durchbruchspannung erzielt und der Durchlaßwiderstand reduziert wird, um das Stromtransportvermögen zu erhöhen.
  • Diese Aufgabe wird mit einem Halbleiterbauelement gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Das erfindungsgemäße SJ-Halbleiterbauelement, bei dem der Abstand zwischen den zweiten pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen größer als der Abstand zwischen den ersten pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen ist, erleichtert die Reduzierung des Durchlaßwiderstands ohne Verdichtung der Oberflächenstruktur des Halbleiterchips und somit ohne Erhöhung der Herstellungskosten. Selbst wenn sich die Grenzfläche zwischen der ersten Schicht mit alternierenden Leitfähigkeitstypen und der zweiten Schicht mit alternierenden Leitfähigkeitstypen, wobei sich diese erste und zweite Schicht in Flächenkontakt bzw. in ebenem Kontakt zueinander befinden, senkrecht zur ersten Hauptfläche erstreckt, wird der Durchlaßwiderstand ohne Verdichtung der Oberflächenstruktur des Halbleiterchips reduziert. Da das erfindungsgemäße SJ-Halbleiterbauelement den Durchlaßwiderstand auf einfache Weise durch Verkleinern des Abstands zwischen den pn-Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen innerhalb des Halbleiterchips reduziert, werden die Kosten der Massenherstellung des SJ-Halbleiterbauelements reduziert.
  • Das nachfolgend beschriebene Verfahren zur Herstellung des SJ-Halbleiterbauelements erleichtert die Änderung des Abstands zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen auf der Seite der ersten Hauptfläche im Vergleich zum Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen auf der Seite der zweiten Hauptfläche. In anderen Worten ermöglicht das Verfahren zur Herstellung des SJ-Halbleiterbauelements die Reduzierung des Durchlaßwiderstands durch einfache Verkleinerung des Abstands zwischen den pn-Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen innerhalb des Halbleiterchips. Daher können mit dem Verfahren zur Herstellung des SJ-Halbleiterbauelements die Kosten der Massenherstellung von SJ-Halbleiterbauelementen effektiv reduziert werden.
  • Vorzugsweise werden die Schritte (a) bis (c) dreimal oder öfter wiederholt.
  • Weitere Vorteile und Besonderheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter, jedoch nicht beschränkender Ausführungsformen der Erfindung.
  • 1(a) bis 1(i) sind Querschnittsansichten zur Erläuterung der Schritte der Herstellung eines SJ-Halbleiterbauelements gemäß der ersten Ausführungsform der Erfindung.
  • 2(a) bis 2(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß der zweiten Ausführungsform der Erfindung.
  • 2(g) ist eine perspektivische Ansicht des SJ-Halbleiterbauelements gemäß der zweiten Ausführungsform der Erfindung.
  • 3(a) bis 3(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß der dritten Ausführungsform der Erfindung.
  • 3(g) ist ein Vertikalquerschnitt längs A-A' von 3(f).
  • 4(a) bis 4(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß der vierten Ausführungsform der Erfindung.
  • 4(g) ist ein Vertikalquerschnitt längs B-B' von 4(f).
  • 5 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs.
  • 6 ist eine Querschnittsansicht des im US-Patent 5,216,275 offenbarten Vertikal-MOSFETs.
  • Das erfindungsgemäße Halbleiterbauelement ist ein SJ-Halbleiterbauelement, das einen Halbleiterchip mit einer ersten Hauptfläche und einer zweiten Hauptfläche enthält. Der Halbleiterchip enthält eine Schicht geringen elektrischen Widerstands auf der Seite der zweiten Hauptfläche und zwei oder mehr Schichten mit alternierenden Leitfähigkeitstypen zwischen der Schicht geringen elektrischen Widerstands und der ersten Hauptfläche. Jede Schicht mit alternierenden Leitfähigkeitstypen enthält eine oder mehrere Zonen eines ersten Leitfähigkeitstyps und Zonen eines zweiten Leitfähigkeitstyps, die durch die eine oder mehrere Zonen des ersten Leitfähigkeitstyps voneinander beabstandet bzw. getrennt sind. Die Schichten mit alternierenden Leitfähigkeitstypen bilden im Durchlaßzustand des Bauelements einen Driftstromweg und sind im Sperrzustand des Bauelements verarmt.
  • Erste Ausführungsform
  • Die 1(a) bis 1(i) sind Querschnittsansichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß einer ersten Ausführung der Erfindung unter Einsatz der Ionenimplantationstechnik.
  • Das SJ-Halbleiterbauelement gemäß der ersten Ausführungsform enthält eine erste Schicht mit alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen. Der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Die Zonen des ersten Leitfähigkeitstyps und die Zonen des zweiten Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen erstrecken sich parallel zu den Zonen des ersten Leitfähigkeitstyps und den Zonen des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
  • Gemäß 1(a) wird eine n–-Schicht 2A hohen Widerstands epitaktisch auf einem n-leitenden Substrat geringen elektrischen Widerstands niedergeschlagen. Die n–-Schicht 2A weist eine Dicke von 4 μm auf.
  • Gemäß 1(b) wird eine Fotolackmaske 5A durch Fotolithografie auf der n–-Schicht 2A gebildet. Borionen 6 werden als p-leitende Dotierstoffionen in erste Oberflächenabschnitte der n–-Schicht 2A mit einer Dosismenge von 2 × 1013 cm–2 Boratome 7 implantiert. Die Fotolackmaske 5A enthält erste Fenster, durch die Borionen 6 implantiert werden. Die ersten Fenster weisen eine Breite von 2 μm auf und sind mit einem Abstand von 6 μm voneinander angeordnet.
  • Gemäß 1(c) wird die Fotolackmaske 5A entfernt. Dann wird eine Fotolackmaske 5B mit zweiten Fenstern durch Fotografie so auf der n–-Schicht 2A gebildet, daß sich die zweiten Fenster an den Stellen in der Mitte zwischen den ersten Fenstern der Fotolackmaske 5A befinden. Die zweiten Fenster der Fotolackmaske 5B weisen eine Breite von 2 μm auf und sind in einem Abstand von 6 μm voneinander angeordnet. Phosphorionen 3 werden als n-leitende Dotierstoffionen durch die zweiten Fenster in zweite Oberflächenabschnitte der n–-Schicht 2A mit einer Dosismenge von 2 × 1013 cm–2 Phosphoratome 4 implantiert.
  • Gemäß 1(d) werden die oben unter Bezug auf die 1(a) bis 1(c) beschriebenen Schritte ein- oder mehrmals, so oft wie nötig, wiederholt.
  • Gemäß 1(e) wird die Fotolackmaske 5B entfernt. Eine n–-Schicht 2B hohen Widerstands mit 6 μm Dicke wird epitaktisch auf der obersten n–-Schicht 2A niedergeschlagen. Dann wird eine Fotolackmaske 5C mit dritten Fenstern durch Fotolithografie auf der n–-Schicht 2B gebildet. Borionen 6 werden durch die dritten Fenster in erste Oberflächenabschnitte der n–-Schicht 2B mit einer Dosismenge von 1 × 1013 cm–2 Boratome 7 implantiert. Die dritten Fenster in der Fotolackmaske 5C sind breiter als die ersten Fenster in 1(b) oder die zweiten Fenster in 1(c), und sie sind in einem größeren Abstand voneinander angeordnet als die ersten Fenster oder die zweiten Fenster. Genauer gesagt weisen die dritten Fenster in der Fotolackmaske 5C eine Breite von 4 μm auf und sind in einem Abstand von 12 μm voneinander angeordnet. Die dritten Fenster in der Fotolackmaske 5C sind oberhalb jeder zweiten Stelle positioniert, an der sich die ersten Fenster in der Fotolackmaske 5A befinden.
  • Gemäß 1(f) wird die Fotolackmaske 5C entfernt. Dann wird eine Fotolackmaske 5D mit vierten Fenstern durch Fotolithografie so auf der n–-Schicht 2B gebildet, daß sich die vierten Fenster an den Stellen in der Mitte zwischen den dritten Fenstern der Fotolackmaske 5C befinden. Die vierten Fenster in der Fotolackmaske 5D weisen eine Breite von 4 μm auf und sind in einem Abstand von 12 μm voneinander angeordnet. Phosphorionen 3 werden durch die vierten Fenster in zweite Oberflächenabschnitte der n–-Schicht 2B mit einer Dosismenge von 1 × 1013 cm–2 Phosphoratome 4 implantiert. Die Fotolackmaske 5D ist so gemustert, daß das Muster der Fotolackmaske 5D gleich dem Muster der Fotolackmaske 5C ist, jedoch gegenüber letzterer einen Versatz aufweist. Die vierten Fenster in der Fotolackmaske 5D sind oberhalb der Stellen in der Mitte der Zwischenräume zwischen den dritten Fenstern der Fotolackmaske 5C positioniert.
  • Gemäß 1(g) wird die Fotolackmaske 5D entfernt. Eine n–-Schicht 2C hohen Widerstands mit 8 μm Dicke wird epitaktisch auf der n–-Schicht 2B niedergeschlagen.
  • Gemäß 1(h) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen sowie eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen durch thermische Behandlung der die bis zu diesem Zeitpunkt gebildeten n–-Schichten 2A, 2B und 2C (1(g)) umfassenden Schichtanordnung bei 1150°C für 20 Stunden gebildet, um alle implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 8a und p-leitenden Trennzonen 8b gebildet, die alternierend angeordnet sind. Die zweite Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet, die alternierend angeordnet sind.
  • Gemäß 1(i) werden n-leitende Drain-Zonen 29 auf den n-leitenden Driftzonen 18a und den p-leitenden Trennzonen 18b gebildet. Dann wird eine Oberflächen-MOSFET-Struktur durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur gebildet.
  • Genauer gesagt werden n-leitende Drain-Zonen 29 im Oberflächenabschnitt des Halbleiterchips durch selektives Implantieren von Dotierstoffionen und durch thermisches Eintreiben der implantierten Dotierstoffionen gebildet. Gate-Isolierfilme 25 werden durch thermische Oxidation gebildet. Ein polykristalliner Siliciumfilm wird mittels eines Vakuum-CVD-Verfahrens niedergeschlagen, und Gate-Elektrodenschichten 26 werden durch Mustern des niedergeschlagenen polykristallinen Siliciumfilms durch Fotolithografie gebildet. Dann werden p-leitende Basiszonen 23, n+-Source-Zonen 24 und p+-Kontaktzonen 30 durch selektives Implantieren von Dotierstoffionen und durch thermisches Eintreiben der implantierten Dotierstoffatome gebildet. Dann wird ein Isolierfilm 31 niedergeschlagen, und es werden den Isolierfilm 31 durchsetzende Fenster durch Fotolithografie gebildet. Aluminiumlegierungsfilme werden niedergeschlagen. Eine Source-Elektrode 27, eine Drain-Elektrode 28 und nicht gezeigte Gate-Elektroden werden durch Mustern der niedergeschlagenen Aluminiumlegierungsfilme gebildet. Somit wird ein MOSFET geschaffen.
  • Zweite Ausführungsform
  • Die 2(a) bis 2(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß einer zweiten Ausführungsform der Erfindung. 2(g) ist eine perspektivische Ansicht des SJ-Halbleiterbauelements gemäß der zweiten Ausführungsform der Erfindung.
  • Das SJ-Halbleiterbauelement gemäß der zweiten Ausführungsform enthält eine erste Schicht mit alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen. Der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Die Zonen des ersten Leitfähigkeitstyps und die Zonen des zweiten Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen erstrecken sich senkrecht zu den Zonen des ersten Leitfähigkeitstyps und den Zonen des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
  • Gemäß 2(c) wird eine n Schicht 21A hohen Widerstands epitaktisch auf einem n-leitenden Substrat geringen elektrischen Widerstands niedergeschlagen. Die n–-Schicht 21A weist eine Dicke von 4 μm auf.
  • Gemäß 2(a) wird eine Fotolackmaske 51A durch Fotolithografie auf der n–-Schicht 21A gebildet. Borionen werden in erste Oberflächenabschnitte der n–-Schicht 21A mit einer Dosismenge von 2 × 1013 cm–2 Boratome 7 implantiert. Die Fotolackmaske 51A enthält erste Fenster, durch die Borionen implantiert werden. Die ersten Fenster weisen eine Breite von 2 μm auf und sind mit einem Abstand von 6 μm voneinander angeordnet.
  • Gemäß 2(b) wird die Fotolackmaske 51A entfernt. Dann wird eine Fotolackmaske 51B mit zweiten Fenstern durch Fotografie so auf der n–-Schicht 21A gebildet, daß sich die zweiten Fenster an den Stellen in der Mitte zwischen den ersten Fenstern der Fotolackmaske 51A befinden. Phosphorionen werden durch die zweiten Fenster in zweite Oberflächenabschnitte der n–-Schicht 21A mit einer Dosismenge von 2 × 1013 cm–2 Phosphoratome 4 implantiert. Die zweiten Fenster weisen eine Breite von 2 μm auf und sind in einem Abstand von 6 μm voneinander angeordnet.
  • Gemäß 2(c) werden die oben unter Bezug auf die 2(a) beschriebenen Schritte des Epitaxialwachstums und der Borionenimplantation und der unter Bezug auf die 2(b) beschriebene Schritt der Phosphorionenimplantation ein- oder mehrmals, so oft wie nötig, wiederholt.
  • Gemäß 2(d) wird die Fotolackmaske 51B entfernt. Eine n–-Schicht 21B hohen Widerstands mit 6 μm Dicke wird epitaktisch auf der obersten n–-Schicht 21A niedergeschlagen.
  • Gemäß 2(d) wird eine Fotolackmaske 51C mit dritten Fenstern durch Fotolithografie auf der n–-Schicht 21B gebildet. Borionen werden durch die dritten Fenster in erste Oberflächenabschnitte der n–-Schicht 21B mit einer Dosismenge von 1 × 1013 cm–2 Boratome 7 implantiert. Die Fotolackmaske 51C wird so positioniert, daß sich deren dritte Fenster senkrecht zu den ersten Fenstern oder den zweiten Fenstern der vorhergehenden Fotolackmaske 51A oder 51B erstrecken. Die dritten Fenster in der Fotolackmaske 51C sind breiter als die ersten Fenster in 2(a) oder die zweiten Fenster in 2(b), und sie sind in einem größeren Abstand voneinander angeordnet als die ersten Fenster oder die zweiten Fenster. Genauer gesagt weisen die dritten Fenster in der Fotolackmaske 51C eine Breite von 4 μm auf und sind in einem Abstand von 12 μm voneinander angeordnet.
  • Gemäß 2(e) wird die Fotolackmaske 51C entfernt. Dann wird eine Fotolackmaske 51D mit vierten Fenstern durch Fotolithografie so auf der n–-Schicht 21B gebildet, daß sich die vierten Fenster an den Stellen in der Mitte zwischen den dritten Fenstern der Fotolackmaske 51C befinden. Die vierten Fenster in der Fotolackmaske 51D weisen eine Breite von 4 μm auf und sind in einem Abstand von 12 μm voneinander angeordnet. Phosphorionen werden durch die vierten Fenster in zweite Oberflächenabschnitte der n–-Schicht 21B mit einer Dosismenge von 1 × 1013 cm–2 Phosphoratome 4 implantiert. Die Fotolackmaske 51D ist so gemustert, daß das Muster der Fotolackmaske 51D gleich dem Muster der Fotolackmaske 51C ist, jedoch gegenüber letzterer einen Versatz aufweist. Die vierten Fenster in der Fotolackmaske 51D sind oberhalb der Stellen in der Mitte der Zwischenräume zwischen den dritten Fenstern der Fotolackmaske 51C positioniert.
  • Gemäß 2(f) wird die Fotolackmaske 51D entfernt. Eine n–-Schicht 21B hohen Widerstands mit 8 μm Dicke wird epitaktisch auf der n–-Schicht 2B niedergeschlagen.
  • Gemäß 2(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen sowie eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen durch thermische Behandlung der die bis zu diesem Zeitpunkt gebildeten n–-Schichten 21A und 21B (2(c) und 2(f)) umfassenden Schichtanordnung bei 1150°C für 20 Stunden gebildet, um alle implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 8a und p-leitenden Trennzonen 8b gebildet, die alternierend angeordnet sind. Die zweite Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet, die alternierend angeordnet sind.
  • Dann wird in gleicher Weise wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur gebildet.
  • Dritte Ausführungsform
  • Die 3(a) bis 3(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß einer dritten Ausführungsform der Erfindung. 3(g) ist ein vertikaler Querschnitt längs A-A' von 3(f).
  • Das SJ-Halbleiterbauelement gemäß der dritten Ausführungsform enthält eine erste Schicht mit alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen. Die erste Schicht mit alternierenden Leitfähigkeitstypen enthält säulenförmige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähigkeitstyps, die den Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeitstyps ausfüllt. Auch die zweite Schicht mit alternierenden Leitfähigkeitstypen enthält säulenförmige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähigkeitstyps, die den Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeitstyps ausfüllt. Der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
  • Gemäß 3(a) wird eine n–-Schicht hohen Widerstands epitaktisch auf einem n-leitenden Substrat geringen elektrischen Widerstands niedergeschlagen. Die n–-Epitaxialschicht weist eine Dicke von 4 μm auf.
  • Eine Fotolackmaske 52A wird durch Fotolithografie auf der n–-Epitaxialschicht gebildet. Borionen als p-leitende Dotierstoffionen werden in erste Oberflächenabschnitte der n–-Epitaxialschicht mit einer Dosismenge von 1,2 × 1014 cm–2 Boratome implantiert. Die Fotolackmaske 52A enthält erste quadratische Fenster, durch die Borionen implantiert werden. Die ersten quadratischen Fenster sind 2 μm × 2 μm groß und weisen einen Abstand von 2 μm voneinander auf. In anderen Worten sind die ersten quadratischen Fenster mit der Fläche von 2 μm × 2 μm mit einem Rasterabstand von 4 μm ausgerichtet.
  • Gemäß 3(b) wird die Fotolackmaske 52A entfernt. Dann werden durch Fotolithografie Fotolackmasken 52B auf den Abschnitten der n–-Epitaxialschicht gebildet, auf denen die ersten quadratischen Fenster der Fotolackmaske 52A positioniert waren. Phosphorionen werden als n-leitender Dotierstoff in einen zweiten Oberflächenabschnitt der n–-Epitaxialschicht mit einer Dosismenge von 4 × 1013 cm–2 Phosphoratome 4 implantiert.
  • Gemäß 3(c) werden die oben unter Bezug auf die 3(a) und 3(b) beschriebenen Schritte ein- oder mehrmals, so oft wie nötig, wiederholt.
  • Gemäß 3(d) werden die Fotolackmasken 52B entfernt. Eine n–-Schicht hohen Widerstands mit 6 μm Dicke wird epitaktisch auf der obersten n–-Epitaxialschicht niedergeschlagen. Dann wird eine Fotolackmaske 52C mit zweiten quadratischen Fenstern durch Fotolithografie auf der obersten n–-Epitaxialschicht gebildet. Borionen werden durch die zweiten quadratischen Fenster in erste Oberflächenabschnitte der obersten n–-Schicht mit einer Dosismenge von 3 × 1013 cm–2 Boratome 7 implantiert. Die zweiten Fenster in der Fotolackmaske 52C weisen eine Fläche von 4 μm × 4 μm auf und sind mit einem Rasterabstand von 8 μm ausgerichtet. Die Fotolackmaske 52C ist so positioniert, daß die resultierenden säulenförmigen p-leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen mit den resultierenden säulenförmigen Zonen in der ersten Schicht mit alternierenden Leitfähigkeitstypen verbunden sind.
  • Gemäß 3(e) wird die Fotolackmaske 52C entfernt. Dann werden durch Fotolithografie Fotolackmasken 52D auf den Abschnitten der obersten n–-Epitaxialschicht gebildet, auf denen die zweiten quadratischen Fenster der Fotolackmaske 52C positioniert waren. Phosphorionen werden in einen zweiten Oberflächenabschnitt der obersten n–-Schicht mit einer Dosismenge von 1 × 1013 cm–2 Phosphoratome 4 implantiert.
  • Gemäß 3(f) werden die Fotolackmasken 52D entfernt. Eine n–-Schicht hohen Widerstands mit 8 μm Dicke wird epitaktisch auf der obersten n–-Epitaxialschicht niedergeschlagen.
  • Gemäß 3(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen gebildet, indem die die bis dahin gebildeten n–-Epitaxialschichten umfassende Schichtanordnung thermisch bei 1150°C für 20 Stunden behandelt wird, um alle implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeitstypen ist aus einer n-leitenden Driftzone 8a und p-leitenden Trennzonen 8b gebildet, die durch die n-leitende Driftzone 8a voneinander getrennt sind. Die zweite Schicht mit alternierenden Leitfähigkeitstypen ist aus einer n-leitenden Driftzone 18a und p-leitenden Trennzonen 18b gebildet, die durch die n-leitende Driftzone 18a voneinander getrennt sind. Wie exemplarisch in den 3(f) und 3(g) gezeigt, befinden sich die vier Ecken der quadratischen unteren Endfläche jeder p-leitenden Trennzone 18b an den Mittelpunkten der quadratischen oberen Endflächen er nächstliegenden vier p-leitenden Trennzonen 8b. Kurz gesagt sind vier p-leitende Trennzonen 8b mit der p-leitenden Trennzone 18b verbunden.
  • Dann wird durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur auf gleiche Weise wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur gebildet.
  • Vierte Ausführungsform
  • Die 4(a) bis 4(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-Halbleiterbauelements gemäß einer vierten Ausführungsform der Erfindung. 4(g) ist ein vertikaler Querschnitt längs B-B' von 4(f).
  • Das SJ-Halbleiterbauelement gemäß der vierten Ausführungsform enthält eine erste Schicht mit alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen. Die erste Schicht mit alternierenden Leitfähigkeitstypen enthält säulenförmige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähigkeitstyps, die den Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeitstyps ausfüllt. Außerdem enthält die zweite Schicht mit alternierenden Leitfähigkeitstypen Zonen des ersten Leitfähigkeitstyps und Zonen des zweiten Leitfähigkeitstyps, die sich parallel zueinan der erstrecken und alternierend angeordnet sind. Der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
  • Gemäß 4(a) wird eine n–-Schicht hohen Widerstands epitaktisch auf einem n-leitenden Substrat geringen elektrischen Widerstands niedergeschlagen. Die n–-Epitaxialschicht weist eine Dicke von 4 μm auf.
  • Eine Fotolackmaske 53A wird durch Fotolithografie auf der n–-Epitaxialschicht gebildet. Borionen als p-leitende Dotierstoffionen werden in erste Oberflächenabschnitte der n–-Epitaxialschicht mit einer Dosismenge von 1,2 × 1014 cm–2 Boratome implantiert. Die Fotolackmaske 53A enthält quadratische Fenster, durch die Borionen implantiert werden. Die quadratischen Fenster sind 4 μm × 4 μm groß und weisen einen Abstand von 4 μm voneinander auf. In anderen Worten sind die quadratischen Fenster mit der Fläche von 4 μm × 4 μm mit einem Rasterabstand von 8 μm ausgerichtet.
  • Gemäß 4(b) wird die Fotolackmaske 53A entfernt. Dann werden durch Fotolithografie Fotolackmasken 53B auf den Abschnitten der n–-Epitaxialschicht gebildet, auf denen die quadratischen Fenster der Fotolackmaske 53A positioniert waren. Phosphorionen werden als n-leitender Dotierstoff in einen zweiten Oberflächenabschnitt der n–-Epitaxialschicht mit einer Dosismenge von 4 × 1013 cm–2 Phosphoratome 4 implantiert.
  • Gemäß 4(c) werden die oben unter Bezug auf die 4(a) und 4(b) beschriebenen Schritte ein- oder mehrmals, so oft wie nötig, wiederholt.
  • Gemäß 4(d) werden die Fotolackmasken 53B entfernt. Eine n–-Schicht hohen Widerstands mit 6 μm Dicke wird epitaktisch auf der obersten n–-Epitaxialschicht niedergeschlagen. Dann werden Fotolackmasken 53C durch Fotolithografie auf der obersten n–-Epitaxialschicht gebildet. Borionen werden durch die Fotolackmasken 53C in erste Oberflächenabschnitte der obersten n–-Epitaxialschicht mit einer Dosismenge von 2 × 1013 cm–2 Boratome 7 implantiert. Die Fotolackmasken 53C sind Streifen mit 8 μm Breite, die sich parallel zueinander in einem Abstand von 8 μm voneinander erstrecken. Wie später beschrieben, werden die Fotolackmasken 53C so positioniert, daß die streifenförmigen p-leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen mit den säulenförmigen p-leitenden Zonen in der ersten Schicht mit alternierenden Leitfähigkeitstypen verbunden sind.
  • Gemäß 4(e) werden die Fotolackmasken 53C entfernt. Dann werden durch Fotolithografie Fotolackmasken 53D auf den ersten Abschnitten der obersten n–-Epitaxialschicht gebildet, in die die Borionen implantiert wurden. Phosphorionen werden durch die Fotolackmasken 53D in zweite Oberflächenabschnitte der obersten n–-Schicht mit einer Dosismenge von 2 × 1013 cm–2 Phosphoratome 4 implantiert. Die Fotolackmasken 53D sind Streifen mit 8 μm Breite, die sich parallel zueinander in einem Abstand von 8 μm voneinander erstrecken. Wie später beschrieben, werden die Fotolackmasken 53D so positioniert, daß die resultierenden streifenförmigen n-leitenden Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen mit der resultierenden n-leitenden Zone in der ersten Schicht mit alternierenden Leitfähigkeitstypen verbunden sind.
  • Gemäß 4(f) werden die Fotolackmasken 53D entfernt. Eine n–-Schicht hohen Widerstands mit 8 μm Dicke wird epitaktisch auf der obersten n–-Epitaxialschicht niedergeschlagen.
  • Gemäß 4(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen und eine auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeitstypen gebildet, indem die die bis dahin gebildeten n–-Epitaxialschichten umfassende Schichtanordnung thermisch bei 1150°C für 20 Stunden behandelt wird, um alle implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeitstypen ist aus einer n-leitenden Driftzone 8a und p-leitenden Trennzonen 8b gebildet, die durch die n-leitende Driftzone 8a voneinander getrennt sind. Die zweite Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet, die sich parallel zueinander erstrecken und alternierend angeordnet sind. Wie exemplarisch in den 4(f) und 4(g) gezeigt, ist jede p-leitende Trennzone 18b mit zwei Feldern von p-leitenden Trennzonen 8b verbunden.
  • Dann wird durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur auf gleiche Weise wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur gebildet.
  • Obwohl die Erfindung in Verbindung mit n-Kanal-SJ-MOSFETs und deren Herstellungsverfahren erläutert wurde, ist Fachleuten klar, daß die Erfindung auch bei p-Kanal-SJ-MOSFETs eingesetzt werden kann, indem die Leitfähigkeitstypen der entsprechenden Schichten und Zonen bei den vorstehenden Ausführungsformen gegeneinander vertauscht werden. Obwohl die Erfindung in Verbindung mit SJ-MOSFETs beschrieben wurde, die eine zweite Schicht mit alternierenden Leitfähigkeitstypen umfassen, können die SJ-Halbleiterbauelemente eine Mehrzahl von zweiten Schichten mit alternierenden Leitfähigkeitstypen umfassen, die aus Zonen des ersten Leitfähigkeitstyps und Zonen des zweiten Leitfähigkeitstyps gebildet sind. Der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Borionen und Phosphorionen werden mit jeweiligen Dosismengen implantiert, welche die Verarmung der n-leitenden Driftzonen 8a und 18a bzw. der p-leitenden Trennzonen 8b und 18b erleichtern.
  • Das SJ-Halbleiterbauelement gemäß der Erfindung, bei dem der Abstand zwischen den pn-Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen auf der Seite der ersten Hauptfläche des Halbleiterchips größer ist, erleichtert die Verkleinerung des Abstands zwischen den pn-Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen innerhalb des Halbleiterchips ohne Erhöhung der Herstellungskosten. Daher erleichtert das SJ-Halbleiterbauelement gemäß der Erfindung die Reduzierung des Durchlaßwiderstands unter Beibehaltung einer hohen Durchbruchspannung. Das vorangehend beschriebene Herstellungsverfahren erleichtert die Herstellung von SJ-Halbleiterbauelementen mit niedrigen Kosten und mit hervorragender Massenproduktivität.

Claims (6)

  1. Halbleiterbauelement, umfassend: einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche; eine Schicht (1) geringen elektrischen Widerstands auf der Seite der zweiten Hauptfläche; eine erste Schicht mit alternierenden Leitfähigkeitstypen oberhalb der Schicht (1) geringen elektrischen Widerstands, wobei die erste Schicht mit alternierenden Leitfähigkeitstypen mindestens eine erste Zone (8a) eines ersten Leitfähigkeitstyps und zweite Zonen (8b) eines zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine erste Zone und die zweiten Zonen erste pn-Übergänge zwischen sich bilden; und eine zweite Schicht mit alternierenden Leitfähigkeitstypen in Flächenkontakt mit der ersten Schicht mit alternierenden Leitfähigkeitstypen, wobei die zweite Schicht mit alternierenden Leitfähigkeitstypen mindestens eine dritte Zone (18a) des ersten Leitfähigkeitstyps und vierte Zonen (18b) des zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine dritte Zone und die vierten Zonen zweite pn-Übergänge zwischen sich bilden; wobei die zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen einen größeren Abstand voneinander aufweisen als die ersten pn-Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen; wobei sich die Grenzfläche zwischen der ersten Schicht mit alternierenden Leitfähigkeitstypen und der zweiten Schicht mit alternierenden Leitfähigkeitstypen im wesentlichen parallel zur ersten Hauptfläche erstreckt
  2. Halbleiterbauelement nach Anspruch 1, bei dem die Flächen der ersten pn-Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen im wesentlichen parallel zu den Flächen der zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen sind.
  3. Halbleiterbauelement nach einem der Ansprüche 1 oder 2, bei dem sich die zweite Schicht mit alternierenden Leitfähigkeitstypen zwischen der ersten Schicht mit alternierenden Leitfähigkeitstypen und der ersten Hauptfläche befindet.
  4. Halbleiterbauelement nach Anspruch 1, bei dem die Flächen der ersten pn-Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen im wesentlichen senkrecht zu den Flächen der zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähigkeitstypen sind.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem die erste Zone (8a) oder jede der ersten Zonen des ersten Leitfähigkeitstyps in der ersten Schicht mit alternierenden Leitfähigkeitstypen mit der dritten Zone (18a) oder zumindest einer der dritten Zonen des ersten Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen verbunden ist und jede der zweiten Zonen (8b) des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden Leitfähigkeitstypen mit mindestens einer der vierten Zonen (18b) des zweiten Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen verbunden ist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem die mindestens eine dritte Zone (18a) und die vierten Zonen (18b) in der zweiten Schicht mit alternierenden Leitfähigkeitstypen anders angeordnet und/oder ausgebildet sind als die mindestens eine erste Zone (8a) und die zweiten Zonen (8b) in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
DE10112463A 2000-03-17 2001-03-15 SJ-Halbleiterbauelement Expired - Fee Related DE10112463B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000076691A JP3636345B2 (ja) 2000-03-17 2000-03-17 半導体素子および半導体素子の製造方法
JP2000-076691 2000-03-17

Publications (2)

Publication Number Publication Date
DE10112463A1 DE10112463A1 (de) 2001-09-20
DE10112463B4 true DE10112463B4 (de) 2008-04-10

Family

ID=18594392

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10112463A Expired - Fee Related DE10112463B4 (de) 2000-03-17 2001-03-15 SJ-Halbleiterbauelement

Country Status (3)

Country Link
US (1) US6677643B2 (de)
JP (1) JP3636345B2 (de)
DE (1) DE10112463B4 (de)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US6878989B2 (en) 2001-05-25 2005-04-12 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
US7112978B1 (en) 2002-04-16 2006-09-26 Transmeta Corporation Frequency specific closed loop feedback control of integrated circuits
US7941675B2 (en) 2002-12-31 2011-05-10 Burr James B Adaptive power control
US6825513B2 (en) * 2002-09-27 2004-11-30 Xerox Corporation High power mosfet semiconductor device
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7953990B2 (en) 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
US7228242B2 (en) 2002-12-31 2007-06-05 Transmeta Corporation Adaptive power control based on pre package characterization of integrated circuits
US7323367B1 (en) 2002-12-31 2008-01-29 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
JP3634848B2 (ja) * 2003-01-07 2005-03-30 株式会社東芝 電力用半導体素子
ATE418793T1 (de) * 2003-02-18 2009-01-15 Nxp Bv Halbleiterbauelement und verfahren zur herstellung eines solchen bauelements
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4166627B2 (ja) * 2003-05-30 2008-10-15 株式会社デンソー 半導体装置
JP4882212B2 (ja) * 2003-08-20 2012-02-22 株式会社デンソー 縦型半導体装置
US7174528B1 (en) 2003-10-10 2007-02-06 Transmeta Corporation Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
US7012461B1 (en) 2003-12-23 2006-03-14 Transmeta Corporation Stabilization component for a substrate potential regulation circuit
US7129771B1 (en) 2003-12-23 2006-10-31 Transmeta Corporation Servo loop for well bias voltage source
US7649402B1 (en) 2003-12-23 2010-01-19 Tien-Min Chen Feedback-controlled body-bias voltage source
US7692477B1 (en) 2003-12-23 2010-04-06 Tien-Min Chen Precise control component for a substrate potential regulation circuit
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP3681741B2 (ja) * 2004-01-07 2005-08-10 新電元工業株式会社 半導体装置
US7645673B1 (en) * 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US7388260B1 (en) * 2004-03-31 2008-06-17 Transmeta Corporation Structure for spanning gap in body-bias voltage routing structure
US7774625B1 (en) 2004-06-22 2010-08-10 Eric Chien-Li Sheng Adaptive voltage control by accessing information stored within and specific to a microprocessor
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
US7462909B2 (en) * 2005-06-20 2008-12-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2007036213A (ja) * 2005-06-20 2007-02-08 Toshiba Corp 半導体素子
JP2007012858A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US7305647B1 (en) 2005-07-28 2007-12-04 Transmeta Corporation Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US7928470B2 (en) * 2005-11-25 2011-04-19 Denso Corporation Semiconductor device having super junction MOS transistor and method for manufacturing the same
JP4996848B2 (ja) * 2005-11-30 2012-08-08 株式会社東芝 半導体装置
DE102006002065B4 (de) * 2006-01-16 2007-11-29 Infineon Technologies Austria Ag Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
DE102007034802B8 (de) * 2007-03-26 2012-11-29 X-Fab Semiconductor Foundries Ag Lateraler Hochvolt-MOS-Transistor mit RESURF-Struktur
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8101997B2 (en) * 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
KR101121574B1 (ko) 2010-01-12 2012-03-06 (주) 트리노테크놀로지 전하 균형 전력 디바이스 및 그 제조 방법
JP5533067B2 (ja) * 2010-03-15 2014-06-25 富士電機株式会社 超接合半導体装置の製造方法
JP5985789B2 (ja) * 2010-03-15 2016-09-06 富士電機株式会社 超接合半導体装置の製造方法
CN101840933B (zh) * 2010-04-13 2011-11-23 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP2014060299A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 半導体装置
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
CN103545220A (zh) * 2013-10-30 2014-01-29 电子科技大学 一种横向功率器件漂移区的制造方法
US9306034B2 (en) 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
CN106887451B (zh) * 2015-12-15 2020-04-07 深圳尚阳通科技有限公司 超结器件及其制造方法
US9773777B2 (en) * 2016-01-08 2017-09-26 Texas Instruments Incorporated Low dynamic resistance low capacitance diodes
US9899508B1 (en) 2016-10-10 2018-02-20 Stmicroelectronics S.R.L. Super junction semiconductor device for RF applications, linear region operation and related manufacturing process
CN106847919A (zh) * 2016-12-26 2017-06-13 中国科学院微电子研究所 一种高压超结vdmos
US10580884B2 (en) * 2017-03-08 2020-03-03 D3 Semiconductor LLC Super junction MOS bipolar transistor having drain gaps
CN109713038A (zh) * 2017-10-26 2019-05-03 深圳尚阳通科技有限公司 一种超级结器件及制造方法
IT201800006323A1 (it) 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
CN109166925B (zh) * 2018-08-29 2021-04-20 电子科技大学 一种垂直型功率半导体器件及其制造方法
CN114784132B (zh) * 2022-04-18 2023-06-27 杭州电子科技大学 一种碳化硅微沟槽中子探测器结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053854A1 (de) * 1980-12-10 1982-06-16 Philips Electronics Uk Limited Hochspannungs-Halbleiterbauelemente
US5216275A (en) * 1991-03-19 1993-06-01 University Of Electronic Science And Technology Of China Semiconductor power devices with alternating conductivity type high-voltage breakdown regions
US5438215A (en) * 1993-03-25 1995-08-01 Siemens Aktiengesellschaft Power MOSFET
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
DE10106006A1 (de) * 2000-02-09 2001-08-16 Fuji Electric Co Ltd SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4286279A (en) * 1976-09-20 1981-08-25 Hutson Jearld L Multilayer semiconductor switching devices
JPS54145486A (en) * 1978-05-08 1979-11-13 Handotai Kenkyu Shinkokai Gaas semiconductor device
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053854A1 (de) * 1980-12-10 1982-06-16 Philips Electronics Uk Limited Hochspannungs-Halbleiterbauelemente
US5216275A (en) * 1991-03-19 1993-06-01 University Of Electronic Science And Technology Of China Semiconductor power devices with alternating conductivity type high-voltage breakdown regions
US5438215A (en) * 1993-03-25 1995-08-01 Siemens Aktiengesellschaft Power MOSFET
JPH09266311A (ja) * 1996-01-22 1997-10-07 Fuji Electric Co Ltd 半導体装置及びその製造方法
DE10106006A1 (de) * 2000-02-09 2001-08-16 Fuji Electric Co Ltd SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
JP3636345B2 (ja) 2005-04-06
US20010032998A1 (en) 2001-10-25
JP2001267568A (ja) 2001-09-28
US6677643B2 (en) 2004-01-13
DE10112463A1 (de) 2001-09-20

Similar Documents

Publication Publication Date Title
DE10112463B4 (de) SJ-Halbleiterbauelement
DE10106006B4 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10000754B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10041344B4 (de) SJ-Halbleitervorrichtung
DE112011101442B4 (de) Halbleitervorrichtung
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE19954352B4 (de) Halbleiterbauelement sowie Verfahren zur Herstellung desselben
DE10205345B9 (de) Halbleiterbauelement
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19702102B4 (de) Halbleitervorrichtung
DE10239815B4 (de) Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem
DE10303335B4 (de) Halbleiterbauteil
DE19824514B4 (de) Diode
DE10220810B4 (de) Halbleiterbauteil
DE102008023349B4 (de) Halbleitervorrichtung
DE112016000071T5 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE10323242A1 (de) Halbleitervorrichtung mit epitaktisch gefülltem Graben und Verfahren zur Herstellung einer Halbleitervorrichtung mit epitaktisch gefülltem Graben
DE102005052731A1 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE10120030A1 (de) Lateralhalbleiterbauelement
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE112017000727T5 (de) RC-IGBT und Herstellungsverfahren dafür
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE10129289B4 (de) Halbleitervorrichtung mit einer Diode für eine Eingangsschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

8328 Change in the person/name/address of the agent

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN, 80336 MUENCHE

8339 Ceased/non-payment of the annual fee