DE10116914A1 - Schaltungsanordnung mit einem Speicherfeld - Google Patents

Schaltungsanordnung mit einem Speicherfeld

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Abstract

Es wird eine Schaltungsanordnung mit einem Speicherfeld, einer Speicherzugriffssteuerung, einer Steuereinheit und einer Ein-/Ausgangsschaltung beschrieben, wobei die Steuereinheit ein Steuersignal gleichzeitig an die Speicherzugriffssteuerung und an die Ein-/Ausgangsschaltung abgibt. Bei Erhalt des Steuersignals gibt die Ein-/Ausgangsschaltung Daten über den Datenbus an die Speicherzugriffssteuerung ab. Bei Erhalt des Steuersignals speichert die Speicherzugriffssteuerung die auf dem Datenbus anliegenden Daten in Speicherzellen des Speicherfeldes ein. Aufgrund unterschiedlicher geometrischer Anordnungen und unterschiedlicher elektrischer Kapazitäten können Zeitlaufunterschiede der Steuersignale in dem Weg von der Steuereinheit zur Speicherzugriffssteuerung und der Steuereinheit zur Ein-/Ausgangsschaltung auftreten. Dazu ist eine Verzögerungsschaltung im Signalweg zur Speicherzugriffssteuerung vorgesehen, die eine zeitliche Verzögerung des Steuersignals bewirkt. Aufgrund der vorgeschlagenen Maßnahme ist eine präzise zeitliche Synchronisation des Einschreibens von Daten in das Speicherfeld möglich.

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einem Speicherfeld gemäß dem Oberbegriff des Patentanspruchs 1.
In der Speichertechnik werden Halbleiterspeicher verwendet, die ein Speicherfeld mit einer Vielzahl von Speicherzellen aufweisen. Auf jede einzelne Speicherzelle kann durch eine Speicherzugriffssteuerung zum Einschreiben oder Auslesen zu­ gegriffen werden. Die Speicherzugriffssteuerung steht über einen Datenbus mit einer Ein-/Ausgangsschaltung in Verbin­ dung, über die Daten auf den Datenbus ausgegeben werden oder vom Datenbus ausgelesen werden. Zur Steuerung des Ein­ schreibe- und Auslesevorganges ist eine Steuereinheit vorge­ sehen, die mit der Speicherzugriffssteuerung und der Ein-/­ Ausgangsschaltung über eine Steuerleitung verbunden ist. Ent­ sprechende Schaltungsanordnungen sind insbesondere bei dyna­ mischen Speichern mit wahlfreiem Zugriff (DRAM) vorgesehen. Da die Speicherkapazitäten der dynamischen Speicher weiter zunehmen, hat dies trotz immer kleiner werdender Technologie zur Folge, dass die Fläche eines Speicherbausteins inmer grö­ ßer wird. Zudem nehmen die Betriebsfrequenzen zu, so dass die Anforderungen an die Zeitgenauigkeit von Steuersignalen und von Datensignalen zunimmt. Weiterhin werden aufgrund länger werdender Leitungen die Signalflanken für globale Signale aufgrund technologischer Eigenschaften immer flacher.
Zudem ergeben sich aufgrund der Größe des Speicherbausteins zwischen einer zentralen Steuereinheit und einem Speicherfeld bzw. zwischen der zentralen Steuereinheit und der Ein-/Aus­ gangsschaltung unterschiedlich lange Steuerleitungen, da die Speicherfelder um die Steuereinheit herum angeordnet sind und die Ein-/Ausgabeeinheit in einem Randbereich des Speicher­ bausteins angeordnet ist. Die Steuersignale der zentralen Steuereinheit müssen jedoch taktsynchron sowohl dem Speicherfeld zugeführt als auch von der Ein-/Ausgangsschaltung aus­ gegeben werden. Da jedoch die Steuerleitungen unterschiedlich lang sind, können Synchronisationsprobleme auftreten, da die Laufzeiten unterschiedlich sind und bedingt durch die unter­ schiedlich langen Leitungen unterschiedliche Leitungskapa­ zitäten an den Steuerleitungen vorherrschen. Als Folge sind die Signalflanken der Steuersignale für die Speicherzugriffs­ steuerung und für die Ein-/Ausgangsschaltung unterschiedlich steil.
Die Aufgabe der Erfindung besteht darin, eine Schaltungs­ anordnung mit einer Steuereinheit bereitzustellen, wobei Syn­ chronisationsprobleme zwischen Bauteilen, die von der Steuer­ einheit angesteuert werden, reduziert sind.
Die Aufgabe der Erfindung wird durch die Merkmale des An­ spruchs 1 gelöst.
Ein Vorteil der Erfindung besteht darin, dass in einer Steu­ erleitung eine Verzögerungsschaltung vorgesehen ist, die eine zeitliche Verzögerung des Steuersignals bewirkt. Aufgrund der zeitlichen Verzögerung in einer Steuerleitung wird das Steu­ ersignal zeitlich an ein Steuersignal einer zweiten steuer­ leitung angepasst. Auf diese Weise wird eine Synchronisation der Steuersignale zweier Bauteile unabhängig von der Länge der Steuerleitungen der zu steuernden Bauteile erreicht.
Ein weiterer Vorteil der Erfindung besteht darin, dass die Verzögerungsschaltung eine vorgegebene Leitungskapazität auf­ weist. Die Gesamtkapazität der Verzögerungsschaltung und der mit der Verzögerungsschaltung verbundenen Steuerleitung ist vorzugsweise in der Weise festgelegt, dass die Gesamtkapazi­ tät gleich der Kapazität der zweiten Steuerleitung ist. Auf diese Weise wird durch die Verzögerungsschaltung ein Aus­ gleich der Kapazitäten der ersten und der zweiten Steuer­ leitung erreicht. Dadurch werden die Signalflanken der Steu­ ersignale, die über die erste und die zweite Steuerleitung übertragen werden, gleich ausgebildet. Somit wird eine zu­ sätzliche präzise Abstimmung des zeitlichen Eintreffens des Steuersignals ermöglicht.
Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben. In einer bevorzugten Ausführungsform wird eine Kopieleitung vorgesehen, die mit der Verzögerungsschaltung verbunden ist. Die Kopieleitung ist in der gleichen Weise aufgebaut wie die Datenleitung, die Daten von der Ein-/Ausgangsschaltung zu der Speicher­ zugriffssteuerung geleitet werden. Auf diese Weise erfährt das Steuersignal die gleiche Zeitverzögerung und die gleiche Kapazität wie die Daten. Somit kann eine genaue Synchronisa­ tion des Eintreffens des Steuersignals bei der Speicher­ zugriffssteuerung und des Eintreffens der Daten erreicht wer­ den.
In einer vorteilhaften Ausführungsform ist die Verzögerungs­ schaltung in der gleichen Technologie aufgebaut wie der Signalpfad, über den ein Steuersignal in der Ein-/Ausgangs­ schaltung läuft und ein Ausgeben von Daten auf den Datenbus veranlasst. Vorzugsweise sind sogar wenigstens die Bauteile identisch, die eine zeitliche Verzögerung des Steuersignals in der Ein-/Ausgangsschaltung und eine zeitliche Verzögerung der Ausgabe der Daten in der Ein-/Ausgangsschaltung auf den Datenbus bewirken. Auf diese Weise ist sichergestellt, dass die zeitliche Verzögerung, die zwischen dem Eintreffen des Steuersignals bei der Ein-/Ausgangsschaltung und der Ausgabe der Daten aus der Ein-/Ausgangsschaltung gleich der zeit­ lichen Verzögerung ist, die ein Steuersignal in der ersten Steuerleitung eingehalten wird. Die Verwendung der gleichen Technologie sorgt dafür, dass die zeitliche Abstimmung auch bei einer Änderung der Technologie beibehalten bleibt. Somit ist der zeitliche Effekt der Verzögerungsschaltung unabhängig von der gewählten Technologie, die bei der Herstellung des Speicherbausteins verwendet wird, sichergestellt.
In einer einfachen Ausführungsform ist die Verzögerungsschal­ tung in Form eines durchgeschalteten Flip-Flops gebildet. Ein durchgeschaltetes Flip-Flop stellt im Wesentlichen die zeit­ liche Verzögerung dar, die für den Schaltvorgang des Steuer­ signals in der Ein-/Ausgangsschaltung benötigt wird, um nach Eingang des Steuersignals Daten von der Ein-/Ausgangsschal­ tung auf den Datenbus zu übertragen.
Die Erfindung wird im Folgenden anhand der Figuren näher er­ läutert. Es zeigen
Fig. 1 eine schematische Darstellung eines Ausschnittes eines dynamischen Speicherbausteins,
Fig. 2 die Signalpfade eines Steuersignals und von Daten, die das Steuersignal und die Daten bei einem Einschreibvorgang durchlaufen,
Fig. 3 ein Diagramm über die zeitliche Lage des Steuersignals und der Daten.
Fig. 1 zeigt einen Ausschnitt einer Schaltungsanordnung eines dynamischen Speicherbausteins 1. Der dynamische Speicherbau­ stein 1 weist eine zentrale Steuereinheit 5 auf, die mit mehreren Speicherblöcken 28, 29 verbunden ist. Die Speicher­ blöcke 28, 29 sind im Wesentlichen identisch aufgebaut und die Erfindung wird anhand eines ersten Speicherblockes 28 er­ läutert. Der erste Speicherblock 28 weist ein erstes Spei­ cherfeld 2, eine Speicherzugriffssteuerung mit einer Zeilen­ zugriffssteuerung 4 und einer Spaltenzugriffssteuerung 3 auf. Im ersten Speicherfeld 2 sind Speicherzellen 32 angeordnet, auf die über Spaltenleitungen 33 und Zeilenleitungen 34 zuge­ griffen werden kann. Weiterhin ist in dem ersten Speicher­ block 28 eine Ein-/Ausgangsschaltung 9 vorgesehen, die eine Eingangsschnittstelle 12 aufweist, über die Daten in einen Eingangsspeicher 11 der Ein-/Ausgangsschaltung 9 einschreib­ bar sind.
Es ist ein globaler Datenbus 14 vorgesehen, der mit mehreren Speicherblöcken 28, 29 in Verbindung steht. Der globale Datenbus 14 ist an die Spaltenzugriffssteuerung 3 und an die Ein-/Ausgangsschaltung 9 über eine Ausgangsschnittstelle 13 angeschlossen. Die Zeilenzugriffssteuerung steht über eine zweite Auswahlleitung 17 mit dem Speicherfeld 2 in Verbin­ dung. Die Spaltenzugriffssteuerung 3 steht über eine erste Auswahlleitung 15 und über Datenleitungen 16 mit dem Spei­ cherfeld 2 in Verbindung. Die Steuereinheit 5 weist einen Ausgang 30 auf, der zum einen an eine Verzögerungsschaltung 8 und zum anderen an eine erste Steuerleitung 6 angeschlossen ist. Die erste Verzögerungsschaltung 8 ist mit einem Ausgang an eine zweite Steuerleitung 7 angeschlossen. Die zweite Steuerleitung 7 ist quer über den ersten und den zweiten Speicherblock 28, 29 geführt. Die zweite Steuerleitung 7 ist an die erste Zugriffssteuerung 3 angeschlossen. Die erste Steuerleitung 6 ist an eine Schalteinheit 10 der Ein-/Aus­ gangsschaltung 9 angeschlossen. Die Schalteinheit 10 steht über eine Datenleitung mit dem Eingangsspeicher 11 und über die Ausgangsschnittstelle 13 mit dem globalen Datenbus 14 in Verbindung.
Die zweite Steuerleitung 7 wird auch als Kopieleitung be­ zeichnet und ist im Wesentlichen in der gleichen Art und Weise ausgebildet wie der globale Datenbus 14. Dabei weist die zweite Steuerleitung 7 im Wesentlichen die gleiche Länge und vorzugsweise die gleiche geometrische Anordnung wie der globale Datenbus 14 auf. Zudem ist in einer bevorzugten Aus­ führungsform die zweite Steuerleitung 7 in der gleichen Tech­ nologie wie der Datenbus 14 ausgebildet. Dabei ist vorzugs­ weise die Metallisierungsleitung der zweiten Steuerleitung 7 aus dem gleichen Material gefertigt wie eine Metallisierungs­ leitung des globalen Datenbusses 14. Zudem ist die Metal­ lisierungsleitung der zweiten Steuerleitung 7 auf dem gleichen Material wie die Metallisierungsleitung des Daten­ busses 14 aufgebracht. Ziel der identischen Ausbildung der zweiten Steuerleitung 7 mit dem Datenbus 14 ist eine in Bezug auf die Laufzeit und Kapazität nahezu identische Ausbildung, die unabhängig von der verwendeten Technologie ist. Auf diese Weise wird erreicht, dass Daten, die von der Ein-/Ausgangs­ schaltung 9 über den globalen Datenbus 14 ausgegeben und an die Spaltenzugriffssteuerung 3 geführt werden, im Wesent­ lichen die gleiche Zeit benötigen, wie ein Steuersignal, das von der Verzögerungsschaltung 8 über die zweite Steuerleitung 7 an die erste Zugriffssteuerung 3 abgegeben wird. Auf diese Weise wird eine zeitliche Synchronisation zwischen der Lauf­ zeit der Daten zwischen der Ein-/Ausgangsschaltung 9 und der Spaltenzugriffssteuerung 3 und dem Steuersignal zwischen der Verzögerungsschaltung 8 und der Spaltenzugriffssteuerung 3 erreicht.
Die Verzögerungsschaltung 8 weist vorzugsweise die gleichen . Bauteile auf, die die Schalteinheit 10 aufweist, und die eine zeitlich verzögerte Ausgabe von Daten aus dem Eingangs­ speicher 11 auf den Datenbus 14 nach Eingang des Steuer­ signals an der Schalteinheit 10 bewirken. Vorzugsweise sind nicht nur die Bauteile identisch, sondern es wird auch die gleiche Technologie für den Aufbau der Verzögerungsschaltung 8 wie für den Aufbau der Schalteinheit 10 verwendet. Ziel der identischen Ausführung der Verzögerungsschaltung 8 ist es, die Laufzeit nachzubilden, die zwischen dem Zeitpunkt ver­ geht, zu dem ein Steuersignal bei der Schalteinheit 10 ein­ geht und die Daten des Eingangsspeichers 11 von der Schalt­ einheit 10 über die Ausgangsschnittstelle 13 auf den Datenbus 14 abgegeben werden. Durch die Verwendung der gleichen Tech­ nologie ist sichergestellt, dass bei einem Wechsel der Tech­ nologie der Schaltungseinheit 10 auch die Technologie für die Verzögerungsschaltung 8 gewechselt wird und damit die Lauf­ zeit identisch eingehalten wird.
Im Folgenden wird die Funktionsweise der Fig. 1 näher erläu­ tert: Sollen Daten in Speicherzellen des Speicherfeldes 2 eingeschrieben werden, so werden von der Zeilenzugriffs­ steuerung 4 die Zeilenadressen der Speicherzellen festgelegt und von der Spaltenzugriffssteuerung 3 die Spaltenadressen der Speicherzellen festgelegt, in die Daten eingeschrieben werden sollen. Der Einschreibvorgang wird durch ein externes Write-Signal gestartet, das von der Steuereinheit 5 empfangen wird. Zudem werden abhängig vom externen Write-Signal über die Eingangsschnittstelle 12 Daten in den Eingangsspeicher 11 eingelesen. In einem vorgegebenen Abstand zum Write-Signal, vorzugsweise zwei Clock-Perioden nach dem Write-Signal gibt die Steuereinheit 5 ein Steuersignal (WRCAS) über den Ausgang 30 aus. Das Steuersignal gelangt zum einen an die Ver­ zögerungsschaltung 8 und zum anderen über die erste Steuer­ leitung 6 an die Schalteinheit 10. In der Verzögerungsschal­ tung 8 wird das Steuersignal eine festgelegte Zeitdauer ge­ speichert und anschließend an die zweite Steuerleitung 7 aus­ gegeben. Über die zweite Steuerleitung 7 gelangt das Steuer­ signal an die Spaltenzugriffssteuerung 3.
Parallel dazu schaltet das Steuersignal nach Eingang in der Schalteinheit 10 eine Verbindung zwischen dem Eingangs­ speicher 11 und der Ausgangsschnittstelle 13, so dass die im Eingangsspeicher 11 gespeicherten Daten auf den Datenbus 14 ausgegeben werden. Über den Datenbus 14 gelangen die Daten zu der Spaltenzugriffssteuerung 3. Die Signalwege des Steuer­ signals und die Signalwege der Daten sind in der Weise auf­ einander angepasst, dass zuerst die Daten an der Spalten­ zugriffssteuerung 3 anliegen und anschließend das Steuer­ signal an die Spaltenzugriffssteuerung 3 gelangt. Erhält die Spaltenzugriffssteuerung 3 das Steuersignal, so lädt die Spaltenzugriffssteuerung 3 die am Datenbus 14 anliegenden Daten über die Datenleitungen 16 in die ausgewählten Spei­ cherzellen. Damit die Daten korrekt in die Speicherzellen ge­ laden werden, ist es notwendig, dass die Daten an der Spal­ tenzugriffssteuerung 3 anliegen, bevor das Steuersignal an die Spaltenzugriffssteuerung angelegt wird.
Fig. 2 zeigt in einem schematischen Überblick die Signalpfade des Steuersignals und der Daten. Das Steuersignal gelangt über den Ausgang 30 zur Schalteinheit 10 und parallel zur Verzögerungsschaltung 8. Die Leitungswege sind in der Weise ausgebildet, dass das Steuersignal vorzugsweise gleichzeitig an die Schalteinheit 10 und an die Verzögerungsschaltung 8 gelangt. Die Schalteinheit 10 steht mit dem Eingangsspeicher 11 in Verbindung. In einer einfachen Ausführungsform ist die Schalteinheit 10 als Flip-Flop ausgebildet, wobei an einem Steuereingang die erste Steuerleitung 6 angeschlossen ist und mit einem Eingang der Eingangsspeicher 11 verbunden ist. Nach Erhalt des Steuersignals schaltet das Flip-Flop die Verbin­ dung des Eingangsspeichers 11 auf den Ausgang des Flip-Flops, der mit der Ausgangsschnittstelle 13 verbunden ist.
Die Verzögerungsschaltung 8 ist vorzugsweise identisch zu der Schalteinheit 10 ausgebildet. Die Identität bezieht sich sowohl auf die Bauteile, die eine zeitliche Verzögerung des Schaltvorganges der Schalteinheit 10 bewirken als auch auf eine identische Technologie, in der Bauteile der Schalt­ einheit 10 und die Bauteile der Verzögerungsschaltung 8 aus­ gebildet sind. Der Ausgang der Verzögerungsschaltung 8 ist an die zweite Steuerleitung 7 angeschlossen. Sowohl der Datenbus 14 als auch die zweite Steuerleitung 7 stehen mit der Spal­ tenzugriffssteuerung 3 in Verbindung. Der Datenbus 14 ist an einen Schreibverstärker 18 angeschlossen. Die Spalten­ zugriffssteuerung 3 weist neben dem Schreibverstärker 18 eine Auswahlschaltung 19 auf, die mit der zweiten Steuerleitung 7 und mit einem Adresseingang 20 verbunden ist. Die Auswahl­ schaltung 19 weist als Ausgang eine dritte Steuerleitung 21 auf, die an einen Steuereingang des Schreibverstärkers 18 an­ geschlossen ist. Erhält die Auswahlschaltung 19 ein Steuer­ signal und liegt gleichzeitig am Adresseingang 20 ein Steuer­ signal an, so wird über die dritte Steuerleitung 21 ein Steu­ ersignal an den Schreibverstärker 18 abgegeben. Erhält der Schreibverstärker 18 über den Steuereingang ein Steuersignal, so liest der Schreibverstärker 18 die am Datenbus 14 anlie­ genden Daten ein und gibt diese über die Datenleitung 16 an die Speicherzellen des Speicherfeldes 2 weiter.
Fig. 3 zeigt in Form eines zeitlichen Diagrammes die zeit­ liche Synchronisation der einzelnen Steuersignale. In der obersten Diagrammlinie a) ist ein Write-Signal 31 darge­ stellt, das gleichzeitig mit einer steigenden Flanke des internen Clock-Signals 22 an die Steuereinheit 5 angelegt wird. Das interne Clock-Signal 22 ist in einer zweiten Dia­ grammlinie b) dargestellt. Nach Erkennen dieser Signalinfor­ mation gibt die Steuereinheit 5 zwei Zeittakte später zum Zeitpunkt T1 ein Steuersignal 23 über den Ausgang 30 ab. Das Steuersignal 23 ist in einer dritten Diagrammlinie c) darge­ stellt. Das Steuersignal 23 ist zeitlich synchron zum inter­ nen Clock-Signal 22 ausgebildet. In einer vierten Diagramm­ linie d) ist ein verzögertes Steuersignal 24 dargestellt, wie es an der Spaltenzugriffssteuerung 23 anliegt. In einer fünf­ ten Diagrammlinie e) ist ein Dateneingangssignal 25 darge­ stellt, das dem Steuersignal am Eingang der Ein-/Ausgangs­ schaltung 9 entspricht. Weist das Dateneingangssignal 25 ei­ nen Low-Pegel auf, so ist die Schalteinheit 10 geöffnet und es besteht keine Verbindung zwischen dem Eingangsspeicher 11 und dem Datenbus 14. Bei einem High-Signal des Dateneingangs­ signals 25 ist die Schalteinheit 10 geschlossen und der Ein­ gangsspeicher 11 mit dem Datenbus 14 verbunden. Die im Ein­ gangsspeicher 11 abgespeicherten Daten werden auf den Daten­ bus.
In einer sechsten Diagrammlinie f) ist ein Datenbussignal dargestellt, das die Belegung des Datenbusses 14 mit korrek­ ten Datensignalen anzeigt. Weist das Datenbussignal 26 einen Low-Pegel auf, so liegen auf dem Datenbus 14 keine korrekten Signalpegel an. Überschreitet das Datenbussignal 26 eine Signalflankenmitte zum Zeitpunkt T2, so liegen auf dem Daten­ bus 14 korrekte Daten an.
In einer siebten Diagrammlinie g) ist ein Übernahmesignal 27 dargestellt. Das Übernahmesignal 27 zeigt mit einem Low-Pegel an, dass keine Daten in die Speicherzugriffssteuerung 3 über­ nommen werden. Ein High-Pegel des Übernahmesignales 27 zeigt den Zustand, dass korrekt Daten vom Datenbus 14 in die Spal­ tenzugriffssteuerung 3 übernommen wurden.
Zwei Taktperioden nach dem Write-Signal wird das Daten­ eingangssignal 25 (DQS) erzeugt, das der Ein-/Ausgangsschal­ tung 9 zugeführt wird. Bei der steigenden Flanke des Daten­ eingangssignals werden Daten über die Ausgangsschnittstelle 3 ausgelesen und liegen rechtzeitig, d. h. vor der zweiten Takt­ periode nach dem Write-Signal zum Zeitpunkt T2 über den Datenbus 14 an der Spaltenzugriffssteuerung 3 an.
Aufgrund der zeitlichen Verzögerung des Steuersignals über die Verzögerungsschaltung 8 und die zweite Steuerleitung 7 liegt das verzögerte Steuersignal 24 erst zum Zeitpunkt T3 an der Spaltenzugriffssteuerung 3 an. Zum Zeitpunkt T3 sind die Daten in einem stabilen Zustand auf dem Datenbus 14 aufge­ schaltet. Dies ist durch einen High-Level des Datenbussignals 26 angezeigt. Nach Erhalt des Steuersignals speichert die Spaltenzugriffssteuerung 3 über den Schreibverstärker 18 die am Datenbus 14 anliegenden Daten in die ausgewählten Spei­ cherzellen.
Bezugszeichenliste
1
Speicherbaustein
2
erstes Speicherfeld
3
Spaltenzugriffssteuerung
4
Zeilenzugriffssteuerung
5
Steuereinheit
6
erste Steuerleitung
7
zweite Steuerleitung
8
Verzögerungsschaltung
9
Ein-/Ausgangsschaltung
10
Schalteinheit
11
Eingangsspeicher
12
Eingangsschnittstelle
13
Ausgangsschnittstelle
14
Datenbus
15
erste Auswahlleitung
16
Datenleitung
17
zweite Auswahlleitung
18
Schreibverstärker
19
Auswahlschaltung
20
Adresseingang
21
dritte Steuerleitung
22
Clock-Signal
23
Steuersignal
24
Verzögertes Steuersignal
25
Dateneingangssignal
26
Datenbussignal
27
Übernahmesignal
28
erster Speicherblock
29
zweiter Speicherblock
30
Ausgang
31
Write-Signal
32
Speicherzelle
33
Spaltenleitung
34
Zeilenleitung

Claims (8)

1. Schaltungsanordnung mit einem Speicherfeld (2), mit ei­ ner Speicherzugriffssteuerung (3, 4), die dem Speicherfeld (2) zugeordnet ist, mit einer Steuereinheit (5), mit einer Ein-/Ausgangsschaltung (9),
wobei die Speicherzugriffssteuerung (3, 4) über einen Daten­ bus (14) mit der Ein-/Ausgangsschaltung (9) verbunden ist,
wobei die Steuereinheit (5) über eine erste Steuerleitung (6) mit der Ein-/Ausgangsschaltung (9) und über eine zweite Steuerleitung (7) mit der Speicherzugriffssteuerung (3, 4) verbunden ist,
wobei die Steuereinheit (5) ein Steuersignal gleichzeitig an die Ein-/Ausgangsschaltung (9) und an die Speicherzugriffs­ steuerung (3, 4) abgibt,
dadurch gekennzeichnet,
dass in der zweiten Steuerleitung (7) eine Verzögerungsschal­ tung (8) angeordnet ist,
dass die Verzögerungsschaltung (8) das Steuersignal um eine Verzögerungszeit zeitlich verzögert.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Steuerleitung (7) in der gleichen Länge wie der Datenbus (14) aufgebaut ist.
3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet,
dass die Verzögerungsschaltung (8) eine Kopieschaltung auf­ weist, die eine zeitliche Verzögerung des Steuersignals be­ wirkt,
dass die Kopieschaltung im Aufbau wenigstens in den Bauteilen identisch mit den Signalpfaden der Ein-/Ausgangsschaltung (9) aufgebaut ist, die das Steuersignal und die Daten in der Ein-/Ausgangsschaltung (9) beim Durchlaufen der Ein-/Aus­ gangseinheit durchlaufen und die eine zeitliche Verzögerung zwischen dem Zeitpunkt, zu dem das Steuersignal an der Ein-/­ Ausgabeeinheit (9) ankommt und dem Zeitpunkt, zu dem Daten von der Ein-/Ausgabeeinheit (9) aufgrund des angekommenen Steuersignals ausgegeben werden.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Verzögerungszeit annähernd gleich der Zeit ist, die die Ein-/Ausgangsschaltung (9) nach dem Erhalt des Steuersignals benötigt, um Daten auf den Da­ tenbus (14) auszugeben.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Verzögerungsschaltung (8) in Form eines Flip-Flops ausgebildet ist, dessen Eingang auf den Ausgang durchgeschaltet ist.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Kopieschaltung die gleichen Bauteile aufweist wie die entsprechenden Signalpfade der Ein- /Ausgangsschaltung (9).
7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass die Kopieschaltung (8) in der gleichen Technologie wie die Ein-/Ausgangsschaltung (9) her­ gestellt ist.
8. Schaltungsanordnung nach einem der Ansprüche 2 bis 7, da­ durch gekennzeichnet, dass die zweite Steuerleitung (7) in der gleichen Technologie wie der Datenbus (14) ausgebildet ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525383B1 (ko) * 2000-10-30 2005-11-02 엘지전자 주식회사 이동통신 시스템의 방송 메시지 전송 방법
US6801073B2 (en) * 2002-06-25 2004-10-05 Micron Technology, Inc. System, circuit and method for low voltage operable, small footprint delay
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
EP2441007A1 (de) 2009-06-09 2012-04-18 Google, Inc. Programmierung von dimm-abschlusswiderstandswerten
CN112435696A (zh) 2019-08-26 2021-03-02 长鑫存储技术有限公司 芯片及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727519A (en) * 1985-11-25 1988-02-23 Motorola, Inc. Memory device including a clock generator with process tracking
US5964884A (en) * 1996-09-30 1999-10-12 Advanced Micro Devices, Inc. Self-timed pulse control circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU6310098A (en) * 1998-03-12 1999-09-27 Hitachi Limited Data transmitter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727519A (en) * 1985-11-25 1988-02-23 Motorola, Inc. Memory device including a clock generator with process tracking
US5964884A (en) * 1996-09-30 1999-10-12 Advanced Micro Devices, Inc. Self-timed pulse control circuit

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