DE10119499A1

DE10119499A1 - Dünnfilm-Magnetspeichervorrichtung zum leichten Steuern eines Datenschreibstroms

Info

Publication number: DE10119499A1
Application number: DE10119499A
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-17
Filing date: 2001-04-20
Publication date: 2002-04-25
Also published as: US6542402B2; CN1207718C; US6359805B1; TW512336B; US20020093849A1; JP2002124079A; CN1349226A; JP4726290B2; KR20020030696A; KR100436669B1; US20020044481A1

Abstract

Es wird eine Dünnfilm-Magnetspeichervorrichtung geschaffen, in der entsprechend den jeweiligen MTJ-Speicherzellenspalten (Speicherzellenspalten der magnetischen Tunnelübergänge) gefaltete Bitleitungspaare (BLP1 bis BLPm) vorgesehen sind. Zwei Bitleitungen (BL, /BL), die jedes Bitleitungspaar (BLP) bilden, sind jeweils über ein entsprechendes Spaltenauswahlgatter (CSG1 bis CSGm) an zwei Datenleitungen (IO, /IO), die ein Daten-Eingabe/Ausgabe-Leitungspaar (DI/OP) bilden, gekoppelt. In der Datenschreiboperation wird ein entsprechend der jeweiligen Bitleitung (BL, /BL) vorgesehener Entzerrtransistor (62) eingeschaltet, so daß die beiden Bitleitungen (BL, /BL) kurzgeschlossen werden. Eine Datenschreibstrom-Steuerschaltung (51) stellt eine der beiden Datenleitungen (/IO, IO) entweder auf einen Zustand mit hohem Potential (Vcc) oder auf einen Zustand mit tiefem Potential (Vss) ein, während sie die andere Datenleitung (IO, /IO) auf den Zustand mit dem anderen Potential einstellt, wodurch die Richtung eines über das Bitleitungspaar (BLP) hin- und herfließenden Datenschreibstroms gemäß dem Schreibdatenpegel leicht gesteuert werden kann.

Description

Die Erfindung betrifft das Gebiet der Dünnfilm-Magnetspei chervorrichtungen und insbesondere einen Schreib-Lese-Spei cher (RAM) mit Speicherzellen mit einem magnetischen Tunnel übergang (MTJ).

Eine MRAM-Vorrichtung (Schreib-Lese-Magnetspeichervorrich tung) hat als Speichervorrichtung zur nichtflüchtigen Daten speicherung mit niedrigem Leistungsverbrauch die Aufmerksam keit auf sich gezogen. Die MRAM-Vorrichtung ist eine Spei chervorrichtung, die unter Verwendung mehrerer in einer inte grierten Halbleiterschaltung ausgebildeter Dünnfilm-Magnet elemente Daten nichtflüchtig speichert und einen Schreib- Lese-Zugriff auf jedes Dünnfilm-Magnetelement ermöglicht.

Insbesondere zeigt eine jüngste Ankündigung, daß unter Ver wendung von Dünnfilm-Magnetelementen mit einem magnetischen Tunnelübergang (MTJ) als Speicherzellen ein wesentlicher Fortschritt in bezug auf die Leistung der MRAM-Vorrichtung erreicht wird. Die MRAM-Vorrichtung mit Speicherzellen mit einem magnetischen Tunnelübergang ist in Fachdokumenten wie etwa "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, und "Nonvo latile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, offenbart.

Fig. 41 ist ein schematisches Diagramm der Struktur einer (im folgenden auch einfach als MTJ-Speicherzelle bezeichneten) Speicherzelle mit einem magnetischen Tunnelübergang.

Wie in Fig. 41 gezeigt ist, enthält die MTJ-Speicherzelle einen magnetischen Tunnelübergang MTJ, dessen Widerstandswert sich gemäß dem Pegel der Ablagedaten ändert, sowie einen Zugriffstransistor ATR. Der Zugriffstransistor ATR ist ein Feldeffekttransistor, der zwischen den magnetischen Tunnel übergang MTJ und das Massepotential Vss gekoppelt ist.

Für die MTJ-Speicherzelle sind eine Schreibwortleitung WWL zum Anweisen einer Datenschreiboperation, eine Lesewortlei tung RWL zum Anweisen einer Datenleseoperation und eine Bit leitung BL, die in Datenlese- und -schreiboperationen als Datenleitung zum Übertragen eines dem Pegel der Ablagedaten entsprechenden elektrischen Signals dient, vorgesehen.

Fig. 42 ist ein konzeptionelles Diagramm der Datenleseopera tion aus der MTJ-Speicherzelle.

Wie in Fig. 42 gezeigt ist, enthält der magnetische Tunnel übergang MTJ eine Magnetschicht FL mit einem festen Magnet feld mit einer festen Richtung (im folgenden auch einfach als feste Magnetschicht FL bezeichnet) und eine Magnetschicht VL mit einem freien Magnetfeld (im folgenden auch einfach als freie Magnetschicht VL bezeichnet). Zwischen der festen Ma gnetschicht FL und der freien Magnetschicht VL ist eine aus einem Isolierfilm ausgebildete Tunnelbarriere TB vorgesehen. In die freie Magnetschicht VL wurde gemäß dem Pegel der Abla gedaten nichtflüchtig entweder ein Magnetfeld mit der glei chen Richtung wie das der festen Magnetschicht FL oder ein Magnetfeld mit einer anderen Richtung als das der festen Ma gnetschicht FL geschrieben.

Beim Lesen der Daten wird der Zugriffstransistor ATR als Ant wort auf die Aktivierung der Schreibwortleitung RWL einge schaltet. Im Ergebnis fließt ein Abtaststrom Is über einen durch die Bitleitung BL, den magnetischen Tunnelübergang MTJ, den Zugriffstransistor ATR und das Massepotential Vss gebil deten Stromweg. Der Abtaststrom Is wird als konstanter Strom von einer nicht gezeigten Steuerschaltung zugeführt.

Der Widerstandswert des magnetischen Tunnelübergangs MTJ än dert sich gemäß der relativen Beziehung der Magnetfeldrich tung zwischen der festen Magnetschicht FL und der freien Ma gnetschicht VL. Genauer hat der magnetische Tunnelübergang MTJ, wenn die feste Magnetschicht FL und die freie Magnet schicht VL die gleiche Magnetrichtung haben, einen kleineren Widerstandswert, als wenn beide Magnetschichten verschiedene Magnetfeldrichtungen haben.

Dementsprechend ändert sich wegen des Abtaststroms Is beim Lesen der Daten gemäß der in der freien Magnetschicht VL ge speicherten Magnetfeldrichtung eine Potentialänderung an dem magnetischen Tunnelübergang MTJ. Somit kann beispielsweise dadurch, daß nach dem Vorladen der Bitleitung BL auf ein ho hes Potential mit dem Zuführen des Abtaststroms Is begonnen wird, durch Überwachen einer Potentialpegeländerung auf der Bitleitung BL der Pegel der Ablagedaten in der MTJ-Speicher zelle gelesen werden.

Fig. 43 ist ein konzeptionelles Diagramm der Datenschreibope ration in die MTJ-Speicherzelle.

Wie in Fig. 43 gezeigt ist, wird beim Schreiben der Daten die Lesewortleitung RWL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand wird an die Schreibwort leitung WWL und an die Bitleitung BL ein Datenschreibstrom zum Schreiben eines Magnetfelds in die freie Magnetschicht VL angelegt. Die Magnetfeldrichtung der freien Magnetschicht VL ist durch Kombination der jeweiligen Richtungen des über die Schreibwortleitung WWL und über die Bitleitung BL fließenden Datenschreibstroms bestimmt.

Fig. 44 ist ein konzeptionelles Diagramm der Beziehung zwi schen den jeweiligen Richtungen des Datenschreibstroms und des Magnetfelds in der Datenschreiboperation.

Wie in Fig. 44 gezeigt ist, gibt ein Magnetfeld Hx der Ab szisse die Richtung eines durch den über die Schreibwortlei tung WWL fließenden Datenschreibstrom erzeugten Magnetfelds H(WWL) an. Ein Magnetfeld Hy der Ordinate gibt die Richtung eines durch den über die Bitleitung BL fließenden Daten schreibstrom erzeugten Magnetfelds H(BL) an.

Die in der freien Magnetschicht VL gespeicherte Magnetfeld richtung wird nur aktualisiert, wenn die Summe der Magnetfel der H(WWL) und H(BL) das Gebiet außerhalb der in der Figur gezeigten sternförmigen Kennlinie erreicht. Mit anderen Wor ten, wenn ein Magnetfeld angelegt wird, das dem Gebiet inner halb der sternförmigen Kennlinie entspricht, wird die in der freien Magnetschicht VL gespeicherte Magnetfeldrichtung nicht aktualisiert.

Um die Ablagedaten des magnetischen Tunnelübergangs MTJ durch die Datenschreiboperation zu aktualisieren, muß dementspre chend sowohl an die Schreibwortleitung WWL als auch an die Bitleitung BL ein Strom angelegt werden. Wenn die Magnetfeld richtung, d. h. die Ablagedaten, in dem magnetischen Tunnel übergang MTJ gespeichert ist, wird sie darin solange nicht flüchtig gehalten, bis eine neue Datenleseoperation durchge führt wird.

Auch in der Datenleseoperation fließt der Abtaststrom Is über die Bitleitung BL. Dabei wird der Abtaststrom Is aber allge mein auf einen etwa um eine bis zwei Größenordnungen kleine ren Wert als der obenerwähnte Datenschreibstrom eingestellt. Somit ist es unwahrscheinlicher, daß die Ablagedaten in der MTJ-Speicherzelle während der Datenleseoperation wegen des Abtaststroms Is fehlerhaft neugeschrieben werden.

Die obenerwähnten Fachdokumente offenbaren eine Technologie zum Ausbilden einer MRAM-Vorrichtung, d. h. eines Schreib- Lese-Speichers, bei dem solche MTJ-Speicherzellen auf einem Halbleitersubstrat integriert sind.

Fig. 45 ist ein konzeptionelles Diagramm der integriert in Zeilen und Spalten angeordneten MTJ-Speicherzellen.

Wie in Fig. 45 gezeigt ist, kann mit den in Zeilen und Spal ten auf dem Halbleitersubstrat angeordneten MTJ-Speicherzel len eine hochintegrierte MRAM-Vorrichtung realisiert werden. Fig. 45 zeigt den Fall, daß die MTJ-Speicherzellen in n Zei len mal m Spalten (wobei n, m natürliche Zahlen sind) ange ordnet sind.

Wie zuvor beschrieben wurde, sind für jede MTJ-Speicherzelle die Bitleitung BL, die Schreibwortleitung WWL und die Lese wortleitung RWL vorgesehen. Für die n × m MTJ-Speicherzellen müssen dementsprechend n Schreibwortleitungen WWL1 bis WWLn, n Lesewortleitungen RWL1 bis RWLn und m Bitleitungen BL1 bis BLm vorgesehen sein.

Somit sind für die MTJ-Speicherzellen allgemein die unabhän gigen Wortleitungen für die Lese- und Schreiboperationen vor gesehen.

Fig. 46 ist ein Diagramm der Struktur der auf dem Halbleiter substrat ausgebildeten MTJ-Speicherzelle.

Wie in Fig. 46 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR eines Halbleiterhauptsubstrats SUB ausge bildet. Der Zugriffstransistor ATR besitzt die Source/Drain- Gebiete (n-Gebiete) 110, 120 und ein Gate 130. Das Source/Drain-Gebiet 110 ist über eine in einer ersten Metallverdrah tungsschicht M1 ausgebildete Metallverdrahtung mit dem Masse potential Vss gekoppelt. Als die Schreibwortleitung WWL wird eine in einer zweiten Metallverdrahtungsschicht M2 ausgebil dete Metallverdrahtung verwendet. Die Bitleitung BL ist in einer dritten Metallverdrahtungsschicht M3 ausgebildet.

Der magnetische Tunnelübergang MTJ ist zwischen der zweiten Metallverdrahtungsschicht M2 der Schreibwortleitung WWL und der dritten Metallverdrahtungsschicht M3 der Bitleitung BL ausgebildet. Das Source/Drain-Gebiet 120 des Zugriffstransi stors ATR ist über einen in einem Kontaktloch ausgebildeten Metallfilm 150, die erste und die zweite Metallverdrahtungs schicht M1 und M2 und ein Barrierenmetall 140 elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt. Das Barrieren metall 140 ist ein Puffermaterial, das eine elektrische Kopp lung zwischen dem magnetischen Tunnelübergang MTJ und den Metallverdrahtungen schafft.

Wie zuvor beschrieben wurde, ist die Lesewortleitung RWL in der MTJ-Speicherzelle unabhängig von der Schreibwortleitung WWL vorgesehen. Außerdem muß beim Schreiben der Daten an die Schreibwortleitung WWL und an die Bitleitung BL ein Daten schreibstrom angelegt werden, der ein Magnetfeld erzeugt, das genauso groß oder größer als ein vorgegebener Wert ist. Dem entsprechend sind die Bitleitung BL und die Schreibwortlei tung WWL jeweils aus einer Metallverdrahtung ausgebildet.

Andererseits ist die Lesewortleitung RWL zum Steuern des Gate-Potentials des Zugriffstransistors ATR vorgesehen. Somit braucht an die Lesewortleitung RWL aktiv kein Strom angelegt zu werden. Um den Integrationsgrad zu verbessern, ist die Lesewortleitung RWL herkömmlich dementsprechend aus einer Polysiliciumschicht, aus einer Polycidstruktur oder derglei chen in der gleichen Verdrahtungsschicht wie das Gate 130 ausgebildet, ohne daß eine zusätzliche unabhängige Metallver drahtungsschicht ausgebildet ist.

Somit erfordert die Integration der MTJ-Speicherzellen auf dem Halbleitersubstrat eine große Anzahl von Verdrahtungen für die Speicherzellen. Folglich steigt die Gesamtzahl der Verdrahtungen, was zu steigenden Herstellungskosten führt. Da außerdem eine große Anzahl von MTJ-Speicherzellen ständig an die Bitleitung BL angeschlossen sind, besitzt die Bitleitung BL eine verhältnismäßig große parasitäre Kapazität. Außerdem besteht die Lesewortleitung RWL wie oben beschrieben aus ei ner Polysiliciumschicht oder aus einer Polycidstruktur. Dem entsprechend war es bisher schwierig, die Geschwindigkeit der Leseoperation zu erhöhen.

Selbst beim Schreiben der Daten muß an die Bitleitung BL ein verhältnismäßig großer Datenschreibstrom angelegt werden. Außerdem muß die Richtung des Datenschreibstroms gemäß dem Pegel der Schreibdaten gesteuert werden, was zu einer kompli zierten Schaltungsanordnung zum Steuern des Datenschreib stroms führt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Dünn film-Magnetspeichervorrichtung zu schaffen, deren Herstel lungskosten durch eine vereinfachte Struktur der Steuerschal tungsanordnung, die in einer MRAM-Vorrichtung mit MTJ-Spei cherzellen einen Datenschreibstrom zuführt, gesenkt werden.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Dünn film-Magnetspeichervorrichtung nach einem der Ansprüche 1, 12, 15 oder 19. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Merkmal der Erfindung wird dadurch, daß die je weiligen Ansteuerschaltungen für die Lesewortleitungen und für die Schreibwortleitungen getrennt vorgesehen sind, die Freiheit beim Entwurf verbessert und somit die Entwurfsflä che, d. h. die Chipfläche, verringert.

Gemäß einem weiteren Merkmal der Erfindung wird dadurch, daß die Anzahl der für jede Speicherzelle benötigten Verdrahtun gen verringert wird, eine Senkung der Herstellungskosten er reicht.

Zusammengefaßt enthält eine Dünnfilm-Magnetspeichervorrich tung gemäß einem Aspekt der Erfindung eine Speichermatrix, mehrere Schreibwortleitungen, mehrere Bitleitungspaare, eine Datenschreib-Steuerschaltung und mehrere Bitleitungsstrom- Steuerschaltungen. Die Speichermatrix enthält mehrere in Zei len und Spalten angeordneten Magnetspeicherzellen. Der Wider standswert jeder Magnetspeicherzelle ändert sich gemäß einem Pegel der Ablagedaten, die geschrieben werden sollen, wenn ein durch den ersten und durch den zweiten Datenschreibstrom angelegtes Datenschreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist. Die mehreren Schreibwortleitungen sind ent sprechend den jeweiligen Zeilen der Magnetspeicherzellen vor gesehen und werden gemäß einem Adressenauswahlergebnis in einer Datenschreiboperation wahlweise aktiviert, damit der erste Datenschreibstrom über sie fließt. Die mehreren Bitlei tungspaare sind entsprechend den jeweiligen Spalten der Ma gnetspeicherzellen vorgesehen und enthalten jeweils eine er ste und eine zweite Bitleitung. In der Datenschreiboperation stellt die Datenschreib-Steuerschaltung entweder die erste oder die zweite Bitleitung in einem der mehreren Bitleitungs paare, das gemäß dem Adressenauswahlergebnis ausgewählt wird, entweder auf einen Zustand mit hohem Potential oder auf einen Zustand mit niedrigem Potential ein, während sie die andere Bitleitung auf den Zustand mit dem anderen Potential ein stellt. Die mehreren Bitleitungsstrom-Steuerschaltungen sind jeweils entsprechend den mehreren Bitleitungspaaren vorgese hen, um die entsprechenden ersten und zweiten Bitleitungen in der Datenschreiboperation elektrisch miteinander zu koppeln, so daß der zweite Datenschreibstrom über sie fließt.

Dementsprechend besteht ein Vorteil der Erfindung hauptsäch lich in der Tatsache, daß der Datenschreibstrom in der Daten schreiboperation über das kurzgeschlossene Bitleitungspaar hin- und herfließen kann, womit die Struktur zum Steuern des Datenschreibstroms vereinfacht werden kann.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünn film-Magnetspeichervorrichtung eine Speichermatrix, mehrere Schreibwortleitungen, mehrere Bitleitungen, ein Datenlei tungspaar, eine Datenschreib-Steuerschaltung, mehrere Spal tenauswahl-Gatterschaltungen und mehrere Bitleitungsstrom- Steuerschaltungen. Die Speichermatrix enthält mehrere in Zei len und Spalten angeordnete Magnetspeicherzellen. Der Wider standswert jeder Magnetspeicherzelle ändert sich gemäß einem Pegel der Ablagedaten, die geschrieben werden sollen, wenn ein durch den ersten und durch den zweiten Datenschreibstrom angelegtes Datenschreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist. Die mehreren Schreibwortleitungen sind ent sprechend den jeweiligen Zeilen der Magnetspeicherzellen vor gesehen, damit in einer Datenschreiboperation gemäß einem Adressenauswahlergebnis der erste Datenschreibstrom über sie fließt. Die mehreren Bitleitungen sind entsprechend den je weiligen Spalten der Magnetspeicherzellen vorgesehen. Das Datenleitungspaar ist für die mehreren Bitleitungen gemeinsam vorgesehen und enthält jeweils die erste und die zweite Da tenleitung. Die Datenschreib-Steuerschaltung stellt in der Datenschreiboperation entweder die erste oder die zweite Da tenleitung entweder auf einen Zustand mit hohem Potential oder auf einen Zustand mit niedrigem Potential ein, während sie die andere Datenleitung auf den Zustand mit dem anderen Potential einstellt. Die mehreren Spaltenauswahl-Gatterschal tungen sind entsprechend den jeweiligen Spalten vorgesehen, um die entsprechende Bitleitung gemäß dem Adressenauswahler gebnis mit der ersten Datenleitung zu verbinden. Die mehreren Bitleitungsstrom-Steuerschaltungen sind entsprechend den je weiligen Spalten vorgesehen, um die entsprechende Bitleitung in der Datenschreiboperation elektrisch mit der zweiten Da tenleitung zu koppeln, so daß der zweite Datenschreibstrom über sie fließt.

In einer solchen Dünnfilm-Magnetspeichervorrichtung kann die Richtung des Datenschreibstroms, der über die offene Bitlei tung fließt, dadurch gesteuert werden, daß der jeweiligen Potentialpegel auf der ersten und auf der zweiten Datenlei tung, die das Datenleitungspaar bilden, gesteuert wird. Somit kann die Struktur zum Steuern des Datenschreibstroms verein facht werden.

Gemäß einem nochmals weiteren Aspekt der Erfindung wird eine Dünnfilm-Magnetspeichervorrichtung mit einer Speichermatrix, mehreren Lesewortleitungen, mehreren Schreibwortleitungen, mehreren Schreibdatenleitungen und mehreren Lesedatenleitun gen geschaffen. Die Speichermatrix enthält mehrere in Zeilen und Spalten angeordnete Magnetspeicherzellen. Jede Magnet speicherzelle enthält einen Ablageabschnitt, dessen Wider standswert sich gemäß einem Pegel der Ablagedaten, die ge schrieben werden sollen, ändert, wenn ein durch den ersten und durch den zweiten Datenschreibstrom angelegtes Daten schreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist, und ein Speicherzellen-Auswahlgatter zum Übergabe eines Da tenschreibstroms an den Ablageabschnitt in einer Datenlese operation. Die mehreren Lesewortleitungen sind entsprechend den jeweiligen Zeilen der Magnetspeicherzellen vorgesehen, um in der Datenleseoperation das entsprechende Speicherzellen- Auswahlgatter gemäß einem Adressenauswahlergebnis zu betäti gen. Die mehreren Schreibwortleitungen sind entsprechend den jeweiligen Spalten der Magnetspeicherzellen vorgesehen und werden in einer Datenschreiboperation gemäß einem Adressen auswahlergebnis wahlweise in einen aktiven Zustand angesteu ert, so daß der erste Datenschreibstrom über sie fließt. Die mehreren Schreibdatenleitungen sind entsprechend den jeweili gen Spalten vorgesehen, damit in der Datenschreiboperation der zweite Datenschreibstrom über sie fließt. Die mehreren Lesedatenleitungen sind entsprechend den jeweiligen Spalten vorgesehen, damit in der Datenleseoperation der Datenlese strom über sie fließt.

In einer solchen Dünnfilm-Magnetspeichervorrichtung sind die Lesewortleitungen und die Schreibwortleitungen jeweils ent sprechend den Zeilen und den Spalten der Magnetspeicherzellen vorgesehen. Dementsprechend können eine Schaltung zum wahl weisen Ansteuern der Lesewortleitungen und eine Schaltung zum wahlweisen Ansteuern der Schreibwortleitungen unabhängig vor gesehen sein. Im Ergebnis kann die Freiheit beim Entwurf ver bessert werden, was zu einer Verbesserung des Integrations grads führt.

Gemäß einem nochmals weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, mehrere Lesewortleitungen, mehrere Schreibwortleitungen, meh rere gemeinsame Leitungen und eine Stromsteuerschaltung. Die Speichermatrix enthält mehrere in Zeilen und Spalten angeord nete Magnetspeicherzellen. Jede Magnetspeicherzelle enthält einen Ablageabschnitt, dessen Widerstandswert sich gemäß ei nem Pegel der Ablagedaten, die geschrieben werden sollen, ändert wenn ein durch den ersten und durch den zweiten Daten schreibstrom angelegtes Datenschreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist, und ein Speicherzellen-Auswahl gatter zur Übergabe eines Datenabtaststroms an den Ablageab schnitt in einer Datenleseoperation. Die mehreren Lesewort leitungen sind entsprechend den jeweiligen Zeilen der Magnet speicherzellen vorgesehen, um in der Datenleseoperation das entsprechende Speicherzellen-Auswahlgatter gemäß einem Adres senauswahlergebnis zu betätigen. Die mehreren Schreibdaten leitungen sind entweder entsprechend den jeweiligen Zeilen oder entsprechend den jeweiligen Spalten vorgesehen, damit der erste Datenschreibstrom in der Datenschreiboperation über sie fließt. Die mehreren gemeinsamen Leitungen sind entspre chend den anderen der jeweiligen Zeilen und der jeweiligen Spalten vorgesehen. In der Datenleseoperation empfängt jede gemeinsame Leitung wahlweise gemäß dem Adressenauswahlergeb nis den zugeführten Datenlesestrom. In der Datenschreibopera tion wird jede gemeinsame Leitung wahlweise auf ein erstes Potential angesteuert, so daß der zweite Datenschreibstrom über sie fließt. Die Stromsteuerschaltung koppelt in den Da tenlese- bzw. -schreiboperationen ein zweites Potential mit den gemeinsamen Leitungen bzw. trennt es von ihnen, wobei das zweite Potential von dem ersten Potential verschieden ist.

In einer solchen Dünnfilm-Magnetspeichervorrichtung kann die gemeinsame Leitung sowohl die Funktion der Lesedatenleitung in der Datenleseoperation als auch die der Schreibwortleitung in der Datenschreiboperation haben. Im Ergebnis kann die An zahl der Verdrahtungen verringert werden, wodurch die Her stellungskosten gesenkt werden können.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen schematischen Blockschaltplan der Gesamtstruk tur einer MRAM-Vorrichtung 1 gemäß einer ersten Aus führungsform der Erfindung;

Fig. 2 ein ausführliches Diagramm der Struktur einer Speichermatrix 10 und ihrer Peripherieschaltungsan ordnung gemäß der ersten Ausführungsform;

Fig. 3 einen Blockschaltplan eines Stromversorgungssystems gemäß der zweiten Ausführungsform;

Fig. 4 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer dritten Ausführungsform;

Fig. 5 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer ersten Abwandlung der dritten Ausführungsform;

Fig. 6 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer zweiten Abwandlung der dritten Ausführungsform;

Fig. 7 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer dritten Abwandlung der dritten Ausführungsform;

Fig. 8 einen Blockschaltplan eines einer Datenschreibopera tion zugeordneten Abschnitts in der Struktur einer Speichermatrix 10 und ihrer Peripherieschaltungsan ordnung gemäß einer vierten Ausführungsform;

Fig. 9 einen Blockschaltplan eines einer Datenschreibopera tion zugeordneten Abschnitts in der Struktur einer Speichermatrix 10 und ihrer Peripherieschaltungsan ordnung gemäß einer ersten Abwandlung der vierten Ausführungsform;

Fig. 10 einen Blockschaltplan eines einer Datenschreibopera tion zugeordneten Abschnitts in der Struktur einer Speichermatrix 10 und ihrer Peripherieschaltungsan ordnung gemäß einer zweiten Abwandlung der vierten Ausführungsform;

Fig. 11 einen Blockschaltplan eines einer Datenschreibopera tion zugeordneten Abschnitts in der Struktur einer Speichermatrix 10 und ihrer Peripherieschaltungsan ordnung gemäß einer dritten Abwandlung der vierten Ausführungsform;

Fig. 12 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer fünften Ausführungsform;

Fig. 13 einen Blockschaltplan der Struktur einer Stromschalt- Schaltung 56;

Fig. 14 einen Blockschaltplan der Struktur einer Speicherma trix 10 und ihrer Peripherieschaltungsanordnung gemäß einer Abwandlung der fünften Ausführungsform;

Fig. 15 einen Blockschaltplan der Struktur einer Stromschalt- Schaltung 58;

Fig. 16 einen schematischen Blockschaltplan der Gesamtstruk tur einer MRAM-Vorrichtung 2 gemäß einer sechsten Ausführungsform der Erfindung;

Fig. 17 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß der sechsten Ausführungsform;

Fig. 18 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der sechsten Ausführungsform;

Fig. 19 einen Zeitablaufplan der Datenlese- und -schreibope rationen aus der MTJ-Speicherzelle und in die MTJ- Speicherzelle gemäß der sechsten Ausführungsform;

Fig. 20 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der sechsten Ausführungsform;

Fig. 21 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß einer ersten Abwandlung der sechsten Ausführungsform;

Fig. 22 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der ersten Abwandlung der sechsten Ausführungsform;

Fig. 23 einen Zeitablaufplan der Datenschreib- und -leseope rationen in die und aus der MTJ-Speicherzelle gemäß der ersten Abwandlung der sechsten Ausführungsform;

Fig. 24 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der ersten Abwandlung der sechsten Aus führungsform;

Fig. 25 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß einer zweiten Abwandlung der sechsten Ausführungsform;

Fig. 26 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der zweiten Abwandlung der sechsten Ausführungsform;

Fig. 27 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der zweiten Abwandlung der sechsten Aus führungsform;

Fig. 28 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß einer dritten Abwandlung der sechsten Ausführungsform;

Fig. 29 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der dritten Abwandlung der sechsten Ausführungsform;

Fig. 30 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der dritten Abwandlung der sechsten Aus führungsform;

Fig. 31 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß einer vierten Abwandlung der sechsten Ausführungsform;

Fig. 32 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der vierten Abwandlung der sechsten Ausführungsform;

Fig. 33 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der vierten Abwandlung der sechsten Aus führungsform;

Fig. 34 einen Blockschaltplan der Struktur einer Speicherma trix 10 gemäß einer fünften Abwandlung der sechsten Ausführungsform;

Fig. 35 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der fünften Abwandlung der sechsten Ausführungsform;

Fig. 36 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der fünften Abwandlung der sechsten Aus führungsform;

Fig. 37 einen Blockschaltplan der Struktur einer Speicherzel lenmatrix 10 gemäß einer sechsten Abwandlung der sechsten Ausführungsform;

Fig. 38 einen Schaltplan des Anschlußzustands einer MTJ-Spei cherzelle gemäß der sechsten Abwandlung der sechsten Ausführungsform;

Fig. 39 ein Strukturdiagramm der Anordnung der MTJ-Speicher zelle gemäß der sechsten Abwandlung der sechsten Aus führungsform;

Fig. 40 ein Strukturdiagramm eines weiteren Beispiels der Anordnung der MTJ-Speicherzelle gemäß der sechsten Abwandlung der sechsten Ausführungsform;

Fig. 41 das bereits erwähnte schematische Diagramm der Struk tur einer Speicherzelle mit einem magnetischen Tun nelübergang;

Fig. 42 das bereits erwähnte konzeptionelle Diagramm der Datenleseoperation aus der MTJ-Speicherzelle;

Fig. 43 das bereits erwähnte konzeptionelle Diagramm der Datenschreiboperation in die MTJ-Speicherzelle;

Fig. 44 das bereits erwähnte konzeptionelle Diagramm der Beziehung zwischen der Richtung eines Datenschreib stroms und der Richtung eines Magnetfelds in der Da tenschreiboperation;

Fig. 45 das bereits erwähnte konzeptionelle Diagramm der integriert in Zeilen und Spalten angeordneten MTJ- Speicherzellen; und

Fig. 46 das bereits erwähnte strukturelle Diagramm einer auf einem Halbleitersubstrat vorgesehenen MTJ-Speicher zelle.

Anhand der beigefügten Zeichnung werden im folgenden Ausfüh rungsformen der Erfindung ausführlich beschrieben.

Erste Ausführungsform

Eine in Fig. 1 gezeigte MRAM-Vorrichtung 1 gemäß der ersten Ausführungsform der Erfindung führt den Schreib-Lese-Zugriff als Antwort auf ein externes Steuersignal CMD und auf ein Adressensignal ADD aus, wodurch die Eingabe der Schreibdaten DIN und die Ausgabe der Lesedaten DOUT durchgeführt wird.

Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 als Antwort auf das Steuersignal CMD und eine Speichermatrix 10 mit meh reren in n Zeilen mal m Spalten angeordneten MTJ-Speicherzel len. Obgleich die Struktur der Speichermatrix 10 später aus führlich beschrieben wird, sind entsprechend den jeweiligen MTJ-Speicherzellenzeilen mehrere Schreibwortleitungen WWL und mehrere Lesewortleitungen RWL vorgesehen. Entsprechend den jeweiligen MTJ-Speicherzellenspalten sind Bitleitungspaare mit einer gefalteten Struktur vorgesehen. Jedes Bitleitungs paar umfaßt die Bitleitungen BL und /BL. Es wird angemerkt, daß ein Satz von Bitleitungen BL und /BL im folgenden auch gemeinsam als Bitleitungspaar BLP bezeichnet wird.

Die MRAM-Vorrichtung 1 enthält ferner einen Zeilendecodierer 20 zum Durchführen der Zeilenauswahl der Speichermatrix 10 gemäß einer durch das Adressensignal ADD angegebenen Zeilen adresse RA, einen Spaltendecodierer 25 zum Durchführen der Spaltenauswahl der Speichermatrix 10 gemäß einer durch das Adressensignal ADD angegebenen Spaltenadresse CA, einen Wort leitungstreiber 30 zum wahlweisen Aktivieren der Lesewortlei tung RWL und der Schreibwortleitung WWL anhand des Zeilenaus wahlergebnisses des Zeilendecodierers 20, eine Wortleitungs strom-Steuerschaltung 40 zum Anlegen eines Datenschreibstroms an die Schreibwortleitung WWL in der Datenschreiboperation und die Lese/Schreib-Steuerschaltungen 50, 60 zum Anlegen eines Datenschreibstroms ±Iw und eines Abtaststroms Is in den Datenlese- und -schreiboperationen.

Wie in Fig. 2 gezeigt ist, enthält die Speichermatrix 10 die in n Zeilen mal m Spalten angeordneten MTJ-Speicherzellen MC. Jede MTJ-Speicherzelle besitzt die in Fig. 41 gezeigte Struk tur. Entsprechend den jeweiligen (im folgenden auch einfach als Speicherzellenzeilen bezeichneten) MTJ-Speicherzellenzeilen sind die Lesewortleitungen RWL1 bis RWLn und die Schreib wortleitungen WWL1 bis WWLn vorgesehen.

Entsprechend den jeweiligen MTJ-Speicherzellenspalten (die im folgenden einfach als Speicherzellenspalten bezeichnet wer den) sind die Bitleitungen BL1, /BL1 bis BLm, /BLm, die die Bitleitungspaare bilden, vorgesehen.

Es wird angemerkt, daß die Schreibwortleitungen, die Lese wortleitungen, die Bitleitungen und die Bitleitungspaare im folgenden allgemein mit WWL, RWL, BL (/BL) bzw. BLP bezeich net werden. Eine spezifische Schreibwortleitung, eine spezi fische Lesewortleitung, eine spezifische Bitleitung und ein spezifisches Bitleitungspaar werden beispielsweise mit WWL1, RWL1, BL1 (/BL1) bzw. BLP1 bezeichnet.

Die Schreibwortleitungen WWL1 bis WWLn sind über die Wortlei tungsstrom-Steuerschaltung 40 mit dem Massepotential Vss ge koppelt. Somit fließt durch den Wortleitungstreiber 30 ein Datenschreibstrom Ip über die auf den ausgewählten Zustand (den Zustand mit hohem Potential: Stromversorgungspotential Vcc) aktivierte Schreibwortleitung WWL.

Der Spaltendecodierer 25 aktiviert eine der entsprechend den jeweiligen Speicherzellenspalten vorgesehenen Spaltenauswahl leitungen CSL1 bis CSLm gemäß dem Decodierungsergebnis der Spaltenadresse CA auf den ausgewählten Zustand (H-Pegel).

Ein Daten-Eingabe/Ausgabe-Leitungspaar DI/OP überträgt den Datenschreibstrom ±Iw in der Datenschreiboperation, während es in der Datenleseoperation den Abtaststrom Is überträgt. Mit anderen Worten, das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP ist für die Datenschreib- und -leseoperationen gemein sam vorgesehen. Das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP enthält die Datenleitungen IO und /IO.

Im folgenden wird die Struktur der Spaltenauswahlgatter CSG1 bis CSGm, einer Datenschreibstrom-Steuerschaltung 51 und ei ner Datenleseschaltung 52, die in der Lese/Schreib-Steuer schaltung 50 enthalten sind, beschrieben.

Entsprechend den jeweiligen Speicherzellenspalten sind die Spaltenauswahlgatter CSG1 bis CSGm vorgesehen. Eines der Spaltenauswahlgatter CSG1 bis CSGm wird gemäß dem Spaltenaus wahlergebnis des Spaltendecodierers 25 eingeschaltet, wodurch die Datenleitungen IO und /IO, die das Daten-Eingabe/Ausgabe- Leitungspaar DI/OP bilden, mit den entsprechenden Bitleitun gen BL bzw. /BL gekoppelt werden.

Beispielsweise enthält das Spaltenauswahlgatter CSG1 einen elektrisch zwischen die Datenleitung IO und die Bitleitung BL1 gekoppelten Transistorschalter und einen elektrisch zwi schen die Datenleitung /IO und die Bitleitung /BL1 gekoppel ten Transistorschalter. Diese Transistorschalter werden gemäß dem Potentialpegel auf der Spaltenauswahlleitung CSL1 ein- und ausgeschaltet. Genauer koppelt das Spaltenauswahlgatter CSG1 die Datenleitungen IO und /IO jeweils elektrisch mit den Bitleitungen BL1 und /BL1, wenn die Spaltenauswahlleitung CSL1 auf den ausgewählten Zustand (H-Pegel) aktiviert wird. Die entsprechend den anderen Speicherzellenspalten vorgesehe nen Spaltenauswahlgatter CSG2 bis CSGm besitzen die gleiche Struktur.

Die Datenschreibstrom-Steuerschaltung 51 arbeitet als Antwort auf ein Steuersignal WE, das in der Datenschreiboperation aktiviert wird.

Die Datenschreibstrom-Steuerschaltung 51 enthält einen P-MOS-Transistor 151, der einem internen Knoten Nw0 einen konstan ten Strom zuführt, einen P-MOS-Transistor 152, der eine Stromspiegelschaltung zum Steuern eines Übergabestroms des Transistors 151 bildet, und eine Stromquelle 153.

Ferner enthält die Datenschreibstrom-Steuerschaltung 51 die Inverter 154, 155 und 156, die als Antwort auf einen von dem internen Knoten Nw0 zugeführten Betriebsstrom arbeiten. Der Inverter 154 invertiert den Potentialpegel der Schreibdaten DIN zur Übertragung an einen internen Knoten Nw1. Der Inver ter 155 invertiert den Potentialpegel der Schreibdaten DIN zur Übertragung an einen Eingangsknoten des Inverters 156. Der Inverter 156 invertiert das Ausgangssignal des Inverters 154 zur Übertragung an einen internen Knoten Nw2. Somit stellt die Datenschreibstrom-Steuerschaltung 51 den Potenti alpegel auf der Datenleitung IO gemäß dem Potentialpegel der Schreibdaten DIN entweder auf das Stromversorgungspotential Vcc oder auf das Massepotential Vss ein, während sie den Po tentialpegel auf der Datenleitung /IO auf das andere Poten tial einstellt.

Die Datenleseschaltung 52 arbeitet als Antwort auf ein Steu ersignal RE, das in der Datenleseoperation aktiviert wird, wobei sie die Lesedaten DOUT ausgibt.

Die Datenleseschaltung 52 enthält die Stromquelle 161 und 162, die das Stromversorgungspotential Vcc empfängt und den internen Knoten Ns1 bzw. Ns2 einen konstanten Stroms zuführt, einen elektrisch zwischen den internen Knoten Ns1 und einen internen Knoten Nr1 geschalteten N-MOS-Transistor 163, einen elektrisch zwischen den internen Knoten Ns2 und einen inter nen Knoten Nr2 geschalteten N-MOS-Transistor 164 und einen Verstärker 165 zum Verstärken der Potentialpegeldifferenz zwischen den internen Knoten Ns1 und Ns2 zur Ausgabe der Le sedaten DOUT.

An die Gates der Transistoren 163 und 164 wird ein Referenz potential Vref angelegt. Das Referenzpotential Vref und der Betrag der Stromversorgung der Stromquelle 161 und 162 werden gemäß dem Betrag des Abtaststroms Is eingestellt. Die Wider stände 166 und 167 sind dazu vorgesehen, die internen Knoten Ns1 bzw. Ns2 auf das Massepotential Vss hinabzuziehen. Bei einer solchen Struktur führt die Datenleseschaltung 52 den Abtaststrom Is in der Datenleseoperation jeder der Datenlei tungen IO und /IO zu. Außerdem verstärkt die Datenleseschal tung 52 die Potentialdifferenz zwischen den Datenleitungen IO und /IO gemäß dem Pegel der Ablagedaten in der über das ent sprechende Spaltenauswahlgatter und Bitleitungspaar an sie angeschlossenen MTJ-Speicherzelle und gibt die Lesedaten DOUT aus.

Die Lese/Schreib-Steuerschaltung 60 liegt entgegengesetzt zu den Spaltenauswahlgattern CSG1 bis CSGm, wobei die Speicher matrix 10 dazwischenliegt.

Die Lese/Schreib-Steuerschaltung 60 enthält die Entzerrtran sistoren 62-1 bis 62-m, die als Antwort auf ein Bitleitungs- Entzerrsignal BLEQ ein- und ausgeschaltet werden. Entspre chend den jeweiligen Speicherzellenspalten sind die Entzerr transistoren 62-1 bis 62-m vorgesehen. Beispielsweise ist der Entzerrtransistor 62-1 entsprechend der ersten Speicherzel lenspalte vorgesehen, wobei er als Antwort auf die Aktivie rung (H-Pegel) des Bitleitungs-Entzerrsignals BLEQ die Bit leitungen BL1 und /BL1 elektrisch miteinander koppelt.

Ähnlich koppeln die jeweils entsprechend den anderen Spei cherzellenspalten vorgesehenen Entzerrtransistoren 62-2 bis 62-m die Bitleitungen BL und /BL, die ein Bitleitungspaar bilden, als Antwort auf die Aktivierung des Bitleitungs-Ent zerrsignals BLEQ in der entsprechenden Speicherzellenspalte elektrisch miteinander.

Durch die Steuerschaltung 5 wird das Bitleitungs-Entzerrsi gnal BLEQ erzeugt. Das Bitleitungs-Entzerrsignal BLEQ wird auf den H-Pegel aktiviert, wenn die MRAM-Vorrichtung 1 im Standby-Zustand ist, wenn die Speichermatrix 10 während der aktiven Zeitdauer der MRAM-Vorrichtung 1 im nicht ausgewähl ten Zustand ist und wenn während der aktiven Zeitdauer der MRAM-Vorrichtung 1 die Datenschreiboperation durchgeführt wird. Das Bitleitungs-Entzerrsignal BLEQ wird auf den H-Pegel aktiviert, so daß die Bitleitungen BL und /BL, die in jeder Speicherzellenspalte ein gefaltetes Bitleitungspaar bilden, kurzgeschlossen werden.

Wenn während der aktiven Zeitdauer der MRAM-Vorrichtung 1 die Datenleseoperation durchgeführt wird, wird das Bitleitungs- Entzerrsignal BLEQ auf den L-Pegel deaktiviert. Als Antwort darauf werden die Bitleitungen BL und /BL, die ein Bitlei tungspaar bilden, in jeder Speicherzellenspalte voneinander getrennt.

Zunächst wird die Datenschreiboperation beschrieben. Im fol genden wird die Beschreibung beispielhaft für den Fall gege ben, daß die zweite Speicherzellenspalte, die der Spaltenaus wahlleitung CSL2 entspricht, ausgewählt wird.

Als Antwort auf das Spaltenauswahlergebnis wird die Spalten auswahlleitung CSL2 auf den aktiven Zustand (H-Pegel) akti viert und das Spaltenauswahlgatter CSG2 eingeschaltet. Im Ergebnis werden die Datenleitungen IO und /IO elektrisch mit den Bitleitungen BL2 bzw. /BL2, die das Bitleitungspaar BLP2 bilden, gekoppelt. In der Datenschreiboperation wird der Ent zerrtransistor 62-2 eingeschaltet, so daß die Bitleitungen BL2 und /BL2 kurzgeschlossen werden.

Wie zuvor beschrieben wurde, stellt die Datenschreibstrom- Steuerschaltung 51 den Potentialpegel der Datenleitung IO entweder auf das Stromversorgungspotential Vcc oder auf das Massepotential Vss ein, während sie den Potentialpegel der Datenleitung /IO auf das andere Potential einstellt. Bei spielsweise werden, falls die Schreibdaten DIN auf dem L-Pe gel sind, die Ausgangssignale der Inverter 154 und 155 je weils auf das Stromversorgungspotential Vcc (Zustand mit ho hem Potential) und auf den Massepotentialpegel Vss (Zustand mit tiefem Potential) eingestellt. Somit fließt über die Da tenleitung IO ein Datenschreibstrom -Iw zum Schreiben der L- Pegel-Daten.

Der Datenschreibstrom -Iw wird über das Spaltenauswahlgatter CSG2 der Bitleitung BL2 zugeführt. Der an die Bitleitung BL2 übertragene Datenschreibstrom -Iw wird durch den Entzerrtran sistor 62-2 umgekehrt, so daß er als ein Datenschreibstrom +Iw mit der entgegengesetzten Richtung längs der anderen Bit leitung /BL2 übertragen wird. Der über die Bitleitung /BL2 fließende Datenschreibstrom +Iw wird über das Spaltenauswahl gatter CSG2 an die Datenleitung /IO übertragen.

Eine der Schreibwortleitungen WWL1 bis WWLn wird auf den aus gewählten Zustand (H-Pegel) aktiviert, wodurch der Daten schreibstrom Ip über sie fließt. Dementsprechend werden in der der Spaltenauswahlleitung CSL2 entsprechenden Speicher zellenspalte die Daten in die der ausgewählten Schreibdaten leitung WWL, über die der Datenschreibstrom fließt, entspre chende MTJ-Speicherzelle geschrieben. Zu diesem Zeitpunkt werden in die an die Bitleitung BL2 gekoppelte MTJ-Speicher zelle MC L-Pegel-Daten geschrieben, während in die an die Bitleitung /BL2 gekoppelte MTJ-Speicherzelle MC H-Pegel-Daten geschrieben werden.

Andererseits werden, falls die Schreibdaten DIN auf dem H-Pegel sind, die jeweiligen Potentialpegel auf den internen Knoten Nw1 und Nw2 entgegengesetzt zu den obenbeschriebenen. Dementsprechend fließt der Datenschreibstrom über die Bitlei tungen BL2 und /BL2 in der zur obenbeschriebenen entgegenge setzten Richtung, wodurch der entgegengesetzte Datenpegel geschrieben wird. Somit wird der Datenschreibstrom ±Iw mit einer dem Datenpegel der Schreibdaten DIN entsprechenden Richtung an die Bitleitungen BL und /BL geliefert.

Nachfolgend wird die Datenleseoperation beschrieben.

Die MTJ-Speicherzellen MC in jeder Zeile sind mit einer der Bitleitungen BL oder /BL gekoppelt. Beispielsweise ist im Fall der MTJ-Speicherzellen der ersten Speicherzellenspalte die MTJ-Speicherzelle in der ersten Zeile mit der Bitleitung BL1 gekoppelt, während die MTJ-Speicherzelle in der zweiten Zeile mit der Bitleitung /BL1 gekoppelt ist. Ähnlich sind in den ungeraden Zeilen die MTJ-Speicherzellen jeweils mit einer der Bitleitungen des entsprechenden Bitleitungspaars BL1 bis BLm gekoppelt, während die MTJ-Speicherzellen in den geraden Zeilen jeweils mit der anderen Bitleitung des entsprechenden Bitleitungspaars /BL1 bis /BLm gekoppelt sind.

Wenn die Lesewortleitung RWL gemäß dem Zeilenauswahlergebnis wahlweise aktiviert wird, werden somit entweder die einen Bitleitungen BL1 bis BLm oder die anderen Bitleitungen /BL1 bis /BLm der Bitleitungspaare mit den entsprechenden MTJ- Speicherzellen MC gekoppelt.

Ferner enthält die Speichermatrix 10 mehrere jeweils mit den Bitleitungen BL1, /BL1 bis BLm, /BLm gekoppelte Scheinspei cherzellen DMC. Die Scheinspeicherzellen sind jeweils mit einer der Scheinlesewortleitungen DRWL1 und DRWL2 gekoppelt und in zwei Zeilen mal m Spalten angeordnet. Die mit der Scheinlesewortleitung DRWL1 gekoppelten Scheinspeicherzellen sind jeweils mit den Bitleitungen BL1, BL2 bis BLm gekoppelt. Die verbleibenden mit der Scheinlesewortleitung DRWL2 gekop pelten Scheinspeicherzellen sind jeweils mit den Bitleitungen /BL1, /BL2 bis /BLm gekoppelt.

Die Scheinlesewortleitung DRWL1, DRWL2 wird wahlweise akti viert, so daß diejenigen Bitleitungen, die nicht an die MTJ- Speicherzellen MC der ausgewählten Speicherzellenzeile ange schlossen sind, jeweils mit den Scheinspeicherzellen DMC ge koppelt werden. Mit anderen Worten, je nach Zeilenauswahl werden jeweils entweder die einen Bitleitungen BL1 bis BLm oder die anderen Bitleitungen /BL1 bis /BLm der Bitleitungs paare mit den Scheinspeicherzellen DMC gekoppelt.

Im Ergebnis werden die einen Bitleitungen BL1 bis BLm und die anderen Bitleitungen /BL1 bis /BLm der Bitleitungspaare je weils mit m der ausgewählten Speicherzellenspalte entspre chenden MTJ-Speicherzellen MC und mit m Scheinspeicherzellen gekoppelt.

Wie oben beschrieben würde, führt die Datenleseschaltung 52 den Abtaststrom Is den Datenleitungen IO und /IO mit der gleichen Richtung zu.

Die Datenleseoperation wird ebenfalls für den Fall beschrie ben, daß die der Spaltenauswahlleitung CSL2 entsprechende zweite Speicherzellenspalte ausgewählt wird.

Die Spaltenauswahlleitung CSL2 wird auf den ausgewählten Zu stand (H-Pegel) aktiviert, wobei das Spaltenauswahlgatter CSG2 eingeschaltet wird. Als Antwort darauf werden die Daten leitungen IO und /IO, die das Daten-Eingabe/Ausgabe-Leitungs paar DI/OP bilden, wie in der Datenschreiboperation jeweils mit den Bitleitungen BL2 und /BL2 gekoppelt.

In der Datenleseoperation ist der Entzerrtransistor 62-2 da gegen ausgeschaltet. Somit fließt der von der Datenleseschal tung 52 zugeführte Abtaststrom Is über die Bitleitungen BL2 und /BL2 in der gleichen Richtung.

Eine der Lesewortleitungen RWL1 bis RWLn wird auf den ausge wählten Zustand (H-Pegel) aktiviert, so daß die entsprechende MTJ-Speicherzelle MC mit einer der Bitleitungen BL2 und /BL2 gekoppelt wird. Außerdem wird eine der Scheinlesewortleitun gen DRWL1 und DRWL2 aktiviert, so daß die andere der Bitlei tungen BL2 und /BL2, d. h. diejenige Bitleitung, die nicht an die MTJ-Speicherzelle MC angeschlossen ist, mit der Schein speicherzelle DMC gekoppelt wird.

Falls gemäß dem Zeilenauswahlergebnis eine ungerade Zeile ausgewählt und die Bitleitung BL2 mit der MTJ-Speicherzelle MC gekoppelt wird, wird die Scheinlesewortleitung DRWL2 akti viert, so daß die Bitleitung /BL2 mit der Scheinspeicherzelle DMC gekoppelt wird. Falls gemäß dem Zeilenauswahlergebnis eine gerade Zeile ausgewählt und die Bitleitung /BL2 mit der MTJ-Speicherzelle M2 gekoppelt wird, wird demgegenüber die Scheinlesewortleitung DRWL1 aktiviert, so daß die Bitleitung BL2 mit der Scheinspeicherzelle DMC gekoppelt wird.

Wie zuvor beschrieben wurde, ändert sich der Widerstandswert der MTJ-Speicherzelle MC gemäß dem Pegel der Ablagedaten. Unter der Annahme, daß die MTJ-Speicherzelle MC, in der H-Pegel-Daten gespeichert sind, einen Widerstandswert Rh hat, während die MTJ-Speicherzelle MC, in der L-Pegel-Daten ge speichert sind, einen Widerstandswert Rl hat, wird ein Wider standswert Rd der Scheinspeicherzelle DMC auf einen Zwischen wert von Rl und Rh eingestellt. Somit kann der Pegel der zu lesenden Ablagedaten durch Vergleich zwischen einer Potenti aländerung auf einer mit der Scheinspeicherzelle DMC gekop pelten Bitleitung und einer Potentialänderung auf der ande ren, mit der MTJ-Speicherzelle MC gekoppelten Bitleitung ab getastet werden.

Die Potentialdifferenz zwischen den Bitleitungen BL2 und /BL2 wird über das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP an die internen Knoten Ns1 und Ns2 in der Datenleseschaltung 52 übertragen. Die Potentialpegeldifferenz zwischen den internen Knoten Ns1 und Ns2 wird durch den Verstärker 165 verstärkt und als Lesedaten DOUT ausgegeben.

Dementsprechend werden, falls in der mit der Bitleitung BL gekoppelten MTJ-Speicherzelle MC L-Pegel-Daten gespeichert sind, während in der mit der Bitleitung /BL gekoppelten MTJ- Speicherzelle MC H-Pegel-Daten gespeichert sind, als Leseda ten DOUT L-Pegel-Daten ausgegeben. Demgegenüber werden, falls in der mit der Bitleitung BL gekoppelten MTJ-Speicherzelle MC H-Pegel-Daten gespeichert sind, während in der mit der Bit leitung /BL gekoppelten MTJ-Speicherzelle L-Pegel-Daten ge speichert sind, als Lesedaten DOUT H-Pegel-Daten ausgegeben.

Dadurch, daß entsprechend den jeweiligen Speicherzellenspal ten das gefaltete Bitleitungspaar BLP vorgesehen ist und daß der Datenschreibstrom durch den Entzerrtransistor umgekehrt wird, kann der Datenschreibstrom der entgegengesetzten Rich tungen somit leicht zugeführt werden. Mit anderen Worten, der Datenschreibstrom der entgegengesetzten Richtungen kann da durch zugeführt werden, daß lediglich der Potentialpegel an einem Ende der Bitleitung BL auf das Stromversorgungspoten tial Vcc oder auf das Massepotential Vss gesteuert wird, wäh rend der Potentialpegel an einem Ende der anderen Bitleitung /BL auf das andere Potential gesteuert wird. Somit ist kein Potential mit einer anderen Polarität (negatives Potential) erforderlich. Außerdem kann die Richtung des Stroms dadurch umgeschaltet werden, daß lediglich das Potential auf der Da tenleitung IO entweder auf das Stromversorgungspotential oder auf das Massepotential eingestellt wird, während das Poten tial auf der anderen Datenleitung /IO auf das andere Poten tial eingestellt wird. Im Ergebnis kann die Schaltungsstruk tur der Datenschreibstrom-Steuerschaltung 51 vereinfacht wer den. Außerdem kann die Lese/Schreib-Steuerschaltung 60 ein fach mit den Entzerrtransistoren 62-1 bis 62-m ausgebildet sein.

Da außerdem die Datenleseoperation mit den Scheinspeicherzel len durchgeführt wird, können die MTJ-Speicherzellen in der Struktur mit den gefalteten Bitleitungspaaren BLP effektiv angeordnet werden.

Zweite Ausführungsform

Wie in Fig. 3 gezeigt ist, sind in der Speichermatrix 10 ge mäß der zweiten Ausführungsform wie in der ersten Ausfüh rungsform entsprechend den jeweiligen Speicherzellenspalten die gefalteten Bitleitungspaare und in der Lese/Schreib-Steu erschaltung 60 die Entzerrtransistoren 62-1 bis 62-m vorgese hen.

In der zweiten Ausführungsform wird ein externes Stromversor gungspotential Ext.Vcc, das der MRAM-Vorrichtung 1 von außen zugeführt wird, direkt der Datenschreibstrom-Steuerschaltung 51 zum Zuführen eines Datenschreibstroms in der Datenschreib operation zugeführt, während es dem Wortleitungstreiber 30 zum Aktivieren einer Wortleitung WWL zugeführt wird.

Die MRAM-Vorrichtung 1 enthält ferner einen Spannungsabwärts umsetzer (VDC) 55 zum Abwärtsumsetzen des externen Stromver sorgungspotentials Ext.Vcc auf ein internes Stromversorgungs potential Int. Vcc.

Das durch den Spannungsabwärtsumsetzer 55 erzeugte interne Stromversorgungspotential Int. Vcc wird der internen Schal tungsanordnung zum Durchführen einer Datenleseoperation und einer Adressenverarbeitung wie etwa der Datenleseschaltung 52, dem Spaltendecodierer 25, der Steuerschaltung 5 und dem Zeilendecodierer 20 zugeführt. Es wird angemerkt, daß in den Datenlese- und -schreiboperationen jedes Element auf die gleiche Weise wie in der ersten Ausführungsform wirkt. Somit wird ihre ausführliche Beschreibung nicht wiederholt.

Bei einer solchen Struktur werden in der Datenschreibopera tion die Datenschreibstrom-Steuerschaltung 51, die einen ver hältnismäßig großen Datenschreibstrom ±Iw zuführt, und der Wortleitungstreiber 30, der der Schreibwortleitung WWL einen Datenschreibstrom Ip zuführt, mit dem externen Stromversor gungspotential Ext.Vcc angesteuert, so daß diese Daten schreibströme schnell zugeführt werden können.

Außerdem wird die interne Schaltungsanordnung mit Ausnahme der Schaltungen zum Zuführen der Datenschreibströme mit dem abwärtsumgesetzten internen Stromversorgungspotential Int. Vcc angesteuert. Im Ergebnis kann der Stromverbrauch der internen Schaltungsanordnung gesenkt und die Zuverlässigkeit entspre chend der verringerten Abmessung der Schaltung für den erhöh ten Integrationsgrad sichergestellt werden.

Dritte Ausführungsform

In der ersten Ausführungsform sind an die Datenleitungen IO und /IO an einem Ende des längs der Zeilenrichtung vorgesehe nen Daten-Eingabe/Ausgabe-Leitungspaars DI/OP jeweils die Ausgangsknoten Nw1 und Nw2 der Datenschreibstrom-Steuerschal tung 51 angeschlossen. Bei einer solchen Struktur ändert sich aber die Weglänge des Datenschreibstroms ±Iw je nach einer auszuwählenden Speicherzellenspalte.

Beispielsweise sind die Ausgangsknoten Nw1 und Nw2 der Daten schreibstrom-Steuerschaltung 51 in der in Fig. 2 gezeigten Struktur jeweils auf der Seite der Spaltenauswahlleitung CSL1 an die Datenleitungen IO und /IO angeschlossen. Somit hat der Datenschreibstrom eine kurze Weglänge, wenn die Spaltenaus wahlleitung CSL1 ausgewählt wird, während er eine lange Weg länge hat, wenn die an der gegenüberliegenden Seite liegende Spaltenauswahlleitung CSLm auf den ausgewählten Zustand akti viert wird. Somit ändert sich je nach einer auszuwählenden Speicherzellenspalte die Weglänge, über die der Datenschreib- Strom übertragen wird. Somit ändert sich der Widerstandswert des Datenschreibstromwegs und folglich der Betrag des Daten schreibstroms, was zu der Differenz in bezug auf den Schreib operationsgrenzwert zwischen den Speicherzellenspalten führt.

Dementsprechend kann der Schreibgrenzwert für eine Speicher zellenspalte mit einem langen Weg des Datenschreibstroms un zureichend sein. Wenn der Datenschreibstrom entsprechend der jenigen Speicherzellenspalte, für die der Schreibgrenzwert am wahrscheinlichsten unzureichend ist (z. B. für die erste und für die m-te Spalte an den Enden der Speichermatrix in Fig. 2 oder für die Speicherzelle mit einer Speicherzelle, für die der Grenzwert wegen der Änderung der Kennlinien der Speicher zellen unzureichend ist) eingestellt wird, wird der Daten schreibstrom für die anderen Speicherzellenspalten zu groß, was zu einem übermäßigen Stromverbrauch und zu unerwünschtem magnetischen Rauschen führt.

Wie in Fig. 4 gezeigt ist, ist die Datenschreibstrom-Steuer schaltung 51 in der Struktur der dritten Ausführungsform an der Seite der oberen Speicherzellenspalte (der ersten Spalte) bzw. an der Seite der letzten Speicherzellenspalte (der m-ten Spalte) mit den Datenleitungen IO und /IO, die das Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP bilden, gekoppelt.

Bei einer solchen Struktur kann die durch den Knoten Nw1 (Da tenschreibstrom-Steuerschaltung 51), die Datenleitung IO, die Bitleitung BL, den Entzerrtransistor, die Bitleitung /BL, die Datenleitung /IO und den Knoten Nw2 (Datenschreibstrom-Steu erschaltung 51) gebildete Weglänge des Datenschreibstroms ±Iw unabhängig von der Lage der auszuwählenden Speicherzellen spalte konstant gemacht werden. Im Ergebnis kann eine Ände rung des Widerstandswerts verhindert werden, wodurch der Wert des Datenschreibstroms ±Iw auf einem konstanten Pegel gehal ten werden kann.

Somit können nicht nur die gleichen wie in der ersten Ausfüh rungsform beschriebenen Wirkungen erhalten werden, sondern es kann außerdem der Schreiboperationsgrenzwert für jede Spei cherzellenspalte geeignet eingestellt werden, während ein übermäßiger Stromverbrauch und ein unerwünschtes magnetisches Rauschen unterdrückt werden.

Erste Abwandlung der dritten Ausführungsform

Wie in Fig. 5 gezeigt ist, sind in der Struktur gemäß der ersten Abwandlung der dritten Ausführungsform in der gesamten Speichermatrix 10 mehrere Daten-Eingabe/Ausgabe-Leitungspaare DI/OP vorgesehen. Jeweils alle M Speicherzellenspalten (wobei M eine natürliche Zahl ist) liegt das Daten-Eingabe/Ausgabe- Leitungspaar DI/OP. Fig. 5 zeigt die Struktur für M = 2. Ge nauer ist in Fig. 5 für jeweils zwei Speicherzellenspalten ein einzelnes Daten-Eingabe/Ausgabe-Leitungspaar DI/OP vorge sehen.

Fig. 5 zeigt nicht sämtliche Daten-Eingabe/Ausgabe-Leitungs paare DI/OP, sondern nur das für die erste und für die zweite Spalte vorgesehene Daten-Eingabe/Ausgabe-Leitungspaar DI/OPa und das für die dritte und für die vierte Spalte vorgesehene Daten-Eingabe/Ausgabe-Leitungspaar DI/OPb.

Die Datenschreibstrom-Steuerschaltung 51 und die Datenlese schaltung 52 sind entsprechend jedem Daten-Eingabe/Ausgabe- Leitungspaar vorgesehen. Beispielsweise sind für das Daten- Eingabe/Ausgabe-Leitungspaar DI/OPa eine Datenschreibstrom- Steuerschaltung 51a und eine Datenleseschaltung 52a vorgese hen. Mit anderen Worten, für die gesamte Speichermatrix 10 sind (m/M) Datenschreibstrom-Steuerschaltungen 51 und (m/M) Datenleseschaltungen 52 vorgesehen.

Eine der Datenschreibstrom-Steuerschaltungen 51 und eine der Datenleseschaltungen 52 werden entsprechend der ausgewählten Speicherzellenspalte aktiviert, wodurch der Datenschreibstrom ±Iw und der Abtaststrom Is zugeführt werden. Da die Struktur und der Betrieb der anderen Abschnitte ebenso wie in der er sten Ausführungsform sind, wird ihre ausführliche Beschrei bung nicht wiederholt.

Dadurch, daß jeweils alle M Speicherzellenspalten das Daten- Eingabe/Ausgabe-Leitungspaars DI/OP vorgesehen ist, wird au ßerdem wirksam verhindert, daß sich je nach Lage der auszu wählenden Speicherzellenspalte die Weglänge, d. h. der Wider standswert für den Datenschreibstrom, und somit der Strompe gel ändert. Im Ergebnis können die gleichen Wirkungen wie in der dritten Ausführungsform erhalten werden.

Zweite Abwandlung der dritten Ausführungsform

Wie in Fig. 6 gezeigt ist, unterscheidet sich die zweite Ab wandlung der dritten Ausführungsform von der in Fig. 4 ge zeigten dritten Ausführungsform dadurch, daß die Ausgangskno ten Nw1 und Nw2 der Datenschreibstrom-Steuerschaltung 51 im Mittelabschnitt des Datenleitungspaars DI/IO elektrisch mit den jeweiligen Datenleitungen IO und /IO gekoppelt sind.

Eine solche Struktur verhindert ebenfalls, daß sich der Wi derstandswert des Datenschreibstromwegs je nach Lage der aus zuwählenden Speicherzellenspalte ändert. Im Ergebnis können die gleichen Wirkungen wie in der dritten Ausführungsform erhalten werden.

Dritte Abwandlung der dritten Ausführungsform

Wie in Fig. 7 gezeigt ist, ist in der dritten Abwandlung der dritten Ausführungsform wie in der in Verbindung mit Fig. 5 beschriebenen ersten Abwandlung der dritten Ausführungsform jeweils alle M Speicherzellenspalten eine unabhängige Daten- Eingabe/Ausgabe-Leitung DI/OP vorgesehen. Die Anzahl der Da ten-Eingabe/Ausgabe-Leitungspaare DI/OP sowie die Anordnung und Auswahl der entsprechenden Datenschreibstrom-Steuerschal tungen 51 und Datenleseschaltungen 52 sind ebenso, wie sie in Verbindung mit Fig. 5 beschrieben wurden. Somit wird ihre Beschreibung nicht wiederholt.

In der dritten Abwandlung der dritten Ausführungsform liegt jedes Daten-Eingabe/Ausgabe-Leitungspaar DI/OP in der Mitte der entsprechenden M Speicherzellenspalten. Fig. 7 zeigt bei spielhaft die Struktur mit M = 2. In Fig. 7 liegt das ent sprechend der ersten und der zweiten Spalte vorgesehene Da ten-Eingabe/Ausgabe-Leitungspaar DI/OPa zwischen der ersten und der zweiten Speicherzellenspalte.

Im Vergleich zur ersten Abwandlung der dritten Ausführungs form unterdrückt eine solche Struktur weiter eine Änderung des Datenschreibstroms je nach Lage der auszuwählenden Spei cherzellenspalte. Im Ergebnis kann der Schreiboperations grenzwert für jede Speicherzellenspalte geeigneter einge stellt werden.

Vierte Ausführungsform

In der ersten bis dritten Ausführungsform werden der Daten schreibstrom ±Iw und der Abtaststrom Is den MTJ-Speicherzel len MC über die gemeinsame Bitleitung BL zugeführt.

Da sich der Betrag des Datenschreibstroms ±Iw signifikant von dem des Abtaststroms Is unterscheidet, ist es aber außerdem wirksam, die Bitleitung BL in eine Lesebitleitung RBL, die den Abtaststrom in der Datenleseoperation zuführt, und in eine Schreibbitleitung WBL, die den Datenschreibstrom ±Iw in der Datenschreiboperation zuführt, zu unterteilen.

Eine solche Änderung der MTJ-Speicherzellenstruktur wird spä ter ausführlich beschrieben. Die vierte Ausführungsform be schreibt die Struktur, in der unabhängig von der Lage der auszuwählenden Speicherzellenspalte die Änderung des Daten schreibstroms unterdrückt wird, falls die Schreibbitleitungen WBL zum Zuführen des Datenschreibstroms ±Iw unabhängig vorge sehen sind.

Wie in Fig. 8 gezeigt ist, sind in der Speichermatrix 10 der vierten Ausführungsform entsprechend den jeweiligen Speicher zellenspalten komplementäre Schreibbitleitungspaare WBL, /WBL zum Zuführen des Datenschreibstroms ±Iw vorgesehen. Es wird angemerkt, daß die Schreibbitleitungen und die Lesebitleitun gen allgemein mit WBL (/WBL) bzw. RBL (/RBL) bezeichnet wer den, während eine spezifische Schreibbitleitung mit WBL1, /WBL1, RBL1, /RBL1 usw. bezeichnet wird.

Die Entzerrtransistoren 62-1 bis 62-m der Lese/Schreib-Steu erschaltung 60 koppeln die Schreibbitleitungen WBL und /WBL in den jeweiligen Speicherzellenspalten elektrisch miteinan der. Die Entzerrtransistoren 62-1 bis 62-m werden wie die Speicherzellengatter CSG1 bis CSGm gemäß dem Potentialpegel auf den jeweiligen Spaltenauswahlleitungen CSL1 bis CSLm ein- und ausgeschaltet.

Wenn bei einer solchen Struktur gemäß dem Spaltenauswahler gebnis beispielsweise die Spaltenauswahlleitung CSL2 auf den ausgewählten Zustand (H-Pegel) aktiviert wird, werden das Spaltenauswahlgatter CSG2 und der Entzerrtransistor 62-2 ein geschaltet, wodurch ein Stromweg über den Knoten Nw1 (Daten schreibstrom-Steuerschaltung 51), die Datenleitung IO, die Bitleitung WBL2, den Entzerrtransistor 62-2, die Bitleitung /WBL2, die Datenleitung /IO und den Knoten Nw2 (Datenschreib strom-Steuerschaltung 51) gebildet wird.

Somit wird der Datenschreibstrom durch den Entzerrtransistor umgekehrt, so daß er in den entgegengesetzten Richtungen über die komplementären Schreibbitleitungen WBL und /WBL, die ein Schreibbitleitungspaar bilden, fließt. Im Ergebnis kann die Datenschreiboperation auf die gleiche Weise wie in der ersten Ausführungsform durchgeführt werden.

Wie in der in Fig. 4 gezeigten Struktur sind die internen Knoten Nw1 und Nw2 der Datenschreibstrom-Steuerschaltung 51 auf der Seite der oberen Speicherzellenspalte (der ersten Spalte) bzw. der letzten Speicherzellenspalte (der m-ten Spalte) mit den Datenleitungen IO und /IO, die das Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP bilden, gekoppelt.

Dementsprechend kann die Verdrahtungslänge des Weges des Da tenschreibstroms, d. h. dessen Widerstandswert, unabhängig von der Lage der auszuwählenden Speicherzellenspalte konstant gemacht und dadurch eine Änderung des Datenschreibstroms ver hindert werden. Somit kann wie in der dritten Ausführungsform für jede Speicherzellenspalte ein geeigneter Schreibgrenzwert sichergestellt werden, ohne daß ein übermäßiger Stromver brauch verursacht wird.

Erste Abwandlung der vierten Ausführungsform

Wie in Fig. 9 gezeigt ist, ist das Daten-Eingabe/Ausgabe-Lei tungspaar DI/OP in der ersten Abwandlung der vierten Ausfüh rungsform wie im Fall von Fig. 5 jeweils alle M Speicherzel lenspalten vorgesehen. Die Datenschreibstrom-Steuerschaltun gen 51 sind ebenfalls jeweils entsprechend (m/M) Daten-Ein gabe/Ausgabe-Leitungspaaren DI/OP in der gesamten Speicherma trix 10 vorgesehen. Wie im Fall von Fig. 8 werden die Ent zerrtransistoren 62-1 bis 62-m gemäß dem Potentialpegel auf den jeweiligen Spaltenauswahlleitungen CSL1 bis CSLm ein- und ausgeschaltet. Im Ergebnis wird die Datenschreiboperation auf die gleiche Weise wie in der ersten Ausführungsform ausge führt.

Bei einer solchen Struktur können selbst dann, wenn die Bit leitung BL in die Lesebitleitung RBL und in die Schreibbit leitung WBL unterteilt ist, die gleichen Wirkungen wie in der ersten Abwandlung der dritten Ausführungsform erhalten wer den.

Zweite Abwandlung der vierten Ausführungsform

Wie in Fig. 10 gezeigt ist, sind die Ausgangsknoten Nw1 und Nw2 der Datenschreibstrom-Steuerschaltung 51 in der zweiten Abwandlung der vierten Ausführungsform wie in der in Fig. 6 gezeigten Struktur jeweils in der Mitte des gemeinsam für jede Speicherzellenspalte vorgesehenen Datenleitungspaars DI/OP mit den Datenleitungen IO und /IO gekoppelt. Wie im Fall aus Fig. 8 werden die Entzerrtransistoren 62-1 bis 62-m gemäß dem Potentialpegel auf den jeweiligen Spaltenauswahl leitungen CSL1 bis CSLm ein- und ausgeschaltet. Im Ergebnis wird die Datenschreiboperation auf die gleiche Weise wie in der ersten Ausführungsform durchgeführt.

Bei einer solchen Struktur können selbst dann, wenn die Bit leitung BL in die Lesebitleitung RBL und in die Schreibbit leitung WBL unterteilt ist, die gleichen Wirkungen wie in der zweiten Abwandlung der dritten Ausführungsform erhalten wer den.

Dritte Abwandlung der vierten Ausführungsform

Wie in Fig. 11 gezeigt ist, ist in der dritten Abwandlung der vierten Ausführungsform wie im Fall aus Fig. 7 jeweils alle M Speicherzellenspalten das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP vorgesehen. Jedes Daten-Eingabe/Ausgabe-Leitungspaar DI/OP liegt in der Mitte der entsprechenden M Speicherzellen spalten. Wie im Fall aus Fig. 8 werden die Entzerrtransisto ren 62-1 bis 62-m gemäß dem Potentialpegel auf den jeweiligen Spaltenauswahlleitungen CSL1 bis CSLm ein- und ausgeschaltet. Im Ergebnis wird die Datenschreiboperation auf die gleiche Weise wie in der ersten Ausführungsform durchgeführt.

Obgleich die Beschreibung der der Datenleseoperation zugeord neten Struktur in der vierten Ausführungsform und in deren erster bis dritter Abwandlung weggelassen werden, kann die Datenleseoperation unter Verwendung der Scheinspeicherzellen DMC auf die gleiche Weise wie in der ersten bis dritten Aus führungsform anhand der Potentialänderung auf den Lesebitlei tungen RBL durchgeführt werden.

Es wird angemerkt, daß die Datenleseoperation in der ersten bis vierten Ausführungsform unter Verwendung der Scheinspei cherzellen DMC durchgeführt wird, wobei die MTJ-Speicherzel len MC in jeder Zeile entweder entsprechend den Bitleitungen BL oder den Bitleitungen /BL vorgesehen sind. Alternativ kön nen die MTJ-Speicherzellen MC aber an jedem Schnittpunkt der Bitleitungen BL, /BL und der Wortleitungen vorgesehen sein. In diesem Fall kann die Datenleseoperation ohne Verwendung der Scheinspeicherzellen DMC durchgeführt werden, so daß die Scheinspeicherzellen DMC nicht vorgesehen zu sein brauchen.

Falls die MTJ-Speicherzellen in jeder Speicherzellenspalte an jedem Schnittpunkt mit den Bitleitungen BL, /BL vorgesehen sind, sind somit für 1 Bit-Ablagedaten zwei MTJ-Speicherzel len vorgesehen. Bei einer solchen Struktur werden als Antwort auf die Aktivierung der Lesewortleitung RWL jeweils zwei MTJ- Speicherzellen, in denen komplementäre Datenpegel gespeichert sind, mit den Bitleitungen BL und /BL gekoppelt. Dementspre chend wird der Lesedatenpegel anhand eines Vergleichs zwi schen den jeweiligen Potentialänderungen, die durch diese MTJ-Speicherzellen, in denen die komplementären Daten gespei chert sind, verursacht werden, eingestellt. Im Ergebnis kann im Vergleich zu dem Fall, daß der Pegel der Lesedaten DOUT unter Verwendung der Scheinspeicherzellen DMC abgetastet wird, ein ausreichender Lesegrenzwert sichergestellt werden.

Fünfte Ausführungsform

Wie in Fig. 12 gezeigt ist, sind in der fünften Ausführungs form anstelle der gefalteten Bitleitungen entsprechend den jeweiligen Speicherzellenspalten offene Bitleitungen vorgese hen. Mit anderen Worten, die Bitleitungen BL1 bis BLm sind jeweils entsprechend den m Speicherzellenspalten vorgesehen.

In jeder Speicherzellenspalte sind an jedem Schnittpunkt mit den Bitleitungen BL die MTJ-Speicherzellen MC vorgesehen. Die Datenleitungen IO und /IO, die das Daten-Eingabe/Ausgabe-Lei tungspaar DI/OP bilden, sind in Spaltenrichtung neben der Speichermatrix 10 vorgesehen, so daß sie einander gegenüber liegen, wobei die Speichermatrix 10 dazwischenliegt.

Die Spaltenauswahlgatter CSG1 bis CSGm werden durch die je weiligen Spaltenauswahlleitungen CSL1 bis CSLm ein- und aus geschaltet, wobei jede eines der Daten-Eingabe/Ausgabe-Lei tungspaare DI/OP, d. h. die Datenleitung IO, an eine entspre chende Bitleitung BL koppelt.

Die Lese/Schreib-Steuerschaltung 60 enthält die zwischen die jeweiligen Bitleitungen BL1 bis BLm und die andere Leitung des Daten-Eingabe/Ausgabe-Leitungspaars DI/OP, d. h. die Da tenleitung /IO, gekoppelten Stromsteuertransistoren 64-1 bis 64-m. Die Stromsteuertransistoren 64-1 bis 64-m werden wie die Spaltenauswahlgatter CSG1 bis CSGm gemäß den jeweiligen Spaltenauswahlleitungen CSL1 bis CSLm ein- und ausgeschaltet.

Zwischen dem Daten-Eingabe/Ausgabe-Leitungspaar DI/OP und der Datenschreibstrom-Steuerschaltung 51 und der Datenleseschal tung 52 ist eine Stromschalt-Schaltung 56 vorgesehen. Die Stromschalt-Schaltung 56 führt dem Daten-Eingabe/Ausgabe-Lei tungspaar DI/OP wahlweise den Datenschreibstrom ±Iw von der Datenschreibstrom-Steuerschaltung 51 und den Abtaststrom Is von der Datenleseschaltung 52 zu.

Wie in Fig. 13 gezeigt ist, enthält die Stromschalt-Schaltung 56 einen Schalter SW1a, der wahlweise entweder den Ausgangs knoten Nw1 der Datenschreibstrom-Steuerschaltung 51 oder den Ausgangsknoten Nr1 der Datenleseschaltung 52 mit der Daten leitung IO koppelt, und einen Schalter SW1b, der wahlweise entweder den Ausgangsknoten Nw2 der Datenschreibstrom-Steuer schaltung 51 oder den an das Stromversorgungspotential Vcc angeschlossenen Knoten Nr3 mit der Datenleitung /IO koppelt.

Die Schalter SW1a und SW1b arbeiten beispielsweise gemäß ei nem gemeinsamen Steuersignal RWS. Genauer koppeln die Schal ter SW1a und SW1b in der Datenleseoperation die Ausgangskno ten Nr1 und Nr3 jeweils gemäß dem Steuersignal RWS mit den Datenleitungen IO und /IO.

In der fünften Ausführungsform führt die Datenleseschaltung 52 den Abtaststrom Is der Datenleitung IO zu, wobei die Da tenleitung /IO auf das Stromversorgungspotential Vcc herauf gezogen wird, während sie anhand des Vergleichs zwischen dem Spannungsabfall auf der Datenleitung IO und einem Referenz spannungsabfall vom Betrag ΔVr den Pegel der Lesedaten DOUT abtastet. Wenn die Datenleitung IO beim Lesen von H-Pegel-Daten einen Spannungsabfall ΔVh hat, während sie beim Lesen von L-Pegel-Daten einen Spannungsabfall ΔVl hat, wird ΔVr auf einen Zwischenwert von ΔVh und ΔVl eingestellt.

Eine solche Struktur der Datenlese-Steuerschaltung wird bei spielsweise dadurch realisiert, daß die Struktur der in Fig. 2 gezeigten Datenleseschaltung 52 wie folgt abgewandelt wird: Der Transistor 164 wird weggelassen, während der Knoten Nr2 mit dem Stromversorgungspotential Vcc gekoppelt wird, während außerdem ein Widerstandswert des Widerstands 167 in der Weise eingestellt wird, daß der Potentialpegel auf dem internen Knoten Ns2 zu (Vcc-ΔVr) wird.

Andererseits koppeln die Schalter SW1a und SW1b die Ausgangs knoten Nw1 und Nw2 der Datenschreibstrom-Steuerschaltung 51 in der Datenschreiboperation jeweils gemäß dem Steuersignal RWS mit den Datenleitungen IO und /IO.

Wieder mit Bezug auf Fig. 12 kann der Datenschreibstrom in der Datenschreiboperation über den durch den Knoten Nw1 (Da tenschreibstrom-Steuerschaltung 51), die Datenleitung IO, die Bitleitung BL, die Datenleitung /IO und den Knoten Nw2 (Da tenschreibstrom-Steuerschaltung 51) gebildeten Weg zugeführt werden. Wie in der ersten Ausführungsform kann der Daten schreibstrom mit den verschiedenen Richtungen somit selbst in der Struktur mit den offenen Bitleitungen lediglich dadurch zugeführt werden, daß der Potentialpegel auf dem Ausgangskno ten Nw1 der Datenschreibstrom-Steuerschaltung 51 entweder auf das Stromversorgungspotential Vcc oder auf das Massepotential Vss gesteuert wird, während der Potentialpegel auf ihrem Aus gangsknoten Nw2 auf das andere Potential gesteuert wird. Da das Potential mit der anderen Polarität (negatives Potential) nicht erzeugt zu werden braucht, kann die Schaltungsstruktur der Datenschreibstrom-Steuerschaltung 51 somit vereinfacht werden. Ähnlich kann die Lese/Schreib-Steuerschaltung 60 ein fach mit den Stromsteuertransistoren 64-1 bis 64-m ausgebil det sein.

Außerdem ist die Datenschreibstrom-Steuerschaltung 51 auf der Seite der oberen Speicherzellenspalte (der ersten Spalte) bzw. der letzten Speicherzellenspalte (der m-ten Spalte) mit den Datenleitungen IO und /IO, die das Daten-Eingabe/Ausgabe- Leitungspaar DI/OP bilden, gekoppelt. Dementsprechend kann die Verdrahtungslänge des Datenschreibstromwegs, d. h. der Widerstandswert, wie in der dritten und vierten Ausführungs form unabhängig von der Lage der auszuwählenden Speicherzel lenspalte konstant gehalten werden. Im Ergebnis wird eine Änderung des Datenschreibstroms verhindert, wodurch für jede Speicherzelle ein geeigneter Schreibgrenzwert sichergestellt werden kann, ohne daß ein übermäßiger Leistungsverbrauch ver ursacht wird.

Abwandlung der fünften Ausführungsform

Wie in Fig. 14 gezeigt ist, unterscheidet sich die Abwandlung der fünften Ausführungsform von der Struktur aus Fig. 12 da durch, daß die in der Lese/Schreib-Steuerschaltung 60 enthal tenen Stromsteuertransistoren 64-1 bis 64-m gemäß einem Bit leitungs-Vorladesignal BLPR ein- und ausgeschaltet werden. Der Signalpegel des Bitleitungs-Vorladesignals BLPR wird auf die gleiche Weise wie der des zuvor beschriebenen Bitlei tungs-Entzerrsignals BLEQ eingestellt.

Außerdem ist anstelle der Stromschalt-Schaltung 56 eine Stromschalt-Schaltung 58 zwischen die Datenschreibstrom-Steu erschaltung 51 und das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP gekoppelt. Die Datenleseschaltung 52 führt den Abtast strom Is als Antwort auf das Steuersignal RE einer Leitung des Daten-Eingabe/Ausgabe-Leitungspaars, d. h. der Datenlei tung IO, zu.

Fig. 15 ist ein Blockschaltplan der Struktur der Stromschalt- Schaltung 58.

Wie in Fig. 15 gezeigt ist, enthält die 49071 00070 552 001000280000000200012000285914896000040 0002010119499 00004 48952Stromschalt-Schaltung 58 einen zwischen der Datenleitung IO und dem Ausgangsknoten Nw1 der Datenschreibstrom-Steuerschaltung 51 bzw. einem Vor ladeknoten Np1 zum Zuführen des Stromversorgungspotentials Vcc vorgesehenen Schalter SW2a sowie einen zwischen der Da tenleitung /IO und dem Ausgangsknoten Nw2 der Datenschreib strom-Steuerschaltung 51 bzw. einem Vorladeknoten Np2 zum Zuführen des Stromversorgungspotentials Vcc vorgesehenen Schalter SW2b.

In der Datenschreiboperation koppeln die Schalter SW2a und SW2b die Datenleitungen IO und /IO elektrisch mit den Aus gangsknoten Nw1 bzw. Nw2 der Datenschreibstrom-Steuerschal tung 51. In der vor der Datenleseoperation durchgeführten Vorladeoperation koppeln die Schalter SW1b und SW2b die Da tenleitungen IO und /IO elektrisch mit den Vorladeknoten Np1 bzw. Np2.

In der Datenschreiboperation trennen die Schalter SW1b und SW2b aber die vorgeladenen Datenleitungen IO und /IO sowohl von den Ausgangsknoten Nw1, Nw2 der Datenschreibstrom-Steuer schaltung 51 als auch von den Vorladeknoten Np1, Np2.

Anhand der Signalpegel des Steuersignals WE und des zuvor beschriebenen Bitleitungs-Vorladesignals BLPR bestimmt eine Steuerschaltung 59, ob die momentane Operation eine Daten schreiboperation oder eine Datenleseoperation oder eine Vor ladeoperation ist und steuert dementsprechend das Verbinden der Schalter SW2a und SW2b.

Bei einer solchen Struktur wird das Bitleitungs-Vorladesignal BLPR in der Datenleseoperation auf den L-Pegel deaktiviert, so daß die Stromsteuertransistoren 64-1 bis 64-m ausgeschal tet und die Datenleitungen IO und /IO sowohl von der Daten schreibstrom-Steuerschaltung 51 als auch von den Vorladekno ten Np1, Np2 getrennt werden.

Außerdem führt die Datenleseschaltung 52 mit der gleichen Struktur wie in der fünften Ausführungsform der Bitleitung BL über die Datenleitung IO und über das der ausgewählten Spei cherzellenspalte entsprechende Spaltenauswahlgatter den Ab taststrom Is zu. Die Datenleseschaltung 52 kann anhand des Vergleichs zwischen dem als Antwort auf die Aktivierung der Lesewortleitung RWL auf der Bitleitung BL durch die mit ihr gekoppelte MTJ-Speicherzelle MC erzeugten Spannungsabfall und dem Referenzspannungsabfall ΔVr den Pegel der Lesedaten DOUT abtasten.

In der Datenschreiboperation wird das Bitleitungs-Vorladesi gnal BLPR auf den H-Pegel aktiviert, wodurch die Stromsteuer transistoren 64-1 bis 64-m eingeschaltet werden. Dementspre chend wird in der ausgewählten Speicherzellenspalte ein Stromweg über den Knoten Nw1 (Datenschreibstrom-Steuerschal tung 51), die Datenleitung IO, die Bitleitung BL, den Stromsteuertransistor, die Datenleitung /IO und den Knoten Nw2 (Datenschreibstrom-Steuerschaltung 51) ausgebildet. Somit kann der Bitleitung BL der dem Pegel der Schreibdaten DIN entsprechende Datenschreibstrom ±Iw zugeführt werden. Im Er gebnis kann die Datenschreiboperation auf die gleiche Weise wie in der fünften Ausführungsform ausgeführt werden.

Sechste Ausführungsform

In der sechsten Ausführungsform wird eine Abwandlung der Ver drahtungsanordnung für die MTJ-Speicherzellen MC beschrieben.

Wie in Fig. 16 gezeigt ist, führt eine MRAM-Vorrichtung 2 gemäß der sechsten Ausführungsform der Erfindung wie die MRAM-Vorrichtung 1 als Antwort auf ein externes Steuersignal CMD und auf ein Adressensignal ADD einen Schreib-Lese-Zugriff und dadurch die Eingabe der Schreibdaten DIN und die Ausgabe der Lesedaten DOUT durch. Eine Speichermatrix 10 enthält meh rere in n Zeilen mal m Spalten angeordnete MTJ-Speicherzel len. Obgleich die Struktur der Speichermatrix 10 später aus führlich beschrieben wird, sind entsprechend den jeweiligen Speicherzellenreihen mehrere Lesewortleitungen RWL und meh rere Schreibbitleitungen WBL vorgesehen, während entsprechend den jeweiligen Speicherzellenspalten mehrere Schreibwortlei tungen WWL und mehrere Lesebitleitungen RBL vorgesehen sind.

Somit ist die Bitleitung BL zum Zuführen eines Datenschreib stroms ±Iw und eines Abtaststroms Is in der sechsten Ausfüh rungsform in eine Lesebitleitung RBL zum Zuführen des Abtast stroms Is in der Datenleseoperation und in eine Schreibbit leitung WBL zum Zuführen des Datenschreibstroms ±Iw in der Datenschreiboperation unterteilt. Die Lesewortleitung RWL und die Schreibwortleitung WWL verlaufen in unterschiedlichen Richtungen.

Die MRAM-Vorrichtung 2 enthält ferner einen Zeilendecodierer 20 zum Durchführen der Zeilenauswahl in der Speichermatrix 10 gemäß einer durch das Adressensignal ADD angegebenen Zeilen adresse RA, einen Spaltendecodierer 25 zum Decodieren der Spaltenauswahl in der Speichermatrix 10 gemäß einer durch das Adressensignal ADD angegebenen Spaltenadresse CA, einen Lese wortleitungstreiber 30r zum wahlweisen Aktivieren der Lese wortleitung RWL in der Datenschreiboperation anhand des Zei lenauswahlergebnisses des Zeilendecodierers 20, die Schreib steuerschaltungen 50w, 60w, die der Schreibbitleitung WBL in der Datenschreiboperation anhand des Zeilenauswahlergebnisses des Zeilendecodierers 20 den Datenschreibstrom zuführen, ei nen Schreibwortleitungstreiber 30w zum wahlweisen Aktivieren der Schreibwortleitung WWL in der Datenschreiboperation an hand des Spaltenauswahlergebnisses des Spaltendecodierers 25, eine Wortleitungsstrom-Steuerschaltung 40, die der aktivier ten Schreibwortleitung WWL den Datenschreibstrom zuführt, und eine Lesesteuerschaltung 50r, die der Lesebitleitung RBL in der Datenleseoperation den Abtaststrom Is zuführt.

Die Schreibsteuerschaltung 50w entspricht einer Schaltung sowohl mit der Funktion der in der ersten Ausführungsform beschriebenen Datenschreibstrom-Steuerschaltung 51 als auch mit der Funktion der Auswahlgatter zum Durchführen der Zei lenauswahl. Die Schreibsteuerschaltung 60w arbeitet mit der Schreibsteuerschaltung 50w zusammen und steuert durch Steuern der Potentiale an beiden Enden der Schreibbitleitung WBL an beiden Enden der Speichermatrix 10 gemäß dem Pegel der Schreibdaten DIN die Richtung des Datenschreibstroms ±Iw.

Die Lesesteuerschaltung 50r entspricht einer Schaltung sowohl mit der Funktion der in Verbindung mit Fig. 2 beschriebenen Datenleseschaltung 52 als auch mit der Funktion der Spalten auswahlgatter CSG1 bis CSGm zum Durchführen der Spaltenaus wahl.

Die Wortleitungsstrom-Steuerschaltung 40 koppelt jede Schreibwortleitung WWL mit dem Massepotential Vss, so daß der auf den ausgewählten Zustand (Zustand mit hohem Potential: H-Pegel) aktivierten Schreibwortleitung WWL der Datenschreib strom zugeführt wird.

Wie in Fig. 17 gezeigt ist, enthält die Speichermatrix 10 gemäß der sechsten Ausführungsform mehrere in n Zeilen mal m Spalten angeordnete MTJ-Speicherzellen MC. In der Struktur gemäß der sechsten Ausführungsform sind für jede MTJ-Spei cherzelle MC die Lesewortleitung RWL, die Schreibwortleitung WWL, die Lesebitleitung RBL und die Schreibbitleitung WBL vorgesehen. Die Lesewortleitungen RWL und die Schreibbitlei tungen WBL verlaufen in Zeilenrichtung, d. h. entsprechend den jeweiligen Speicherzellenzeilen. Die Schreibwortleitungen WWL und die Lesebitleitungen RBL verlaufen in Spaltenrich tung, d. h. entsprechend den jeweiligen Speicherzellenspal ten.

Im Ergebnis sind die Lesewortleitungen RWL1 bis RWLn, die Schreibwortleitungen WWL1 bis WWLm, die Lesebitleitungen RBL1 bis RBLm und die Schreibbitleitungen WBL1 bis WBLn in der gesamten Speichermatrix 10 vorgesehen.

Es wird angemerkt, daß die Lesebitleitungen im folgenden all gemein mit RBL bezeichnet werden, während eine spezifische Lesebitleitung mit RBL1, RBLm usw. bezeichnet wird.

Die Wortleitungsstrom-Steuerschaltung 40 koppelt die Schreib wortleitungen WWL1 bis WWLm mit dem Massepotential Vss. Somit kann der aktivierten Schreibwortleitung WWL der Datenschreib strom Ip zugeführt werden, wenn die Schreibwortleitung WWL durch den Schreibwortleitungstreiber 30w auf den ausgewählten Zustand (H-Pegel: Stromversorgungspotential Vcc) aktiviert wird.

Wie in Fig. 18 gezeigt ist, sind gemäß der sechsten Ausfüh rungsform für jede durch einen magnetischen Tunnelübergang MTJ und einen Zugriffstransistor ATR ausgebildete MTJ-Spei cherzelle die Lesewortleitung RWL, die Schreibwortleitung WWL, die Schreibbitleitung WBL und die Lesebitleitung RBL vorgesehen. Wie zuvor beschrieben wurde, wird auf den Zugriffstransistor ATR typischerweise ein MOS-Transistor, d. h. ein auf einem Halbleitersubstrat ausgebildeter Feldef fekttransistor, angewendet.

Das Gate des Zugriffstransistors ATR ist mit der Lesewortlei tung RWL gekoppelt. Der Zugriffstransistor ATR wird als Ant wort auf die Aktivierung der Lesewortleitung RWL auf den aus gewählten Zustand (H-Pegel: Stromversorgungspotential Vcc) eingeschaltet, wodurch ein Stromweg ausgebildet wird, der den magnetischen Tunnelübergang MTJ enthält. Wenn die Lesewort leitung RWL auf den nicht ausgewählten Zustand (L-Pegel: Mas sepotential Vss) deaktiviert wird, wird der Zugriffstransi stor ATR ausgeschaltet. Somit wird der Stromweg, der den ma gnetischen Tunnelübergang MTJ enthält, nicht ausgebildet.

Die Schreibwortleitung WWL und die Schreibbitleitung WBL ver laufen in der Umgebung des magnetischen Tunnelübergangs MTJ senkrecht zueinander. Dadurch daß die Lesewortleitung RWL und die Schreibwortleitung WWL senkrecht zueinander verlaufen, können der Lesewortleitungstreiber 30r und der Schreibwort leitungstreiber 30w getrennt voneinander liegen. Die Lese wortleitung RWL und die Schreibwortleitung WWL werden in den Datenlese- und -schreiboperationen unabhängig aktiviert. So mit können diese Treiber ursprünglich als unabhängige Ele mente entworfen werden. Dementsprechend können der Schreib wortleitungstreiber 30w und der Lesewortleitungstreiber 30r mit einer jeweils verringerten Größe in verschiedenen zu der Speichermatrix 10 benachbarten Gebieten vorgesehen sein. Im Ergebnis kann die Freiheit beim Entwurf verbessert und die Entwurfsfläche, d. h. die Chipfläche der MRAM-Vorrichtung, verringert werden.

Der magnetische Tunnelübergang MTJ ist elektrisch zwischen die Lesebitleitung RBL und den Zugriffstransistor ATR gekop pelt. Dementsprechend wird der Potentialpegel auf der Schreibbitleitung WBL, die keine Stromversorgung benötigt, in der Datenleseoperation auf das Massepotential Vss einge stellt. Im Ergebnis wird als Antwort auf das Einschalten des Zugriffstransistors ATR ein Stromweg über die Lesebitleitung RBL, den magnetischen Tunnelübergang MTJ, den Zugriffstransi stor ATR und die Schreibbitleitung WBL (Massepotential Vss) ausgebildet. Dadurch, daß diesem Stromweg der Abtaststrom Is zugeführt wird, wird auf der Lesebitleitung RBL eine dem Pe gel der Ablagedaten in dem magnetischen Tunnelübergang MTJ entsprechende Potentialänderung erzeugt, wodurch die Ablage daten gelesen werden können.

In der Datenschreiboperation wird der Schreibwortleitung WWL und der Schreibbitleitung WBL der Datenschreibstrom zuge führt. Wenn die Summe der durch diese Datenschreibströme er zeugten Magnetfelder ein festes Magnetfeld, d. h. das Gebiet jenseits der in Fig. 44 gezeigten sternförmigen Kennlinie, erreicht, werden die Ablagedaten in den magnetischen Tunnel übergang MTJ geschrieben.

Im folgenden wird mit Bezug auf Fig. 19 die Datenschreibope ration und die Datenleseoperation in die bzw. aus den MTJ- Speicherzellen gemäß der sechsten Ausführungsform beschrie ben.

Zunächst wird die Datenschreiboperation beschrieben.

Der Schreibwortleitungstreiber 30w steuert das Potential auf der der ausgewählten Spalte entsprechenden Schreibwortleitung WWL gemäß dem Spaltenauswahlergebnis des Spaltendecodierers 25 auf den ausgewählten Zustand (H-Pegel) an. In den nicht ausgewählten Spalten werden die Potentialpegel auf den Schreibwortleitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten. Da jede Schreibwortleitung WWL durch die Wortleitungsstrom-Steuerschaltung 40 mit dem Massepotential Vss gekoppelt ist, fließt der Datenschreibstrom Ip über die Schreibwortleitung WWL in der ausgewählten Spalte.

In der Datenschreiboperation werden die Lesewortleitungen RWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten. In der Datenschreiboperation führt die Lesesteuerschaltung 50r den Abtaststrom Is nicht zu, sondern lädt die Lesebitleitungen RBL auf den Zustand mit hohem Potential (Vcc) vor. Da die Zugriffstransistoren ATR im ausgeschalteten Zustand gehalten werden, fließt in der Datenschreiboperation kein Strom über die Lesebitleitungen RBL.

Die Schreibsteuerschaltungen 50w und 60w steuern das Poten tial auf der Schreibbitleitung WBL an beiden Enden der Spei chermatrix 10 und erzeugen dadurch einen Datenschreibstrom in der dem Pegel der Schreibdaten DIN entsprechenden Richtung. Um z. B. die Ablagedaten "1" zu schreiben, wird das Bitlei tungspotential auf der Seite der Schreibsteuerschaltung 60w auf den Zustand mit hohem Potential (Stromversorgungspoten tial Vcc) eingestellt, während das Bitleitungspotential auf der Gegenseite, d. h. auf der Seite der Schreibsteuerschal tung 50w, auf den Zustand mit tiefem Potential (Stromversor gungspotential Vss) eingestellt wird. Im Ergebnis fließt der Datenschreibstrom +Iw über die Schreibbitleitung WBL von der Schreibsteuerschaltung 60w zur Schreibsteuerschaltung 50w. Um die Ablagedaten "0" zu schreiben, werden die Bitleitungspo tentiale auf der Seite der Schreibsteuerschaltungen 50w und 60w jeweils auf die Potentialzustände mit hohem und niedrigem Potential eingestellt, wodurch der Datenschreibstrom -Iw über die Schreibbitleitung WBL von der Schreibsteuerschaltung 50w zur Schreibsteuerschaltung 60w fließt. Gleichzeitig wird der Datenschreibstrom ±Iw entsprechend der ausgewählten Zeile ge mäß dem Zeilenauswahlergebnis des Zeilendecodierers 20 wahl weise der Schreibbitleitung WBL zugeführt.

Dadurch, daß die Richtungen der Datenschreibströme Ip und ±Iw auf diese Weise eingestellt werden, wird gemäß dem Pegel "1" oder "0" der zu schreibenden Ablagedaten einer der entgegen gesetzt gerichteten Datenschreibströme +Iw und -Iw ausge wählt, wobei der Datenschreibstrom Ip auf der Schreibwortlei tung WWL unabhängig von dem Datenpegel in die feste Richtung fließen kann. Somit kann der über die Schreibwortleitung WWL fließende Datenschreibstrom Ip immer in der festen Richtung gehalten werden. Im Ergebnis kann die Struktur der Wortlei tungsstrom-Steuerschaltung 40 wie zuvor beschrieben verein facht werden.

Nachfolgend wird die Datenleseoperation beschrieben.

In der Datenleseoperation werden die Schreibwortleitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten, wobei ihr Potentialpegel durch die Wortleitungsstrom-Steuerschal tung 40 auf das Massepotential Vss festgesetzt wird. In der Datenleseoperation stellen die Schreibsteuerschaltungen 50w und 60w die Schreibbitleitungen WBL auf das Massepotential Vss ein und führen keinen weiteren Datenschreibstrom zu.

Der Lesewortleitungstreiber 30r steuert die der ausgewählten Zeile entsprechende Lesewortleitung RWL gemäß dem Zeilenaus wahlergebnis des Zeilendecodierers 20 auf den ausgewählten Zustand (H-Pegel) an. In den nicht ausgewählten Zeilen werden die Potentialpegel auf den Lesewortleitungen RWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten. In der Datenleseope ration führt die Lesesteuerschaltung 50r der Lesebitleitung RBL der ausgewählten Spalte einen festen Betrag des Abtast stroms Is zu, um die Datenleseoperation durchzuführen. Die Lesebitleitungen RBL werden vor der Datenleseoperation auf den Zustand mit hohem Potential (Vcc) vorgeladen. Wenn der Zugriffstransistor ATR als Antwort auf die Aktivierung der Lesewortleitung RWL eingeschaltet wird, wird somit in der MTJ-Speicherzelle ein Stromweg des Abtaststroms Is ausgebil det, wodurch auf der Lesebitleitung RBL eine den Ablagedaten entsprechende Potentialänderung (Abfall) erzeugt wird.

Es wird nun angenommen, daß die feste Magnetschicht FL und die freie Magnetschicht VL in Fig. 19 die gleiche Magnetfeld richtung haben, wenn der Datenpegel "1" gespeichert ist. In diesem Fall besitzt die Lesebitleitung RBL eine kleine Poten tialänderung ΔV1, wenn die Ablagedaten "1" sind, während sie eine Potentialänderung ΔV2 besitzt, die größer als ΔV1 ist, wenn die Ablagedaten "0" sind. Die Ablagedaten der MTJ-Spei cherzelle können durch Abtasten der Differenz zwischen den Potentialabfällen ΔV1 und ΔV2 gelesen werden.

Der Vorladepegel der Lesebitleitungen RBL (Vcc in Fig. 19) ist gleich dem Potentialpegel der Lesebitleitungen RBL in der Datenschreiboperation. Im Ergebnis kann eine Vorladeoperation vor der Datenleseoperation wirksam ausgeführt werden, wodurch die Geschwindigkeit der Datenleseoperation erhöht werden kann. Ähnlich sollte der Potentialpegel der Lesebitleitungen RBL in der Datenschreiboperation auf das gleiche Potential Vss eingestellt werden, wenn der Vorladepegel der Lesebitlei tungen RBL auf das Massepotential Vss eingestellt wird.

Wie in Fig. 20 gezeigt ist, ist der Zugriffstransistor ATR in der MTJ-Speicherzelle gemäß der sechsten Ausführungsform in einem p-Gebiet PAR des Halbleiterhauptsubstrats SUB ausgebil det. Die Schreibbitleitung WBL ist in einer ersten Metallver drahtungsschicht M1 ausgebildet, so daß sie elektrisch mit einem, der Source/Drain-Gebiete, d. h. 110, des Zugriffstran sistors ATR gekoppelt ist. Das andere Source/Drain-Gebiet 120 ist über eine in der ersten Metallverdrahtungsschicht M1 aus gebildete Metallverdrahtung, ein Barrierenmetall 140 und ei nen in einem Kontaktloch ausgebildeten Metallfilm 150 elek trisch mit dem magnetischen Tunnelübergang MTJ gekoppelt.

Die Lesebitleitung RBL ist in einer zweiten Metallverdrah tungsschicht M2 ausgebildet, so daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist. Die Schreib wortleitung WWL ist in einer dritten Metallverdrahtungs schicht M3 ausgebildet. Die Schreibwortleitung WWL kann unab hängig vorgesehen sein, ohne daß sie mit einem anderen Ab schnitt der MTJ-Speicherzelle gekoppelt ist. Somit kann die Schreibwortleitung WWL beliebig angeordnet werden, um die magnetische Kopplung mit dem magnetischen Tunnelübergang MTJ zu verbessern.

Bei einer solchen Struktur sind die Lesewortleitung RWL und die Schreibwortleitung WWL für die MTJ-Speicherzelle in der Weise vorgesehen, daß sie senkrecht zueinander verlaufen, wobei der der Lesewortleitung RWL entsprechende Lesewortlei tungstreiber 30r bzw. der der Schreibwortleitung WWL entspre chende Schreibwortleitungstreiber 30w unabhängig vorgesehen sind. Somit kann die Freiheit beim Entwurf verbessert werden. Außerdem wird verhindert, daß ein Wortleitungs-Ansteuerstrom in dem Datenlesegebiet übermäßig steigt, wodurch die Erzeu gung von unerwünschtem magnetischem Rauschen verhindert wer den kann.

Erste Abwandlung der sechsten Ausführungsform

Wie in Fig. 21 gezeigt ist, enthält die Speichermatrix 10 die in n Zeilen mal m Spalten angeordneten MTJ-Speicherzellen MC. Entsprechend den jeweiligen Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibbitleitungen WBL vorge sehen, während entsprechend den jeweiligen Speicherzellen spalten die gemeinsamen Leitungen CML vorgesehen sind. Es wird angemerkt, daß die gemeinsamen Leitungen allgemein mit CML bezeichnet werden, während eine spezifische gemeinsame Leitung mit CML1, CML2 usw. bezeichnet wird. Die gemeinsamen Leitungen CML sind Verdrahtungen sowohl mit den Funktionen der Lesebitleitung RBL als auch mit jenen der Schreibwortlei tung WWL. Dementsprechend sind die Lesewortleitungen RWL1 bis RWLn, die Schreibbitleitungen WBL1 bis WBLn und die gemeinsa men Leitungen CML1 bis CMLm in der gesamten Speichermatrix 10 vorgesehen.

Die Wortleitungsstrom-Steuerschaltung 40 enthält die zwischen die jeweiligen gemeinsamen Leitungen CML1 bis CMLm und das Massepotential Vss gekoppelten Stromsteuertransistoren 41-1 bis 41-m. In der Datenschreiboperation koppeln die Stromsteu ertransistoren 41-1 bis 41-m die jeweiligen gemeinsamen Lei tungen CML1 bis CMLm mit dem Massepotential Vss, damit die jeweiligen gemeinsamen Leitungen CML als Schreibwortleitungen WWL arbeiten. In einer von der Datenschreiboperation ver schiedenen Operation sind die Stromsteuertransistoren 41-1 bis 41-m ausgeschaltet, wodurch die gemeinsamen Leitungen CML von dem Massepotential Vss getrennt sind.

Somit ermöglichen die Stromsteuertransistoren 41-1 bis 41-m in der ersten Abwandlung der sechsten Ausführungsform, daß die gemeinsamen Leitungen CML in der Datenleseoperation als Lesebitleitungen RBL verwendet werden, während sie in der Datenschreiboperation als Schreibwortleitungen WWL verwendet werden. Dementsprechend haben die gemeinsamen Leitungen CML sowohl die Funktion der Lesebitleitung RBL als auch die der Schreibwortleitung WWL, wodurch die Anzahl der Verdrahtungen verringert werden kann.

Wie in Fig. 22 gezeigt ist, ist der Zugriffstransistor ATR elektrisch zwischen den magnetischen Tunnelübergang MTJ und die Schreibbitleitung WBL gekoppelt. Der magnetische Tunnel übergang MTJ ist zwischen den Zugriffstransistor ATR und die gemeinsame Leitung CML gekoppelt. Das Gate des Zugriffstran sistors ATR ist mit der Lesewortleitung RWL gekoppelt. Auch in der Struktur aus Fig. 22 verlaufen die Lesewortleitung RWL und die Schreibwortleitung WWL senkrecht zueinander.

Mit Bezug auf Fig. 23 werden die Datenschreib- und -leseoperationen in die MTJ-Speicherzelle und aus der MTJ- Speicherzelle gemäß der ersten Abwandlung der sechsten Aus führungsform beschrieben.

Wie in Fig. 23 gezeigt ist, wird den Schreibbitleitungen WBL in der Datenschreiboperation der Datenschreibstrom ±Iw zuge führt. Außerdem fließt als Antwort auf das Einschalten der Stromsteuertransistoren 41-1 bis 41-m über die gemeinsame Leitung CML, die der gemäß dem Spaltenauswahlergebnis ausge wählten Spalte entspricht, der Datenschreibstrom Ip. Somit werden das Potential und der Strom auf den gemeinsamen Lei tungen CML in der Datenschreiboperation auf die gleiche Weise wie das Potential und der Strom der in Fig. 19 gezeigten Schreibwortleitungen WWL eingestellt. Im Ergebnis kann das dem Pegel der Schreibdaten DIN entsprechende Magnetfeld in den magnetischen Tunnelübergang MTJ geschrieben werden. Wie in Fig. 19 gezeigt ist, sind außerdem die Lesebitleitungen RBL für die Datenschreiboperation nicht erforderlich. Somit können die Lesebitleitungen RBL und die Schreibwortleitungen WWL zu den gemeinsamen Leitungen CML integriert sein.

In einer von der Datenschreiboperation verschiedenen Opera tion werden die Stromsteuertransistoren 41-1 bis 41-m ausge schaltet. Die gemeinsamen Leitungen CML werden vor der Daten leseoperation auf das Massepotential Vss vorgeladen.

In der Datenleseoperation wird der Potentialpegel auf den Schreibbitleitungen WBL auf den Massepotentialpegel Vss ein gestellt und die Lesewortleitung RWL auf den ausgewählten Zustand (H-Pegel) aktiviert. Somit wird der Zugriffstransi stor ATR eingeschaltet, so daß der Abtaststrom Is über den durch die gemeinsame Leitung CML, den magnetischen Tunnel übergang MTJ, den Zugriffstransistor ATR und die Schreibbit leitung WBL gebildeten Weg zugeführt werden kann.

Wenn in der MTJ-Speicherzelle der Stromweg des Abtaststroms Is ausgebildet ist, wird auf der gemeinsamen Leitung CML eine den Ablagedaten entsprechende Potentialänderung (Anstieg) erzeugt.

Es wird nun angenommen, daß die feste Magnetschicht FL und die freie Magnetschicht VL in Fig. 23 die gleiche Magnetfeld richtung haben, wenn der Datenpegel "1" gespeichert ist. In diesem Fall besitzt die gemeinsame Leitung CML eine kleine Potentialänderung ΔV1, wenn die Ablagedaten "1" sind, und eine Potentialänderung ΔV2, die größer als ΔV1 ist, wenn die Ablagedaten "0" sind. Die Ablagedaten der MTJ-Speicherzelle können durch Abtasten der Differenz zwischen den Potentialän derungen ΔV1 und ΔV2 auf der gemeinsamen Leitung CML gelesen werden.

Der Vorladepegel der in der Datenleseoperation als die Lese bitleitungen RBL wirkenden gemeinsamen Leitungen CML ist gleich dem Potentialpegel der gemeinsamen Leitungen CML in der Datenschreiboperation. Im Ergebnis kann eine Vorladeope ration vor der Datenleseoperation wirksam ausgeführt werden, wodurch die Geschwindigkeit der Datenleseoperation erhöht werden kann.

Wie in Fig. 19 gezeigt ist, sind außerdem die Schreibwortlei tungen WWL für die Datenleseoperation nicht erforderlich. Somit können die Schreibwortleitungen WWL und die Lesebitlei tungen RBL zu den gemeinsamen Leitungen CML integriert sein.

Wie in Fig. 24 gezeigt ist, ist die Schreibbitleitung WBL in der MTJ-Speicherzelle gemäß der ersten Abwandlung der sech sten Ausführungsform in der ersten Metallverdrahtungsschicht M1 ausgebildet, während die Lesewortleitung RWL in der glei chen Schicht wie das Gate 130 des Zugriffstransistors ATR ausgebildet ist.

Die Schreibbitleitung WBL ist elektrisch mit dem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekop pelt. Das andere Source/Drain-Gebiet 120 ist über die in der ersten Metallverdrahtungsschicht M1 ausgebildete Metallver drahtung, das Barrierenmetall 140 und den in dem Kontaktloch ausgebildeten Metallfilm 150 mit dem magnetischen Tunnelüber gang MTJ gekoppelt.

Die gemeinsame Leitung CML ist in der Weise in der zweiten Metallverdrahtungsschicht M2 ausgebildet, daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist. Da die gemeinsame Leitung CML sowohl die Funktion der Lesebitleitung RBL als auch die der Schreibwortleitung WWL besitzt, kann zusätzlich zu den durch die MTJ-Speicherzellen gemäß der sechsten Ausführungsform erhaltenen Wirkungen eine Verringe rung der jeweiligen Anzahl der Verdrahtungen und Metallver drahtungsschichten und somit eine Senkung der Herstellungsko sten erreicht werden.

Zweite Abwandlung der sechsten Ausführungsform

Wie in Fig. 25 gezeigt ist, enthält die Speichermatrix 10 in der zweiten Abwandlung der sechsten Ausführungsform ebenfalls die in n Zeilen mal m Spalten angeordneten MTJ-Speicherzellen MC. Entsprechend den jeweiligen Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibbitleitungen WBL vorge sehen. Entsprechend den jeweiligen Speicherzellenspalten sind die Lesebitleitungen RBL und die Schreibwortleitungen WWL vorgesehen. Dementsprechend sind die Lesewortleitungen RWL1 bis RWLn, die Schreibbitleitungen WBL1 bis WBLn, die Lesebit leitungen RBL1 bis RBLm und die Schreibwortleitungen WWL1 bis WWLm in der gesamten Speichermatrix 10 vorgesehen. Die Wort leitungsstrom-Steuerschaltung 40 koppelt jede Schreibwortlei tung WWL mit dem Massepotential Vss.

Wie in Fig. 26 gezeigt ist, ist die Lesebitleitung RBL in der MTJ-Speicherzelle gemäß der zweiten Abwandlung der sechsten Ausführungsform über den Zugriffstransistor ATR mit dem ma gnetischen Tunnelübergang MTJ gekoppelt. Der magnetische Tun nelübergang MTJ ist zwischen die Schreibwortleitung WWL und den Zugriffstransistor ATR gekoppelt. Die Lesewortleitung RWL ist mit dem Gate des Zugriffstransistors ATR gekoppelt. In der Struktur aus Fig. 26 verlaufen die Lesewortleitung RWL und die Schreibwortleitung WWL ebenfalls senkrecht zueinan der.

Wie in Fig. 27 gezeigt ist, ist in der MTJ-Speicherzelle ge mäß der zweiten Abwandlung der sechsten Ausführungsform die Lesebitleitung RBL in der ersten Metallverdrahtungsschicht M1 ausgebildet. Die Lesewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR ausge bildet. Die Lesebitleitung RBL ist mit dem Source/Drain-Ge biet 110 des Zugriffstransistors ATR gekoppelt. Das Source/Drain-Gebiet 120 ist über die jeweils in der ersten und in der zweiten Metallverdrahtungsschicht M1 und M2 ausge bildeten Metallverdrahtungen, das Barrierenmetall 140 und den in dem Kontaktloch ausgebildeten Metallfilm 150 mit dem ma gnetischen Tunnelübergang MTJ gekoppelt.

Die Schreibbitleitung WBL ist in der zweiten Metallverdrah tungsschicht M2 in der Umgebung des magnetischen Tunnelüber gangs MTJ ausgebildet. Die Schreibwortleitung WWL ist in der dritten Metallverdrahtungsschicht M3 in der Weise ausgebil det, daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist.

Bei einer solchen Struktur ist die Lesebitleitung RBL über den Zugriffstransistor ATR mit dem magnetischen Tunnelüber gang MTJ gekoppelt. Somit ist die Lesebitleitung RBL elek trisch nur mit der zu lesenden MTJ-Speicherzelle MC, d. h. mit der MTJ-Speicherzelle MC in der Speicherzellenzeile, die der auf den ausgewählten Zustand (H-Pegel) aktivierten Lese wortleitung RWL entspricht, gekoppelt. Im Ergebnis wird die Kapazität der Lesebitleitung RBL verringert, wodurch die Ge schwindigkeit der Datenleseoperation erhöht werden kann.

Dritte Abwandlung der sechsten Ausführungsform

Wie in Fig. 28 gezeigt ist, enthält die Speichermatrix 10 gemäß der dritten Abwandlung der sechsten Ausführungsform mehrere in n Zeilen mal m Spalten angeordnete MTJ-Speicher zellen MC. Die dritte Abwandlung der sechsten Ausführungsform unterscheidet sich von der in den Fig. 25 bis 27 gezeigten zweiten Abwandlung der sechsten Ausführungsform dadurch, daß die Lagen der Schreibwortleitungen WWL und der Lesebitleitun gen RBL vertauscht sind. Da die Struktur ansonsten die glei che wie in der zweiten Abwandlung der sechsten Ausführungs form ist, wird ihre Beschreibung nicht wiederholt.

Wie in Fig. 29 gezeigt ist, unterscheidet sich die MTJ-Spei cherzelle gemäß der dritten Abwandlung der sechsten Ausfüh rungsform dadurch von der in Fig. 26 gezeigten zweiten Ab wandlung der sechsten Ausführungsform, daß die Lagen der Le sebitleitung RBL und der Schreibwortleitung WWL vertauscht sind. Da die Anordnung der Leitungen ansonsten die gleiche wie in Fig. 26 ist, wird ihre Beschreibung nicht wiederholt. Auch in einer solchen Struktur können die Lesewortleitung RWL und die Schreibwortleitung WWL senkrecht zueinander verlau fen.

Wie in Fig. 30 gezeigt ist, unterscheidet sich die MTJ-Spei cherzelle gemäß der dritten Abwandlung der sechsten Ausfüh rungsform von der in Fig. 27 gezeigten MTJ-Speicherzelle der zweiten Abwandlung der sechsten Ausführungsform dadurch, daß die Lagen der Schreibwortleitung WWL und der Lesebitleitung RBL vertauscht sind. Genauer ist die Schreibwortleitung WWL in der ersten Metallverdrahtungsschicht M1 ausgebildet, so daß sie mit dem Source/Drain-Gebiet 110 des Zugriffstransi stors ATR gekoppelt ist. Die Lesebitleitung RBL ist in der dritten Metallverdrahtungsschicht M3 ausgebildet, so daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist.

In der dritten Abwandlung der sechsten Ausführungsform ist die Lesebitleitung RBL direkt mit dem magnetischen Tunnel übergang MTJ gekoppelt. Somit kann keine so stark erhöhte Betriebsgeschwindigkeit wie in der zweiten Abwandlung der sechsten Ausführungsform erhalten werden. Auch in der Struk tur der dritten Abwandlung der sechsten Ausführungsform kön nen aber der Lesewortleitungstreiber 30r und der Schreibwort leitungstreiber 30w unabhängig vorgesehen sein, wodurch die gleichen Wirkungen wie in der sechsten Ausführungsform erhal ten werden können.

Vierte Abwandlung der sechsten Ausführungsform

Wie in Fig. 31 gezeigt ist, enthält die Speichermatrix 10 gemäß der vierten Abwandlung der sechsten Ausführungsform mehrere in n Zeilen mal m Spalten angeordnete MTJ-Speicher zellen MC. Entsprechend den jeweiligen Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibbitleitungen WBL vorgesehen, während entsprechend den jeweiligen Speicher zellenspalten die gemeinsamen Leitungen CML vorgesehen sind. Dementsprechend sind die Lesewortleitungen RWL1 bis RWLn, die Schreibbitleitungen WBL1 bis WBLn und die gemeinsamen Leitun gen CML1 bis CMLm in der gesamten Speichermatrix 10 vorgese hen.

Die Wortleitungsstrom-Steuerschaltung 40 enthält die Stromsteuertransistoren 41-1 bis 41-m, die elektrisch zwi schen die jeweiligen gemeinsamen Leitungen CML1 bis CMLm und das Massepotential Vss gekoppelt sind. In der Datenschreib operation koppeln die Stromsteuertransistoren 41-1 bis 41-m die jeweiligen gemeinsamen Leitungen CML mit dem Massepoten tial Vss. In einer von der Datenschreiboperation verschiede nen Operation sind die gemeinsamen Leitungen CML1 bis CMLn von dem Massepotential Vss getrennt. Die gemeinsamen Leitun gen CML werden vor der Datenleseoperation auf das Massepoten tial Vss vorgeladen.

Wie in Fig. 32 gezeigt ist, ist der Zugriffstransistor ATR in der MTJ-Speicherzelle gemäß der vierten Abwandlung der sech sten Ausführungsform zwischen die gemeinsame Leitung CML und den magnetischen Tunnelübergang MTJ gekoppelt. Die Lesewort leitung RWL ist mit dem Gate des Zugriffstransistors ATR ge koppelt. Die Schreibbitleitung WBL verläuft in der gleichen Richtung wie die Lesewortleitung RWL und ist elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt.

In der Datenschreiboperation wird die gemeinsame Leitung CML ebenso wie die Schreibwortleitung WWL durch den Schreibwort leitungstreiber 30w wahlweise aktiviert. In der Datenleseope ration wird der gemeinsamen Leitung CML der Abtaststrom Is von der Lesesteuerschaltung 50r zugeführt.

In der Datenschreiboperation fließt der Datenschreibstrom Ip als Antwort auf das Einschalten der Stromsteuertransistoren 41-1 bis 41-m über die auf den ausgewählten Zustand (H-Pegel) aktivierte gemeinsame Leitung CML wie über die Schreibwort leitung WWL. In der Datenleseoperation sind die Stromsteuer transistoren 41-1 bis 41-m ausgeschaltet, wodurch der Abtast strom Is über einen durch die gemeinsame Leitung CML, den magnetischen Tunnelübergang MTJ, den Zugriffstransistor ATR und die Schreibbitleitung WBL (Massepotential Vss) gebildeten Weg fließt. Wie in Verbindung mit Fig. 23 beschrieben wurde, wird im Ergebnis auf der gemeinsamen Leitung CML eine den Ablagedaten des magnetischen Tunnelübergangs MTJ entspre chende Potentialänderung erzeugt.

Somit wirkt die gemeinsame Leitung CML in der Datenschreib operation als Schreibwortleitung WWL, während sie in der Da tenleseoperation als Lesebitleitung RBL wirkt. Im Ergebnis kann die Anzahl der Verdrahtungen verringert werden.

Außerdem verlaufen die Lesewortleitung RWL und die in der Datenschreiboperation als Schreibwortleitung wirkende gemein same Leitung CML senkrecht zueinander. Somit können der Lese wortleitungstreiber 30r und der Schreibwortleitungstreiber 30w unabhängig vorgesehen sein, wodurch die gleichen Wirkun gen wie in der sechsten Ausführungsform erhalten werden kön nen.

Wie in Fig. 33 gezeigt ist, ist die gemeinsame Leitung CML in der MTJ-Speicherzelle gemäß der vierten Abwandlung der sech sten Ausführungsform in der ersten Metallverdrahtungsschicht M1 ausgebildet, so daß sie mit dem Source/Drain-Gebiet 110 des Zugriffstransistors ATR elektrisch gekoppelt ist. Die Lesewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR ausgebildet.

Das Source/Drain-Gebiet 120 ist über die in der ersten Me tallverdrahtungsschicht M1 ausgebildete Metallverdrahtung, das Barrierenmetall 140 und den in dem Kontaktloch ausgebil deten Metallfilm 150 mit dem magnetischen Tunnelübergang MTJ gekoppelt. Die Schreibbitleitung WBL ist in der zweiten Me tallverdrahtungsschicht M2 ausgebildet, so daß sie mit dem magnetischen Tunnelübergang MTJ elektrisch gekoppelt ist.

Da die gemeinsame Leitung CML und der magnetische Tunnelüber gang MTJ über den Zugriffstransistor ATR miteinander gekop pelt sind, ist die gemeinsame Leitung CML somit nur dann mit dem magnetischen Tunnelübergang MTJ gekoppelt, wenn der Zugriffstransistor ATR eingeschaltet ist. Im Ergebnis wird die Kapazität der in der Datenleseoperation als Lesebitlei tung RBL wirkenden gemeinsamen Leitung CML verringert, wo durch die Geschwindigkeit der Datenleseoperation weiter er höht werden kann.

Fünfte Abwandlung der sechsten Ausführungsform

Wie in Fig. 34 gezeigt ist, enthält die Speichermatrix 10 gemäß der fünften Abwandlung der sechsten Ausführungsform mehrere in n Zeilen mal m Spalten angeordnete MTJ-Speicher zellen MC. Für die jeweiligen Speicherzellenzeilen sind die Lesewortleitungen RWL und die gemeinsamen Leitungen CML vor gesehen. Die Schreibbitleitungen WBL sind entsprechend den jeweiligen Speicherzellenspalten vorgesehen. Dementsprechend sind die Lesewortleitungen RWL1 bis RWLn, die gemeinsamen Leitungen CML1 bis CMLn und die Schreibbitleitungen WBL1 bis WBLm in der gesamten Speichermatrix 10 vorgesehen.

Die Wortleitungsstrom-Steuerschaltung 40 enthält die Stromsteuertransistoren 41-1 bis 41-n, die elektrisch zwi schen die jeweiligen gemeinsamen Leitungen CML1 bis CMLn und das Massepotential Vss gekoppelt sind. Die Stromsteuertransi storen 41-1 bis 41-n koppeln die jeweiligen gemeinsamen Lei tungen CML in der Datenschreiboperation mit dem Massepoten tial Vss. In einer von der Datenschreiboperation verschiede nen Operation sind die gemeinsamen Leitungen CML1 bis CMLn von dem Massepotential Vss getrennt. Insbesondere werden die gemeinsamen Leitungen CML vor der Datenleseoperation auf das Massepotential Vss vorgeladen.

Wie in Fig. 35 gezeigt ist, ist der Zugriffstransistor ATR in der MTJ-Speicherzelle gemäß der fünften Abwandlung der sech sten Ausführungsform zwischen die Schreibbitleitung WBL und den magnetischen Tunnelübergang MTJ gekoppelt. Die Lesewort leitung RWL ist mit dem Gate des Zugriffstransistors ATR ge koppelt. Die gemeinsame Leitung CML verläuft in der gleichen Richtung wie die Lesewortleitung RWL und ist elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt.

Die gemeinsame Leitung CML arbeitet auf die gleiche Weise wie die gemeinsame Leitung in der vierten Abwandlung der sechsten Ausführungsform. In der Datenschreiboperation wirkt die ge meinsame Leitung CML als Schreibwortleitung WWL, während sie in der Datenleseoperation als Lesebitleitung RBL wirkt.

Gemäß der Struktur der fünften Abwandlung der sechsten Aus führungsform ist die gemeinsame Leitung CML elektrisch direkt mit dem magnetischen Tunnelübergang MTJ gekoppelt. Somit kann die Kapazität der gemeinsamen Leitung CML in der Datenlese operation nicht verringert werden. Da die Schreibwortleitun gen WWL und die Lesebitleitungen RBL zu den gemeinsamen Lei tungen CML integriert sein können, kann die Anzahl der in dem Herstellungsprozeß auszubildenden Metallverdrahtungsschichten aber verringert werden, wodurch eine Senkung der Herstel lungskosten erreicht werden kann.

Wie in Fig. 36 gezeigt ist, ist die Schreibbitleitung WBL in der MTJ-Speicherzelle gemäß der fünften Abwandlung der sech sten Ausführungsform in der ersten Metallverdrahtungsschicht M1 ausgebildet, so daß sie elektrisch mit dem Source/Drain- Gebiet 110 des Zugriffstransistors ATR gekoppelt ist. Die Le sewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR ausgebildet. Das Source/Drain-Gebiet 120 ist über die in der ersten Metallver drahtungsschicht M1 ausgebildete Metallverdrahtung, das Bar rierenmetall 140 und den in dem Kontaktloch ausgebildeten Metallfilm 150 mit dem magnetischen Tunnelübergang MTJ gekop pelt.

Die gemeinsame Leitung CML ist in der zweiten Metallverdrah tungsschicht M2 in der Weise ausgebildet, daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist.

Sechste Abwandlung der sechsten Ausführungsform

Wie in Fig. 37 gezeigt ist, enthält die Speichermatrix 10 gemäß der sechsten Abwandlung der sechsten Ausführungsform mehrere in n Zeilen mal m Spalten angeordnete MTJ-Speicher zellen MC. Entsprechend den jeweiligen Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibbitleitungen WBL vorgesehen. Entsprechend den jeweiligen Speicherzellen spalten sind die Schreibwortleitungen WWL und die Lesebitlei tungen RBL vorgesehen. Dementsprechend sind die Lesewortlei tungen RWL1 bis RWLn, die Schreibbitleitungen WBL1 bis WBLn, die Lesebitleitungen RBL1 bis RBLm und die Schreibwortleitun gen WWL1 bis WWLm in der gesamten Speichermatrix 10 vorgese hen.

Wie in Fig. 38 gezeigt ist, ist das Gate des Zugriffstransi stors ATR in der MTJ-Speicherzelle gemäß der sechsten Abwand lung der sechsten Ausführungsform mit der Lesewortleitung RWL gekoppelt. Der Zugriffstransistor ATR ist elektrisch zwischen die Lesebitleitung RBL und den magnetischen Tunnelübergang MTJ gekoppelt. Der magnetische Tunnelübergang MTJ ist mit der in der gleichen Richtung wie die Lesewortleitung RWL verlau fenden Schreibbitleitung WBL gekoppelt.

Die Schreibwortleitung WWL verläuft in der Umgebung des ma gnetischen Tunnelübergangs MTJ senkrecht zu der Schreibbit leitung WBL. Dementsprechend können der Schreibwortleitungs treiber 30r und der Schreibwortleitungstreiber 30w unabhängig vorgesehen sein, wodurch die gleichen Wirkungen wie in der sechsten Ausführungsform erhalten werden können.

Außerdem kann die Schreibwortleitung WWL unabhängig vorgese hen sein, ohne daß sie mit einem anderen Abschnitt der MTJ- Speicherzelle gekoppelt ist. Somit kann die Schreibwortlei tung WWL in der Weise angeordnet sein, daß die magnetische Kopplung mit dem magnetischen Tunnelübergang MTJ verbessert wird. Im Ergebnis kann der über die Schreibwortleitung WWL fließende Datenschreibstrom Ip verringert werden, wodurch eine Verringerung des Leistungsverbrauchs der MRAM-Vorrich tung erhalten werden kann.

Außerdem ist die Lesebitleitung RBL über den Zugriffstransi stor ATR mit dem magnetischen Tunnelübergang MTJ gekoppelt. Somit wird die Anzahl der mit den Lesebitleitungen RBL gekop pelten magnetischen Tunnelübergänge MTJ verringert, wodurch die Kapazität der Lesebitleitung RBL verringert wird. Im Er gebnis kann die Datenlesegeschwindigkeit erhöht werden.

Wie in Fig. 39 gezeigt ist, ist in der MTJ-Speicherzelle ge mäß der sechsten Abwandlung der sechsten Ausführungsform die Lesebitleitung RBL in der ersten Metallverdrahtungsschicht M1 ausgebildet, so daß sie elektrisch mit dem Source/Drain-Ge biet 110 des Zugrifftransistors ATR gekoppelt ist. Die Lese wortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR ausgebildet. Das Source/Drain- Gebiet 120 des Zugriffstransistors ATR ist über die in der ersten und in der zweiten Metallverdrahtungsschicht M1 und M2 ausgebildeten Metallverdrahtungen, das Barrierenmetall 140 und den in dem Kontaktloch ausgebildeten Metallfilm 150 mit dem magnetischen Tunnelübergang MTJ gekoppelt.

Der magnetische Tunnelübergang MTJ ist zwischen der zweiten und der dritten Metallverdrahtungsschicht M2 und M3 ausgebil det. Die Schreibbitleitung WBL ist in der dritten Metallver drahtungsschicht M3 in der Weise ausgebildet, daß sie elek trisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist. Die Schreibwortleitung WWL ist in der zweiten Metallverdrah tungsschicht M2 ausgebildet. Gleichzeitig kann die Schreib wortleitung WWL in der Weise angeordnet werden, daß die ma gnetische Kopplung mit dem magnetischen Tunnelübergang MTJ verbessert wird.

In einer weiteren in Fig. 40 gezeigten beispielhaften Struk tur sind die in der gleichen Richtung verlaufende Lesebitlei tung RBL und Schreibwortleitung WWL in der gleichen Metall verdrahtungsschicht ausgebildet. Dementsprechend ist der ma gnetische Tunnelübergang MTJ zwischen der ersten und der zweiten Metallverdrahtungsschicht M1 und M2 ausgebildet, wäh rend die Schreibwortleitung WWL in der gleichen Metallver drahtungsschicht M1 wie die Lesebitleitung RBL in der Umge bung des magnetischen Tunnelübergangs MTJ ausgebildet ist. Die Schreibbitleitung WBL ist in der zweiten Metallverdrah tungsschicht M2 ausgebildet, so daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist.

Dementsprechend kann die Anzahl der Metallverdrahtungsschich ten im Vergleich zu der Struktur der in Fig. 39 gezeigten MTJ-Speicherzelle verringert werden. Im Ergebnis kann zusätz lich zu den durch die Struktur der MTJ-Speicherzelle gemäß der sechsten Abwandlung der sechsten Ausführungsform erhalte nen Wirkungen eine weitere Senkung der Herstellungskosten erreicht werden.

Wie oben beschrieben wurde, können die Lesewortleitung RWL und die Schreibwortleitung WWL gemäß den Strukturen der MTJ- Speicherzelle der sechsten Ausführungsform und der vierten bis sechsten Abwandlung der sechsten Ausführungsform senk recht zueinander verlaufen. Somit können der Schreibwortlei tungstreiber 30w und der Lesewortleitungstreiber 30r zum An steuern der jeweiligen Wortleitungen getrennt vorgesehen sein. Im Ergebnis kann die Freiheit beim Entwurf verbessert werden.

Außerdem können die Lesebitleitungen RBL und die Schreibwort leitungen WWL gemäß den Strukturen der MTJ-Speicherzelle der ersten, vierten und fünften Abwandlung der sechsten Ausfüh rungsform zu den gemeinsamen Leitungen CML integriert sein. Somit wird die Anzahl der Verdrahtungen verringert, wodurch eine Senkung der Herstellungskosten erreicht wird.

Außerdem ist die Lesebitleitung RBL gemäß den Strukturen der MTJ-Speicherzelle der zweiten, vierten und sechsten Abwand lung der sechsten Ausführungsform über den Zugriffstransistor ATR mit dem magnetischen Tunnelübergang MTJ gekoppelt, wo durch die Kapazität der Lesebitleitung RBL verringert wird. Im Ergebnis kann die Geschwindigkeit des Datenlesens erhöht werden.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß dies lediglich zur Erläu terung und als Beispiel dient und nicht als Beschränkung ver standen werden soll, wobei der Erfindungsgedanke und der Um fang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt ist.

Claims

1. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei sich ein Widerstandswert jeder der mehreren Magnetspeicherzellen (MC) gemäß einem Pegel der zu schreibenden Ablagedaten än dert, wenn ein durch einen ersten und einen zweiten Daten schreibstrom (Ip, ±Iw) angelegtes Datenschreibmagnetfeld grö ßer als ein vorgegebenes Magnetfeld ist;
mehreren Schreibwortleitungen (WWL1 bis WWLn), die ent sprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind und in einer Datenschreiboperation gemäß ei nem Adressenauswahlergebnis wahlweise aktiviert werden, so daß der erste Datenschreibstrom (Ip) über sie fließt;
mehreren Bitleitungspaaren (BLP1 bis BLPm, WBLP1 bis WBLPm), die entsprechend den jeweiligen Spalten der Magnet speicherzellen (MC) vorgesehen sind und jeweils eine erste Bitleitung (BL1 bis BLm, WBL1 bis WBLm) und eine zweite Bit leitung (/BL1 bis /BLm, /WBL1 bis /WBLm) umfassen;
einer Datenschreib-Steuerschaltung (51), die in der Datenschreiboperation entweder die erste oder die zweite in den mehreren Bitleitungspaaren (BLP1 bis BLPm, WBLP1 bis WBLPm) enthaltene Bitleitung (BL1 bis BLm, WBL1 bis WBLm, /BL1 bis /BLm, /WBL1 bis /WBLm), die gemäß dem Adressenaus wahlergebnis ausgewählt wird, auf einen Zustand mit hohem Potential (Vcc) oder auf einen Zustand mit tiefem Potential (Vss) einstellt, während sie die andere Bitleitung (/BL1 bis /BLm, /WBL1 bis /WBLm, BL1 bis BLm, WBL1 bis WBLm) auf den Zustand mit dem anderen Potential einstellt; und
mehreren Bitleitungsstrom-Steuerschaltungen (62-1 bis 62-m), die jeweils entsprechend den mehreren Bitleitungspaa ren (BLP1 bis BLPm, WBLP1 bis WBLPm) vorgesehen sind, um die entsprechende erste und zweite Bitleitung (BL1 bis BLm, WBL1 bis WBLm, /BL1 bis /BLm, /WBL1 bis /WBLm) in der Daten schreiboperation elektrisch miteinander zu koppeln, damit der zweite Datenschreibstrom (±Iw) über sie fließt.

2. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, da durch gekennzeichnet, daß die Datenschreib-Steuerschaltung (51) mit einem externen Stromversorgungspotential (Ext.Vcc) angesteuert wird, das der Dünnfilm-Magnetspeichervorrichtung von außen zugeführt wird.

3. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 2, ge kennzeichnet durch
eine Wortleitungs-Ansteuerschaltung (30) zum wahlweisen Ansteuern der mehreren Schreibwortleitungen (WWL1 bis WWLn) auf einen aktiven Zustand gemäß dem Adressenauswahlergebnis; und
eine Wortleitungsstrom-Steuerschaltung (40) zum Koppeln jeder der mehreren Schreibwortleitungen (WWL1 bis WWLn) mit einem Potential entsprechend einem inaktiven Zustand der meh reren Schreibwortleitungen (WWL1 bis WWLn), wobei
die Wortleitungs-Ansteuerschaltung (30) mit dem externen Stromversorgungspotential (Ext.Vcc) angesteuert wird.

4. Dünnfilm-Magnetspeichervorrichtung nach einem voran gehenden Anspruch, gekennzeichnet durch
ein Datenleitungspaar (DI/OP), das gemeinsam für die mehreren Bitleitungspaare (BLP1 bis BLPm, WBLP1 bis WBLPm) vorgesehen und durch eine erste und eine zweite Datenleitung (IO, /IO) ausgebildet ist; und
mehrere Spaltenauswahl-Gatterschaltungen (CSG1 bis CSGm), die entsprechend den jeweiligen Spalten vorgesehen sind und jeweils die entsprechende erste und zweite Bitlei tung (BL1 bis BLm, WBL1 bis WBLm, /BL1 bis /BLm, /WBL1 bis /WBLm) gemäß dem Adressenauswahlergebnis mit der ersten bzw. zweiten Datenleitung (IO, /IO) verbinden, wobei
die Datenschreib-Steuerschaltung (51) in der Datenschreiboperation einen ersten oder einen zweiten inter nen Knoten (Nw1, Nw2) entweder auf den Zustand mit hohem Po tential (Vcc) oder auf den Zustand mit tiefem Potential (Vss) einstellt, während sie den anderen internen Knoten (Nw2, Nw1) auf den Zustand mit dem anderen Potential einstellt, und
der erste und der zweite interne Knoten (Nw1, Nw2) je weils in der Weise an die erste und an die zweite Datenlei tung (IO, /IO) angeschlossen sind, daß eine Verdrahtung, die einen Weg des zweiten Datenschreibstroms (±Iw) bildet, unab hängig von der Lage der gemäß dem Adressenauswahlergebnis auszuwählenden Spalte einen etwa konstanten Widerstandswert besitzt.

5. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 4, da durch gekennzeichnet, daß
die mehreren Bitleitungspaare (BLP1 bis BLPm, WBLP1 bis WBLPm) in Spaltenrichtung verlaufen,
das Datenleitungspaar (DI/OP) in Zeilenrichtung ver läuft,
der erste interne Knoten (Nw1) in einem auf der Seite der oberen Spalte liegenden Gebiet an die erste Datenleitung (IO) angeschlossen ist, während
der zweite interne Knoten (Nw2) in einem auf der Seite der letzten Spalte liegenden Gebiet an die zweite Datenlei tung (/IO) angeschlossen ist.

6. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 4, da durch gekennzeichnet, daß
die mehreren Bitleitungspaare (BLP1 bis BLPm, WBLP1 bis WBLPm) in Spaltenrichtung verlaufen,
das Datenleitungspaar (DI/OP) in Zeilenrichtung ver läuft, und
der erste und der zweite Knoten (Nw1, Nw2) jeweils in einem Gebiet um die Mitte einer der Spalten an die erste und an die zweite Datenleitung (IO, /IO) angeschlossen sind.

7. Dünnfilm-Magnetspeichervorrichtung nach einem voran gehenden Anspruch, gekennzeichnet durch
ein Datenleitungspaar (DI/OPa, DI/OPb, . . .), das jeweils alle M Spalten (wobei M eine natürliche Zahl gleich oder grö ßer als 2 ist) vorgesehen und durch erste und zweite Daten leitungen (IOa, IOb, . . ., /IOa, /IOb, . . .) ausgebildet ist; und
mehrere Spaltenauswahl-Gatterschaltungen (CSG1 bis CSGm), die entsprechend den jeweiligen Spalten vorgesehen sind, um jeweils die entsprechende erste Bitleitung (BL1 bis BLm, WBL1 bis WBLm) und die entsprechende zweite Bitleitung (/BL1 bis /BLm, /WBL1 bis /WBLm) gemäß dem Adressenauswahler gebnis mit der entsprechenden ersten bzw. zweiten Datenlei tung (IOa, IOb, . . ., /IOa, /IOb, . . .) zu verbinden, wobei
die Datenschreib-Steuerschaltung (51a, . . .) für jedes Datenleitungspaar (DI/OPa, DI/OPb, . . .) vorgesehen ist, und
jede der Datenschreib-Steuerschaltungen (51a, . . .) in der Datenschreiboperation gemäß dem Adressenauswahlergebnis in der Weise arbeitet, daß sie entweder die entsprechende erste oder die entsprechende zweite Datenleitung (IOa, IOb, . . ., /IOa, /IOb, . . .) entweder auf den Zustand mit hohem Po tential (Vcc) oder auf den Zustand mit tiefem Potential (Vss) einstellt, während sie die andere Datenleitung (/IOa, /IOb, . . ., IOa, IOb, . . .) auf den Zustand mit dem anderen Potential einstellt.

8. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 7, da durch gekennzeichnet, daß jedes der Datenleitungspaare (DI/OPa, DI/OPb, . . .) in der Mitte der entsprechenden M Spal ten vorgesehen ist, so daß es in der gleichen Richtung wie die mehreren Bitleitungen (BLP1 bis BLPm, WBLP1 bis WBLPm) verläuft.

9. Dünnfilm-Magnetspeichervorrichtung nach einem voran gehenden Anspruch, gekennzeichnet durch
mehrere Lesewortleitungen (RWL1 bis RWLn), die entspre chend den jeweiligen Zeilen vorgesehen sind und in einer Da tenleseoperation gemäß einem Adressenauswahlergebnis akti viert werden, um die entsprechenden Magnetspeicherzellen (MC) jeweils mit den entsprechenden Bitleitungspaaren (BLP1 bis BLPm, WBLP1 bis WBLPm) zu koppeln; und
eine Datenlese-Steuerschaltung (52), die den in einem der mehreren Bitleitungspaare (BLP1 bis BLPm, WBLP1 bis WBLPm), das gemäß dem Adressenauswahlergebnis ausgewählt wird, enthaltenen ersten und zweiten Bitleitungen (BL1 bis BLm /BL1 bis /BLm) in der Datenschreiboperation einen Daten schreibstrom (Is) zuführt, wobei
jede der Bitleitungsstrom-Steuerschaltungen (62) die entsprechenden ersten und zweiten Bitleitungen (BL1 bis BLm, /BL1 bis /BLm,) in der Datenleseoperation elektrisch vonein ander trennt.

10. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, da durch gekennzeichnet, daß
die Magnetspeicherzellen (MC) in jeder Spalte mit einer der entsprechenden ersten und zweiten Bitleitungen (BL1 bis BLm, /BL1 bis /BLm) gekoppelt sind,
die Dünnfilm-Magnetspeichervorrichtung enthält:
mehrere erste Scheinspeicherzellen (DMC), die entspre chend den jeweiligen Spalten vorgesehen und jeweils mit den ersten Bitleitungen (BL1 bis BLm) gekoppelt sind;
mehrere zweite Scheinspeicherzellen (DMC), die entspre chend den jeweiligen Spalten vorgesehen und jeweils mit den zweiten Bitleitungen (/BL1 bis /BLm) gekoppelt sind;
eine erste Scheinlesewortleitung (DRWL1), die entspre chend den mehreren ersten Scheinspeicherzellen (DMC) vorgese hen ist und in der Datenleseoperation gemäß dem Adressenaus wahlergebnis aktiviert wird, um die mehreren ersten Schein speicherzellen (DMC) jeweils mit den ersten Bitleitungen (BL1 bis BLm) zu koppeln;
eine zweite Scheinlesewortleitung (DRWL2), die entspre chend den mehreren zweiten Scheinspeicherzellen (DMC) vorge sehen ist und gemäß dem Adressenauswahlergebnis in der Daten leseoperation aktiviert wird, um die mehreren zweiten Schein speicherzellen (DMC) jeweils mit den zweiten Bitleitungen (/BL1 bis /BLm) zu koppeln; und
eine Wortleitungs-Ansteuerschaltung (30) zum wahlweisen Aktivieren einer der mehreren Wortleitungen (RWL1 bis RWLn) und entweder der ersten oder der zweiten Scheinlesewortlei tungen (DRWL1, DRWL2) gemäß dem Adressenauswahlergebnis in der Datenleseoperation, wobei
jede der Magnetspeicherzellen (MC) gemäß dem Pegel der Ablagedaten einen ersten oder einen zweiten Widerstandswert besitzt,
jede der ersten und zweiten Scheinspeicherzellen (DMC) einen Zwischenwiderstandswert des ersten und des zweiten Wi derstandswerts besitzt.

11. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9 oder 10, gekennzeichnet durch
einen Spannungsabwärtsumsetzer (55) zum Abwärtsumsetzen eines externen Stromversorgungspotentials (Ext.Vcc), das der Dünnfilm-Magnetspeichervorrichtung von außen zugeführt wird, in ein internes Stromversorgungspotential (Int. Vcc), wobei
die Datenschreib-Steuerschaltung (51) mit dem externen Stromversorgungspotential (Ext.Vcc) angesteuert wird, während
die Datenlese-Steuerschaltung (52) mit dem internen Stromversorgungspotential (Int. Vcc) angesteuert wird.

12. Dünnfilm-Magnetspeichervorrichtung, mit
einer Speicherzellenmatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), deren Widerstandswert sich jeweils gemäß einem Pegel der zu schrei benden Ablagedaten ändert, wenn ein durch einen ersten und einen zweiten Datenschreibstrom (Ip, ±Iw) angelegtes Daten schreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist;
mehreren Schreibwortleitungen (WWL1 bis WWLn), die ent sprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, so daß in einer Datenschreiboperation gemäß einem Adressenauswahlergebnis der erste Datenschreibstrom (Ip) über sie fließt;
mehreren Bitleitungen (BL1 bis BLm), die entsprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgese hen sind;
einem Datenleitungspaar (DI/OP), das gemeinsam für die mehreren Bitleitungen (BL1 bis BLm) vorgesehen und durch er ste und zweite Datenleitungen (IO, /IO) ausgebildet ist;
einer Datenschreib-Steuerschaltung (51), die in der Datenschreiboperation entweder die erste oder die zweite Da tenleitung (IO, /IO) entweder auf einen Zustand mit hohem Potential (Vcc) oder auf einen Zustand mit tiefem Potential (Vss) einstellt, während sie die andere Datenleitung (/IO, IO) auf den Zustand mit dem anderen Potential einstellt;
mehreren Spaltenauswahl-Gatterschaltungen (CSG1 bis CSGm), die entsprechend den jeweiligen Spalten vorgesehen sind, um die entsprechende Bitleitung (BL1 bis BLm) gemäß dem Adressenauswahlergebnis mit der ersten Datenleitung (IO) zu verbinden; und
mehreren Bitleitungsstrom-Steuerschaltungen (64-1 bis 64-m), die entsprechend den jeweiligen Spalten vorgesehen sind, um in der Datenschreiboperation die entsprechende Bit leitung (BL1 bis BLm) elektrisch mit der zweiten Datenleitung (/IO) zu koppeln, so daß der zweite Datenschreibstrom (±Iw) über sie fließt.

13. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
die Datenschreib-Steuerschaltung (51) in der Daten schreiboperation entweder den ersten oder den zweiten inter nen Knoten (Nw1, Nw2) entweder auf den Zustand mit hohem Po tential (Vcc) oder auf den Zustand mit tiefem Potential (Vss) einstellt, während sie den anderen internen Knoten (Nw2, Nw1) auf den Zustand mit dem anderen Potential einstellt,
jede der Bitleitungsstrom-Steuerschaltungen (64-1 bis 64-m) die entsprechende Bitleitung (BL1 bis BLm) gemäß dem Adressenauswahlergebnis elektrisch mit der zweiten Datenlei tung (/IO) koppelt,
die Dünnfilm-Magnetspeichervorrichtung enthält:
eine Datenlese-Steuerschaltung (52), die in einer Datenleseoperation einem dritten internen Knoten (Nr1) einen Datenlesestrom (Is) zuführt; und
eine Verbindungsschalt-Schaltung (56), die in der Daten schreiboperation den ersten und den zweiten internen Knoten (Nw1, Nw2) mit der ersten bzw. mit der zweiten Datenleitung (IO, /IO) koppelt, wobei
die Verbindungsschalt-Schaltung (56) die erste und die zweite Datenleitung (IO, /IO) in der Datenleseoperation elek trisch mit dem dritten internen Knoten (Nr1) bzw. mit einem vierten internen Knoten (Nr3) koppelt, um ein Lesereferenzpo tential (Vcc) zuzuführen, und
die Datenlese-Steuerschaltung (52) die Datenleseopera tion anhand eines Potentials auf dem dritten internen Knoten (Nr1) ausführt.

14. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
die Datenschreib-Steuerschaltung (51) in der Daten schreiboperation entweder den ersten oder den zweiten inter nen Knoten (Nw1, Nw2) entweder auf den Zustand mit hohem Po tential (Vcc) oder auf den Zustand mit tiefem Potential (Vss) einstellt, während sie den anderen internen Knoten (Nw2, Nw1) auf den Zustand mit dem anderen Potential einstellt, und
jede der Bitleitungsstrom-Steuerschaltungen (64-1 bis 64-m) die entsprechende Bitleitung (BL1 bis BLm) in einer Vorladeoperation vor der Datenleseoperation elektrisch mit der zweiten Datenleitung (/IO) koppelt, während sie die ent sprechende Bitleitung (BL1 bis BLm) in der Datenleseoperation elektrisch von der zweiten Datenleitung (/IO) trennt,
die Dünnfilm-Magnetspeichervorrichtung enthält:
eine Datenlese-Steuerschaltung (52), die der ersten Datenleitung (IO) in der Datenleseoperation einen Datenlese strom (Is) zuführt; und
eine Verbindungsschalt-Schaltung (58), die den ersten und den zweiten internen Knoten (Nw1, Nw2) in der Daten schreiboperation mit der ersten bzw. mit der zweiten Daten leitung (IO, /IO) koppelt, wobei
die Verbindungsschalt-Schaltung (58) die erste und die zweite Datenleitung (IO, /IO) in der Vorladeoperation elek trisch mit dem dritten bzw. mit dem vierten internen Knoten (Np1, Np2) koppelt, um ein Lesereferenzpotential (Vcc) zuzu führen, während sie die erste und die zweite Datenleitung (IO, /IO) in der Datenleseoperation von dem ersten bis vier ten internen Knoten (Nw1, Nw2, Np1, Np2) trennt, und
die Datenlese-Steuerschaltung (52) die Datenleseopera tion anhand eines Potentials auf der ersten Datenleitung (IO) ausführt.

15. Dünnfilm-Magnetspeichervorrichtung, mit
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen magnetischen Ablageabschnitt (MTJ), dessen Widerstandswert sich gemäß einem Pegel der zu schreibenden Ablagedaten ändert, wenn ein durch den ersten und durch den zweiten Datenschreibstrom (Ip, ±Iw) angelegtes Datenschreib magnetfeld größer als ein vorgegebenes Magnetfeld ist, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenablesestrom (Is) in den magnetischen Ablageabschnitt (MTJ) übergibt;
mehreren Lesewortleitungen (RWL1 bis RWLn), die entspre chend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, um in der Datenleseoperation gemäß einem Adressenauswahlergebnis das entsprechende Speicherzellen-Aus wahlgatter (ATR) zu betätigen;
mehreren Schreibwortleitungen (WWL1 bis WWLm), die ent sprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgesehen sind und in einer Datenschreiboperation gemäß einem Adressenauswahlergebnis wahlweise auf einen aktiven Zustand angesteuert werden, so daß der erste Datenschreib strom (Ip) über sie fließt;
mehreren Schreibdatenleitungen (WBL1 bis WBLn), die ent sprechend den jeweiligen Zeilen vorgesehen sind, so daß in der Datenschreiboperation der zweite Datenschreibstrom (±Iw) über sie fließt; und
mehreren Lesedatenleitungen (RBL1 bis RBLm), die entsprechend den jeweiligen Spalten vorgesehen sind, so daß in der Datenleseoperation der Datenlesestrom (Is) über sie fließt.

16. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jede der mehreren Lesedatenlei tungen (RBL1 bis RBLm) über die jeweiligen Speicherzellen- Auswahlgatter (ATR) elektrisch mit jedem der magnetischen Ablageabschnitte (MTJ) in der entsprechenden Zeile gekoppelt ist.

17. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß
jede der mehreren Lesedatenleitungen (RBL1 bis RBLm) und jede der mehreren Schreibwortleitungen (WWL1 bis WWLm) eine gemeinsame Leitung (CML1 bis CMLm) gemeinsam nutzen,
die Dünnfilm-Magnetspeichervorrichtung enthält:
eine Stromsteuerschaltung (40) zum Koppeln und Trennen eines ersten Potentials (Vss) mit bzw. von jeder gemeinsamen Leitung (CML1 bis CMLm) in den Datenlese- bzw. -schreibopera tionen, wobei das erste Potential (Vss) von einem zweiten Potential (Vcc), das dem aktiven Zustand entspricht, ver schieden ist.

18. Dünnfilm-Magnetspeichervorrichtung nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß
die mehreren Lesedatenleitungen (RBL1 bis RBLm) vor der Datenleseoperation auf ein vorgegebenes Potential (Vcc, Vss) vorgeladen werden, und
die mehreren Lesedatenleitungen (RBL1 bis RBLm) in der Schreiboperation auf das vorgegebene Potential (Vcc, Vss) eingestellt werden.

19. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen magnetischen Ablageabschnitt (MTJ), dessen Widerstandswert sich gemäß einem Pegel der zu schreibenden Ablagedaten ändert, wenn ein durch einen ersten und einen zweiten Datenschreibstrom (Ip, ±Iw) angelegtes Datenschreib magnetfeld größer als ein vorgegebenes Magnetfeld ist, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenlesestrom (Is) in den ma gnetischen Ablageabschnitt (MTJ) übergibt;
mehreren Lesewortleitungen (RWL1 bis RWLn), die entspre chend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, um in der Datenleseoperation das entspre chende Speicherzellen-Auswahlgatter (ATR) gemäß einem Adres senauswahlergebnis zu betätigen;
mehreren Schreibdatenleitungen (WBL1 bis WBLn), die ent sprechend den jeweiligen Zeilen oder den jeweiligen Spalten vorgesehen sind, so daß in der Datenschreiboperation der er ste Datenschreibstrom (Ip) über sie fließt; und
mehreren gemeinsamen Leitungen (CML1 bis CMLm), die ent sprechend den anderen der jeweiligen Zeilen und der jeweili gen Spalten vorgesehen sind, wobei
jeder der mehreren gemeinsamen Leitungen (CML1 bis CMLm) in der Datenleseoperation gemäß dem Adressenauswahlergebnis wahlweise der Datenlesestrom (Is) zugeführt wird, und
jede der mehreren gemeinsamen Leitungen (CML1 bis CMLm) wahlweise auf ein erstes Potential (Vcc) angesteuert wird, so daß in der Datenschreiboperation der zweite Datenschreibstrom (±Iw) über sie fließt,
die Dünnfilm-Magnetspeichervorrichtung enthält:
eine Stromsteuerschaltung (40) zum Koppeln und Trennen eines zweiten Potentials (Vss) mit bzw. von jeder gemeinsamen Leitung (CML1 bis CMLm) in den Datenlese- bzw. -schreibopera tionen, wobei das zweite Potential (Vss) von dem ersten Po tential (Vcc) verschieden ist.

20. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß jede der mehreren gemeinsamen Leitungen (CML1 bis CMLm) über die jeweiligen Speicherzellen- Auswahlgatter (ATR) elektrisch mit jedem der magnetischen Ablageabschnitte (MTJ) in der entsprechenden anderen Zeile und Spalte gekoppelt ist.

21. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß
die mehreren gemeinsamen Leitungen (CML1 bis CMLm) vor der Datenleseoperation auf das zweite Potential (Vss) vorge laden werden,
die nicht ausgewählten gemeinsamen Leitungen unter den mehreren gemeinsamen Leitungen (CML1 bis CMLm) in der Schreiboperation gemäß dem Adressenauswahlergebnis auf das zweite Potential (Vss) eingestellt werden.