DE10121182C1 - MRAM-Halbleiterspeicheranordnung mit redundanten Zellenfeldern - Google Patents

Abstract

MRAM-Halbleiterspeicheranordnung, bei der mehrere Ebenen (1, 2, 3) mit MRAM-Hauptzellenfeldern in Form eines Crosspointarrays oder eines Transistorarrays zusammen mit redundanten MRAM-Zellenfeldern aus redundanten MRAM-Speicherzellen auf demselben Chip vorgesehen sind, wobei die redundanten MRAM-Zellenfelder (10, 20, 30) über die einzelnen Ebenen (1, 2, 3) der Speichermatrix verteilt sind oder eine Ebene des Speicherarrays vollständig für die Bereitstellung redundanter Zellenfelder verwendet ist.

Description

Die Erfindung betrifft eine MRAM-Halbleiterspeicheranord­ nung, bei der mehrere Ebenen mit MRAM-Hauptzellenfeldern in Form eines Crosspointarrays oder eines Transistorarrays zu­ sammen mit redundanten MRAN-Zellenfeldern aus redundanten MRAN-Speicherzellen auf demselben Chip vorgesehen sind.

Bei magnetoresistiven Speichern (MRAMs) liegt der Speicher­ effekt im magnetisch veränderbaren elektrischen Widerstand der Speicherzelle. Fig. 1 zeigt eine einzelne MRAM- Speicherzelle, die an der Kreuzung zweier Leiter, einer Wortleitung WL und einer Bitleitung BL, welche im allgemei­ nen orthogonal zueinander angeordnet sind, übereinanderge­ schichtet eine hartmagnetische Lage ML(fixed), ein Tunnel­ oxid TL und eine weichmagnetische Lage ML(free) aufweist, die zusammen eine MTJ-Speicherzelle bilden (MTJ = Magnetic Tunnel Junction). Die Informationsspeicherung geschieht da­ durch, dass die Magnetisierungsrichtung der weichmagneti­ schen Lage ML(free) gegenüber der der hartmagnetischen Lage ML(fixed) gedreht wird. Die dazu erforderlichen Magnetfelder werden durch Ströme IWL, IBL jeweils durch die Wortleitung WL und die Bitleitung BL erzeugt, die sich an dem Kreuzungs­ punkt überlagern. Wenn die Magnetisierungsrichtung beider magnetischer Lagen gleich ist, besitzt das Mehrschichtsystem aus ML(fixed), TL und ML(free) einen niedrigen Widerstand R~. Bei ungleicher Magnetisierungsrichtung entsteht ein hoher Widerstand R~. Diese Widerstandsänderung wird zur Informati­ onsspeicherung in digitalen Speicheranwendungen genutzt.

Eine extrem hohe Speicherdichte kann dadurch erreicht wer­ den, dass mehrere Metallisierungssysteme mit dazwischenlie­ genden Ebenen aus MTJs übereinandergestapelt werden.

Die Fig. 2a und 2b zeigen eine magnetoresistive Halbleiter­ speicheranordnung in Crosspointarraystruktur, die die Her­ stellung einer hochdichten Halbleiterspeicheranordnung er­ möglicht. Ein derartiges MRAM-Crosspointarray erreicht eine extrem hohe Packungsdichte durch Übereinanderstapelung der einzelnen Speicherarrays.

Fig. 3 zeigt eine sich von der Crosspointarraystruktur der Fig. 2a und 2b unterscheidende MRAM-Halbleiterspeicheran­ ordnung. Dieses MRAN-Transistorarray zeichnet sich durch ei­ nen jeder MRAM-Speicherzelle zugeordneten Auswahltransistor T aus, durch den einzelne MRAM-Speicherzellen zum Beschrei­ ben und Lesen auswählbar sind. Die Gates von einander zuge­ ordneten Auswahltransistoren T, zum Beispiel einer Zeile, sind durch eine Auswahlleitung AL untereinander verbunden, während die Drainstrecken der Auswahltransistoren T einer Spalte durch eine Programmierleitung PL untereinander ver­ bunden sind.

Werden Speicher mit hoher Speicherkapazität realisiert, so ist die Integration von redundanten Speicherelementen auf dem Chip von wesentlicher Bedeutung, um eine ausreichend ho­ he Ausbeute bei der Chipherstellung zu gewährleisten. Feh­ lerhafte Speicherzellen werden hierbei beim Test des Spei­ chers durch die zusätzlich verfügbaren redundanten Speicher­ zellen ersetzt.

DE 197 44 095 A (Siemens AG) beschreibt eine MRAM-Speicher­ zellen-Anordnung, bei der die Speicherelemente in mindestens zwei Lagen übereinander angeordnet sind. Dabei sind die Bit­ leitungen getrennt jeweils für Speicherelemente S1 und S2 und die Wortleitung für beide Speicherelemente gemeinsam vorgesehen. Diese übereinander gestapelte Anordnung aus MRAM-Speicherzellen führt dazu, dass der Flächenbedarf pro Speicherelement sinkt und die Packungsdichte erhöht werden kann. Diese Druckschrift beschreibt jedoch an keiner Stelle eine MRAM-Halbleiterspeicher-Anordnung, bei der mehrere Ebe­ nen mit MRAM-Hauptzellenfeldern in Form eines Crosspoint- Arrays oder eines Transistor-Arrays zusammen mit redundanten MRAM-Zellenfeldern aus redundanten MRAM-Speicherzellen auf demselben Chip vorgesehen sind. Ein MRAM-Hauptzellenfeld be­ steht nämlich, wie zuvor erwähnt, jeweils aus Speicherzellen und aus den zugehörigen Bit-, Wort- und gegebenenfalls Aus­ wahlleitungen, die somit für jedes MRAM Hauptzellenfeld se­ parat vorgesehen sind.

Die US 6,154,413 beschreibt eine Speicherarchitektur, auch für einen MRAM-Halbleiterspeicher, bei der mehrere sogenann­ te "Memory Tiles" in einem integrierten Schaltungschip ange­ ordnet sind. Die Memory Tiles könnte man auch als Speicher- Subarrays betrachten. Diese Memory Tiles sind nebeneinander in derselben Ebene integriert. Zur Erhöhung der Zuverlässig­ keit schlägt diese Druckschrift vor, jedem Speicher-Subarray seine eigenen, redundanten Speicherreihen und/oder Spalten und eine entsprechende Redundanzsteuerschaltungs-Anordnung zuzuordnen. Dabei sind die redundanten Speicherzellenspalten und -zeilen jeweils einem Hauptspeicherzellenfeld eines Me­ mory Tiles fest zugeordnet.

US 5,381,370 A schlägt vor, einem Hauptspeicherzellenfeld ein redundantes Zellenfeld fest so zuzuordnen, dass die Ad­ ressierung des Hauptspeicherzellenfelds und des redundanten Speicherzellenfelds mit derselben Spaltenadresse möglich ist.

Es ist somit Aufgabe der Erfindung, vorteilhafte Struktur­ konzepte für eine bei MRAM-Halbleiterspeicheranordnungen vorzusehende Redundanz anzugeben.

Diese Aufgabe wird anspruchsgemäß gelöst.

Bei der Crosspointarraystruktur einer MRAM-Halbleiterspei­ cheranordnung können gemäß einem Aspekt der Erfindung die redundanten Zellenfelder über die einzelnen Ebenen der Spei­ chermatrix verteilt sein. Das heißt, dass eine defekte MRAM- Speicherzelle nicht unbedingt durch redundante Speicherzel­ len in derselben Ebene ersetzt werden muss sondern mittels redundanter Zellenfelder aus anderen Ebenen der Speicherma­ trix ersetzt werden kann. Hierdurch ergibt sich der Vorteil kleinerer Zellenfelder pro Ebene, um eine vergleichbare Aus­ beute zu erreichen. Dies führt zu einer Einsparung an Chipfläche.

Gemäß einem anderen Aspekt kann eine in Crosspointarray­ struktur angeordnete MRAM-Halbleiterspeicheranordnung eine komplette redundante Ebene aufweisen, in der redundante Zel­ lenfelder bereitgestellt sind.

Um die fehlerhaften Speicherzellen ersetzen zu können, müs­ sen die Adressen der fehlerhaften Wort- und Bitleitungen nichtflüchtig gespeichert werden. Dies kann durch elektri­ sche Fuses geschehen. Im Falle einer Crosspointarraystruktur einer MRAM-Halbleiterspeicheranordnung kann die Fläche unter dem Zellenfeld für Schaltungen zur Speicherung der Adressen der fehlerhaften Leitungen, d. h. Wortleitungen und Bitlei­ tungen genutzt werden.

In einer vorteilhaften Ausgestaltung können die Adressen der fehlerhaften Wort- und Bitleitungen in speziellen MTJ-E- Fuses gespeichert werden. Diese E-Fuses sind prinzipiell normale MRAM-Speicherzellen und können mit einer erhöhten Spannung zum elektrischen Durchbruch gebracht werden. Derar­ tige MTJ-E-Fuses können durch eine eigene MTJ-Lage über dem Speicherarray realisiert werden.

Redundante Bitleitungen BL sind in Crosspointarrays wichti­ ger als redundante Wortleitungen, da sich wegen des aufwän­ digen Leseverfahrens parasitäre Ströme durch defekte Spei­ cherzellen an den Bitleitungen wesentlich schädlicher auf den Leseverstärker auswirken, als auf die Treiberschaltung an der Wortleitung. Deshalb schlägt die Erfindung vor, eine größere Anzahl redundanter Bitleitungen als Wortleitungen vorzusehen.

Vorteilhafterweise werden bei einer erfindungsgemäßen MRAM- Speicheranordnung in Crosspointarraystruktur die Wortleitun­ gen und/oder Bitleitungen für den Fall defekter Zellen, die dann zu niedrige Widerstände aufweisen, hochohmig beschal­ tet, um störende Einflüsse zu unterdrücken. Bei einer MRAM- Halbleiterspeicheranordnung die in einer Transistorarray­ struktur gemäß Fig. 3 angeordnet ist, ist es außerdem mög­ lich, defekte Speicherzellen durch Abschalten der Gates der Auswahltransistoren an der entsprechenden Wortleitung WL durch die die Gates der Auswahltransistoren T verbindende Auswahlleitung zu deaktivieren. Bei Kurzschlüssen zwischen Bitleitungen BL und Programmierleitungen aufgrund von Zel­ lendefekten kann das bereits für den Fall einer Crosspoin­ tarraystruktur erwähnte Prinzip der hochohmigen Beschaltung angewandt werden.

Auch bei einer gemäß Fig. 3 in Transistorarraystruktur orga­ nisierten MRAM-Halbleiterspeicheranordnung können die Adres­ sen der fehlerhaften Wort- und Bitleitungen in MTJE-Fuses gespeichert werden. Diese MTJE-Fuses können auch direkt über dem MRAM-Transistorarray angeordnet werden.

Die nachstehende Beschreibung beschreibt unter Bezug auf die Figuren mehrere erfindungsgemäße Ausführungsbeispiele von Redundanzstrukturen bei einer MRAM-Halbleiterspeicheranord­ nung.

Fig. 1 zeigt in einer schematischen perspektivischen Darstellung eine am Kreuzungspunkt einer Bitlei­ tung und einer Wortleitung angeordnete MTJ- Speicherzelle.

Fig. 2a zeigt schematisch und perspektivisch eine MRAM- Halbleiteranordnung in Crosspointarraystruktur.

Fig. 2b zeigt ein Ersatzschaltbild der Crosspointarray­ struktur gemäß Fig. 2a.

Fig. 3 zeigt eine MRAM-Halbleiterspeicheranordnung in Transistorarraystruktur.

Fig. 4 zeigt schematisch und perspektivisch ein erstes Ausführungsbeispiel von Redundanz einer MRAM- Halbleiterspeicheranordnung, bei der redundante Zellenfelder über einzelne übereinanderliegende Ebenen von MRAM-Hauptzellenfeldern verteilt sind.

Fig. 5 zeigt schematisch und perspektivisch ein zweites Ausführungsbeispiel der Erfindung, bei der eine komplette Ebene für die Bereitstellung redundan­ ter Zellenfelder vorgesehen ist.

Fig. 6 zeigt perspektivisch ein Ausführungsbeispiel ei­ ner MRAM-Halbleiterspeicheranordnung bei der Schaltungen zur Speicherung von Adressen fehler­ hafter Leitungen unter dem Zellenfeld angeordnet sind.

Fig. 7 zeigt eine weitere Ausführungsform einer MRAM- Halbleiterspeicheranordnung, bei der in einer Ebene über dem Speicherarray MTJE-Fuses zur Spei­ cherung der Adressen fehlerhafter Wort- und Bit­ leitungen angeordnet sind.

Während die Details der Fig. 1 bis 3 zuvor bereits beschrie­ ben wurden, nimmt die Beschreibung nun Bezug auf Fig. 4, die schematisch und perspektivisch ein erstes Ausführungsbei­ spiel von in einer MRAM-Halbleiterspeicheranordnung vorgese­ henen redundanten MRAM-Zellenfeldern zeigt. Gemäß Fig. 4 sind MRAM-Hauptzellenfelder in beispielsweise drei Ebenen 1, 2 und 3 übereinander angeordnet. Wortleitungen WL und Bit­ leitungen BL führen zu den Zellenfeldern der einzelnen Ebe­ nen. Redundante Zellenfelder 10, 20, 30 sind über die ein­ zelnen Ebenen 1, 2, 3 der Speichermatrix verteilt, d. h. dass eine defekte Speicherzelle nicht unbedingt durch redundante Speicherzellen derselben Ebene ersetzt werden muss, sondern mittels redundanter Zellenfelder aus anderen Ebenen der Speichermatrix ersetzt werden kann. Zum Beispiel kann eine defekte Speicherzelle in der Ebene 1 durch eine redundante Speicherzelle in der Ebene 3, d. h. im redundanten MRAM- Speicherzellenfeld 30 ersetzt werden. Durch diese Struktur ergeben sich kleinere Zellenfelder pro Ebene, um vergleich­ bare Ausbeuten zu erreichen, was zu einer Einsparung an Chipfläche führt.

In Fig. 5 ist ein zweites Ausführungsbeispiel einer mit Red­ undanz versehenen MRAM-Halbleiterspeicheranordnung darge­ stellt. Hier steht eine komplette Ebene 2 des Speicherarrays für redundante Zellenfelder 20 zur Verfügung.

Um die fehlerhaften Speicherzellen ersetzen zu können, müs­ sen die Adressen der fehlerhaften Wort- und Bitleitungen nichtflüchtig gespeichert werden. Dies kann durch elektri­ sche Fuses geschehen. Im Falle eines MRAM-Crosspointarrays zeigt Fig. 6 eine erfindungsgemäße Struktur, bei der eine Ebene 11 unter einem Zellenfeld, das zum Beispiel in einer Ebene 1 liegt, für Schaltungen zur Speicherung der Adressen der fehlerhaften Leitungen, d. h. Wortleitungen und Bitlei­ tungen genutzt wird.

Fig. 7 schließlich zeigt eine weitere erfindunggemäße Aus­ führungsform einer mit Redundanz versehenen MRAM-Halbleiter­ speicheranordnung, bei der eine eigene MTJ-Lage 12 über den Speicherarrays, d. h. über den in übereinandergestapelten Ebenen 1, 2, 3 liegenden Hauptzellenfeldern zur Verfügung steht, um dort bevorzugt in MTJ-E-Fuses die Adressen fehler­ hafter Wort- und Bitleitungen zu speichern.

Für die in den Fig. 4 bis 7 gezeigten Ausführungsbeispiele einer MRAM-Halbleiterspeicheranordnung gilt insgesamt, dass redundante Bitleitungen BL in Crosspointarrays wichtiger als redundante Wortleitungen sind. Dies führt dazu, dass erfin­ dungsgemäß eine größere Anzahl redundanter Bitleitungen als Wortleitungen vorgesehen ist. Wegen des aufwändigen Lesever­ fahrens wirken sich parasitäre Ströme durch defekte MTJ- Speicherzellen an den Bitleitungen BL wesentlich schädlicher auf den (nicht gezeigten) Leseverstärker aus als auf die (nicht gezeigte) Treiberschaltung an der Wortleitung.

Eine vorteilhafte Maßnahme besteht außerdem darin, bei einer in Crosspointarraystruktur angeordneten MRAM-Halbleiterspei­ cheranordnung die Wortleitungen und/oder Bitleitungen für den Fall defekter Zellen, die zu niedrige Widerstände auf­ weisen, hochohmig zu beschalten, um störende Einflüsse zu unterdrücken.

Bei einer MRAM-Transistorarraystruktur (Fig. 3), lassen sich defekte Speicherzellen durch Abschalten der Gates der Aus­ wahltransistoren T der entsprechenden Wortleitung WL deakti­ vieren. Dies geschieht durch ein entsprechendes Signal an der die Gates verbindenden Auswahlleitung AL. Treten Kurz­ schlüsse zwischen Bitleitungen BL und Programmierleitung PL aufgrund von Zellendefekten auf, kann auch wieder das Prin­ zip der hochohmigen Beschaltung, wie bei der Crosspointarraystruktur einer MRAM-Halbleiterspeicheranordnung ange­ wandt werden.

Ebenso wie dies anhand der Fig. 6 und 7 für eine Crosspoin­ tarraystruktur erläutert wurde, werden bei einer in Transi­ storarraystruktur (Fig. 3) angeordneten MRAM-Halbleiter­ speicheranordnung die Adressen fehlerhafter Wort- und Bit­ leitungen nichtflüchtig gespeichert. Dies kann ebenfalls in MTJE-Fuses 12 geschehen, die zum Beispiel wie in Fig. 7 in einer Ebene direkt über dem MRAM-Transistorarray 1, 2, 3 an­ geordnet sind.

Bezugszeichenliste

1

,

2

,

3

Ebenen mit MRAM-Zellenfelder

10

,

20

,

30

redundante MRAM-Zellenfelder

11

Fläche für Schaltungen zur Speicherung der Adressen fehlerhafter Leitungen

12

MTJ-Lage über dem Speicherarray
AL Auswahlleitung
BL Bitleitung
PL Programmierleitung
WL Wortleitung
RC Widerstand der MTJ-Zelle
T Auswahltransistor
I_WL

Strom durch die Wortleitung
I_BL

Strom durch die Bitleitung
ML(fixed) hartmagnetische Lage
ML(free) weichmagnetische Lage
TL Tunneloxidlage

Claims (9)

1. MRAM-Halbleiterspeicheranordnung, bei der mehrere Ebenen (1, 2, 3) mit MRAM-Hauptzellenfeldern in Form eines Cross­ pointarrays oder eines Transistorarrays zusammen mit redun­ danten MRAM-Zellenfeldern aus redundanten MRAM-Speicherzel­ len auf demselben Chip vorgesehen sind, dadurch gekennzeichnet, dass die redundanten MRAM-Zellenfelder (10, 20, 30) über die einzelnen Ebenen (1, 2, 3) der Speichermatrix so verteilt sind, dass defekte Speicherzellen in einer Ebene auch mit­ tels redundanter Speicherzellen aus anderen Ebenen ersetzbar sind.

2. MRAM-Halbleiterspeicheranordnung, bei der mehrere Ebenen (1, 2, 3) mit MRAM-Hauptzellenfeldern in Form eines Cross­ pointarrays oder eines Transistorarrays zusammen mit redun­ danten MRAM-Zellenfeldern aus redundanten MRAN-Speicherzel­ len auf demselben Chip vorgesehen sind, dadurch gekennzeichnet, dass eine Ebene (2) der MRAM-Halbleiterspeicheranordnung vollständig für die Bereitstellung redundanter Zellenfelder (20) verwendet wird.

3. MRAM-Halbleiterspeicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Fläche (11) unter jedem Hauptzellenfeld für Schal­ tungen zur Speicherung der Adressen fehlerhafter Wort- und Bitleitungen des Crosspointarrays oder Transistorarrays ge­ nutzt wird.

4. MRAM-Halbleiterspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Schaltungen zur Speicherung der Adressen der feh­ lerhaften Leitungen elektrische Fuses aufweisen.

5. MRAM-Halbleiterspeicheranordnung nach einem der vorange­ henden Ansprüche, dadurch gekennzeichnet, dass eine Magnetic Tunnels-Junction-(MTJ)-Lage (12) über dem Speicherarray liegt, die MTJ-E-Fuses zur Speicherung der Ad­ ressen fehlerhafter Wort- und Bitleitungen enthält.

6. MRAM-Halbleiterspeicheranordnung nach einem der vorange­ henden Ansprüche, dadurch gekennzeichnet, dass die redundanten MRAM-Zellenfelder eine größere Anzahl redundanter Bitleitungen als Wortleitungen aufweisen.

7. MRAM-Halbleiterspeicheranordnung nach einem der vorange­ henden Ansprüche, dadurch gekennzeichnet, dass die Wortleitungen und/oder Bitleitungen hochohmig be­ schaltet sind.

8. MRAM-Halbleiterspeicheranordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass im Falle eines Transistorarrays Schaltmittel vorgesehen sind, um defekte MRAM-Speicherzellen durch Abschalten der Gates der Auswahltransistoren an der entsprechenden Wortlei­ tung zu deaktivieren.

9. MRAM-Halbleiterspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Bitleitungen und Programmierleitungen des MRAM- Transistorarrays hochohmig beschaltet sind.