DE10122705B4 - Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung - Google Patents

Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE10122705B4
DE10122705B4 DE10122705A DE10122705A DE10122705B4 DE 10122705 B4 DE10122705 B4 DE 10122705B4 DE 10122705 A DE10122705 A DE 10122705A DE 10122705 A DE10122705 A DE 10122705A DE 10122705 B4 DE10122705 B4 DE 10122705B4
Authority
DE
Germany
Prior art keywords
substrate
recess
insulating layer
chip
photoresist mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10122705A
Other languages
English (en)
Other versions
DE10122705A1 (de
Inventor
Atsushi Tominaga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitutoyo Corp
Original Assignee
Mitutoyo Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitutoyo Corp filed Critical Mitutoyo Corp
Publication of DE10122705A1 publication Critical patent/DE10122705A1/de
Application granted granted Critical
Publication of DE10122705B4 publication Critical patent/DE10122705B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15157—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

Sensorkopf eines optischen Encoders, umfassend:
ein isolierendes Substrat (11), das an einer Fläche eine Ausnehmung (12) aufweist,
eine in einem Muster ausgebildete Verdrahtungsschicht (13) auf der Fläche des Substrats (11), wobei sich die Verdrahtungsschicht kontinuierlich vom Boden (12a) der Ausnehmung (12) zu der Fläche des Substrats (11) über die Seite (12b) der Ausnehmung (12) erstreckt, und
ein Halbleiterbauelement (14), welches in der Ausnehmung (12) des Substrats (11) in Flip-Chip-Weise montiert ist,
wobei das Halbleiterbauelement (14) ein Fotodetektorchip ist, und
die Ausnehmung (12) des Substrats (11) eine Mehrzahl von Schlitzen (16) aufweist, die in dem Boden zur Bildung eines optischen Gitters gegenüber einer Lichtempfangsfläche des Fotodetektorchips ausgebildet sind.

Description

  • Die vorliegende Erfindung betrifft eine Einheit oder Einrichtung mit funktionalem Bauelement (Funktionsbauelementeinheit) mit darin angeordnetem Halbleiterbauelement und ein Verfahren zu deren Herstellung.
  • Fortschritte bei der Technologie mikroelektromechanischer Systeme in der letzten Zeit haben die Kombination verschiedener funktionaler Bauelemente miteinander gefördert. Idealerweise ist man bestrebt, verschiedene funktionale Bauelemente, beginnend mit Halbleiterbauelementen, monolithisch auf dem gleichen Substrat zu integrieren. Unter Berücksichtigung elektromagnetischer und mechanischer Eigenschaften einzelner funktionaler Bauelemente ist jedoch die monolithische Integration nicht in allen Fällen praktisch anwendbar. In diesen Fällen verwendet man ein Verfahren der Hybrid-Implementation zur Implementation verschiedener funktionaler Bauelemente in einem Satz und ihrer anschliessenden Kombination.
  • Ein Beispiel solcher Hybrid-Implementation umfasst den Aufbau zur Anordnung von Halbleiterbauelementen wie eines LSI (hochintegrierte Schaltung), einer LED (Leuchtdiode), einer LD (Laserdiode) und einer PD (Fotodiode) in einer Ausnehmung (Hohlraum) in einer Siliciumbasis oder ähnlichem. Dieser Aufbau kann beispielsweise im Fall eines Sensorkopfes eines optischen Encoders eingesetzt werden.
  • 2 zeigt ein Beispiel solch eines Aufbaus für Halbleiterbauelemente. Ein Siliciumsubstrat 1 weist eine Ausnehmung (Hohlraum) 2 auf, die ein Halbleiterbauelement 3 aufnimmt. Das Halbleiterbauelement 3 weist Anschlussflächen auf, die über Bonddrähte 5 mit Anschlussflächen 4 auf der Oberfläche ausserhalb der Ausnehmung 2 verbunden sind.
  • Der in 2 gezeigte Aufbau besitzt die folgenden Nachteile. Wenn die Ausnehmung tiefe Flanken aufweist, müssen die Drähte für das Drahtbonden entsprechend lang sein. Dies führt dazu, dass Störungen wie etwa Schwingungen den Aufbau leicht beeinflussen können und seine Zuverlässigkeit mindern. Ausserdem bewirkt eine grosse Streukapazität der Drähte eine elektrische Beeinflussung des Aufbaus, was die Leistungsfähigkeit beeinträchtigt, etwa zu einer Signalverzögerung führt.
  • Die Dokumente JP 62-023163 A , DE 197 20 300 A1 und US 5 647 122 A zeigen jeweils Beispiele vor Halbleiterbauelemente, welche in einer Kavität eines isolierenden Substrats angeordnet sind und welche über metallische Beschichtungen der Wandbereiche der Kavität elektrisch kontaktiert werden können.
  • Das Dokument US 4 797 715 A zeigt eine LED, welche in einer Kavität eines isolierenden Substrats angeordnet ist. Im Boden der Kavität ist eine Öffnung vorgesehen. Die Ober- und Unterseite der LED, sowie die Seitenwände der Kavität sind mit metallischen Beschichtungen versehen, an denen das von der LED emittierte Licht reflektiert werden kann.
  • Aufgabe der vorliegenden Erfindung ist es, einen Sensorkopf eines optischen Encoders zu schaffen, der eine höhere Zuverlässigkeit und Leistungsfähigkeit aufweist. Aufgabe der Erfindung ist es ferner, ein Verfahren zur Herstellung einer Basis zur Aufnahme des Sensorkopfes des optischen Encoders zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß durch einen Sensorkopf eines optischen Encoders gemäß Patentanspruch 1, einen Sensorkopf eines optischen Encoders gemäß Patentanspruch 2, und Verfahren gemäß der Patentansprüche 5 und 6 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
  • Gemäß der Erfindung umfaßt eine Basis zur Implementation bzw. Aufnahme eines Sensorkopfes eines optischen Encoders ein Substrat, in welchem eine Ausnehmung ausgebildet ist. Eine Verdrahtungsschicht ist am Boden der Ausnehmung ausgebildet und erstreckt sich kontinuierlich von dort über die Seite der Ausnehmung zur Oberseite des Substrats. Ein Halbleiterbauelement, welches ein Fotodetektorchip ist, ist in Flip-Chip-Weise an der Basis montiert. Der Sensorkopf des optischen Encoders wird nicht durch mechanische Störungen beeinflußt und weist eine hohe Zuverlässigkeit auf, womit sie sich von herkömmlichen Einrichtungen unterscheidet, die das Drahtbonden einsetzen. In elektrischer Hinsicht kann der Sensorkopf gemäß der Erfindung eine Signalverzögerung verringern und eine hohe Leistungsfähigkeit erzielen.
  • Das Herstellungsverfahren gemäß der Erfindung umfaßt den Schritt des Vergrabens einer Isolierschicht und den Schritt des Abhebens zur Ausbildung der Verdrahtungsschicht auf der mit einer Stufe versehenen Substratoberfläche. Das Abscheiden der Isolierschicht planiert die mit einer Ausnehmung versehene Oberfläche des Substrats. Wenn dies erfolgt ist, wird eine lithographische Technik eingesetzt, um eine Fotoresistmaske mit einer oder mehreren Nuten zum Vergraben von Drähten bzw. Verdrahtungsstreifen auf dem planierten Substrat auszubilden, und eine leitende Schicht wird in der bzw. den Nuten vergraben. Die Mustergebung der leitenden Schicht wird durch das Abhebeverfahren (Lift-Off-Verfahren) bewirkt, welches die den Grund bildende Isolierschicht und die Fotoresistmaske entfernt. Als Folge davon kann die Verdrahtungsschicht zuverlässig über der Stufe ausgebildet werden, selbst wenn die Ausnehmung in dem Substrat eine tiefe Stufe aufweist.
  • Weitere Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen und Beispielen unter Bezugnahme auf die beiliegenden Zeichnungen. Es zeigen:
  • 1 einen Querschnitt eines Aufbaus zur Anordnung von Halbleiterbauelementen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
  • 2 einen Querschnitt eines Aufbaus zum Anordnen von Halbleiterbauelementen gemäß dem Stand der Technik,
  • 3A bis 8B Darstellungen zur Erläuterung einzelner Schritte eines Verfahrens zur Herstellung der in 1 gezeigten Einrichtung, wobei die 3A, 4A, 5A, 6A, 7A und 8A jeweils eine perspektivische Ansicht und die 3B, 4B, 5B, 6B, 7B und 8B einen Schnitt längs der Linie I-I' in der jeweiligen perspektivischen Ansicht zeigen.
  • 9A eine perspektivische Ansicht einer Basis bei einem Ausführungsbeispiel für einen Sensorkopf eines optischen Encoders,
  • 9B eine Querschnittsansicht längs der Linie I-I' in 9A,
  • 10A eine perspektivische Ansicht der Basis von 9A, in deren Boden Schlitze ausgebildet sind,
  • 10B eine Querschnittsansicht längs der Linie I-I' in 10A,
  • 11A eine perspektivische Ansicht des Aufbaus eines Sensorkopfes mit einer Basis und einem darin montierten Lichtdetektor-IC,
  • 11B eine Querschnittsansicht längs der Linie I-I' in 11A,
  • 12 eine perspektivische Ansicht einer Hybrideinheit eines optischen Detektors gemäß einem anderen Beispiel der Erfindung,
  • 13 eine andere Basis aus einem Siliciumsubstrat,
  • 14 das Layout des optischen Gitters, das aus Schlitzen 16 gebildet ist, und der Fotodioden bei dem Fotodetektorchip 14 in den 11A und 11B,
  • 15 eine Querschnittsansicht eines anderen Sensorkopfes entsprechend 11B, und
  • 16 das Layout eines Feldes von Fotodioden des Lichtempfangschips in 15.
  • 1 zeigt im Querschnitt den Aufbau einer Einrichtung mit funktionalem Bauelement gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Eine Basis 10 (Implementationsbasis) ist aus einem Siliciumsubstrat 11 mit hohem spezifischen Widerstand gebildet und damit praktisch isolierend. Eine Ausnehmung 12 ist in einer Fläche des Siliciumsubstrats ausgebildet. Eine Verdrahtungsschicht 13 ist in der Ausnehmung 12 ausgebildet und erstreckt sich kontinuierlich vom Boden 12a über die Seiten 12b der Ausnehmung 12 zur Oberseite des Substrats. Ein Chip 14 als Halbleiterbauelement ist in Flip-Chip-Weise an der Basis 10 montiert, d. h., der Chip 14 ist mit der Oberseite nach unten (”face-down”) so befestigt, daß Anschlußflächen an seiner Oberseite über Anschlußhöcker 15 mit Enden jeweiliger Verdrahtungsstreifen der Verdrahtungsschicht 13 auf dem Boden 12A der Ausnehmung 12 verbunden sind.
  • Bei der Basis 10 dieses Ausführungsbeispiels erstrecken sich die Verdrahtungsstreifen der Verdrahtungsschicht 13 kontinuierlich vom Boden 12a der Ausnehmung 12 bis zur Oberseite. Wenn die Ausnehmung 12 eine tiefe Stufe bildet, ist solch eine Verdrahtungsschicht 13 mit dem Verfahren der Mustergebung einer leitenden Schicht unter Verwendung eines üblichen lithographischen Prozesses schwierig herzustellen. Vorzugsweise wird bei diesem Ausführungsbeispiel die Basis 10 daher mit dem im folgenden beschriebenen Verfahren hergestellt, dessen einzelne Verfahrensschritte in den 3A bis 8B veranschaulicht sind. Die 3A, 4A, 5A, 6A, 7A und 8A zeigen dabei jeweils den Zustand der Basis in einer jeweiligen Phase des Verfahrens in perspektivischer Ansicht, während die 3B, 4B, 5B, 6B, 7B und 8B Schnittansichten längs der Linie I-I' der jeweiligen perspektivischen Ansicht darstellen.
  • Wie in den 3A und B gezeigt, wird zunächst in dem Siliciumsubstrat 11 die Ausnehmung 12 hergestellt, und zwar mittels anisotropen Ätzens. Die Ausnehmung 12 ist eine Vertiefung bzw. ein Hohlraum mit einer Stufe, die gleich oder größer als die Dicke eines unterzubringenden Halbleiterchips ist. Zur Herstellung der Ausnehmung 12 eignet sich ein Naßätzverfahren unter Verwendung einer wäßrigen Lösung von KOH, TMAH oder EDP. Alternativ kann mit einem Plasma hoher Konzentration wie ICP geätzt werden. Die Verfahrensparameter werden so gewählt, daß die Seiten 12b der Ausnehmung 12 geneigt sind (siehe 3B) und der Boden 12a und die Seiten 12b der Ausnehmung 12 eine Oberflächenrauheit aufweisen, die die spätere Ausbildung eines Films einer leitenden Schicht zuläßt.
  • Anschließend wird gemäß Darstellung in den 4A und B eine Isolierschicht 21 auf dem Substrat 11 abgeschieden. Die Isolierschicht 21 besteht aus einem anderen Material als das Substrat 11. Für die Isolierschicht 21 kommt eine organische Isolierschicht (etwa eine Harzschicht, Fotoresistschicht oder ähnliches) in Betracht, die durch Schleuderbeschichtung aufgebracht wird, oder eine anorganische Isolierschicht (wie SiO2, SiN oder ähnliches), die durch CVD oder Sputtern aufgebracht wird. Vorzugsweise hat das Material der Isolierschicht 21 die Eigenschaft, die Ausnehmung 12 gleichmäßig aufzufüllen, und sich später durch O2-Plasmaätzen leicht entfernen zu lassen. Von diesem Gesichtspunkt her ist eine SOG (Spin On Glass) Schicht, d. h. eine aufgeschichtete Isolierschicht optimal als Isolierschicht 21.
  • Anschließend wird ein chemisch-mechanisches Polierverfahren eingesetzt, um die Isolierschicht 21 so zu polieren, daß sie die Ausnehmung 12 ausfüllt und mit der Oberfläche des Substrats bündig ist, wie in den 5A und B gezeigt. Die Parameter dieses Polierverfahrens werden am besten so festgelegt, daß verhindert wird, daß sich die Isolierschicht 21 an den Kanten der Ausnehmung 12 aufwölbt, sondern mit der Oberfläche des Substrats 11 außerhalb der Ausnehmung 12 gerade bündig ist.
  • Als nächster Schritt folgt ein lithographisches Verfahren zur Ausbildung und Mustergebung einer Fotoresistmaske 22 auf dem planierten Substrat. Dies ist in den 6A und B veranschaulicht. Die Fotoresistmaske 22 wird dann zum Ätzen der Isolierschicht 21 verwendet. Die Fotoresistmaske 22 hat vorzugsweise eine ausreichende Widerstandsfähigkeit gegenüber einem O2 Plasma. Wie in den 6A und B gezeigt wird die Fotoresistmaske 22 derart mit einem Muster versehen, daß Nuten 23 entstehen, die für das Einbringen jeweiliger Verdrahtungsstreifen gedacht sind und dem später auszubildemden Verdrahtungsmuster entsprechen. Jede der Nuten 23 hat ein Muster, das sich über die Stufe der Ausnehmung 12 erstreckt. Die Isolierschicht 21, die durch die Nuten 23 freiliegt, wird nahezu vertikal geätzt.
  • Zum Ätzen der Isolierschicht 21 werden Ätzparameter eingesetzt, die zu einem großen Selektionsverhältnis führen, d. h. daß die Einwirkungen des Ätzens auf die Isolierschicht 21 sehr viel größer als die auf das Siliciumsubstrat 11 sind. Insbesondere kann beispielsweise reaktives Ionenätzen (RIE) mit einem O2 Plasma eingesetzt werden. Dieser Ätzvorgang kann lediglich die durch die Nuten 23 freiliegenden Teile der Isolierschicht 21 entfernen und ätzt das Substrat 11 kaum. Wenn die Ausnehmung 12 eine Tiefe von beispielsweise etlichen 100 μm aufweist, ist Niederdruck-RIE mit induktiv gekoppeltem Plasma (ICP-RIE) wirksam.
  • Wie in den 7A und B veranschaulicht, wird anschließend, ohne daß die Fotoresistmaske 22 zuvor entfernt wurde, eine Al-Schicht 24 als leitende Schicht auf der Fotoresistmaske 22 und dem Substrat 11 innerhalb der Nuten 23 abgeschieden. Die Teile der Al-Schicht 24, die durch die Nuten 23 der Fotoresistmaske 22 auf dem Substrat 11 ausgebildet werden, bilden Verdrahtungsstreifen einer Verdrahtungsschicht 13, die sich über die Stufe der Ausnehmung 12 erstrecken. D. h., die Verdrahtungsstreifen der Verdrahtungsschicht 13 erstrecken sich kontinuierlich von dem Boden 12a der Ausnehmung 12 über deren Seiten 12b zur Oberseite. Für das Abscheiden der Al-Schicht 24 kann Sputtern oder CVD, das eine gute Stufen- oder Ecküberdeckung bewirkt, eingesetzt werden. Wenn die Al-Schicht 24 übermäßig dick an den Seiten der Ausnehmung 12 abgeschieden wird ergeben sich allerdings später Schwierigkeiten beim Ätzen zum Entfernen der Isolierschicht 21. Daher ist es vorzuziehen, die Abscheidungsparameter so zu wählen, daß die Al-Schicht 24 mit der zur Ausbildung einer Verdrahtungsschicht minimal erforderlichen Dicke an den Seiten 12b der Ausnehmung 12 ausgebildet wird.
  • Anschließend wird gemäß Darstellung in den 8A und B die Fotoresistmaske 22 entfernt, um damit zugleich die überflüssigen Teile der Al-Schicht 24 abzuheben. Außerdem wird die verbleibende Isolierschicht 21 in der Ausnehmung 12 geätzt und zur Fertigstellung der Basis 10 entfernt. Wenn die Isolierschicht 21 aus einem organischen Material (Polymerfilm) gebildet wurde, kann sie nun mit einem organischen Lösungsmittel leicht entfernt werden, ohne daß die übrigen Teile geätzt würden.
  • Das beschriebene Verfahren gemäß einem Ausführungsbeispiel der Erfindung ist in der Lage, die Basis 10 einschließlich der darauf ausgebildeten Verdrahtungsschicht 13, deren Verdrahtungsstreifen sich vom Boden 12a der Ausnehmung 12 über die Seiten 12b bis zur Oberseite erstrecken, herzustellen. Die Anordnung des Chips 14 in Flip-Chip-Weise an der Basis 10 gemäß Darstellung in 1 schafft eine Einheit mit funktionellem Bauelement mit hervorragender mechanischer Zuverlässigkeit und elektrischer Leistungsfähigkeit.
  • Ein Sensorkopf (Signalaufnehmer) eines optischen Encoders ist das funktionale Bauelement, auf das die vorliegende Erfindung anwendbar ist. In diesem Fall ist der Chip 14 ein Fotodetektorchip. Eine spezielle Konfiguration angewendet auf den Sensorkopf eines optischen Encoders wird nachfolgend unter Bezugnahme auf die 9A bis 11B beschrieben. Die 9A und B zeigen eine perspektivische Ansicht der Basis 10 mit der Verdrahtungsschicht 13, wie sie mit den vorgenannten Verfahrensschritten hergestellt wurde, bzw. eine Querschnittsansicht dieser Basis längs der Linie I-I' in 9A.
  • Wie in den 10A und B veranschaulicht, werden Lithographie und ein ICP-RIE-Prozess eingesetzt, um eine Mehrzahl von Schlitzen 16 von der Unterseite der Basis 10 her durch den als Boden der Ausnehmung 12 verbleibenden Teil des Siliciumsubstrats 11 auszubilden. Die 10A und B zeigen die Basis der 9A und B auf den Kopf gestellt. Die Schlitze 16 dienen als optisches Gitter (Indexgitter), die vor den Lichtempfangsflächen des Chips 14 liegen, welches an der Basis 10 montiert werden soll, um durch eine Skala hindurchgelassenes oder von ihr reflektiertes Licht zu modulieren und zu dem Chip 14 zu führen.
  • Dann wird gemäß Darstellung in den 11A und B der Chip 14 in Flip-Chip-Weise befestigt, so daß seine Lichtempfangsflächen den Schlitzen 16 zugewandt sind. Vorzugsweise ist eine Signalverarbeitungsschaltung zur Verarbeitung der empfangenen Signale, die von dem Fotodetektor ausgegeben werden, mit in dem Fotodetektor auf einem Chip 14 integriert. Weiter vorzugsweise wird der Chip 14 in der Ausnehmung 12 mit einem Kunststoff 17 vergossen, wie in 11B dargestellt.
  • Der so erhaltene Sensorkopf des optischen Encoders ist dann und sehr zuverlässig.
  • Die oben beschriebene Einrichtung und das oben beschriebene Verfahren sind ebenso anwendbar auf die Unterbringung eines LSI-Chips, LED-Chips, LD-Chips oder dergleichen in ähnlichen Strukturen. Obwohl hier die Unterbringung eines Photodetektorchips beispielhaft dargestellt ist, sind die oben beschriebene Einrichtung und das oben beschriebene Verfahren in ähnlicher Weise anwendbar auf eine Hybrideinrichtung, in der mehrere Bauelemente (Chips) angeordnet sind.
  • 12 zeigt beispielsweise ein anderes Beispiel, das die Anwendung auf eine optische Hybriddetektoreinheit zeigt. Eine Basis 10 hat den gleichen Aufbau und kann mit den gleichen Verfahrensschritten hergestellt werden, wie bei den obigen Ausführungsbeispielen. An der Basis 10 sind ein Licht emittierender Halbleiterchip des Oberflächenemissionstyps (z. B. ein LED-Chip) 31, ein Halbleiterfotodetektor-Chip (z. B. ein Fotodetektor-IC-Chip) 32 und ein Signalverarbeitungs-IC-Chip 33 zur Verarbeitung des Detektorsignals, das von dem Chip 32 ausgegeben wird, in Flip-Chip-Weise angeordnet. Öffnungen zur Transmission und zum Erfassen von Licht werden vorher in Teilen des Bodens der Ausnehmung 12 ausgebildet, wo der Chip 31 und der Chip 32 montiert werden sollen. Ein Deckel 34 wird über der Ausnehmung 12, die die vorgenannten Chips enthält, angebracht, wie durch eine gestrichelte Linie in 12 angedeutet.
  • Die so erhaltene Fotodetektoreinheit ist kompakt und hybrid.
  • Bei den oben beschriebenen Ausführungsbeispielen und dem Beispiel muß das Si-Substrat 11 für die Basis 10 einen ausreichend hohen spezifischen Widerstand aufweisen. Wenn Leckströme zwischen den Verdrahtungsstreifen der Verdrahtungsschicht 13 über das Substrat 11 nicht vernachlässigbar klein sind, kann gemäß Darstellung in 13 ein Isolierfilm 18 auf der Oberfläche des Siliciumsubstrats 11 ausgebildet werden. Bei dem Isolierfilm 18 handelt es sich beispielsweise um einen Siliciumdioxidfilm, der durch thermische Oxidation gebildet wird. Genauer gesagt wird nach Ausbildung der Ausnehmung 12 in dem Siliciumsubstrat 11 gemäß Darstellung in den 3A und B und vor Abscheiden der Isolierschicht 21 gemäß 4A und B eine thermische Oxidation ausgeführt, um den Siliciumdioxidfilm auf der gesamten Oberfläche des Siliciumsubstrats 11 auszubilden. Es ist allerdings nicht nötig, daß das Siliciumsubstrat 11 zur Gänze mit dem Isolierfilm 18 überzogen wird. Der Isolierfilm 18 wird wenigstens am Boden 12a und den Seiten 12b der Ausnehmung 12 sowie der Oberseite des Substrats 11 ausgebildet.
  • Auf dem in dieser Weise mit dem Isolierfilm 18 versehenen Siliciumsubstrat 11 wird die Verdrahtungsschicht 13 auf gleiche Weise wie oben beschrieben hergestellt. Der Isolierfilm 18 kann als Ätzmaske zur Ausbildung der Schlitze 16 durch Ätzen des Siliciumsubstrats 11 verwendet werden.
  • Obwohl bei dem voranstehenden Ausführungsbeispielen und dem Beispiel als Material für die Basis ein Siliciumsubstrat verwendet wird, können andere geeignete isolierende Substrate ebenfalls eingesetzt werden. Als Verdrahtungsschicht können auch andere geeignete leitende Materialien als Al verwendet werden.
  • Bei dem in den 11A und B gezeigten Sensorkopf ist das aus den Schlitzen 16 gebildete optische Gitter vor dem Chip 14 angeordnet. Um in diesem Fall vierphasige Versatzsignale (d. h. A-, AB-, B- und BB-Phasen) auszugeben, wie in 14 gezeigt, ist es nötig, aus Schlitzen 16 gebildete Indexgitter 16A, 16AB, 16B und 16BB herzustellen und vier Fotodioden PD1 bis PD4 im Chip 14 in jeweiliger Entsprechung zu den Indexgittern anzuordnen.
  • Im Gegensatz dazu kann, wenn der Sensorkopf als ein solcher ausgebildet wird, der kein optisches Indexgitter vor dem Fotodetektorchip aufweist, der Sensorkopf gemäß Darstellung in 15 und 16 ausgebildet werden. 15 ist eine Querschnittsansicht entsprechend 11A. 16 zeigt das Layout eines Fotodetektorfeldes im Fotodetektorchip 14. Wie in diesen Zeichnungen gezeigt, sind mehrere rechteckförmige Fotodioden PD beispielsweise mit einem Rastermaß von 3λ/4 (λ: Skalagittermaß) angeordnet, um A-, BB-, AB- und B-Phasenversatzsignale auszugeben. Am Boden des Siliciumsubstrats 11 ist gemäß Darstellung in 15 eine Öffnung 19 so ausgebildet, daß die Lichtempfangsfläche des Fotodetektorchips 14 freiliegt.

Claims (9)

  1. Sensorkopf eines optischen Encoders, umfassend: ein isolierendes Substrat (11), das an einer Fläche eine Ausnehmung (12) aufweist, eine in einem Muster ausgebildete Verdrahtungsschicht (13) auf der Fläche des Substrats (11), wobei sich die Verdrahtungsschicht kontinuierlich vom Boden (12a) der Ausnehmung (12) zu der Fläche des Substrats (11) über die Seite (12b) der Ausnehmung (12) erstreckt, und ein Halbleiterbauelement (14), welches in der Ausnehmung (12) des Substrats (11) in Flip-Chip-Weise montiert ist, wobei das Halbleiterbauelement (14) ein Fotodetektorchip ist, und die Ausnehmung (12) des Substrats (11) eine Mehrzahl von Schlitzen (16) aufweist, die in dem Boden zur Bildung eines optischen Gitters gegenüber einer Lichtempfangsfläche des Fotodetektorchips ausgebildet sind.
  2. Sensorkopf eines optischen Encoders, umfassend: ein isolierendes Substrat (11), das an einer Fläche eine Ausnehmung (12) aufweist, eine in einem Muster ausgebildete Verdrahtungsschicht (13) auf der Fläche des Substrats (11), wobei sich die Verdrahtungsschicht kontinuierlich vom Boden (12a) der Ausnehmung (12) zu der Fläche des Substrats (11) über die Seite (12b) der Ausnehmung (12) erstreckt, und ein Halbleiterbauelement (14), welches in der Ausnehmung (12) des Substrats (11) in Flip-Chip-Weise montiert ist, wobei das Halbleiterbauelement (14) ein Fotodetektorchip ist, an dem ein Fotodetektorfeld ausgebildet ist, und die Ausnehmung (12) des Substrats (11) eine Öffnung (19) aufweist, die eine Lichtempfangsfläche des Fotodetektorchips freilegt.
  3. Sensorkopf eines optischen Encoders nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das Substrat (11) ein Siliciumsubstrat ist und ein Isolierfilm (18) wenigstens am Boden (12a) und an der Seite (12b) der Ausnehmung (12) sowie an der Oberseite des Substrats (11) ausgebildet ist.
  4. Sensorkopf eines optischen Encoders nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (14) in Kunststoff (17) vergossen ist.
  5. Verfahren zur Herstellung einer Basis zur Aufnahme eines Sensorkopfes eines optischen Encoders, umfassend die Schritte a) Ausbilden einer Ausnehmung (12) in einer Fläche eines isolierenden Substrats (11), b) Ausfüllen der Ausnehmung (12) mit einer Isolierschicht (21) zum Planieren des Substrats (11), wobei die Isolierschicht (21) aus einem anderen Material als das Substrat (11) besteht, c) Ausbilden einer Fotoresistmaske (22) auf dem gemäß Schritt (b) planierten Substrat (11), wobei die Fotoresistmaske (22) wenigstens eine Nut (23) zur Ausbildung einer Verdrahtung aufweist, sich die Nut kontinuierlich von der Oberseite der Isolierschicht (21) zur Außenseite der Ausnehmung (12) erstreckt, und innerhalb der Nut die Isolierschicht (21) und das Substrat (11) freiliegen, d) Ätzen der Isolierschicht (21) zum Entfernen der durch die wenigstens eine Nut (23) der Fotoresistmaske (22) freigelegten Teile, e) Abscheiden einer leitenden Schicht (24) über der auf dem Substrat (11) verbliebenen Fotoresistmaske (22) zur Ausbildung einer Verdrahtungsschicht (13) auf dem Substrat (11) innerhalb der wenigstens einen Nut (23), wobei sich die Verdrahtungsschicht kontinuierlich vom Boden (12a) der Ausnehmung (12) über deren Seite (12b) zur Oberseite des Substrats (11) erstreckt, f) Entfernen der Fotoresistmaske (22) und der Isolierschicht (21) nacheinander, und g) Anordnen wenigstens eines Halbleiterbauelements (14) in der Ausnehmung (12) des Substrats (11) in einer Flip-Chip-Weise, wobei das Halbleiterbauelement (14) ein Fotodetektorchip mit einer Lichtempfangsfläche ist, und das Verfahren ferner das Ausbilden von Schlitzen (16) zur Bildung eines optischen Gitters am Boden der Ausnehmung (12) des Substrats (11) vor dem Anbringen des Halbleiterbauelements (14) umfasst, so dass die Schlitze (16) gegenüber der Lichtempfangsfläche liegen.
  6. Verfahren zur Herstellung einer Basis zur Aufnahme eines Sensorkopfes eines optischen Encoders, umfassend die Schritte a) Ausbilden einer Ausnehmung (12) in einer Fläche eines isolierenden Substrats (11), b) Ausfüllen der Ausnehmung (12) mit einer Isolierschicht (21) zum Planieren des Substrats (11), wobei die Isolierschicht (21) aus einem anderen Material als das Substrat (11) besteht, c) Ausbilden einer Fotoresistmaske (22) auf dem gemäß Schritt (b) planierten Substrat (11), wobei die Fotoresistmaske (22) wenigstens eine Nut (23) zur Ausbildung einer Verdrahtung aufweist und sich die Nut kontinuierlich von der Oberseite der Isolierschicht (21) zur Außenseite der Ausnehmung (12) erstreckt, und innerhalb der Nut die Isolierschicht (21) und das Substrat (11) freiliegen, d) Ätzen der Isolierschicht (21) zum Entfernen der durch die wenigstens eine Nut (23) der Fotoresistmaske (22) freigelegten Teile, e) Abscheiden einer leitenden Schicht (24) über der auf dem Substrat (11) verbliebenen Fotoresistmaske (22) zur Ausbildung einer Verdrahtungsschicht (13) auf dem Substrat (11) innerhalb der wenigstens einen Nut (23), wobei sich die Verdrahtungsschicht kontinuierlich vom Boden (12a) der Ausnehmung (12) über deren Seite (12b) zur Oberseite des Substrats (11) erstreckt, f) Entfernen der Fotoresistmaske (22) und der Isolierschicht (21) nacheinander, und g) Anordnen wenigstens eines Halbleiterbauelements (14) ein der Ausnehmung (12) des Substrats (11) in einer Flip-Chip-Weise, wobei das Halbleiterbauelement (14) ein Fotodetektorchip ist, an welchem ein Fotodetektorfeld ausgebildet ist, und das Verfahren ferner das Ausbilden einer Öffnung (19) zum Öffnen einer Empfangsfläche des Fotodetektorchips am Boden der Ausnehmung (12) des Substrats (11) vor dem Anordnen des Halbleiterbauelements (14) umfasst.
  7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass das Substrat (11) ein Siliciumsubstrat ist und das Verfahren den weiteren Schritt umfasst: (h) Ausbilden eines Siliciumdioxidfilms (18) auf dem Siliciumsubstrat durch thermische Oxidation, wobei Schritt (h) nach Schritt (a) und vor Schritt (b) ausgeführt wird.
  8. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die Isolierschicht (21) eine organische Schicht ist.
  9. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die Isolierschicht (21) eine anorganische Schicht ist.
DE10122705A 2000-05-11 2001-05-10 Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung Expired - Lifetime DE10122705B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000138818 2000-05-11
JP00-138818 2000-05-11

Publications (2)

Publication Number Publication Date
DE10122705A1 DE10122705A1 (de) 2001-11-15
DE10122705B4 true DE10122705B4 (de) 2012-07-26

Family

ID=18646378

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10122705A Expired - Lifetime DE10122705B4 (de) 2000-05-11 2001-05-10 Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung

Country Status (3)

Country Link
US (1) US6600231B2 (de)
DE (1) DE10122705B4 (de)
GB (1) GB2368458B (de)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781239B1 (en) 2001-12-05 2004-08-24 National Semiconductor Corporation Integrated circuit and method of forming the integrated circuit having a die with high Q inductors and capacitors attached to a die with a circuit as a flip chip
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2004266039A (ja) * 2003-02-28 2004-09-24 Shin Etsu Handotai Co Ltd 発光素子及び発光素子の製造方法
WO2005039696A1 (en) 2003-10-21 2005-05-06 The Regents Of The University Of Michigan Intracranial neural interface system
TWI227570B (en) * 2003-12-11 2005-02-01 South Epitaxy Corp Light-emitting diode packaging structure
KR100623024B1 (ko) * 2004-06-10 2006-09-19 엘지전자 주식회사 고출력 ｌｅｄ 패키지
JP4252019B2 (ja) * 2004-09-01 2009-04-08 三洋電機株式会社 回路装置およびその製造方法
KR100682893B1 (ko) * 2004-10-13 2007-02-15 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US20070109756A1 (en) * 2005-02-10 2007-05-17 Stats Chippac Ltd. Stacked integrated circuits package system
US7868349B2 (en) * 2005-02-17 2011-01-11 Lg Electronics Inc. Light source apparatus and fabrication method thereof
WO2006138358A2 (en) 2005-06-14 2006-12-28 The Regents Of The University Of Michigan Technology Management Office Flexible polymer microelectrode with fluid delivery capability and methods for making same
EP1931419B1 (de) * 2005-10-07 2016-08-10 NeuroNexus Technologies, Inc. Modulares mehrkanal-mikroelektrodenarray
KR101181112B1 (ko) 2005-10-27 2012-09-14 엘지이노텍 주식회사 발광 다이오드, 발광 다이오드 제조 방법 및 발광 다이오드 모듈
US8044412B2 (en) 2006-01-20 2011-10-25 Taiwan Semiconductor Manufacturing Company, Ltd Package for a light emitting element
WO2007089738A2 (en) * 2006-01-26 2007-08-09 The Regents Of The University Of Michigan Microelectrode with laterally extending platform for reduction of tissue encapsulation
TWI320237B (en) * 2006-07-24 2010-02-01 Si-substrate and structure of opto-electronic package having the same
US20090273004A1 (en) * 2006-07-24 2009-11-05 Hung-Yi Lin Chip package structure and method of making the same
US7732233B2 (en) * 2006-07-24 2010-06-08 Touch Micro-System Technology Corp. Method for making light emitting diode chip package
JP5214121B2 (ja) * 2006-08-07 2013-06-19 新光電気工業株式会社 発光装置
US8731673B2 (en) * 2007-02-26 2014-05-20 Sapiens Steering Brain Stimulation B.V. Neural interface system
US7535689B2 (en) * 2007-06-21 2009-05-19 Intel Corporation Reducing input capacitance of high speed integrated circuits
TWI328563B (en) * 2007-08-28 2010-08-11 Ind Tech Res Inst A stacked package structure for reducing package volume of an acoustic microsensor
US8224417B2 (en) 2007-10-17 2012-07-17 Neuronexus Technologies, Inc. Guide tube for an implantable device system
US8241950B2 (en) * 2007-10-17 2012-08-14 Neuronexus Technologies, Inc. System and method to manufacture an implantable electrode
US8958862B2 (en) 2007-10-17 2015-02-17 Neuronexus Technologies, Inc. Implantable device including a resorbable carrier
WO2009052423A1 (en) * 2007-10-17 2009-04-23 Neuronexus Technologies Three-dimensional system of electrode leads
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
DE102008011862A1 (de) * 2008-02-29 2009-09-03 Osram Opto Semiconductors Gmbh Miniaturgehäuse, Trägeranordnung mit mindestens einem Miniaturgehäuse, sowie ein Verfahren zur Herstellung einer Trägeranordnung
US8498720B2 (en) * 2008-02-29 2013-07-30 Neuronexus Technologies, Inc. Implantable electrode and method of making the same
US8093696B2 (en) * 2008-05-16 2012-01-10 Qimonda Ag Semiconductor device
KR100992778B1 (ko) * 2008-05-23 2010-11-05 엘지이노텍 주식회사 발광소자 패키지 및 그 제조방법
TW201020643A (en) * 2008-11-25 2010-06-01 Chi Mei Lighting Tech Corp Side view type light-emitting diode package structure, and manufacturing method and application thereof
BR112012008971A2 (pt) * 2009-10-16 2018-02-27 Neuroneux Tech Inc "sistema de interface neural e método para fabricação"
TWI390703B (zh) * 2010-01-28 2013-03-21 Advanced Optoelectronic Tech 正向發光之發光二極體封裝結構及製程
CN102194962A (zh) * 2010-03-04 2011-09-21 展晶科技(深圳)有限公司 侧向发光之半导体组件封装结构
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US9155861B2 (en) 2010-09-20 2015-10-13 Neuronexus Technologies, Inc. Neural drug delivery system with fluidic threads
US8994048B2 (en) * 2010-12-09 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of forming recesses in substrate for same size or different sized die with vertical integration
US9570648B2 (en) * 2012-06-15 2017-02-14 Intersil Americas LLC Wafer level optical proximity sensors and systems including wafer level optical proximity sensors
CN103855280B (zh) * 2014-01-26 2018-05-18 上海瑞丰光电子有限公司 一种led晶片级封装方法
TWI563598B (en) * 2014-03-19 2016-12-21 Xintec Inc Chip package and method thereof
JP6554338B2 (ja) * 2014-07-28 2019-07-31 ローム株式会社 半導体装置
CN104600176A (zh) * 2014-12-18 2015-05-06 上海大学 倒装led基板结构
JP6676308B2 (ja) * 2015-08-07 2020-04-08 ローム株式会社 半導体装置
JP2017037900A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置およびその製造方法
JP6595840B2 (ja) * 2015-08-20 2019-10-23 ローム株式会社 半導体装置およびその製造方法
US9997473B2 (en) * 2016-01-19 2018-06-12 Xintec Inc. Chip package and method for forming the same
CN106058022B (zh) * 2016-04-29 2018-11-09 青岛杰生电气有限公司 无机封装的发光装置及其封装方法
WO2018148277A1 (en) * 2017-02-09 2018-08-16 Cao Group, Inc. Led with integral sensor
JP6789886B2 (ja) * 2017-06-09 2020-11-25 株式会社東芝 電子装置
CN109979884A (zh) * 2017-12-28 2019-07-05 黄斐琪 功率晶片覆晶封装结构及其封装方法
CN109496352A (zh) * 2018-10-16 2019-03-19 深圳市汇顶科技股份有限公司 具有薄膜晶体管器件的集成装置及其制备方法
CN111755384A (zh) * 2020-06-18 2020-10-09 通富微电子股份有限公司 半导体器件以及制备方法
EP3944304A1 (de) * 2020-07-20 2022-01-26 Nexperia B.V. Halbleiteranordnung und herstellungsverfahren dafür

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6223163A (ja) * 1985-07-23 1987-01-31 Matsushita Electric Ind Co Ltd ハイブリツド光ｉｃ装置
US4797715A (en) * 1985-11-05 1989-01-10 U.S. Philips Corporation Optoelectric component for surface mounting
US5647122A (en) * 1994-06-15 1997-07-15 U.S. Philips Corporation Manufacturing method for an integrated circuit card
DE19720300A1 (de) * 1996-06-03 1997-12-04 Cis Inst Fuer Mikrosensorik E Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung
JPH10275938A (ja) * 1997-03-31 1998-10-13 Omron Corp 光源装置，電気部品の実装構造および方法，ならびにそれに用いる基板
JPH11354769A (ja) * 1998-04-10 1999-12-24 Matsushita Electric Ind Co Ltd 固体撮像装置及びその製造方法
JP2000164759A (ja) * 1998-11-30 2000-06-16 Apic Yamada Corp プラスチック半導体パッケージ並びにその製造方法及びプラスチック半導体パッケージ用成形品

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3316458A (en) 1965-01-29 1967-04-25 Hughes Aircraft Co Electronic circuit assembly with recessed substrate mounting means
GB1339660A (en) 1971-11-20 1973-12-05 Ferranti Ltd Supports for semiconductor devices
US3942245A (en) 1971-11-20 1976-03-09 Ferranti Limited Related to the manufacture of lead frames and the mounting of semiconductor devices thereon
JP2582066B2 (ja) * 1987-03-19 1997-02-19 株式会社日立製作所 光機能性デバイス
US5156980A (en) * 1989-03-10 1992-10-20 Mitsubishi Denki Kabushiki Kaisha Method of making a rear surface incident type photodetector
EP0732107A3 (de) * 1995-03-16 1997-05-07 Toshiba Kk Abschirmvorrichtung für ein Schaltungssubstrat
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP2000150775A (ja) 1998-11-13 2000-05-30 Matsushita Electric Ind Co Ltd 半導体素子実装治具および半導体素子実装方法
DE19859669A1 (de) 1998-12-23 2000-06-29 Heidenhain Gmbh Dr Johannes Integrierter optoelektronischer Sensor und Verfahren zu dessen Herstellung
US6127833A (en) * 1999-01-04 2000-10-03 Taiwan Semiconductor Manufacturing Co. Test carrier for attaching a semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6223163A (ja) * 1985-07-23 1987-01-31 Matsushita Electric Ind Co Ltd ハイブリツド光ｉｃ装置
US4797715A (en) * 1985-11-05 1989-01-10 U.S. Philips Corporation Optoelectric component for surface mounting
US5647122A (en) * 1994-06-15 1997-07-15 U.S. Philips Corporation Manufacturing method for an integrated circuit card
DE19720300A1 (de) * 1996-06-03 1997-12-04 Cis Inst Fuer Mikrosensorik E Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung
JPH10275938A (ja) * 1997-03-31 1998-10-13 Omron Corp 光源装置，電気部品の実装構造および方法，ならびにそれに用いる基板
JPH11354769A (ja) * 1998-04-10 1999-12-24 Matsushita Electric Ind Co Ltd 固体撮像装置及びその製造方法
JP2000164759A (ja) * 1998-11-30 2000-06-16 Apic Yamada Corp プラスチック半導体パッケージ並びにその製造方法及びプラスチック半導体パッケージ用成形品

Also Published As

Publication number Publication date
GB0111592D0 (en) 2001-07-04
DE10122705A1 (de) 2001-11-15
GB2368458A (en) 2002-05-01
GB2368458B (en) 2005-01-12
US20020008325A1 (en) 2002-01-24
US6600231B2 (en) 2003-07-29

Similar Documents

Publication Publication Date Title
DE10122705B4 (de) Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung
DE69434745T2 (de) Verfahren zur Herstellung eines Aggregats von Mikro-Nadeln aus Halbleitermaterial und Verfahren zur Herstellung eines Halbleiterbauelements mit einem solchen Aggregat
DE10205026C1 (de) Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration
DE19720300B4 (de) Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung
DE19516487C1 (de) Verfahren zur vertikalen Integration mikroelektronischer Systeme
DE102016209319B4 (de) Pixelzelle für einen Sensor sowie entsprechender Sensor
DE19906067A1 (de) Halbleitersensor für physikalische Größen und dessen Herstellungsverfahren
DE102007009383A1 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
EP0595107A2 (de) Sensoranordnung zur Erfassung von Fingerabdrücken und Verfahren zu deren Herstellung
DE10020713A1 (de) Anschlußstruktur
DE4433846A1 (de) Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE10034865A1 (de) Optoelektronisches oberflächenmontierbares Modul
DE102007012384A1 (de) Mit geführten akustischen Wellen arbeitendes Bauelement und Verfahren zur Herstellung des Bauelements
DE19748274B4 (de) Verfahren zur Herstellung eines Kondensators
EP1915777B1 (de) Halbleitersubstrat und Verfahren zur Herstellung
DE19907168C1 (de) Schichtanordnung sowie Verfahren zu deren Herstellung
DE69815368T2 (de) Hybrides chipverfahren
DE112012004120T5 (de) Spektroskopischer Sensor
DE10345453B4 (de) Verfahren zum Herstellen eines optischen Sensors mit einer integrierten Schichtstapel-Anordnung
DE10019408C2 (de) Feldeffekttransistor, insbesondere zur Verwendung als Sensorelement oder Beschleunigungssensor, und Verfahren zu dessen Herstellung
DE112012004119B4 (de) Spektroskopischer Sensor
DE10058864A1 (de) Mikromechanikstruktur für integrierte Sensoranordnungen und Verfahren zur Herstellung einer Mikromechanikstruktur
DE10359217A1 (de) Elektrische Durchkontaktierung von HL-Chips
DE10216267B4 (de) Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
DE10255850B4 (de) Verfahren zur Herstellung von Halbleiterstrukturen unter Ausbildung einer Signalschicht zur Generierung charakteristischer optischer Plasmaemissionen und integrierter Schaltungschip

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN PATENTANWA, DE

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN, DE

R020 Patent grant now final

Effective date: 20121027

R071 Expiry of right