DE10147955A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

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DE10147955A1
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Germany
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semiconductor
chip
semiconductor package
semiconductor device
substrate
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DE10147955A
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English (en)
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Hidek Ishll
Kazunari Michll
Jun Shibata
Moriyoshi Nakashima
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

Eine erfindungsgemäße Halbleitervorrichtung enthält ein erstes Halbleitergehäuse (7) und ein zweites Halbleitergehäuse (8), das auf dem ersten Halbleitergehäuse (7) angebracht ist. Das erste Halbleitergehäuse (7) weist Kontaktflecken (6) auf der oberen Oberfläche auf, um das zweite Halbleitergehäuse anzubringen, und Kontaktflecken (12) auf der unteren Oberfläche für eine externe Verbindung, die verwendet werden, um sie mit einem Montagesubstrat zu verbinden. Das zweite Halbleitergehäuse (8) weist äußere Leiter (10) auf, die mit den Kontaktflecken (6) verbunden sind, um das zweite Halbleitergehäuse anzubringen.

Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leitervorrichtung mit einer Vielzahl von Halbleitergehäu­ sen.
Ein Beispiel einer Halbleitervorrichtung mit einer Vielzahl von Halbleitergehäusen ist zum Beispiel in der japanischen Patentanmeldung Nr. 10-116963 (1998) offen­ bart. Eine in dieser Druckschrift beschriebene Halblei­ tervorrichtung ist in Fig. 13 gezeigt.
Wie in Fig. 13 gezeigt, weist die Halbleitervorrich­ tung erste und zweite Halbleitergehäuse 22 und 23, die überlappend auf dem Montagesubstrat 15 angebracht sind, auf. Die ersten und zweiten Halbleitergehäuse 22 und 23 weisen jeweils (nicht gezeigte) Halbleiterchips und au­ ßenliegende Leiter 24 und 25 auf und sind jeweils elek­ trisch über die externen Leiter 24 und 25 mit den Kon­ taktflecken auf dem Montagesubstrat 15 verbunden.
Auf diese Weise werden nach der in der obigen Druck­ schrift beschriebenen Erfindung sowohl das erste als auch das zweite Halbleitergehäuse 22 und 23 beide direkt auf dem Montagesubstrat 15 angebracht und es wird nicht of­ fenbart, dass das zweite Halbleitergehäuse 23, die ober­ halb liegt, auf dem unteren ersten Halbleitergehäuse 22 angebracht ist. Das bedeutet, dass die Idee des Anbrin­ gens eines Halbleitergehäuse auf einem anderen Halblei­ tergehäuse in keiner Weise offenbart ist.
Da sowohl das erste als auch das zweite Halbleiterge­ häuse 22 und 23 wie oben beschrieben über die externen Leiter 24 und 25 direkt auf dem Montagesubstrat 15 ange­ bracht ist, ergeben sich die folgenden Probleme.
Wie in Fig. 13 gezeigt, erstrecken sich die Leiter 24 des ersten Halbleitergehäuses 22, das unten liegt, nach außen und es wird daher notwendig, die Breite d für diese externen Leiter 24 sicherzustellen. Das bedeutet, dass die Abmessung des ersten Halbleitergehäuses 22 in der Breitenrichtung aufgrund der externen Leiter 24 größer wird.
Zudem heben die externen Leiter 24 den Harzteil des ersten Halbleitergehäuses 22 vom Montagesubstrat 15 weg, weshalb die in Fig. 13 gezeigte Dicke t notwendig wird, was dazu führt, dass die Abmessung des ersten Halbleiter­ gehäuses 22 in Höhenrichtung größer wird.
Da andererseits die externen Leiter 25 des zweiten Halbleitergehäuses 23 ebenfalls mit dem Montagesubstrat 15 verbunden sind, wird es notwendig, dass diese externen Leiter 25 außerhalb der externen Leiter 24 des ersten Halbleitergehäuses 22 angeordnet sind. Daher wird die Breite des zweiten Halbleitergehäuses 23 größer als die Breite des ersten Halbleitergehäuses 22.
Wie oben beschrieben, wird die Abmessung des ersten Halbleitergehäuses 22 größer und die Abmessung des zwei­ ten Halbleitergehäuses wird in noch stärkerem Ausmaß größer als das erste Halbleitergehäuse 22 und als Ergeb­ nis ergibt sich das Problem, dass die Abmessung des Halb­ leitergehäuses sowohl in der Breitenrichtung (horizontalen Richtung) als auch in der Höhenrichtung (vertikalen Richtung) der Halbleitervorrichtung größer wird.
Die vorliegende Erfindung schafft eine Lösung für das oben beschriebene Problem. Es ist eine Aufgabe der vor­ liegenden Erfindung, eine Halbleitervorrichtung mit einer Vielzahl von Halbleitergehäusen zu miniaturisieren.
Eine erfindungsgemäße Halbleitervorrichtung umfaßt ein erstes Halbleitergehäuse mit ersten Kontaktflecken auf einer oberen Oberfläche und zweiten Kontaktflecken auf einer unteren (rückseitigen) Oberfläche zur Verbin­ dung mit einem Montagesubstrat und ein zweites Halblei­ tergehäuse, das auf dem ersten Halbleitergehäuse befes­ tigt ist und das externe leitende Teile aufweist, die mit den ersten Kontaktflecken verbunden sind.
Durch Vorsehen zweiter Kontaktflecken auf der unteren Oberfläche des ersten Halbleitergehäuses, wie oben be­ schrieben, kann das erste Halbleitergehäuse auf dem Substrat angebracht werden, ohne externe Leiter an dem ersten Halbleitergehäuse vorzusehen. Dadurch kann die Ab­ messung des ersten Halbleitergehäuses sowohl in der Brei­ tenrichtung (horizontalen Richtung) als auch in der Hö­ henrichtung (vertikalen Richtung) verringert werden. Zu­ sätzlich ist es nicht erforderlich, die Breite des zwei­ ten Halbleitergehäuses größer als die Breite des ersten Halbleitergehäuses zu machen, da das zweite Halbleiterge­ häuse auf dem ersten Halbleitergehäuse angebracht ist, und die Höhe des zweiten Halbleitergehäuses kann ebenso verringert werden. Dadurch kann die Abmessung des zweiten Halbleitergehäuses sowohl in der Breitenrichtung als auch in der Höhenrichtung verringert werden.
Die oben beschriebenen ersten Kontaktflecken werden bevorzugt auf dem Umfangsteil des ersten Halbleitergehäu­ ses angeordnet. Dadurch kann das Anbringen des zweiten Halbleitergehäuses auf dem ersten Halbleitergehäuse leicht durchgeführt werden.
Das erste Halbleitergehäuse weist einen ersten Halb­ leiterchip, ein Harzteil (ein vergossenes oder verkapsel­ tes Teil) zum Vergießen oder Verkapseln des ersten Halb­ leiterchips und ein Substratteil auf, auf dem das Harz­ teil angebracht ist, und das sich über das Harzteil hin­ aus nach außen erstreckt, auf, wobei die ersten Kontakt­ flecken auf dem Teil des Substratteils angeordnet sind, der sich über das Harzteil hinaus erstreckt. Andererseits weist das zweite Halbleitergehäuse einen zweiten Halblei­ terchip auf.
Durch Vorsehen des ersten Halbleitergehäuses mit dem oben beschriebenen Substratteil können die ersten Kon­ taktflecken auf dem Umfangsteil angeordnet sein, das sich über das Harzteil in dem Substratteil nach außen er­ streckt. Auf diese Weise werden die ersten Kontaktflecken auf dem Substratteil angeordnet und dadurch kann die Bil­ dung der ersten Kontaktflecken leicht durchgeführt wer­ den. Zusätzlich können die zweiten Kontaktflecken (Anschlüsse für eine externe Verbindung) in Form einer Gruppe auf der gesamten unteren Oberfläche des Substrat­ teils angeordnet sein, wenn das oben beschriebene Substratteil vorgesehen ist, und daher wird eine Verklei­ nerung der Halbleitervorrichtung und eine Vergrößerung der Anzahl von Anschlußstiften möglich.
In dem oben beschriebenen Substratteil sind die ers­ ten und zweiten Gehäuse bevorzugt elektrisch verbunden. Dadurch können die zweiten Kontaktflecken (Anschlüsse für eine externe Verbindung) der ersten und zweiten Halblei­ tergehäuse gemeinsam verwendet werden, so dass die Anzahl von Anschlüssen der Halbleitervorrichtung für eine exter­ ne Verbindung verringert werden kann.
Dritte Kontaktflecken, die elektrisch mit dem ersten Halbleiterchip über Drähte verbunden sind, sind auf dem Substratteil vorgesehen, wobei das Harzteil bevorzugt bis zu dem Substratteil reicht und die Drähte und die dritten Kontaktflecken bedeckt.
Auf diese Weise wird das Harzteil direkt auf dem Substratteil gebildet und die Höhe des ersten Halbleiter­ gehäuses kann dadurch verringert werden. Zusätzlich wird es durch Anwenden der oben beschriebenen Struktur unnö­ tig, leitende Teile auf dem Substratteil vorzusehen, die sich nach außerhalb des Harzteils erstrecken.
Das oben beschriebene Substratteil kann eine Ausspa­ rung aufweisen. In diesem Fall ist das Harzteil bevorzugt innerhalb der Aussparung angeordnet. Dadurch kann verhin­ dert werden, dass das Harzteil über das Substratteil her­ vorragt, so dass das Anbringen des zweiten Halbleiterge­ häuses auf dem ersten Halbleitergehäuse leichter durchge­ führt werden kann.
Das zweite Halbleitergehäuse weist eine Chipanschluß­ fläche zum Anbringen des zweiten Halbleiterchips und ei­ nes Guß- oder Verkapselungsharzes (Guß- oder Verkapse­ lungsteil) zum Vergießen des zweiten Halbleiterchips auf, und die externen leitenden Teile weisen externe Leiter auf, die sich von der Seite des Gußharzes nach außen er­ strecken, wobei die externen Leiter bevorzugt in die Richtung zu dem ersten Halbleitergehäuse gebogen sind.
Auf diese Weise sind die externen Leiter in die Rich­ tung zum ersten Halbleitergehäuse gebogen und dadurch kann das zweite Halbleitergehäuse auch dann leicht auf das erste Halbleitergehäuse angebracht werden, wenn das Harzteil des ersten Halbleitergehäuses über das oben be­ schriebene Substratteil hinausragt.
Der oben beschriebene erste Halbleiterchip weist eine Logikvorrichtung auf, während der zweite Halbleiterchip eine Speichervorrichtung aufweist.
Dadurch wird es unnötig, zum Beispiel sowohl ein Lo­ gik-IC (integrierter Schaltkreis), das eine Logikvorrich­ tung beinhaltet und ein Speicher-IC, das einen Speicher beinhaltet, in einem Chip vorzusehen, und dadurch kann die zur Entwicklung benötigte Zeit verringert werden und können Chipabmessungseinschränkungen vermieden werden.
Der zweite Halbleiterchip ist auf der oben beschrie­ benen Chipanschlußfläche angebracht und ein dritter Halb­ leiterchip kann auf den zweiten Halbleiterchip geschich­ tet oder gestapelt werden. In diesem Fall liegt bevorzugt die Chipanschlußfläche auf der Oberfläche des Gießharzes frei.
Zusätzlich ist der zweite Halbleiterchip auf der oben beschriebenen Chipanschlußfläche angebracht und kann ein dritter Halbleiterchip unter der Chipanschlußfläche (auf der Rückseite der Chipanschlußfläche) angebracht sein. Zudem kann ein vierter Halbleiterchip auf die Oberfläche des ersten Halbleiterchips geschichtet sein.
Auf diese Weise weist mindestens eine der ersten und zweiten Halbleitergehäusen eine Vielzahl von Halbleiter­ chips auf, und dadurch kann eine Verbesserung des Leis­ tungsvermögens der Halbleitervorrichtung erreicht werden. Zusätzlich kann in dem Fall, in dem die Chipanschlußflä­ che auf der Oberfläche des Kunststoffs frei liegt, die Dicke des zweiten Halbleitergehäuses verringert werden. Zusätzlich können in dem Fall, in dem Halbleiterchips auf beiden Oberflächen der Chipanschlußfläche angeordnet sind, Chipabmessungseinschränkungen vermieden werden.
Lötpunkte für eine externe Verbindung können auf den oben beschriebenen zweiten Kontaktflecken gebildet sein. Dadurch kann das erste Halbleitergehäuse über die An­ schlußstellen, beispielsweise Lotkügelchen, auf dem Substrat angebracht sein.
Die Erfindung wird nachfolgend anhand von Ausfüh­ rungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 eine Seitenansicht der Halbleitervorrichtung in Fig. 1;
Fig. 3 eine Draufsicht eines Teils der in Fig. 1 ge­ zeigten ersten Halbleitergehäuse, von dem das Harzteil (Gußteil) entfernt worden ist;
Fig. 4 eine Unteransicht der Halbleitervorrichtung nach Fig. 1;
Fig. 5 eine Querschnittansicht der Halbleitervorrich­ tung nach Fig. 1,
Fig. 6 eine Seitenansicht, die den Zustand zeigt, in dem die in Fig. 1 gezeigte Halbleitervorrichtung auf dem Substrat angebracht ist;
Fig. 7 eine vergrößerte Ansicht eines Verbindungs­ teils zwischen einem externen Leiter des zweiten Halblei­ tergehäuses und einem Kontaktfleck der ersten Halbleiter­ gehäuse,
Fig. 8 eine Querschnittansicht, die ein Beispiel der internen Struktur eines Substratteils in des ersten Halb­ leitergehäuses zeigt;
Fig. 9 eine Querschnittansicht einer Halbleiterein­ richtung gemäß einer zweiten Ausführungsform der vorlie­ genden Erfindung;
Fig. 10 eine Querschnittansicht einer Halbleitervor­ richtung gemäß einer dritten Ausführungsform der vorlie­ genden Erfindung;
Fig. 11 eine Querschnittansicht einer Halbleitervor­ richtung gemäß einer vierten Ausführungsform der vorlie­ genden Erfindung;
Fig. 12 eine Querschnittansicht einer Halbleitervor­ richtung gemäß einer fünften Ausführungsform der Erfin­ dung; und
Fig. 13 eine Seitenansicht, die ein Beispiel einer Halbleitervorrichtung im Stand der Technik zeigt.
Im Folgenden werden Ausführungsformen der vorliegen­ den Erfindung mit Bezug auf die Fig. 1 bis 12 beschrie­ ben.
Fig. 1 zeigt eine Draufsicht einer Halbleitervorrich­ tung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, Fig. 2 zeigt eine Seitenansicht der Halblei­ tervorrichtung in der ersten Ausführungsform, Fig. 3 zeigt eine Draufsicht der ersten Halbleitergehäuse, von der das Harzteil entfernt wurde, Fig. 4 zeigt eine Unter­ ansicht der Halbleitervorrichtung der ersten Ausführungs­ form, und Fig. 5 zeigt eine Querschnittansicht der Halb­ leitervorrichtung in der ersten Ausführungsform. Fig. 6 zeigt eine Seitenansicht, die den Zustand zeigt, in dem die Halbleitervorrichtung in der ersten Ausführungsform auf einem Substrat angebracht ist.
Wie in den Fig. 1 und 2 gezeigt, umfaßt die Halb­ leitervorrichtung in der ersten Ausführungsform ein ers­ tes Halbleitergehäuse 7 und ein zweites Halbleitergehäuse 8, die auf dem ersten Halbleitergehäuse 7 angebracht ist. Die Dicke der gesamten Halbleitervorrichtung beträgt bei­ spielsweise ungefähr 1,0 bis 1,2 mm, während die Dicke der ersten und zweiten Halbleitergehäuse 7 und 8 bei­ spielsweise ungefähr 500 µm bis 600 µm beträgt.
Das erste Halbleitergehäuse 7, das unten liegt, weist, wie in den Fig. 1 bis 4 gezeigt, einen Halblei­ terchip 1a, ein Substratteil 4, Kontaktflecken (dritte Kontaktflecken) 5 für eine Drahtverbindung, Kontakt­ flecken (erste Kontaktflecken) 6 zum Anbringen des zwei­ ten Halbleitergehäuses, ein Harzteil (Guß- oder Verkapse­ lungsteil) 9, Lotkügelchen (Lötpunkte) 11 und Kontakt­ flecken(zweite Kontaktflecken) 12 für eine externe Ver­ bindung auf.
Das Substratteil 4 ragt über das Harzteil 9 hinaus, wie in den Fig. 1 und 2 gezeigt, und ist beispielswei­ se aus mit Glasfaser verstärktem Kunststoff oder Ähnli­ chem mit einer Dicke von ungefähr 100 bis 200 µm gebil­ det. Die Dicke des Substratteils 4 liegt beispielsweise bei ungefähr 10% bis 20% der gesamten Dicke der Halblei­ tervorrichtung und liegt ungefähr bei 15% bis 30% der Dicke des ersten Halbleitergehäuses 7. Dadurch kann die notwendige Festigkeit des Substratteils 4 sichergestellt werden.
Wie in Fig. 3 gezeigt, sind die Kontaktflecken 5 für eine Drahtanbindung und die Kontaktflecken 6 für eine Verbindung des zweiten Halbleitergehäuses auf der oberen Oberfläche des Substratteils 4 gebildet, während die Kon­ taktflecken 12 für eine externe Verbindung, wie in Fig. 2 gezeigt, auf der unteren Oberfläche des Substratteils 4 gebildet sind. Die Kontaktflecken 5 für eine Drahtverbin­ dung sind, wie in Fig. 3 gezeigt, derart um den ersten Halbleiterchip 1a angeordnet, dass sie den ersten Halb­ leiterchip 1a umgeben, und sind aus einer Metallschicht (leitfähigen Schicht), wie zum Beispiel Cu, gebildet.
Bondinganschlussflächen 3 sind auf dem Umfangsteil des ersten Halbleiterchips 1a gebildet, und diese Bon­ dinganschlussflächen 3 sind mit den Kontaktflecken 5 für eine Drahtverbindung über Drähte 2, die aus Gold oder Ähnlichem bestehen, verbunden.
Das Harzteil 9 ist aus einem warmhärtenden Harz wie einem Epoxidharz gebildet, vergießt den ersten Halblei­ terchip 1a, bedeckt den ersten Halbleiterchip 1a, den Draht 2 und den Kontaktfleck 5 für eine Drahtverbindung und reicht bis zu dem Substratteil 4.
Auf diese Weise ist das Harzteil 9 direkt auf dem Substratteil 4 gebildet und daher wird es, wie in Fig. 2 gezeigt, unnötig, ein leitfähiges Teil von der Seite des Harzteiles 9 zu dem Substratteil 4 hin zu bilden, so dass das erste Halbleitergehäuse 7 in der Breitenrichtung kom­ pakt gehalten werden kann. Zusätzlich kann die Höhe des ersten Halbleitergehäuses 7 im Vergleich zu einem her­ kömmlichen Fall, in dem das Gehäuse externe Verbindungen aufweist, verringert werden.
Demgemäß kann das erste Halbleitergehäuse 7 sowohl in der Breitenrichtung als auch in der Höhenrichtung verrin­ gert werden. Da die zweite Halbleitergehäuse 8 auf des ersten Halbleitergehäuses 7 angebracht wird, wird es un­ nötig, die Breite des zweiten Halbleitergehäuses 8 größer als die Breite des ersten Halbleitergehäuses 7 zu machen, was zusätzlich zu einer Verringerung der Abmessung des zweiten Halbleitergehäuses 8 führt. Als Ergebnis kann die Abmessung der Halbleitervorrichtung kompakt gemacht wer­ den (Effekt 1 der vorliegenden Erfindung).
Die Kontaktflecken 6 zum Aufbringen des zweiten Halb­ leitergehäuses sind auf dem Umfangsteil des ersten Halb­ leitergehäuses 7 angebracht, wie in den Fig. 1 bis 3 gezeigt, und sind aus einer Metallschicht wie Cu gebil­ det. Insbesondere werden die Kontaktflecken 6 zum Anbrin­ gen des zweiten Halbleitergehäuses auf dem Umfangsteil des Substratteils 4 angeordnet, das über das Harzteil 9 hinausragt.
Dadurch kann nicht nur das Bilden der Kontaktflecken 6 zum Anbringen des zweiten Halbleitergehäuses einfach durchgeführt werden, sondern kann ebenso einfach das An­ bringen des zweiten Halbleitergehäuses 8 an dem ersten Halbleitergehäuse 7 durchgeführt werden (Effekt 2 der vorliegenden Erfindung).
Die Kontaktflecken 12 für eine externe Verbindung sind auf der unteren Oberfläche des Substratteils 4 aus einer Metallschicht wie Cu gebildet. Bevorzugt sind diese Kontaktflecken 12 für eine externe Verbindung in Form ei­ ner Gruppe auf der gesamten unteren Oberfläche des Substratteils 4 gebildet. Durch das Vorsehen derartiger Kontaktflecken 12 für eine externe Verbindung wird eine Miniaturisierung der Halbleitervorrichtung und eine Erhö­ hung der Anzahl der Anschlussstifte möglich (Effekt 3 der vorliegenden Erfindung).
Wie in Fig. 2 gezeigt, sind die Lotkügelchen 11 auf den Kontaktflecken 12 für eine externe Verbindung gebil­ det. Demgemäß sind die Lotkügelchen 11, wie in Fig. 4 ge­ zeigt, ebenso auf der gesamten unteren Oberfläche des Substratteils 4 auf eine vergleichbare Weise gebildet.
Die Lotkügelchen 11 können hier weggelassen werden. Durch Weglassen der Lotkügelchen 11 kann die Halbleiter­ einrichtung noch dünner gemacht werden. Als Nächstes wird mit Bezug auf die Fig. 5, 7 und 8 die Querschnitt­ struktur der Halbleitervorrichtung in der vorliegenden Ausführungsform beschrieben.
Wie in Fig. 5 gezeigt, wird der erste Halbleiterchip 1a mittels eines Klebstoffs 14 auf dem Substratteil 4 des ersten Halbleitergehäuses 7 angebracht, und wird der ers­ te Halbleiterchip 1a innerhalb des Harzteils 9 verkap­ selt.
Das zweite Halbleitergehäuse 8 weist einen zweiten Halbleiterchip 1b, eine Chipanschlußfläche 13 zum Anbrin­ gen des zweiten Halbleiterchips 1b, ein Gießharz zum Ver­ kapseln des zweiten Halbleiterchips 1b und externe Leiter 10 auf, die seitlich aus dem Gießharz hervorstehen.
Der zweite Halbleiterchip 1b ist mittels des Kleb­ stoffs 14 auf der Chipanschlußfläche 13 angebracht, und die externen Leiter 10 sind in Richtung zum ersten Halb­ leitergehäuse 7 gebogen.
Auf diese Weise sind die externen Leiter 10 in die Richtung zum ersten Halbleitergehäuse 7 gebogen und kann dadurch das zweite Halbleitergehäuse 8 auch in dem Fall einfach auf dem ersten Halbleitergehäuse 7 angebracht werden, in dem das Harzteil 9 des ersten Halbleitergehäu­ ses 7, wie in Fig. 5 gezeigt, auf das Substratteil 4 her­ vorragt (Effekt 4 der vorliegenden Erfindung). Ein ande­ res externes leitendes Teil als die externen Leiter 10 kann in dem zweiten Halbleitergehäuse 8 vorgesehen sein.
Der erste Halbleiterchip 1a, der in Fig. 5 gezeigt wird, ist ein Logik-IC, das eine Logikvorrichtung umfaßt, während der zweite Halbleiterchip 1b ein Speicherchip-IC ist, das eine Speichervorrichtung umfaßt.
Auf diese Weise wird eine Vielzahl von Halbleiter­ chips in eine Halbleitervorrichtung montiert und dadurch kann eine Verbesserung des Leistungsvermögens der Halb­ leitervorrichtung erreicht werden (Effekt 5 der vorlie­ genden Erfindung). Zusätzlich wird es durch Montieren des Logik-IC und des Speicher-IC in getrennten Halbleiterbau­ teilen unnötig, beide von diesen auf einem Chip vorzuse­ hen, und dadurch kann die Entwicklungszeit verkürzt wer­ den (Effekt 6 der vorliegenden Erfindung). Zudem werden, wie in Fig. 5 gezeigt, die Halbleiterchips nicht ge­ schichtet und dadurch können Chipabmessungseinschränkun­ gen vermieden werden (Effekt 7 der vorliegenden Erfin­ dung).
Fig. 7 zeigt ein Beispiel der Struktur eines Verbin­ dungsteils zwischen einem externen Leiter 10 des zweiten Halbleitergehäuses 8 und einem Kontaktfleck 6 zum Anbrin­ gen der zweiten Halbleitergehäuse. Wie in Fig. 7 gezeigt werden der externe Leiter 10 und der Kontaktfleck 6 zum Anbringen des zweiten Halbleitergehäuses beispielsweise mittels einer Lotschicht (leitenden Schicht) 17 verbun­ den. Diese Lotschicht 17 kann durch Plattieren, Auftragen mittels eines Spenders oder dergleichen gebildet werden.
Um das zweite Halbleitergehäuse 8 auf dem ersten Halbleitergehäuse 7 anzubringen, wird beispielsweise eine Lotschicht 17 vorab auf den Kontaktflecken 6 zum Anbrin­ gen des zweiten Halbleitergehäuses mittels des oben be­ schriebenen Verfahrens gebildet, so dass das zweite Halb­ leitergehäuse 8 auf dem Kontaktfleck 6 zum Anbringen des zweiten Halbleitergehäuses angeordnet wird, und die Lot­ schicht 17 kann in diesem Zustand geschmolzen werden.
Fig. 8 zeigt eine vergrößerte Querschnittsansicht des Substratteils 4. Wie in Fig. 8 gezeigt, ist im Substrat­ teil 4 ein Durchgangsloch 18 vorgesehen, und eine leiten­ de Schicht (ein Durchgangslochdraht) 19 ist innerhalb des Durchgangslochs 18 gebildet. Dann sind ein Kontaktfleck 6 zum Anbringen des zweiten Halbleitergehäuses und ein Kon­ taktfleck 12 für eine externe Verbindung durch die lei­ tende Schicht 19 verbunden. Zusätzlich ist ein Draht 20 auf der oberen Oberfläche des Substratteils 4 gebildet, um den Kontaktfleck 6 zum Anbringen des zweiten Halblei­ tergehäuses und den Kontaktfleck 5 für eine Drahtverbin­ dung zu verbinden.
Dadurch können im Substratteil 4 die ersten und zwei­ ten Halbleitergehäuse 7 und 8 elektrisch verbunden wer­ den, so dass die Kontaktflecken 12 für eine externe Ver­ bindung der ersten und zweiten Halbleitergehäusen 7 und 8 gemeinsam verwendet werden können. Als Ergebnis kann die Anzahl der Anschlüsse für eine externe Verbindung der Halbleitervorrichtung verringert werden (Effekt 8 der vorliegenden Erfindung).
Fig. 6 zeigt den Zustand, in dem eine erfindungsge­ mäße Halbleitervorrichtung mit der oben beschriebenen Struktur auf einem Montagesubstrat 15 angebracht ist.
Wie in Fig. 6 gezeigt, werden Kontaktflecken 16 zum Anbringen auf dem Montagesubstrat und Kontaktflecken 12 für eine externe Verbindung über ein leitendes Material, wie Lotkügelchen 11, verbunden. Dadurch kann das erste Halbleitergehäuse 7 auf dem Montagesubstrat 15 angebracht werden, ohne dass externe Leiter an dem ersten Halblei­ tergehäuse 7 vorgesehen werden.
Im Folgenden wird ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
Um eine Halbleitervorrichtung gemäß der ersten Aus­ führungsform herzustellen, werden zunächst die ersten und zweiten Halbleitergehäuse 7 und 8 jeweils in unterschied­ lichen Verfahren zusammengebaut.
Um das Halbleitergehäuse 7 zusammenzubauen, werden die Kontaktflecken 5 für eine Drahtverbindung, die Kon­ taktflecken 6 zum Anbringen des zweiten Halbleitergehäu­ ses und die Kontaktflecken 12 für eine externe Verbindung an vorherbestimmten Stellen sowohl der oberen Oberfläche als auch der unteren Oberfläche des Substratteils 4 ge­ bildet, und zusätzlich werden vorherbestimmte Drähte so­ wohl auf den Oberflächen als auch innerhalb des Substrat­ teils 4 gebildet.
Danach wird der erste Halbleiterchip 1a an der oberen Oberfläche des Substratteils 4 mittels der Klebstoff­ schicht 14 angebracht, und werden die Bondinganschluss­ flächen 3 des ersten Halbleiterchips 1a und die Kontakt­ flecken 5 für eine Drahtverbindung werden über ein Draht­ bondingverfahren mit den Drähten 2 verbunden.
Als nächstes wird ein Gießverfahren, wie ein Spritz­ gießverfahren, verwendet, um das Gießharz derart zu schmelzen, dass es sowohl den ersten Halbleiterchip 1a als auch dessen Umgebung verkapselt. Dadurch wird das Harzteil 9 gebildet. Dann wird nach einem Zusammenbauen des ersten Halbleitergehäuses 7 ein elektrischer Test ausgeführt.
Andererseits wird für das zweite Halbleitergehäuse 8 der zweite Halbleiterchip 1b mittels der Klebstoffschicht 14 an der Chipanschlußfläche 13 angebracht, und werden dann die Kontaktflecken des zweiten Halbleiterchips 1b und die internen Leiter durch ein Drahtbondingverfahren mit den Drähten 2 verbunden.
Danach wird ein Gießverfahren wie ein Spritzgießver­ fahren verwendet, um das Gießharz derart zu schmelzen, dass es den zweiten Halbleiterchip 1b verkapselt, und die externen Leiter 10 werden einem Biegeverfahren unterwor­ fen. Dann wird nach einem Zusammenbau des zweiten Halb­ leitergehäuses ein elektrischer Test ausgeführt.
Nachdem die elektrischen Tests, wie vorstehend be­ schrieben, getrennt für die ersten und zweiten Halblei­ tergehäuse 7 und 8 ausgeführt worden sind, wird die zwei­ te Halbleitergehäuse 8 auf des ersten Halbleitergehäuses 7 angebracht. Dadurch kann die Ausbeute verbessert wer­ den, und können die Herstellkosten verringert werden (Effekt 9 der vorliegenden Erfindung).
Im Folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung mit Bezug auf Fig. 9 beschrieben. Fig. 9 zeigt eine Querschnittansicht, die eine Halblei­ tervorrichtung gemäß der zweiten Ausführungsform zeigt.
In der zweiten Ausführungsform ist ein dritter Halb­ leiterchip 1c, der ein Speicher-IC ist, wie in Fig. 9 ge­ zeigt mittels eines Klebstoffmaterials 14 auf den zweiten Halbleiterchip 1b, der ein Speicher-IC ist, geschichtet, wobei eine Speichervorrichtung wie ein SRAM (statischer Speicher mit wahlfreiem Zugriff) oder ein EEPROM (elektrisch löschbarer und programmierbarer Nur-Lese- Speicher) angebracht ist, wobei Lotkügelchen weggelassen werden. Zusätzlich sind die zweiten und dritten Halblei­ terchips 1b und 1c jeweils über die Drähte 2 mit den in­ ternen Leitern verbunden, und liegt die Chipanschlußflä­ che 13 auf der Oberfläche des zweiten Halbleitergehäuses 8 frei.
Die anderen Teile dieser Ausgestaltung sind im We­ sentlichen die gleichen wie in der ersten Ausführungsform und eine Wiederholung der Beschreibung wird weggelassen.
Eine Halbleitervorrichtung gemäß der zweiten Ausfüh­ rungsform weist im Wesentlichen die gleiche Struktur wie die Vorrichtung nach der ersten Ausführungsform auf, wo­ durch die oben erwähnten Effekte 1 bis 4, 6, 8 und 9 er­ reicht werden können.
Zusätzlich sind drei Halbleiterchips auf der Halblei­ tervorrichtung gemäß der zweiten Ausführungsform ange­ bracht und daher kann eine weitere Verbesserung des Leis­ tungsvermögens der Halbleitervorrichtung erreicht werden (Effekt 10 der vorliegenden Erfindung).
Zudem ist es nicht erforderlich, den ersten Halblei­ terchip 1a an die Chipabmessungen der zweiten und dritten Halbleiterchips 1b und 1c anzupassen, da der erste Halb­ leiterchip 1a, der ein Logik-IC ist, in dem ersten Halb­ leitergehäuse 7 enthalten ist, während die zweiten und dritten Halbleiterchips 1b und 1c, die Speicher-ICs sind, in dem zweiten Halbleitergehäuse 8 enthalten sind (Effekt 11 der vorliegenden Erfindung).
Zusätzlich kann die Dicke des zweiten Halbleiterge­ häuses 8 verringert werden, da die Chipanschlußfläche 13 auf der Oberfläche des zweiten Halbleitergehäuses 8 frei­ liegt, und zusätzlich kann die Dicke des ersten Halblei­ tergehäuses 7 ebenfalls verringert werden, da keine Lot­ kügelchen auf den Kontaktflecken 12 für eine externe Ver­ bindung vorgesehen sind. Dadurch kann die Gesamtdicke der Halbleitervorrichtung verringert werden (Effekt 12 der vorliegenden Erfindung).
Das Herstellungsverfahren der ersten Ausführungsform kann zur Herstellung der zweiten Ausführungsform und der unten beschriebenen dritten und vierten Ausführungsformen geringfügig verändert werden und die Beschreibungen die­ ser Verfahren werden daher ausgelassen.
Im Folgenden wird eine dritte Ausführungform der vor­ liegenden Erfindung mit Bezug auf Fig. 10 beschrieben. Fig. 10 zeigt eine Querschnittansicht, die eine Halblei­ tervorrichtung gemäß der dritten Ausführungsform zeigt.
In der dritten Ausführungsform sind, wie in Fig. 10 gezeigt, die oben beschriebenen zweiten und dritten Halb­ leiterchips (Speicher-ICs) 1b und 1c an der oberen und unteren Oberfläche der Chipanschlußfläche 13 angebracht und sind über Drähte 2 mit den internen Leiter verbunden.
Zusätzlich sind keine Lotkügelchen auf den Kontakt­ flecken 12 für eine externe Verbindung vorgesehen. Da­ durch kann die Dicke der Halbleitervorrichtung verringert werden. Die sonstige Ausgestaltung ist im Wesentlichen die gleiche wie in der ersten Ausführungsform und die wiederholte Beschreibung wird weggelassen.
Eine Halbleitervorrichtung gemäß der dritten Ausfüh­ rungsform weist ebenso im Wesentlichen die gleiche Ausge­ staltung wie die der Halbleitervorrichtung gemäß der ers­ ten Ausführungsform auf, und dadurch können die Effekte 1 bis 4, 6, 8 und 9 erreicht werden. Zusätzlich kann auf gleiche Weise wie in der zweiten Ausführungsform der Ef­ fekt 10 der vorliegenden Erfindung erreicht werden.
Zusätzlich sind Halbleiterchips auf der Ober- und Un­ terseite der Chipanschlußfläche 13 in dem zweiten Halb­ leitergehäuse 8 angebracht und daher ist die Chipabmes­ sung nicht eingeschränkt. Demgemäß können die Chips ohne die Einschränkung der Chipabmessung zusammengebaut werden (Effekt 13 der vorliegenden Erfindung).
Als nächstes wird eine vierte Ausführungsform der vorliegenden Erfindung mit Bezug auf Fig. 11 beschrieben. Fig. 11 zeigt eine Querschnittansicht einer Halbleiter­ vorrichtung gemäß der vierten Ausführungsform.
In der vierten Ausführungsform sind, wie in Fig. 11 gezeigt, der erste Halbleiterchip (Logik-IC) 1a und der vierte Halbleiterchip (peripheres IC) 1d mittels des Klebstoffmaterials 14 auf die Oberfläche des Substrat­ teils 4 geschichtet und sind die zweiten und dritten Halbleiterchips (Speicher-ICs) 1b und 1c mittels des Klebstoffmaterials 14 auf die Oberseite der Chipanschluß­ fläche 13 geschichtet.
Dann sind die ersten und vierten Halbleiterchips 1a und 1d über die Drähte 2 verbunden mit den Kontaktflecken für eine Drahtverbindung, die auf dem Substratteil 4 vor­ handen sind, während die zweiten und dritten Halbleiter­ chips 1b und 1c mit den internen Leiter verbunden sind. Zusätzlich sind auf den Kontaktflecken 12 keine Lotkügel­ chen für eine externe Verbindung vorgesehen.
Der oben beschriebene periphere IC ist hier ein IC- Chip, der eine periphere Schaltung, wie eine Parallel-Se­ riell-Wandlerschaltung, eine Regenerierungsschaltung oder Ähnliches, aufweist und durch Einbringen eines derartigen Chips in das Halbleitergehäuse können Systemfunktionen erzeugt werden und dadurch wird eine Verbesserung des Speicheranwendungssystems möglich (Effekt 14 der vorlie­ genden Erfindung).
Die nicht beschriebenen Teile der Ausgestaltung sind im Wesentlichen die gleichen wie in der ersten Ausfüh­ rungsform und eine Wiederholung der Beschreibung wird ausgelassen.
Eine Halbleitervorrichtung gemäß der vierten Ausfüh­ rungsform weist im Wesentlichen die gleiche Ausgestaltung wie die Halbleitervorrichtung gemäß der ersten Ausfüh­ rungsform auf, und daher können die Effekte 1 bis 4, 6, 8 und 9 der vorliegenden Erfindung erreicht werden.
Zusätzlich weist die Halbleitervorrichtung gemäß der vierten Ausführungsform vier darauf angebrachte Halblei­ terchips auf und daher kann eine weitere Verbesserung der Funktion der Halbleitervorrichtung erreicht werden (Effekt 15 der vorliegenden Erfindung).
Zusätzlich können Chipabmessungseinschränkungen ver­ ringert werden, da zwei Halbleiterchips in jedes Halblei­ tergehäuse eingebaut sind (Effekt 16 der vorliegenden Er­ findung).
Als nächster wird eine fünfte Ausführungsform der vorliegenden Erfindung mit Bezug auf Fig. 12 beschrieben. Fig. 12 zeigt eine Querschnittansicht durch eine Halblei­ tervorrichtung gemäß der fünften Ausführungsform.
In der fünften Ausführungsform ist, wie in Fig. 12 gezeigt, eine Aussparung 21 in der Mitte des Substrat­ teils 4 vorgesehen, so dass die Dicke des Umfangsteils des Substratteils 4 um die Umgebung der Aussparung 21 größer als die Dicke des Substratteils 4 direkt unter der Aussparung 21 ist. Die Aussparung 21 kann beispielsweise durch Plansenken gebildet sein.
Dann ist der erste Halbleiterchip 1a in der oben be­ schriebenen Aussparung 21 befestigt und in Harz verkapselt, so dass das Harzteil 9 innerhalb der Aussparung 21 gebildet ist. Anschlüsse 5 für eine Drahtverbindung sind auf dem Boden der Aussparung 21 gebildet und der erste Halbleiterchip 1a ist durch die Drähte 2 mit den An­ schlüssen 5 für eine Drahtverbindung verbunden.
Das Harzteil 9 bedeckt die Drähte 2 und die Kontakt­ flecken 5 für eine Drahtverbindung und reicht bis zum Bo­ den der Aussparung 21. Zusätzlich ist bevorzugt die Höhe zu der oberen Oberfläche des Harzteils 9 ungefähr gleich der Höhe des Randteils des Substrats 4, wie in Fig. 12 gezeigt. Dadurch kann verhindert werden, dass das Harz­ teil 9 über das Substratteil 4 hinausragt und dadurch kann das Anbringen des zweiten Halbleitergehäuses 8 ein­ facher durchgeführt werden (Effekt 17 der vorliegenden Erfindung).
Kontaktflecken 6 zum Anbringen des zweiten Halblei­ tergehäuses sind auf dem Umfangsteil des Substrats 4, dessen Dicke größer ist, angeordnet. Dadurch kann die Stärke des Substratteils 4 unter den Kontaktflecken 6 zum Anbringen des zweiten Halbleitergehäuses erhöht werden, so dass die Zuverlässigkeit nach dem Anbringen des zwei­ ten Halbleitergehäuses 8 erhöht werden kann.
Zusätzlich sind keine Lotkügelchen auf den Kontakt­ flecken 12 für eine externe Verbindung geschaffen. Die Teile der Ausgestaltung, die nicht oben beschrieben sind, sind im Wesentlichen die gleichen wie in der ersten Aus­ führungsform und eine Wiederholung der Beschreibung wird ausgelassen.
Da eine Halbleitervorrichtung gemäß der fünften Aus­ führungsform im Wesentlichen die gleiche Ausgestaltung wie die Halbleitervorrichtung gemäß der ersten Ausfüh­ rungsform aufweist, können die Effekte 1 bis 9 der vor­ liegenden Erfindung erzielt werden.
Zudem kann bei der Halbleitervorrichtung gemäß der fünften Ausführungsform ein Siebdruckverfahren zu der Zeit verwendet werden, zu der Lot auf den Kontaktflecken 6 aufgebracht wird, um das zweite Halbleitergehäuse anzu­ bringen, da die obere Oberfläche des Substrats 4 weitge­ hend flach ist, und dadurch kann das Anbringen des Lots einfach durchgeführt werden (Effekt 18 der vorliegenden Erfindung).
Die Herstellung einer Halbleitervorrichtung gemäß der fünften Ausführungsform ist im Wesentlichen die gleiche wie in dem Fall der ersten Ausführungsform, mit Ausnahme des Schritts des Bildens der Aussparung 21 durch Plansen­ ken oder Ähnliches an dem Substrat 4.
Obwohl die Ausführungsformen der vorliegenden Erfin­ dung auf die vorstehende Weise beschrieben sind, können die Inhalte der Beschreibung für jede der obigen Ausfüh­ rungsformen miteinander kombiniert werden.
Gemäß der vorliegenden Erfindung können die ersten und zweiten Halbleitergehäuse sowohl in der Breitenrich­ tung als auch der Höhenrichtung verringert werden und da­ her kann eine Halbleitervorrichtung, die diese enthält, ebenso sowohl in der Breitenrichtung als auch der Höhen­ richtung verringert werden. Demgemäß kann eine Halblei­ tervorrichtung, die eine Vielzahl von Halbleitergehäusen enthält, kompakt gemacht werden.
Eine vorstehend beschriebene erfindungsgemäße Halb­ leitervorrichtung enthält ein erstes Halbleitergehäuse und ein zweites Halbleitergehäuse, das auf dem ersten Halbleitergehäuse angebracht ist. Das erste Halbleiterge­ häuse weist Kontaktflecken auf der oberen Oberfläche auf, um das zweite Halbleitergehäuse anzubringen, und Kontakt­ flecken auf der unteren Oberfläche für eine externe Ver­ bindung, die verwendet werden, um sie mit einem Montage­ substrat zu verbinden. Das zweite Halbleitergehäuse weist äußere Leiter auf, die mit den Kontaktflecken verbunden sind, um das zweite Halbleitergehäuse anzubringen.

Claims (12)

1. Halbleitervorrichtung, die Folgendes umfaßt:
ein erstes Halbleitergehäuse (7) mit ersten Kontakt­ flecken (6) auf einer oberen Oberfläche und zweiten Kon­ taktflecken (12) für eine Verbindung mit einem Montage­ substrat auf einer unteren Oberfläche; und
ein zweites Halbleitergehäuse (8), das auf dem ers­ ten Halbleitergehäuse befestigt ist und externe leitende Teile (10) aufweist, die mit den ersten Kontaktflecken (6) verbunden sind.
2. Halbleitervorrichtung nach Anspruch 1, wobei die ersten Kontaktflecken (6) auf einem Umfangsteil des ers­ ten Halbleitergehäuses (7) angeordnet sind.
3. Halbleitervorrichtung nach Anspruch 1, wobei:
das erste Halbleitergehäuse einen ersten Halbleiter­ chip (1a), ein Harzteil (9), das den ersten Halbleiter­ chip verkapselt, und ein Substratteil (4) aufweist, auf dem das Harzteil angebracht ist und das sich über das Harzteil hinaus nach außen erstreckt;
die ersten Kontaktflecken auf dem Teil des Substrat­ teils angeordnet sind, das sich über das Harzteil hinaus erstreckt, und
das zweite Halbleitergehäuse einen zweiten Halblei­ terchip (1b) aufweist.
4. Halbleitervorrichtung nach Anspruch 3, wobei die ersten und zweiten Halbleitergehäuse elektrisch in dem Substratteil verbunden sind.
5. Halbleitervorrichtung nach Anspruch 3, wobei:
dritte Kontaktflecken (5), die über Drähte (2) elek­ trisch mit dem ersten Halbleiterchip verbunden sind, auf dem Substratteil vorgesehen sind; und
das Harzteil bis zu dem Substratteil reicht und die Drähte und die dritten Kontaktflecken bedeckt.
6. Halbleitervorrichtung nach Anspruch 3, wobei:
das Substratteil eine Aussparung (21) aufweist; und
das Harzteil in der Aussparung angeordnet ist.
7. Halbleitervorrichtung nach Anspruch 3, wobei:
das zweite Halbleitergehäuse eine Chipanschlußfläche (13), um den zweiten Halbleiterchip zu befestigen, und ein Gießharz (8) zum Verkapseln des zweiten Halbleiter­ chips aufweist;
die externen leitenden Teile (10) externe Leiter (10) beinhalten, die aus der Seite des Gießharzes heraus­ ragen, und
die externen Leiter in der Richtung zu dem ersten Halbleitergehäuse gebogen sind.
8. Halbleitervorrichtung nach Anspruch 3, wobei:
der erste Halbleiterchip eine Logikvorrichtung um­ faßt, und
der zweite Halbleiterchip eine Speichervorrichtung umfaßt.
9. Halbleitervorrichtung nach Anspruch 7, wobei:
der zweite Halbleiterchip auf der Chipanschlußfläche angebracht ist, und ein dritter Halbleiterchip (1c) auf den zweiten Halbleiterchip geschichtet ist; und
die Chipanschlußfläche auf der Oberfläche des Gieß­ harzes liegt.
10. Halbleitervorrichtung nach Anspruch 7, wobei der zweite Halbleiterchip auf einer obere n Oberfläche der Chipanschlußfläche angebracht ist und ein dritter Halb­ leiterchip (1c) auf einer rückseitigen Oberfläche der Chipanschlußfläche angebracht ist.
11. Halbleitervorrichtung nach Anspruch 3, wobei ein vierter Halbleiterchip (1d) auf den ersten Halbleiterchip geschichtet ist.
12. Halbleitervorrichtung nach Anspruch 1, wobei Löt­ punkte (11) für eine externe Verbindung auf den zweiten Kontaktflecken gebildet sind.
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