DE10152086B4 - Verfahren zum Testen einer Mehrzahl von Bauelementen auf einem Wafer mit einer gemeinsamen Datenleitung und einer gemeinsamen Versorgungsleitung - Google Patents

Abstract

Verfahren zum Testen einer Mehrzahl von Bauelementen (108, 110, 112, 114), die auf einem Wafer (100) angeordnet sind und mit einer gemeinsamen Datenleitung (118) und mit einer gemeinsamen Versorgungsleitung (122) verbunden sind, wobei die Bauelemente (108, 110, 112, 114) über die gemeinsame Datenleitung (118) mit einem Testgerät (116) verbindbar sind, und die Bauelemente (108, 110, 112, 114) über die gemeinsame Versorgungsleitung (122) mit einer Versorgungsleistung beaufschlagbar sind, mit folgenden Schritten:
(a) Bestimmen von fehlerhaften Bauelementen (112) auf dem Wafer (100);
(b) Auftrennen einer Verbindung (112a) zwischen einem fehlerhaften Bauelement (112) und der gemeinsamen Datenleitung (118);
(c) Beaufschlagen aller Bauelemente (108, 110, 112, 114) mit einer Versorgungsleistung über die gemeinsame Versorgungsleitung (122) während des Testens im nachfolgenden Schritt (d), um eine gleichmäßige Temperaturverteilung auf dem Wafer (100) zu erreichend und
(d) Testen der verbliebenen, nicht-fehlerhaften Bauelemente (108, 110, 114).

Description

• Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen einer Mehrzahl von Bauelementen, die auf einem Wafer angeordnet sind, so dass Ausbeuteverluste bei elektrischen Tests auf Waferebene stark minimiert werden.
• In 1 ist beispielhaft ein Wafer 100 gezeigt, auf dem eine Vielzahl von Bauelementen oder Chips 102 gebildet sind, wobei in 1 lediglich beispielhaft einzelne der durch die Quadrate angedeuteten Bauelemente 102 mit diesen Bezugszeichen versehen sind, um die Übersichtlichkeit der Zeichnung beizubehalten. Die einzelnen Bauelemente/Chips 102 umfassen jeweils Eingänge und Ausgänge sowie Versorgungsanschlüsse, die, so lange keine Vereinzelung der Bauelemente/Chips 102 stattgefunden hat, über ein gemeinsames Kontaktelement (z.B. eine Probecard, PCE, etc.) oder auch auf dem Wafer verbunden sind, so dass sich gemeinsame Datenleitungen für Eingangs- und /Ausgangssignale ergeben.
• Ferner sind Versorgungsleitungen (Masse, Versorgungsspannung, etc.) für die Bauelemente/Chips 102 vorgesehen, z.B. in dem Kontaktelement oder auf dem Wafer (in 1 nicht gezeigt). Gemäß einem Beispiel ist jedem der Bauelemente/Chips 102 eine Versorgungsleitung zugeordnet. Alternativ sind mehrere Bauelemente/Chips 102 auf dem Wafer mit einer gemeinsamen Versorgungsleitung verbunden, so dass durch eine Versorgungsleitung eine Region auf dem Wafer versorgt wird. Die Versorgungsleitungen stellen den auf dem Wafer befindlichen Bauelementen/Chips 102 die für deren Betrieb erforderlichen Potentiale bereit, wobei der Begriff Versorgungsleitung sowohl eine eine Spannung führende Leitung als auch eine Masseleitung bezeichnet. Dies ermöglicht es, eine Mehrzahl von Bauelementen/Chips gleichzeitig zu testen, wie dies nachfolgend noch näher erläutert wird.
• Die Testeinrichtung, wie sie z. B. aus herkömmlichen Wafer-Tests bekannt ist, unterteilt, abhängig von der Anzahl der verfügbaren Eingangs/Ausgangs-Kanäle eines Testgeräts, den Wafer 100 in eine vorbestimmte Anzahl von Bereichen, als Beispiel in 1 in vier Bereiche I, II, III, IV, die jeweils eine vorbestimmte Anzahl von Bauelementen/Chips 102 in 1 z.B. in drei Spalten umfassen. Das nicht näher dargestellte Testgerät umfasst ferner einen oder mehrere Datenbusse 104, im Beispiel mit einer ersten Datenleitung 104a, einer zweiten Datenleitung 104b, und einer dritten Datenleitung 104c, die dazu dienen, Datensignale von einzelnen Spalten auf dem Wafer 100 zu empfangen bzw. an dieselben bereitzustellen.
• Im Bereich I sind die Bauelemente/Chips der ersten Spalte mit der dritten Datenleitung 104c verbunden. Die Bauelemente/Chips in der zweiten Spalte sind mit der ersten Datenleitung 104a verbunden. In den übrigen Bereichen II bis IV sind die Bauelemente/Chips in der ersten Spalte mit der zweiten Datenleitung 104b, die Bauelemente/Chips in der zweiten Spalte mit der dritten Datenleitung 104c, und die Bauelemente/Chips in der dritten Spalte mit der ersten Datenleitung 104a verbunden.
• Bei dem in 1 dargestellten Beispiel werden aufeinanderfolgend 11 Reihen, wie dies durch die 11 horizontalen Pfeile 106 angedeutet ist, gemessen, wobei die verwendeten Tester jedoch nur vier Eingabe/Ausgabe-Kanäle aufweisen, so dass in jeder Reihe gleichzeitig maximal vier Bauelemente/Chips 102 gemessenlgetestet werden können. Alternativ können auch mehr Eingabe/Ausgabe-Kanäle vorgesehen sein, mit denen dann auch mehr Bauelemente/Chips 102 gleichzeitig gemessen/getestet werden können. Die Auswahl der zu messenden Bauelemente/Chips erfolgt über das Anlegen eines Auswahlsignals (CHIP_SELECT) an die entsprechende Reihe (Pfeile 106) und durch eine Aktivierung ausgewählter Datenleitungen. 1 zeigt beispielhaft den Zustand, nachdem bereits fünf Reihen durchlaufen wurden, so dass das Auswahlsignal nunmehr der Reihe 107 bereitgestellt wird. Durch Anlegen des Auswahlsignals an die Reihe 107 und durch die Aktivierung der Datenleitung 104a des Datenbusses 104 wird in der zweiten Spalte im Bereich I das Bauelement 108 und in der dritten Spalte der Bereiche II bis IV die Bauelemente 110, 112, 114 für einen Test ausgewählt. Analog würde das Aktivieren der Datenleitung 104b die Auswahl der Bauelemente in der ersten Spalte der Bereiche II bis IV bewirken, und das Aktivieren der Datenleitung 104c würde die Auswahl der Bauelemente in der ersten Spalte des Bereichs I sowie in den zweiten Spalten der Bereiche bis IV bewirken.
• Um möglichst viele Chips auf einem Wafer gleichzeitig messen zu können, werden je nach Anzahl der vorhandenen Kanäle des Testers mehr oder weniger Bauelemente/Chips 102 wie oben beschrieben in Gruppen zusammengefasst.
• Ein Nachteil der oben beschriebenen Vorgehensweise stellt sich dann ein, wenn einer der Chips 102, der zu testen ist, fehlerhaft ist. In 1 sind beispielhaft die vier Einzelchips 108, 110, 112 und 114 dargestellt, die bei Anlegen eines Auswahlsignals in einer Zeile überprüft werden. Es sei nun angenommen, dass das Bauelement/Chip 112 fehlerhaft sei, wie dies durch das Zeichen "X" verdeutlicht ist. Bei dem Fehler des Bauelements 112 kann es sich um herstellungsbedingte Fehler handeln, die zu Kurzschlüssen innerhalb des Bauelements 104 zu Masse oder zu einer Betriebsspannung führen. Der Nachteil bei dem oben beschriebenen Verfahren besteht dann darin, dass aufgrund dieser Kurzschlüsse die Eingänge bzw. Ausgänge der anderen direkt verbundenen Chips 108, 110, 114 ebenfalls auf das entsprechende Potential gezogen werden und somit eine aussagekräftige Messung unmöglich wird. Somit werden alle in dieser Messung verbundenen Bauelemente/Chips 108, 110, 112, 114 in der Messung verloren gehen, da ihre Funktio nalität nicht getestet werden kann, und diese Bauelemente werden komplett als fehlerhaft verworfen, was die Ausbeute deutlich reduziert.
• In 2 ist schematisch nochmals die Überprüfung der Bauelemente 108 bis 114 dargestellt. Schematisch ist ein. Tester 116 gezeigt, der an die Bauelemente 108 bis 114 die für den Test erforderlichen Eingangssignale über den Widerstand R anlegt, und Ausgangssignale von diesen Bauelementen 108 bis 114 empfängt und an eine Auswertungseinrichtung weitergibt, um die Funktionalität der getesteten Bauelemente 108 bis 114 zu überprüfen und zu klassifizieren. Bei dem dargestellten Beispiel hat der Tester 116 eine Funktionalität, die es ihm ermöglicht, gleichzeitig vier Kanäle (I/O-Kanäle) handzuhaben, also gleichzeitig vier Bauelemente mit Signalen zu versorgen und Ausgangssignale von denselben zu empfangen.
• Schematisch ist in 2 eine gemeinsame Datenleitung 118 gezeigt, die in dem Kontaktelement oder auf dem Wafer gebildet ist, mit der die einzelnen Bauelemente 108 bis 114 über Datenleitungen 108a bis 114a auf dem Wafer verbunden sind. Der Tester 116 ist, beispielsweise über das Kontaktelement oder direkt mit dem Wafer 100 und hier mit der gemeinsamen Datenleitung 118 verbunden, um die entsprechenden Messungen durchzuführen. Die in 2 schematisch dargestellte Datenleitung 118 ist beispielsweise die in 1 gezeigte aktivierte gemeinsame Datenleitung 104a des Datenbusses 104. Liegt, aufgrund eines Fehlers im Bauelement 112, dessen Datenleitung 112a auf Masse oder auf einem anderen Betriebspotential, so werden aufgrund der Verschaltung auch die übrigen Bauelemente 108, 110, 114 auf dieses Potential gebracht, so dass keine aussagekräftige Messung mehr möglich und die bereits oben erwähnte Verminderung der Ausbeute aufgrund der mangelnden Feststellbarkeit der Funktionalität der Bauelemente 108-114 hervorgerufen wird.
• Um diese Probleme zu vermeiden, wurde bisher darauf verzichtet, bestimmte elektrische Tests der Bauelemente/Chips 102 auf Waferebene durchzuführen. Statt dessen wurden die einzelnen Bauelemente zunächst vereinzelt und dann wurde ein entsprechender Test auf der Baustein-Ebene durchgeführt. Bei Speicherelementen, welche z.B. mit Laser-Fuses (Lasersicherungen) ausgestattet sind, wurde auch der damit verbundene Burn-In-Prozess nicht auf der Waferebene durchgeführt, sondern ebenfalls erst auf der Bausteinebene. Hierdurch wurde im Stand der Technik sichergestellt, dass bei einem Test nur bekannte, funktionierende Bauelemente/Chips verwendet wurden, so dass praktisch kein Ausbeuteverlust existiert, da Bausteine mit internen Kurzschlüssen zum einen nur selten vorkommen und zum anderen nach einem Vorabtest getauscht werden können. Dies ist jedoch nur möglich, da bereits eine Vereinzelung der Bausteine durchgeführt wurde, auf der Waferebene ist dies nicht möglich.
• Eine weitere Möglichkeit, um das Problem auf Waferebene zu lösen besteht darin, fehlerhafte Bauelemente/Chips zu maskieren, was jedoch nur durch Abdecken der Kontakte bzw. des gesamten Bauelements mit einer isolierenden Schicht möglich ist. Dieses Auftragen der isolierenden Schicht stellt jedoch einen zusätzlichen und kostenintensiven Schritt dar, der in keiner Relation zu der verbesserten Ausbeute steht, und daher möglichst zu umgehen ist.
• Die EP 0 494 782 A1 betrifft ein Wafer Burn-In-And-Testsystem, bei dem ein Wafer mit einer Mehrzahl von Bauelementen vorgesehen ist, auf dessen Oberfläche eine Umverdrahtungsebene angeordnet wird, mittels der einzelne Anschlussflächen der Bauelemente über Zwischenleitungen mit weiteren Leitungen verbunden werden. Durch anfängliche Tests werden nicht betriebsfähige Elemente erfasst und durch Aufschneiden einer Verbindung von den weiteren Tests isoliert.
• Die DE 44 00 118 A1 beschreibt ein Verfahren zum Durchführen von Burn-In-Prozeduren von Halbleiterchips, bei dem Versorgungsleitungen über Schmelzsicherungen mit entsprechenden Bauelementen verbunden sind, so dass sich hier bei den aufgrund von Kurzschlüssen fließenden hohen Strömen ein Schmelzen der Sicherungen einstellt und so die fehlerhaften Elemente von den Versorgungsleitungen getrennt werden.
• Die DE 197 07 312 A1 beschreibt eine Schaltungsanordnung, bei der ein Spannungsversorgungsnetz für auf einem gemeinsamen Träger angeordnete Bauelemente vorgesehen ist, welches eine Vielzahl von Sicherungen aufweist, die bei Auftreten eines Kurzschlusses aufgetrennt werden, um so einen sinnvollen Test der verbleibenden Abschnitte zu ermöglichen.
• Die US 4 281 449 beschreibt ein Verfahren, um bei integrierten Schaltungen auf der Waferebene einen Burn-In-Test durchzuführen, wobei die auf dem Wafer angeordneten Bauelemente durch eine Mehrzahl von Versorgungsleitungen über eine oder mehrere Schmelzsicherungen mit Anschlussflächen verbunden sind.
• Die US 6 037 794 A beschreibt eine Vorrichtung zum Testen von Halbleiterbauelementen auf Waferebene unter Verwendung eines Sandenwafers, der erhöhte Kontaktstellen umfasst, die symmetrisch zu den Anschlussflächen der Halbleiterbauelemente auf dem zu testenden Wafer angeordnet sind. Eine erste Anzahl und eine zweite Anzahl der erhöhten Kontaktstellen sind verbunden, um an die entsprechenden Kontaktstellen die gleichen Leistungssignale bzw. die gleichen Testsignale anzulegen.
• Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren zum Testen von Bauelementen auf Waferebene zu schaffen, welches die Ausbeuteverluste bei solchen elektrischen Tests auf Waferebene reduziert.
• Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
• Vorteilhafterweise wird im Schritt (b) beim Auftrennen der internen Verbindung eines Bauelements der Eingang und/oder der Ausgang des fehlerhaften Bauelements aufgetrennt.
• Vorzugsweise erfolgt das Auftrennen unter Verwendung eines Lasers.
• Das Testen der Bauelemente umfasst das Anlegen eines Testsignals an die gemeinsame Leitung, das Empfangen eines Antwortsignals und das Auswerten des Antwortsignals.
• Gemäß einem bevorzugten Ausführungsbeispiel findet die vorliegende Erfindung Anwendung in einem Verfahren zum Testen von Speicherchips, und bei einem solchen Verfahren sind die fehlerhaften Bauelemente/Speicherchips durch einen ersten Wafer-Test oder durch einen einfachen Vorabtest bekannt.
• Bei Speicherbauelementen kann im Regelfall nicht garantiert werden, dass alle Speicherzellen funktionsfähig sind, und tatsächlich findet sich immer eine Anzahl von nicht funktionsfähigen Speicherzellen, die dann durch vorgesehene redundante Speicherzellen ersetzt werden. Diese "Reparatur" der Speicherchips erfolgt unter Verwendung von sogenannten Laser-Sicherungen (Laser-Fuses), welche zum Umprogrammieren der Speicherzellen, also zum Ersetzen von fehlerhaften Speicherzellen durch redundante Speicherzellen verwendet werden.
• Gemäß der vorliegenden Erfindung wird vorzugsweise der bei diesen Bauelementen/Chips ohnehin zur Reparatur verwendete Laserprozess herangezogen, und es werden während dieses Prozesses alle erforderlichen Kontakte eines fehlerhaften Elements direkt auf dem Chip oder auf der auf dem Wafer aufgebrachten Re-Routing-Ebene geöffnet (Re-Routing-Ebene = Umverdrahtungsebene). Im einfachsten Fall wird gemäß der vor liegenden Erfindung ein einzelner betroffener Eingang oder Ausgang eines Bauelements aufgetrennt. Das Auftrennen ist auch unmittelbar an oder hinter den aufgebrachten Umverdrahtungskontakten möglich.
• Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung kann ein zusätzlicher Laserprozess vorgesehen sein, bei dem mittels eines einfachen Lasertrimmers oder eines speziellen Lasers die entsprechenden Leitungen geöffnet werden.
• Bevorzugte Ausführungsbeispiele der vorliegenden Anmeldung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
• 1 eine schematische Darstellung eines Wafers mit zugeordnetem Testgerät;
• 2 eine Anordnung zur Verdeutlichung eines herkömmlichen Testverfahrens von vier Bauelementen; und
• 3 eine schematische Darstellung zur Verdeutlichung eines Testverfahrens zum Testen von vier Bauelementen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
• Anhand der 3 wird nachfolgend ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens näher erläutert. In 3 ist eine Darstellung ähnlich zu 2 gezeigt, bei der die in 1 dargestellten Bauelemente 108 bis 114 durch entsprechende Aktivierung des Datenbusses 104 und Verbindung mit dem Tester 116 über die gemeinsame Datenleitung 118 getestet werden. Erneut sei angenommen, dass das Bauelement 112 fehlerhaft ist, beispielsweise einen Kurzschluss gegen Masse bzw. gegen ein Versorgungspotential bildet. Um zu vermeiden, dass das fehlerhafte Bauelement 112 auch die übrigen Bauelemente 108, 110 und 114 auf das Massepotential bzw. Versorgungspotential zieht und so bei der nachfolgenden Überprüfung keine nachvollziehbaren Testergebnisse erhalten werden kön nen, wird erfindungsgemäß die Datenleitung 112a (Verbindungsleitung) zwischen dem Bauelement 112 und der gemeinsamen Datenleitung 118, beispielsweise durch Lasertrimmen oder andere geeignete Verfahren, aufgetrennt, wie dies bei 120 gezeigt ist.
• In 3 ist ferner schematisch die Versorgung der einzelnen Bauelemente 108 bis 114 dargestellt. Die Bauelemente 108 bis 114 sind über Versorgungsleitungen 108b, 110b, 112b und 114b mit einer gemeinsamen Versorgungsleitung 122 verbunden, die z.B. in dem Kontaktelement oder auf dem Wafer gebildet ist.
• Bei dem in 3 dargestellten Ausführungsbeispiel des erfindungsgemäßen Verfahrens, arbeitet dieses selektiv und nur einzelne Datenleitungen (Datenleitung 112a) werden aufgetrennt, also keine ganzen Chips. In diesem Fall ist es möglich, die Bauelemente/Chips, welche von der gemeinsamen Datenleitung 118 getrennt sind, während der Messung weiterhin zu betreiben, was insbesondere dann vorteilhaft ist, wenn eine gleichmäßige Temperaturverteilung oder elektrische Leistungsverteilung auf dem Wafer erreicht werden muss, wie dies z. B. beim Waferlevel Burn-In erforderlich ist. Ist eine solche weitere Versorgung von fehlerhaften Chips/Bauelementen mit einer Versorgungsleistung nicht erwünscht, so kann zusätzlich die Verbindung zwischen den fehlerhaften Chips, z. B. die Versorgungsleitung 112b, zu der gemeinsamen Versorgungsleitung 122 aufgetrennt werden.
• Alternativ zu der in 3 beschriebenen Auftrennung 120 der Verbindungen 112a kann gemäß der vorliegenden Erfindung auch eine interne Verbindung in dem fehlerhaften Bauelement 112 aufgetrennt werden, um einen Kurzschluss eines Eingangs des Bauelements 112 gegen Masse oder gegen ein anderes Bezugspotential zu vermeiden. Vorzugsweise erfolgt bei einer Bearbeitung des Bauelements 112 selbst eine Bearbeitung des Eingangs und/oder des Ausgangs des betroffenen Chips, hier des Chips/Bauelements 112.
• Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung findet diese Anwendung in einem Verfahren zum Testen von Speicherbauelementen, bei denen ein Laserprozess für das Bearbeiten der Laser-Fuses, z. B. die Reparatur von Speicherchips, durchgeführt wird, und bei dem defekte Chips bereits bekannt sind. Wird das erfindungsgemäße Verfahren zum Testen solcher Chips eingesetzt, so ist die Realisierung praktisch ohne Mehraufwand möglich, da hier die erforderlichen Prozesse bereits vorgesehen sind, und vorteilhaft kombiniert werden können.
• Da die Bearbeitung von Laser-Fuses unter bestimmten Bedingungen jedoch andere Laserprozessparameter benötigt als das Auftrennen von den oben beschriebenen Leitungen, ist es gemäß einem Ausführungsbeispiel vorgesehen, dass die Laserparameter während des Prozesses einstellbar sind.
• Der Vorteil der vorliegenden Erfindung besteht darin, dass mögliche Kurzschlüsse zwischen zusammengeschalteten Ein- bzw. Ausgängen von Bauelementen vermieden werden, so dass die Ausbeute während der Messung deutlich erhöht wird. Mit anderen Worten werden die Bauelemente, welche gemäß herkömmlichen Verfahren als fehlerhaft verworfen werden, nun richtig gemessen und können entsprechend der Messergebnisse als fehlerhaft oder fehlerfrei klassifiziert werden, wodurch sich die Verbesserung der Ausbeute ergibt.
• Obwohl oben auf bestimmte Ausführungsbeispiele eingegangen wurde, bei denen die Bauelemente Speicherbauelemente sind, ist die vorliegende Erfindung natürlich nicht auf diese Ausführungsbeispiele beschränkt. Anstelle der beschriebenen Laserprozesse zum Auftrennen der Verbindungen sind selbstverständlich auch andere geeignete Prozesse heranziehbar.

100

Wafer

102

Bauelement/Chip

104

Datenbus

104a

erste Datenleitung

104b

zweite Datenleitung

104c

dritte Datenleitung

106

Pfeile

107

Reihe

108

erstes Bauelement

108a

Datenleitung

108b

Versorgungsleitung

110

zweites Bauelement

110a

Datenleitung

110b

Versorgungsleitung

112

drittes Bauelement

112a

Datenleitung

112b

Versorgungsleitung

114

viertes Bauelement

114a

Datenleitung

114b

Versorgungsleitung

116

Tester

118

gemeinsame Datenleitung

120

aufgetrennte Stelle

122

gemeinsame Versorgungsleitung

Claims (4)

1. Verfahren zum Testen einer Mehrzahl von Bauelementen (108, 110, 112, 114), die auf einem Wafer (100) angeordnet sind und mit einer gemeinsamen Datenleitung (118) und mit einer gemeinsamen Versorgungsleitung (122) verbunden sind, wobei die Bauelemente (108, 110, 112, 114) über die gemeinsame Datenleitung (118) mit einem Testgerät (116) verbindbar sind, und die Bauelemente (108, 110, 112, 114) über die gemeinsame Versorgungsleitung (122) mit einer Versorgungsleistung beaufschlagbar sind, mit folgenden Schritten: (a) Bestimmen von fehlerhaften Bauelementen (112) auf dem Wafer (100); (b) Auftrennen einer Verbindung (112a) zwischen einem fehlerhaften Bauelement (112) und der gemeinsamen Datenleitung (118); (c) Beaufschlagen aller Bauelemente (108, 110, 112, 114) mit einer Versorgungsleistung über die gemeinsame Versorgungsleitung (122) während des Testens im nachfolgenden Schritt (d), um eine gleichmäßige Temperaturverteilung auf dem Wafer (100) zu erreichend und (d) Testen der verbliebenen, nicht-fehlerhaften Bauelemente (108, 110, 114).
2. Verfahren nach Anspruch 1, bei dem im Schritt (b) ein Eingang und/oder ein Ausgang des fehlerhaften Bauelements (112) aufgetrennt wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Auftrennen unter Verwendung von Laserenergie durchgeführt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Schritt (d) das Anlegen eines Testsignals an die gemeinsame Datenleitung (118), das Empfangen eines Antwortsignals von den nich-fehlerhaften Bauelementen (108, 110, 114) und ein Auswerten des Antwortsignals umfasst.