DE10154853A1 - Flip-Chip-auf-Leiterrahmen - Google Patents

Flip-Chip-auf-Leiterrahmen

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DE10154853A1
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Ong King Hoo
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Carsem Semiconductor Sdn Bhd
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Abstract

Es wird ein Verfahren vom Flip-Chip-Typ zum Montieren von Halbleiterbauelementen offenbart. Die vorgeschlagene Erfindung bietet einen Verkapselungsprozeß in einem Schritt, um die Haftung des Chips an den Anschlußzinken zu fördern und zu verhindern, daß sich potentielle Kurzschlüsse zwischen nebeneinanderliegenden Bondhügeln (13) oder Anschlußzinken entwickeln. Übliche Vergußmasse (15) wird dazu verwendet, lokalisierte Spannungen zu verringern, die durch Unterschiede im thermischen Ausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) zwischen dem Chip (11) und dem Substrat oder dem Leiterrahmen (12) verursacht werden. Dies ist insbesondere günstig, um größere mechanische Robustheit der Halbleiterbauelemente zu fördern. Mit dem durch die vorliegende Erfindung vorgeschlagenen Kapselungsprozeß in einem Schritt wird der Herstellungsprozeß einfacher, schneller und vergleichsweise billiger.

Description

    1. TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein ein Verfahren zum Befestigen bzw. Anschließen von Halbleiter-Chips auf einem Leiterrahmen, und insbesondere ein Flip-Chip- auf-Leiterrahmen Verfahren zum Befestigen von Halbleiterchips auf dem Leiterrahmen.
  • 2. HINTERGRUND DER ERFINDUNG
  • Die Nachfrage nach Produktkomplexität erhöht sich weiterhin in erstaunlichem Tempo, und es gibt in der Industrie ein dringendes Bedürfnis danach, die Halbleiterchip-Größe zu erhöhen, um mehr Funktionalität hinzuzufügen, um solche komplexen Produkte zur Verfügung zu stellen. Gleichzeitig gibt es in der Industrie aber auch ein noch dringenderes Bedürfnis, die Gesamtgröße der Bausteine zu reduzieren, insbesondere aufgrund von Miniaturisierung. In der Vergangenheit wurde dieses dringende Problem einigermaßen zufriedenstellend dadurch gelöst, daß die Kugel- Gittergruppen-Methode (Ball Grid Array Method, BGA) als Kapselungslösung zur Lösung solcher Probleme verwendet wurde. Die BGA-Methode ist jedoch keine kostengünstige Lösung zum Montieren von Leiterrahmen-basierten Produkten mit geringer Anschlußzahl, wie z. B. der Schrumpf- Kleingehäuse-Baustein (Shrink Small Outline Package, SSOP), der Kleingehäuse-Transistor (Small Outline Transistor, SOT) oder dergleichen. Dies liegt hauptsächlich an den hohen Substratkosten im Vergleich zu den Kosten eines Standard-Leiterrahmens. Folglich haben viele Produktdesigner, insbesondere für die Bauteile mit geringer Anschlußzahl, noch nicht den Übergang von der allgemein bekannten Praxis zu der Flip-Chip-Technologie als eine wirtschaftlich realisierbare Option vollzogen.
  • Der Arbeitsablauf des Flip-Chip-auf-BGA Verfahrens umfaßt im allgemeinen, einen Chip mit Bondhügeln kopfüber auf ein BGA-Substrat (normalerweise organischer oder keramischer Natur) zu setzen, Unterfüllen, Vergießen, Kugelbonden und Vereinzelung. Wie oben erwähnt, sind die relativen Kosten des Substrats zum Leiterrahmen höher, daher ist der Übergang der Verwendung solcher Technologien zum Herstellen von Bauteilen mit geringer Anschlußzahl nicht besonders akzeptabel oder populär.
  • Dennoch ist ein Verfahren zum Herstellen von Flip-Chip- auf-Leitern Bauelementen zum Montieren von Halbleiterbauelementen mit geringer Anschlußzahl wie in US 5,817,540 offenbart. Dieses Verfahren soll allgemein eine große und robuste Verbindung vom Flip-Chip-Typ zwischen den elektrischen Kontaktstellen und dem Leiterrahmen hergestellt haben und damit die Notwendigkeit zum Drahtbonden und zu Klebeverbindungen des Leiterrahmens mit der aktiven Oberfläche des Chips eliminiert haben. Das offenbarte Verfahren umfaßt allgemein das Konzept, einen Chip kopfüber auf einen Leiterrahmen zu setzen (to flip) und Bondhügel als Verbindung zu verwenden. Das Wafer wird vorher mit Kontakthügeln versehen und gesägt. Das Verfahren zum Herstellen der Bondhügel ist wie das für die gegenwärtige Flip-Chip Technologie verwendete. Nach der Vereinzelung der Chips wird der mit Bondhügeln versehene Chip direkt kopfüber auf den passenden Leiterrahmen gesetzt. Eine Verbindung zwischen dem Chip und dem Leiterrahmen wird durch Aufschmelzen des Lots erreicht. Wenn keine Lötkontakthügel als Verbindung verwendet werden, kann auch eine leitende Paste oder ein leitfähig gefülltes Epoxidharz verwendet werden. In einem solchen Fall wird die leitende Paste durch Siebdruck oder ein anderes im Stand der Technik bekanntes Verfahren auf den Chip aufgebracht. Die Verbindung wird dann durch das Aushärten der Paste in einem Ofen oder Durchlaufofen erreicht, wie allgemein im Stand der Technik bekannt. Die für diese Erfindung benötigte Positionierungsgenauigkeit beträgt +/-2 mils (5,08 µm). Nach der Chip-auf-Leiterrahmen Montage wird eine dielektrische Schicht oder die Unterfüllungsmasse verteilt, um den zwischen dem Chip und dem Leiterrahmen bestehenden Zwischenraum abzudecken, in erster Linie um potentielle Kurzschlüsse zu verhindern und außerdem um die Haftung zwischen dem Chip und dem Leiterrahmen zu fördern. Die abschließende Kapselung wird durch Verwendung des üblicherweise im Stand der Technik bekannten Überguß- Verfahrens (overmold process) vollendet. Besonders dieses Verfahren ist dafür geeignet, DRAM-Bauteile zu montieren.
  • Obwohl das offenbarte Verfahren der US 5,817,540 gewisse Vorteile bietet, läßt es auch zu, daß sich zwischen den nebeneinander liegenden Lötkontakthügeln oder den nebeneinander liegenden Anschlußzinken Kurzschlüsse entwickeln. Insbesondere liegt dieses an dem direkten Aufschmelzen der Lötkontakthügel auf den Leiterrahmen, was dazu führt, daß das Lot gänzlich auf dem Leiterrahmen zusammenfällt und dadurch ein sehr kleiner oder kein Zwischenraum zwischen dem Chip und dem Leiterrahmen entsteht. Folglich können zwischen nebeneinander liegenden Bondhügeln oder den Anschlußzinken Kurzschlüsse entstehen, zusätzlich zu der unregelmäßigen Unterfüllung oder Vergußmassenbedeckung. Weiterhin ist auch die Schwierigkeit, einen gleichbleibenden Zwischenraum zwischen dem Chip und dem Leiterrahmen sicherzustellen, bei dieser Methode vorherrschend.
  • Die vorliegende Erfindung bemüht sich, eine alternative Lösung zu dem bekannten Flip-Chip-auf-Leiterrahmen Verfahren zum Montieren von Halbleiterbauelementen bereitzustellen. Die vorgeschlagene Erfindung bietet allgemein ein Kapselungsverfahren in einem Schritt, um die Haftung des Chips am Anschlußzinken zu fördern und zu verhindern, daß sich potentielle Kurzschlüsse zwischen den nebeneinander liegenden Bondhügeln oder Anschlußzinken entwickeln. Derartige vorteilhafte Merkmale können durch die Verwendung von üblicher Gießausrüstung und Vergußmasse erreicht werden. Im allgemeinen wird die Vergußmasse für den gleichen Zweck als Unterfüllung jeder beliebigen Flip-Chip-Konstruktion verwendet, um lokalisierte Spannungen zu reduzieren, die durch Unterschiede im thermischen Ausdehnungskoeffizienten (coefficient of thermal expansion, CTE) zwischen dem Chip und dem Substrat oder dem Leiterrahmen verursacht werden. Dies ist besonders wichtig, um größere mechanische Robustheit der Halbleiter-Bauelemente zu fördern. Mit einem einzigen von der vorliegenden Erfindung vorgeschlagenen Kapselungsschritt wird der Herstellungsprozeß einfacher, schneller und relativ billiger.
  • 3. ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren zum Befestigen eines Halbleiterchips an einem Leiterrahmen bereitzustellen, das zum Herstellen von Halbleiterbauelementen mit geringer Anschlußzahl geeignet ist.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren vom Flip-Chip-Typ zum Befestigen eines Halbleiterchips auf einem Leiterrahmen bereitzustellen.
  • Es ist ein noch weiteres Ziel der vorliegenden Erfindung, einen einzigen Kapselungsschritt zum Verkappen von Halbleiterbauelementen bereitzustellen, und dabei erheblich geringere durch unterschiedliche thermische Ausdehnungskoeffizienten verursachte Spannungen zu bieten.
  • Es ist ein noch weiteres Ziel der vorliegenden Erfindung, ein Verfahren zum Befestigen von Halbleiterchips auf einem Leiterrahmen bereitzustellen, welches dazu in der Lage ist, größere Chipgrößen auf einer vergleichsweise kleineren Bausteinabmessung aufzunehmen.
  • Diese und andere Ziele der vorliegenden Erfindung werden dadurch erreicht, daß ein Verfahren vom Flip-Chip-Typ zum Befestigen eines Halbleiter-Chips (11) auf einem Leiterrahmen (12) bereitgestellt wird, welches die folgenden Schritte umfaßt:
    Konfigurieren des Halbleiterchips (11) mit mehreren vorbestimmten elektrischen Kontaktstellen (10), um Verbindungen zu Anschlußzinken des Leiterrahmens (12) aufzunehmen;
    Konfigurieren eines diskreten leitenden Elements (13) über jedem der vorbestimmten elektrischen Kontaktstellen (10);
    Auftragen eines Lotelements, um Lotelementschichten (14) auf den Anschlußzinken zu bilden, wobei die Lotelementschichten (14) an Positionen angeordnet sind, die auf die diskreten leitenden Elementen (13) abgestimmt sind; und
    Sichern des Halbleiterchips (11) an dem Leiterrahmen (12) durch die elektrischen Kontaktstellen (10), die diskreten leitenden Elemente (13) und die Lotelementschichten (14).
  • Vorzugsweise wird das Halbleiter-Bauelement mit einer Vergußmasse in einem einzigen Kapselungsprozeß gekapselt.
  • Außerdem kann das Verfahren vorzugsweise dazu ausgelegt werden, Halbleiterbauelemente mit höherer Anschlußzahl zu montieren.
  • Auch sind die Lotelementschichten vorzugsweise dazu eingerichtet, bei einer erheblich niedrigeren Temperatur zu schmelzen als die diskreten leitenden Elemente.
  • Des weiteren wird das Lotelement auf den Anschlußzinken durch Schablonendrucken oder eine andere geeignete Methode aufgebracht.
  • Des weiteren wird das Lotelement auch vorzugsweise durch selektive Beschichtung bzw. Metallisierung auf die Anschlußzinken aufgebracht.
    • 4. KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Ausführungsformen der Erfindung werden nun beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben, in denen;
  • Fig. 1 einen Querschnitt einer Halbleiter-Montagegruppe nach dem Stand der Technik zeigt; und
  • Fig. 2 einen Querschnitt einer Halbleiter-Montagegruppe gemäß der vorliegenden Erfindung zeigt.
    • 5. DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
  • Mit Bezug auf die Figuren, besonders auf Fig. 1, wird dort ein Querschnitt der Halbleiter-Montagegruppe nach Stand der Technik, wie sie allgemein in US 5,817,540 offenbart ist, gezeigt. Zusammenfassend bietet das Verfahren das Konzept, einen Chip kopfüber auf einen Leiterrahmen zu setzen (englisch: "to flip") und Bondhügel (1) als Verbindung zu verwenden, daher der Begriff Flip-Chip. Ein Halbleiter-Wafer wird zunächst durch ein im Stand der Technik bekanntes Verfahren mit Bondhügeln versehen und gesägt. Nach dem Vereinzeln der Chips wird der mit Bondhügeln versehene Chip (2) direkt kopfüber auf einen passenden Leiterrahmen (3) gesetzt. Die Verbindung zwischen dem Chip (2) und dem Leiterrahmen (3) wird durch Aufschmelzen der Lötkontakthügel erreicht. Wenn zum Verbinden keine Lötkontakthügel verwendet werden, wird leitende Paste auf den Chip durch Siebdruck oder ein anderes bekanntes Verfahren aufgetragen. Die Verbindung wird dann durch Aushärten der Paste in einem Ofen oder Durchlaufofen erreicht. Die für diese Montage benötige Positionsgenauigkeit liegt bei +/-2 mils (5,08 µm). Nach der Chip-auf-Leiterrahmen Montage wird eine auch als Unterfüllungsmasse bekannte dielektrische Schicht (4) verteilt, um den zwischen dem Chip und dem Leiterrahmen gebildeten Zwischenraum zu bedecken. Dies dient dazu, potentielle Kurzschlüsse zwischen den Anschlußzinken zu verhindern und die Haftung zwischen dem Chip und dem Leiterrahmen weiter zu fördern. Die abschließende Kapselung wird dann durch das übliche Übergußverfahren unter Verwendung von Vergußmasse (5) und im Stand der Technik bekannter Ausrüstung erreicht. Wie oben diskutiert, ist ein solches im Stand der Technik bekanntes Verfahren nicht ohne Nachteile.
  • Nun mit Bezug auf Fig. 2, ist dort eine Halbleiter- Montagegruppe gezeigt, die gemäß dem durch die vorliegende Erfindung vorgeschlagene Verfahren aufgebaut ist. Im allgemeinen stellt das Verfahren einen Kapselungsprozeß in einem Schritt bereit, der einfacher, schneller und billiger im Vergleich zu den bekannten Prozessen ist. Genauer ist das Verfahren zum Montieren solcher Halbleiter- Montagegruppen wie die folgenden Schritte.
  • Am Anfang wird der Halbleiter-Wafer (nicht gezeigt) wie im Stand der Technik bekannt mit Bondhügeln versehen und zersägt. Dieser Schritt schließt auch die Konfigurierung von mehreren vorbestimmten elektrischen Kontaktstellen (10) auf dem Halbleiterchip (11) ein. Die elektrischen Kontaktstellen stellen Anschlußpunkte bereit, die eine Verbindung zwischen der Schaltung im Halbleiter und seinen Leiterrahmen (12) bewirken. Ein diskretes leitendes Element (13), oder Lötkontakthügel, wird dann über jedem der vorbestimmten elektrischen Kontaktstellen (10) gebildet. Die auf dem Halbleiter-Chip gebildeten diskreten leitenden Elemente (13) oder die Lötkontakthügel sind vorzugsweise aus einer Legierungskombination gemacht, die eine höhere Schmelztemperatur als eine in Verbindung mit der Erfindung benutzte Lotpaste aufweist. Daraufhin wird Lotelement, vorzugsweise eutektische Lotpaste, auf die Anschlußzinken des Leiterrahmens (12), vorzugsweise unter Verwendung eines Schablonendruckverfahrens, aufgetragen, um Lotelementschichten (14) zu bilden. Schablonenöffnungen (nicht gezeigt) werden so entworfen und ausgelegt, daß sie auf die Positionen der auf dem Halbleiterchip gebildeten Lötkontakthügel abgestimmt sind. Vorzugsweise ist das diskrete leitende Element (13) aus einer Zusammensetzung von 90% Pb und 10% Sn; oder 95% Pb und 5% Sn gemacht; mit einem um 300°C beginnenden Schmelzpunktbereich. Das verwendete Lotelement bzw. die verwendete Lotpaste setzt sich vorzugsweise aus 63% Sn und 35% Pb zusammen, was einen Schmelzpunkt etwa bei 183°C bietet. Jede beliebige andere Legierungskombination kann auch verwendet werden, solange der gleiche Effekt erreicht wird, d. h. die Lotelementschichten (14) schmelzen bei erheblich tieferen Temperaturen als das diskreten leitende Element (13) oder die Bondhügel. Dies liegt an dem Wunsch, die Abstandshöhe zwischen dem Chip und dem Leiterrahmen zu steuern, insbesondere sicherzustellen, daß die Vergußmasse mit seinem Füllstoff leicht in den gebildeten Zwischenraum (nicht gezeigt) einfließen kann.
  • In Umständen, unter denen die Auftragung von Lotpaste nicht durch einen Schablonendruckprozeß durchgeführt werden kann, können die Anschlußzinken des Leiterrahmens 12 selbst mit einer äquivalenten Legierungszusammensetzung beschichtet werden. In solch einem Fall darf die Beschichtung nur auf der Spitze der Anschlußzinken gebildet werden, wo die Bondhügel (13) landen werden. Dies kann durch ein selektives Beschichtungs- bzw. Metallisierungsverfahren erreicht werden und könnte während des Herstellungsprozesses des Leiterrahmens durchgeführt werden. Nicht zu reinigendes Lötflußmittel (No-cean flux) wird dazu benutzt, den Chip an seinem Platz zu halten, bevor irgendeine Verbindung hergestellt wird, um Oxide auf den metallisierten Oberflächen zu entfernen. Dies ist insbesondere auf die Oxide zurückzuführen, die dazu neigen, den Lotschmelzprozeß später zu hemmen. Jedes andere im Stand der Technik bekannte geeignete Aufbringungsverfahren kann auch verwendet werden. Der Halbleiterchip (11) wird dann an dem Leiterrahmen (12) gesichert und Verbindungen werden hergestellt, indem die Lotelementschichten (14) aufgeschmolzen werden. Die Positionierung kann durch Verwendung der Standard Flip-Chip Grenze mit +/-1 mil (2,54 µm) Genauigkeit erreicht werden. Hierbei wird ein Zwischenraum (nicht gezeigt) zwischen dem Halbleiterchip (11) und dem Leiterrahmen (12) gebildet, und die Höhe eines derartigen Zwischenraum könnte vorteilhaft gesteuert werden. Anstatt eine Unterfüllung mit einer dielektrischen Schicht zu benutzen, um den Zwischenraum zu füllen, schlägt die vorliegende Erfindung einen einzigen Kapselungsprozeß vor, in dem der Zwischenraum mit Kapselungsmasse gefüllt wird. Dies kann mit üblicher Gießausrüstung und Vergußmasse (15) erreicht werden. Eine solche Vergußmasse wird vorteilhaft dazu verwendet, lokalisierte Spannungen aufgrund von CTE-Unterschieden zu verringern. Wie oben diskutiert, bietet die vorgeschlagene Erfindung eine realisierbare Option zum Kugel-Gittergruppen-Prozeß (Ball Grid Array, BGA), um Halbleiterbauelemente mit geringer Anschlußzahl mechanisch robust zu montieren und bietet auch mehr Funktionen pro Baustein in einer miniaturisierten Größe.
  • Obgleich bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben wurden, versteht sich von selbst, daß verschiedene Änderungen, Anpassungen und Modifikationen vorgenommen werden können. Es versteht sich daher, daß die Erfindung nicht auf Details der in den Figuren gezeigten veranschaulichten Erfindung begrenzt ist, und daß Variationen in derartigen unwichtigen Details für den Fachmann offensichtlich sind.

Claims (9)

1. Verfahren vom Flip-Chip-Typ zum Befestigen eines Halbleiterchips (11) auf einem Leiterrahmen (12), welches die folgenden Schritte umfaßt:
Konfigurieren des Halbleiterchips (11) mit mehreren vorbestimmten elektrischen Kontaktstellen (10), um Verbindungen zu Anschlußzinken des Leiterrahmens (12) aufzunehmen,
Konfigurieren eines diskreten leitenden Elements (13) über jedem der vorbestimmten elektrischen Kontaktstellen (10);
Aufbringen von Lotelement, um Lotelementschichten (14) auf den Anschlußzinken zu bilden, wobei die Lotelementschichten (14) an Positionen angeordnet sind, die auf die diskreten leitenden Elemente (13) abgestimmt sind; und
Sichern des Halbleiterchips (11) auf dem Leiterrahmen (12) durch die elektrischen Kontaktstellen (10), die diskreten leitenden Elemente (13) und die Lotelementschichten (14).
2. Verfahren nach Anspruch 1, bei welchem die Lotelementschichten (14) aufgeschmolzen werden, um die Verbindung der elektrischen Anschlußstellen (10) mit den Anschlußzinken zu bewirken.
3. Verfahren nach Anspruch 2, bei welchem die Lotelementschichten (14) dazu ausgelegt sind, bei einer Temperatur niedriger als die Schmelztemperatur der diskreten leitenden Elemente (13) zu schmelzen.
4. Verfahren nach Anspruch 3, bei welchem zwischen dem gesicherten Halbleiterchip (11) und dem Leiterrahmen ein Zwischenraum gebildet wird.
5. Verfahren nach Anspruch 1 oder 4, bei welchem der gebildete Zwischenraum mit einer Vergußmasse gefüllt und der gesicherte Halbleiterchip (11) und die Anschlußzinken durch eine Vergußmasse verkapselt werden.
6. Verfahren nach Anspruch 1, bei welchem das Lotelement auf die Anschlußzinken durch einen Schablonendruckprozeß aufgetragen wird.
7. Verfahren nach Anspruch 1, bei welchem das Lotelement auf die Anschlußzinken durch ein Metallisierungsverfahren aufgetragen wird.
8. Verfahren nach Anspruch 1, bei welchem das Lotelement auf die Anschlußzinken unter Verwendung eines geeigneten Auftragverfahrens aufgetragen wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem durch unterschiedliche thermische Ausdehnungskoeffizienten hervorgerufene lokalisierte Spannungen erheblich reduziert werden.
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