DE10194958B4 - Verfahren zur Herstellung einer Sperr-/ Haftschicht und einer Kristallkeimschicht in einer integrierten Schaltkreisanordnung und zugehörige integrierte Schaltkreisanordnung - Google Patents

Verfahren zur Herstellung einer Sperr-/ Haftschicht und einer Kristallkeimschicht in einer integrierten Schaltkreisanordnung und zugehörige integrierte Schaltkreisanordnung Download PDF

Info

Publication number
DE10194958B4
DE10194958B4 DE10194958T DE10194958T DE10194958B4 DE 10194958 B4 DE10194958 B4 DE 10194958B4 DE 10194958 T DE10194958 T DE 10194958T DE 10194958 T DE10194958 T DE 10194958T DE 10194958 B4 DE10194958 B4 DE 10194958B4
Authority
DE
Germany
Prior art keywords
layer
barrier
level
copper
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10194958T
Other languages
English (en)
Other versions
DE10194958T1 (de
Inventor
Paul A. Farrar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE10194958T1 publication Critical patent/DE10194958T1/de
Application granted granted Critical
Publication of DE10194958B4 publication Critical patent/DE10194958B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Abstract

Verfahren zur Herstellung einer Sperr-/Haftschicht (114) und einer Kristallkeimschicht (116) in einer integrierten Schaltkreisanordnung, umfasend:
Strukturieren einer Isolatorschicht (108) auf einer planarisierten Oberfläche (109), um eine Reihe von Gräben (110) in der Isolatorschicht zu definieren, welche auf eine Reihe von Erstebenen-Durchkontakten (107A, 107B) in der planarisierten Oberfläche öffnen;
Deponieren der Sperr-/Haftschicht (114) in der Reihe von Gräben (110) unter Verwendung von 100- bis 800-Elektronenvolt niedrigenergetischer Ionenimplantation; und
Deponieren der Kristallkeimschicht (116) auf der Sperr-/Haftschicht (114) in der Reihe von Gräben (110) unter Verwendung einer 100- bis 800-Elektronenvolt niedrigenergetischen Ionenimplantation.

Description

  • Verwandte Anmeldungen
  • Diese Anmeldung ist mit dem folgenden Patent des selben Anmelders verwandt: US 6,429,120 B1 , „Methods and apparatus for making integrated-circuit wiring from copper, silver, gold and other metals" sowie US 6,284,656 B1 mit dem TitelCopper Metallurgy in Integrated circuits"
  • Fachgebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein integrierte Schaltkreise. Insbesondere bezieht sie sich auf Strukturen und Verfahren zur Bereitstellung von Kristallkeimschichten für die integrierte Schaltkreis-Metallurgie.
  • Erfindungshintergrund
  • Eines der Hauptprobleme für die Halbleiter verarbeitende Industrie im ULSI-Zeitalter ist das des kapazitiven Widerstandsverlustes auf den Verdrahtungsebenen. Dies hat zu großen Anstrengungen geführt den Widerstand auf den Verdrahtungsebenen zu verringern und die kapazitive Belastung auf diesen zu erniedrigen. Von Anfang an hat die Industrie dabei auf Aluminium und Aluminiumlegierungen für die Verdrahtung gesetzt. Auf ähnliche Weise hat die Industrie hauptsächlich auf SiO2 als Isolator der Wahl gesetzt, obwohl für eine Anzahl von Jahren auch Polyimid in einer Reihe von Produkten eines Lieferanten (IBM) verwendet wurde. Das Problem des kapazitiven Widerstandes wächst mit jeder nachfolgenden Technologiegeneration. Mit abnehmenden Dimensionen verringert sich die minimale Leitungsabstandskombination, wodurch sowohl die Kapazität als auch der Widerstand erhöht wird, wenn der Designer einen Vorteil aus den verbesserten Entwurfsmaßen ziehen will.
  • Um die Leitfähigkeit zu verbessern wurde von zahlreichen Entwicklern vorgeschlagen, dass die derzeit verwendete Aluminiummetallurgie durch Kupfer- oder vielleicht Silber- oder Goldmetallurgie ersetzt werden kann. Bei der Entwicklung dieser vorgeschlagenen Metallurgien stieß man auf mehrere potentielle Probleme. Eines der hauptsächlichsten ist die schnelle Diffusion von Kupfer sowohl durch Silizium als auch durch SiO2. Dies zusammen mit den bekannten Verbindungsstellen vergiftenden Effekten von Kupfer und Gold führten zu Vorschlägen, einen Liner zu verwenden, um diese Metallurgien von dem SiO2-Isolator zu separieren. Beispielsweise schlägt ein Artikel von den Autoren Karen Holloway und Peter M. Fryer mit dem Titel "Tantalum as a diffusion barrier between copper and silicon ", Appl. Phys. Letter, Band 57, Nr. 17, 22. Oktober 1990, Seiten 1736–1738, die Verwendung eines Tantalmetall-Liners vor. Ein anderer Artikel von den Autoren T. Laursen und J. W. Mayer mit dem Titel "Encapsulation of copper by Nitridation of Cu-Ti Alloy/Bilayer Structures", International Conference on Metallurgical Coatings and Thin Films, San Diego, CA, 21.–25. April 1997, Abstract Nr. H1.03, Seite 309, schlägt die Verwendung einer Verbindung wie CuTi als Liner vor. Ein weiterer Artikel, veröffentlicht von Vee S. C. Len, R. E. Hurley, N. McCusker, D. W. McNill, B. M. Armstrong und H. S. Gamble, mit dem Titel "An investigation into the performance of diffusion barrier materials against copper diffusion using metal-oxide-semiconductor (MOS) capacitor structures", Solid-State Electronics 43 (1999), Seiten 1045–1049 schlägt die Verwendung einer Verbindung wie TaN als Liner vor.
  • Diese Ansätze lösen das oben bezeichnete Problem der Verringerung des minimalen Leitungsabstandes jedoch nicht vollständig. Demnach steigert die schrumpfende Leitungsgröße in der Kombination von Metallleitung und Liner wiederum die Kapazität und den Widerstand.
  • Zur gleichen Zeit haben andere Entwickler im Hinblick auf den kapazitiven Belastungseffekt verschiedene Polymere wie etwa fluorierte Polyimide als mögliche Ersatzstoffe für SiO2-Isolatoren studiert. In US 6,197,688 B1 z. B., das sich im allgemeinen um Verbindungsstrukturen in einem Halbleiter und Verfahren zu deren Bildung kümmert, wird ebenfalls auf Polyimide als mögliches Dielektrikum verwiesen. Mehrere dieser Materialien haben dielektrische Konstanten, die beträchtlich niedriger sind als bei SiO2. Wie im Falle des SiO2 wurde jedoch wieder ein Inkompatibilitätsproblem mit der Kupfermetallurgie gefunden. Beispielsweise wurde in einer Präsentation von D. J. Godbey, L. J. Buckley, A. P. Purdy und A. W. Snow mit dem Titel "Copper Diffusion in Organic Polymer Resists and Inter-level Dielectrics" bei der International Conference on Metallurgical Coatings and Thin Films, San Diego, CA, 21.–25. April 1997, Abstract H2.04 Seite 313, gezeigt, dass Polyimid und viele andere Polymere während des Aushärtungsprozesses mit Kupfer reagieren und ein leitfähiges Oxid, CuO2, bilden, das sich in dem Polymer verteilt. Dies hebt dann die effektive dielektrische Konstante des Polymers an, und in vielen Fällen wird die Leitfähigkeit des Polymers erhöht. Zusätzlich wurde herausgefunden, dass reaktives Ionenätzen (RIE) aller drei Metalle, Kupfer, Silber oder Gold, bestenfalls schwierig ist.
  • In anderen Ansätze von Entwicklern wurde weiterhin versucht, nach Wegen zur Fortsetzung der Verwendung von Aluminiumverdrahtung mit einem Isolator mit niedriger dielektrischer Konstante zu suchen. Dies würde die kapazitive Belastung bei gegebenem Abstand zwischen den Leitungen verringern, aber breitere oder dickere Leitungen verlangen. Die Verwendung dickerer Leitungen würden die kapazitive Belastung direkt proportional zur Erhöhung der Dicke ansteigen lassen. Daher macht dies in gewissem Ausmaß die Ziele der Verringerung der kapazitiven Belastungseffekte zunichte. Deshalb sollte die Verwendung dickerer Leitungen soweit wie möglich vermieden werden. Da der Widerstand der Leitung direkt proportional zu dessen Querschnittsfläche ist, muss diese breiter gemacht werden, wenn sie nicht dicker gemacht werden kann. Wenn jedoch die Leitungen breiter gemacht werden, können weniger Verdrahtungskanäle auf der Metallebene bereit gestellt werden. Um die gleiche Zahl von Verdrahtungskanälen zu erhalten, müssen zusätzliche Metallebenen vorgesehen werden.
  • Dies erhöht die Kosten des Chips. Wenn also diesem Ansatz gefolgt werden soll, ist es zwingend erforderlich eine Prozesssequenz mit niedrigen Kosten zu übernehmen.
  • Ein vom Erfinder dieser Anmeldung zur Verfügung gestellter Ansatz im Patent US 6,284,656 B1 mit dem Titel "Copper Metallurgy in Integrated circuits", angemeldet am 4. August 1998, US-Anmeldung Nr. 09/128,859, schlägt ein Verfahren zur Lösung vieler der mit der Verwendung von Kupfer in einem polymeren Isolator verknüpften Probleme vor. Dieses Verfahren, das spezifisch darauf abgestellt war mit einer Polymer- oder Schaumisolierung kompatibel zu sein erfordert, dass das unerwünschte Kupfer auf der Oberfläche jeder Schicht mittels chemisch-mechanischem Polieren (CMP) oder einem ähnlichen Planarisierungsprozess entfernt wird. Dieses Verfahren kann jedoch eine sorgfältige Prozesssteuerung erfordern, was zu zusätzlichen Kosten führt. Ein anderer Ansatz wird in einem Patent von Kie Ahn und Leonard Forbes mit dem Titel "Methods for making Copper and other Metal Interconnections in Integrated circuits", angemeldet am 27. Februar 1998, ( US 6,211,073 B1 ), zur Verfügung gestellt, welches ein Verfahren unter Verwendung von ionisiertem Sputtern unter Ausbildung der Grundschicht und anschließendem Ausbilden einer gering benetzenden Schicht unter Verwendung von Dampfdüsenabscheidung auf den Flächen, wo kein Kupfer erwünscht ist, vorschlägt. Das Kupfer wird mittels ionisiertem Magnetron-Sputtern gefolgt von Wasserstofftemperung abgeschieden. Das überschüssige Kupfer wird dann mittels CMP wie in der vorgenannten Anmeldung entfernt.
  • Ein weiteres Verfahren wird vom Erfinder dieser Anmeldungim Patent „Integrated circuit with Oxidation-Resistant Polymeric layer, ( US 6,288,442 B1 ), beschrieben, welches viele der CMP-Prozesse abschafft und Abhebung verwendet, um die Graben- sowie die Kristallkeimschicht gleichzeitig zu definieren.
  • Die Verwendung von CMP hat sich bei der Verringerung lokaler Nicht-Planarität als effektiv erwiesen. Extensives Kumpeln (dishing) bei breiten Leitungen und Abrunden von Ecken des Isolators treten jedoch üblicherweise auf. Es wurde gefunden, dass es durch Aufrechterhaltung einer regelmäßigen Struktur durch Verwendung von Dummy-Strukturen und kleinen Strukturgrößen möglich ist, eine Ebene zu einer nahezu flachen Obenfläche zu planarisieren. Die Verwendung dieser Techniken ist jedoch kostenintensiv und in einigen Fällen mit nachteiligen Dichte- oder Eigenschaftsänderungen verbunden. Es ist jedoch im allgemeinen möglich, eine Struktur mit nur geringfügigem oder keinem Dichtenachteil unter Verwendung dieser Verfahren vor den Metallebenen zu planarisieren. Die Verwendung von stromloser Abscheidung wurde in US 5,824,599 sowie in einem Artikel von Yosi Schacham-Diamand und Valery M. Dubin mit dem Titel "Copper electroless deposition technology for ultralarge scale-integration (ULSI) metallization", Microelectronic Engineering 33 (1997), 47–58, vorgeschlagen, ein einfaches Verfahren zum Erhalt sowohl der Barriereschichten wie auch der Kristallkeimschicht wird jedoch benötigt, um die Kosteneffektivität dieser Technik zu verbessern. Eine Technik zum Beimpfen von Polyimid und Siliziumoberflächen unter Verwendung von hochenergetischer Ionenimplantation (10–20 Kiloelektronenvolt (KEV)) wurde in einem Artikel von S. Bhansali, D. K. Sood und R. B. Zmood, mit dem Titel "Selective electroless copper plating on silicon seeded by copper ion implantation", Thin Solid Films V253 (1994), Seiten 391–394, beschrieben. Es konnte jedoch nicht gezeigt werden, dass dieser Prozess in eine Produktstruktur, in der eine Sperr- und/oder Haftschicht erforderlich ist, implementierbar ist. Auch in US 5,670,420 wird hochenergetische (50–150 KEV) Ionenimplantation im Zusammenhang eines Verfahrens zur Bildung einer Metallverbindungsschicht eines Halbleiterbausteins offenbart.
    •
  • Aus den oben genannten Gründen und weiteren Gründen, die beim Lesen der nachfolgenden Offenbarung offensichtlich werden, besteht ein Bedarf nach Strukturen und Verfahren, welche die mit Durchkontakt- (via) und Metallleitungs-Herstellungsverfahren verknüpften Probleme überwinden. Diese Strukturen und Verfahren zur Durchkontakt- und Metallleitungsfabrikation müssen stromlinienförmig gestaltet und an den Bedarf nach höheren Leistungswerten in integrierten Schaltkreisen angepasst werden, sogar wenn die Entwurfsmaße bei der Herstellung schrumpfen.
  • Zusammenfassung der Erfindung
  • Die oben genannten mit der Größe und den Eigenschaften von integrierten Schaltungen zusammenhängenden Probleme, der Durchkontakt und Metallleitungs-Herstellungsprozess, und andere durch die vorliegende Erfindung adressierte Probleme, werden durch Lesen und Studieren der folgenden Beschreibung verstanden werden. Die Strukturen und Verfahren der vorliegenden Erfindung umfassen eine Diffusionsbarriere und eine Kristallkeimschicht in einem integrierten Schaltkreis, die beide unter Verwendung von niedrigenergetischer Ionenimplantation gefolgt von einer selektiven Abscheidung von Metallleitungen für den integrierten Schaltkreis gebildet werden. Nach den Lehren der vorliegenden Erfindung vermeidet die selektive Abscheidung der Metallleitungen die Erforderlichkeit mehrerer chemischmechanischer Planarisierungs (CMP) Schritte. Die niedrigenergetische Ionenimplantation der vorliegenden Erfindung ermöglicht eine klare Platzierung sowohl der Diffusionsbarriere als auch der Kristallkeimschicht. Ein Restschutzlack kann verwendet werden, um die Diffusionsbarriere und die Kristallkeimschicht von unerwünschten Gebieten auf einer Waferoberfläche zu entfernen.
  • Insbesondere eine Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung einer Diffusionsbarriere und einer Kristallkeimschicht in einem integrierten Schaltkreis. Das Verfahren umfasst das Strukturieren eines Isolatormaterials, um eine Reihe von Gräben in der Isolatorschicht zu definieren, welche eine Reihe von Erstebenen-Durchkontakten in einer planarisierten Oberfläche eröffnet. Eine Spen-/Haftschicht wird auf der Anzahl von Gräben unter Verwendung von niedrigenergetischer Ionenimplantation, z. B. einer 100 bis 800 Elektronenvolt (eV) Ionenimplantation abgeschieden. Eine Kristallkeimschicht wird auf der Sperr-/Haftschicht in der Anzahl von Gräben ebenfalls unter Verwendung der niedrigenergetischen Ionenimplantation abgeschieden. Diese neue Methodik ermöglicht ferner die Bildung von Aluminium-, Kupfer-, Gold- und/oder Silbermetallverbindungen.
    •
  • Kurze Beschreibung der Zeichnungen
  • Die folgende detaillierte Beschreibung bevorzugter Ausführungsformen kann am besten verstanden werden, wenn sie in Zusammenhang mit den folgenden Zeichnungen gelesen wird, welche zeigen:
    Die 1A–1K veranschaulichen eine Ausführungsform der vielfältigen Verarbeitungsschritte zur Ausbildung von Durchkontakten und Metallleitungen gemäß den Lehren der vorliegenden Erfindung.
  • Die 2A–2K veranschaulichen eine andere Ausführungsform der verschiedenen Verarbeitungsschritte zur Ausbildung von Durchkontakten und Metallleitungen gemäß den Lehren der vorliegenden Erfindung.
  • Die 3A–3K veranschaulichen eine weitere Ausführungsform der zahlreichen Verarbeitungsschritte zur Ausbildung von Durchkontakten und Metallleitungen gemäß den Lehren der vorliegenden Erfindung.
  • Die 4A–4L veranschaulichen eine weitere Ausführungsform der zahlreichen Verarbeitungsschritte zur Ausbildung von Durchkontakten und Metallleitungen gemäß den Lehren der vorliegenden Erfindung.
  • 5 ist eine Darstellung eines integrierten Schaltkreises, hergestellt gemäß den Lehren der vorliegenden Erfindung.
  • 6 veranschaulicht eine Ausführungsform eines Systems umfassend einen Teil eines integrierten Schaltkreises, der nach einer der in der vorliegenden Anmeldung beschriebenen Ausführungsformen hergestellt ist.
  • Detaillierte Beschreibung
  • In der folgenden detaillierten Beschreibung der Erfindung wird auf die beigefügten Zeichnungen, welche einen Teil der Beschreibung darstellen, Bezug genommen. In diesen sind im Wege der Veranschaulichung spezifische Ausführungsformen gezeigt, in denen die Erfindung ausgeführt werden kann. Diese Ausführungsformen sind in ausreichenden Details beschrieben, um die Fachleute zur Ausführung der Erfindung in die Lage zu versetzen. Es können andere Ausführungsformen verwendet werden und strukturelle logische und elektrische Veränderungen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • Die in der folgenden Beschreibung verwendeten Begriffe Wafer und Substrat umfassen jede Struktur mit einer exponierten Oberfläche, unter deren Verwendung die integrierte Schaltkreisstruktur (IC) der Erfindung hergestellt wird. Der Begriff Substrat wird so verstanden, das er Halbleiter-Wafer umfasst. Der Begriff Substrat wird ebenso verwendet, um Halbleiterstrukturen während der Verarbeitung zu bezeichnen und kann andere Schichten einschließen, die darauf aufgebracht wurden. Substrat umfasst dotierte und undotierte Halbleiter, epitaktische Halbleiterschichten, geträgert auf einem Basishalbleiter oder Isolator, wie auch andere Halb leiterstrukturen, die dem Fachmann gut bekannt sind. Der Begriff Isolator ist so definiert, das er jedes Material umfasst, das weniger elektrisch leitfähig ist als die Materialien, die durch den Fachmann im allgemeinen als Leiter bezeichnet werden. Die folgende detaillierte Beschreibung sollte daher nicht in einem beschränkenden Sinne verstanden werden.
  • Vorliegend offenbart ist ein kostengünstiges Verfahren zur Erzielung von verringertem Kapazitäts- und Widerstandverlust in Verdrahtungsebenen. Die vorliegende Erfindung erfordert nur eine vollständige CMP-Planarisierung gekoppelt mit der Ausbildung der Erstebenen-Durchkontakte, unabhängig davon, wie viele Metallisierungsebenen verwendet werden. Was wesentliche Aufreinigungs-CMP-Schritte auf jeder Metallebene sind, wird in einer Prozesssequenz verwendet. Dieser Prozess kann mit Aluminium, Kupfer, Silber, Gold oder jedem anderen Material angewendet werden, das nachfolgend stromlos plattiert oder durch selektive CVD oder jeden anderen selektiven Abscheidungsprozess abgeschieden werden kann. Ein Polyimid, ein anderes Polymer oder Schaumpolymer kann als Isolator verwendet werden. Es kann auch mit einem Oxid oder einer anderen anorganischen Isolierstruktur verwendet werden, wenn die isolierende Schichtenfolge mit dem verwendeten Metall kompatibel ist. Es kann auch genauso gut zur Ausbildung von Luftbrückenstrukturen verwendet werden. Der Prozess verwendet niedrigenergetische Ionenimplantation, um sowohl die Haft- und/oder Sperrschicht zusammen mit der Kristallkeimschicht abzuscheiden. Dies ist gekoppelt mit der Verwendung der Schutzlackschicht, welche den Damascene-Graben als blockierende Schicht zur Kennzeichnung von Implantationsflächen definiert. Niedrigenergetische Implantation ermöglicht die Platzierung klarer Schichten sowohl der Sperr-/Haft- als auch der Kristallkeimschichten. Die Verwendung der gleichen Schutzlackschichten zur Abgrenzung sowohl des Grabens als auch der Kristallkeimschichten ermöglicht eine kostengünstige Implementierung des Prozesses.
  • Ausführungsform eines metallischen Durchkontaktes unter Verwendung von Kupfer und Polyi
  • Die 1A–1K veranschaulichen eine neue Methodik bei der Herstellung von metallischen Durchkontakten und/oder einer Verdrahtungsstruktur in einem integrierten Schaltkreis gemäß den Lehren der vorliegenden Erfindung. Die neue Methodik umfasst die neue Bildung einer Sperr-/Haftschicht und einer Kristallkeimschicht in einem integriertem Schaltkreis unter Verwendung von niedrigenergetischer Ionenimplantantion. Die neue Methodik schließt auch ein neues Verfahren zur Herstellung von Kupfer-, Silber-, Aluminium- oder Goldverbindungen bei einem integrierten Schaltkreis ein.
  • Die 1A veranschaulicht einen Teil einer integrierten Schaltkreisstruktur, nämlich einen integrierten Schaltkreis mit einer Reihe von Halbleitervorrichtungen, ausgebildet in einem Substrat. Die 1 veranschaulicht die Struktur, nachdem die Vorrichtungsstruktur in dem Substrat gebildet wurde und die Kontaktstruktur zu der Vorrichtungsstruktur vorhanden ist. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Reihe von Halbleiterstrukturen, z. B. Transistoren, in einem Substrat gebildet werden kann. Der Durchschnittsfachmann wird auch beim Lesen der Offenbarung die Art und Weise verstehen, wie eine Kontaktstruktur hergestellt werden kann, welche mit einer gegebenen Halbleitervorrichtung in einem Substrat verbindet. Beispielsweise veranschaulicht die 1A die Struktur, nachdem eine Reihe von Vorrichtungsstrukturen, z. B. die Transistoren 101A und 101B in dem Substrat 100 gebildet wurden. Eine Isolatorschicht 102 wird auf der Reihe von Halbleitern 101A und 101B abgeschieden. Die Abscheidung der Isolatorschicht 102 kann die Abscheidung einer Si3N4-Schicht mit einer Dicke im Bereich von 1·10–8m bis 5·10–8m (100 bis 500 Angström (Å)) einschließen. Diese Isolatorschicht wird auch als zusätzliche Barriere gegen Verunreinigungen, die aus den nachfolgenden Verarbeitungsschritten stammen, dienen. Kontaktlöcher 105A und 105B werden in der Reihe von Vorrichtungsstrukturen 101A und 101B unter Verwendung einer Photolithographietechnik geöffnet. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Photolithographietechnik verwendet werden kann, um die Kontaktlöcher 105A und 105B zu erzeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Titansilizid-Liner 106A und 106B in den Kontaktlöchern 105A und 105B platziert, wie etwa durch einen Prozess, wie z. B. chemische Dampfphasenabscheidung (CVD). Als nächstes können Wolfram-Durchkontakte 107A und 107B in den Kontaktlöchern 105A und 105B abgeschieden werden. Die Wolfram-Durchkontakte 107A und 107B können in den Kontaktlöchern unter Verwendung jeder geeigneten Technik, wie etwa die Verwendung eines CVD-Verfahrens, abgeschieden werden. Das überschüssige Wolfram wird anschließend von der Wafer-Oberfläche durch chemisch-mechanische Planarisierung (CMP) oder andere geeignete Verfahren zur Ausbildung einer planarisierten Oberfläche 109 entfernt.
  • Wie in 1B gezeigt, wird eine erste Polymerschicht 108 oder einer erste Polyimidschicht 108 auf der Wafer-Oberfläche abgeschieden. Die erste Polymerschicht 108 kann unter Verwendung von beispielsweise dem Prozess und Material, wie im US-Patent 6,284,656 B1 des gleichen Erfindersmit dem Titel "Copper Metallurgy in Integrated circuits", beschrieben, abgeschieden werden. Gemäß einer Ausführungsform umfasst das Abscheiden einer ersten Polymerschicht 108 das Abscheiden einer geschäumten Polymerschicht 108. In einer Ausführungsform wird die erste Polyimidschicht 108 abgeschieden und ausgehärtet, wobei eine 5·10–7m (5000 Å) dicke Polymerschicht 108 nach dem Aushärten erzeugt wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung verstehen, dass andere geeignete Dicken der ersten Schicht aus Polyimid 108 oder der Isolatorschicht/des Materials 108 auch abgeschieden werden kann, wie zur Ausbildung einer Erstebenen-Metallstruktur erforderlich, die Erfindung ist nicht darauf beschränkt. Die erste Polyimidschicht 108 oder erste Isolatorschicht/Material 108 wird strukturiert, um eine Reihe von Gräben 110 in der ersten Isolatorschicht 108 zu definieren, welche sich auf eine Reihe von Erstebenen-Durchkontakten, z. B. Wolfram-Durchkontakten 107A und 107B, in der planarisierten Oberfläche 109 öffnen. Mit anderen Worten, es wird eine Erstebenen-Metallstruktur 110 in einer Maskenschicht aus Photoresist 112 definiert und anschließend wir die erste Polyimidschicht 108 geätzt, unter Verwendung jedes geeigneten Verfahrens, z. B. reaktives Ionenätzen (RIE), so dass die Erstebenen-metallstruktur 110 in dem Polyimid definiert wird. Gemäß den Lehren der vorliegenden Erfindung wird eine restliche Photoresistschicht 112 auf der ersten Isolatorschicht 108 in einer Reihe von Bereichen 113 außerhalb der Reihe von Gräben 110 belassen. Die Struktur sieht nun so aus wie in 1B gezeigt.
  • Wie in 1C gezeigt, wird eine erste Sperr-/Haftschicht 114 in der Reihe von Gräben 110 unter Verwendung von niedrigenergetischer Ionenimplantation abgeschieden. In einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung umfasst das Abscheiden der Sperr-/Haftschicht 114 das Abscheiden einer Zirkoniumschicht 114 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Abscheiden der Sperr-/Haftschicht 114 das Abscheiden einer Sperr-/Haftschicht 114 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Abscheiden einer Zirkoniumschicht 114 das Abscheiden einer Zirkoniumschicht 114 mit einer Dicke von ungefähr 5·10–9m (50 Å). Dies kann durch eine 1017 Ionenimplantation von Zirkonium, d. h. 101 Ionen Zirkonium pro Quadratzentimeter (cm2) erreicht werden. Gemäß den Lehren der Erfin dung wird die Zirkoniumschicht 114 bei 100 Elektronenvolt (eV) in die Oberfläche der Gräben 110 in der Polymerschicht 108 implantiert, unter Verwendung einer Implantierung mit variierendem Winkel (α), wie durch die Pfeile 111 gezeigt, wo der Implantierungswinkel von senkrecht zur Waferoberfläche auf 15 Grad Abweichung von senkrecht verändert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung verstehen, dass bei Veränderung eines Winkels der Implantierung von senkrecht auf die planarisierte Oberfläche 109 auf ungefähr 15 Grad abweichend von senkrecht die Sperr-/Haftschicht 114 auf allen Oberflächen der Reihe von Gräben 110 abgeschieden wird. Die Struktur ist nun so wie sie in 1C gezeigt ist.
  • In 1D wird eine erste Kristallkeimschicht 116 auf der ersten Sperr-/Haftschicht 114 unter Verwendung niedrigenergetischer Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Erfindung umfasst das Abscheiden der Kristallkeimschicht 116 auf der Sperr-/Haftschicht 114 das Abscheiden einer Kristallkeimschicht 116 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der gegenwärtigen Ausführungsform jedoch umfasst das Abscheiden der Kristallkeimschicht 116 das Abscheiden einer Kupferschicht 116 mit einer Dicke von ungefähr 1·10–8m (100 Å). Dies kann erreicht werden durch Verwendung einer 8 × 1016 Ionenimplantation von Kupfer. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung niedrigenergetischer Ionenimplantation das Implantieren einer Kupferschicht 116 mit 100 Elektronenvolt (eV) in die Oberfläche der Gräben 110 in der Polymerschicht. Auch die Kupferschicht 116 wird mit einem Winkel senkrecht zur Waferoberfläche implantiert, wie durch die Pfeile 115 gezeigt. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Implantierung der Kupferschicht 116 mit senkrechtem Winkel auf die planarisierte Oberfläche zu einer Kristallkeimschicht aus Kupfer 116, die auf der Bodenfläche 118 in der Reihe von Gräben 110 verbleibt und in wesentlich geringerem Umfang auf den Seitenoberflächen 117 der Reihe von Gräben 110. In einer Ausführungsform wird eine optionale Aluminiumschicht 121 auf die Kupferkristallkeimschicht 116 abgeschieden, wiederum durch Verwendung von niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV). Die optionale Aluminiumschicht 121 wird so abgeschieden, dass sie eine Dicke von ungefähr 5·10–9m (50 Å) aufweist. Dies kann durch Verwendung einer 3 × 1016 Ionen Implantierung von Aluminium senkrecht auf die Waferoberfläche erreicht werden. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminiumschicht 121 verwendet, um die Kupferkristallkeimschicht 116 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen. Die Struktur ist nun so wie in 1D gezeigt.
  • 1E veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, hat die restliche Photolackschicht 112 als Blockierungsschicht gedient, um die Implantierungsflächen für die Sperr-/Haftschicht 114, die Kristallkeimschicht 116 und die Aluminiumschicht 121 zu definieren. Die restliche Photolackschicht 112 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was wiederum vom Durchschnittsfachmann beim Lesen dieser Offenbarung verstanden werden wird. Gemäß den Lehren der vorliegenden Erfindung umfasst das Entfernen der restlichen Photolackschicht 112 auch das Entfernen der unerwünschten Aluminiumschicht 121, der unerwünschten Kristallkeimschicht 116 und der unerwünschten Sperr-/Haftschicht 114 von den äußeren Flächen der Waferoberfläche, d. h. von einer Reihe von Bereichen 113 außerhalb der Gräben 110 auf einer oberen Fläche 119 der ersten Isolatorschicht 118. Die Struktur ist nun wie in 1E gezeigt.
  • In 1F wird ein metallischer Leiter 120, oder eine Reihe von Erstebenen-Metallleitungen 120, über der Kristallkeimschicht 116 in der Reihe von Gräben 110 deponiert. Gemäß den Lehren der vorliegenden Erfindung sind der metallische Leiter 120 oder die Reihe von Erstebenen-Metallleitungen 120 aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold ausgewählt, in Abhängigkeit von der Art der Kristallkeimschicht 116 die abgeschieden wurde. Gemäß dieser Ausführungsform sind die metallischen Leiter 120 oder die Reihe von Erstebenen-Metallleitungen 120 selektiv auf der Kupferkristallkeimschicht 116 aufgebracht, so dass die Reihe von Kupfermetallleitungen 120 oder Erstebenen-Kupfermetallleitungen 120 nicht auf der oberen Flächen 119 der ersten Isolatorschicht 108 gebildet werden. In einer Ausführungsform wird der metallische Leiter 120 oder die Reihe von Erstebenen-Metallleitungen 120 unter Verwendung eines selektiven CVD-Verfahrens deponiert. In einer anderen Ausführungsform umfasst das Abscheiden eines metallischen Leiters 120 oder eine Reihe von Erstebenen-Metallleitungen 120 über die Kristallkeimschicht 116 das Deponieren eines metallischen Leiters 120 unter Verwendung von stromlosem Plattieren. Stromloses Kupferplattieren wird verwendet, um ausreichend Kupfer abzuscheiden, um die Reihe von Gräben 110 auf die oberen Flächen 119 der ersten Isolatorschicht 108 aufzufüllen.
  • Wie in 1G gezeigt, kann die Prozesssequenz fortgesetzt werden, um jede Anzahl von nachfolgenden Metallschichten in einer Multischicht-Verdrahtungsstruktur auszubilden. 1G veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. In 1G wird ein Dual-Damascene-Prozess verwendet, um eine erste zu einer zweiten Ebene von Durchkontakten sowie eine Zweitebenenmetallurgie zu definieren und aufzufüllen. Um dies zu tun, wird eine zweite Polymerschicht 124 oder zweite Schicht aus Polyimid 124 auf die Waferoberfläche deponiert, z. B. auf den metallischen Leiter 120 oder die Reihe von Erstebenen-Metallleitungen 120 und die erste Polymerschicht 108. Die zweite Polymerschicht 124 kann auf ähnliche Weise deponiert werden unter Verwendung beispielsweise des Prozesses und des Materials wie im US-Patent des gleichen Anmeldersmit dem Titel "Copper Metallurgy in Integrated circuits" ( US 6,284,656 B1 ) beschrieben.
  • In einer Ausführungsform umfasst das Abscheiden einer zweiten Polymerschicht 124 das Abscheiden einer geschäumten zweiten Polymerschicht 124. In einer Ausführungsform wird die zweite Polymerschicht 124 deponiert und ausgehärtet, wobei eine 1·10–6m (10.000 Å) dicke zweite Polymerschicht nach dem Aushärten gebildet wird. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können andere geeignete Dicken der zweiten Polymerschicht 124 oder der zweiten Isolatorschicht/des Materials 124 auch deponiert werden, je nach Eignung für das Ausbilden einer ersten zu einer zweiten Ebene von Durchkontakten, d. h. Zweitebenen-Durchkontakten, sowie eine Reihe von Zweitebenen-Metallleitungen, die Erfindung ist nicht darauf beschränkt. Die zweite Polymerschicht 124 oder zweite Isolatorschicht/Material 124 ist strukturiert, um eine zweite Ebene von Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen in dem zweiten Isolatorschicht/Material 124 zu definieren und auf den metallischen Leiter 120 oder die Reihe von Erstebenen-Metallleitungen 120 zu öffnen. Mit anderen Worten, es wird eine zweite Ebene von Durchkontakten in einer zweiten Maskenschicht aus Photolack 126 definiert und anschließend wird die zweite Polymerschicht 124 unter Verwendung jedes geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE) geätzt, so dass eine zweite Ebene von Durchkontaktöffnungen 128 in dem Polyimid definiert wird. Unter Verwendung des Dual-Damascene-Prozesses wird eine Reihe von Zweitebenen-Metallleitungen auch in einer zweiten Maskenschicht aus Photolack 126 definiert und die zweite Polymerschicht 124 wird wiederum unter Verwendung eines geeigneten Verfahrens, z. B. reaktives Ionenätzen (RIE) geätzt, so dass eine zweite Ebene von Metallleitungsgräben 130 in dem Polyimid definiert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise wie eine Photolack schicht 126 unter Verwendung eines Dual-Damascene-Prozesses Maske sein kann, exponiert und entwickelt werden kann, um eine zweite Ebene von Durchkontaktöffnungen 128 und eine zweite Ebene von Metallleitungsgräben 130 in dem zweiten Isolatorschicht/Material 124 zu strukturieren, verstehen.
  • Wie vor kurzem beschrieben und gemäß den Lehren der vorliegenden Erfindung, wird eine restliche Photolackschicht 126 vor Ort auf der zweiten Isolatorschicht/Material 124 in einer Reihe von Bereichen 132 außerhalb der zweiten Ebene von Metallleitungsgräben 130 belassen. Ein geeignetes Plasma- und/oder Nassreinigungsverfahren wird verwendet, um jedwede Verunreinigungen aus den Zweitebenen-Durchkontaktöffnungen 128 und einer zweiten Ebenen von Metallleitungsgräben 130 zu entfernen, was der Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstehen wird. Die Struktur ist nun so, wie sie in 1G auftritt.
  • 1H veranschaulicht die Struktur 100 nach der nächsten Sequenz von Verarbeitungsschritten. In 1H wird eine zweite Sperr-/Haftschiff 134 auf der zweiten Ebene von Durchkontaktöffnungen 128 und einer zweiten Ebene von Metallleitungsgräben 130 unter Verwendung von niedrigenergetischer Ionenimplantation deponiert. Wie oben beschrieben umfasst in einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung das Deponieren der zweiten Sperr-/Haftschicht 134 das Abscheiden einer Zirkoniumschicht 134 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Deponieren der zweiten Sperr-/Haftschicht 134 das Abscheiden einer Sperr-/Haftschicht 134 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Deponieren der Zirkoniumschicht 134 eine Schicht aus Zirkonium 134 mit einer Dicke von ungefähr 5·10–9m (50 Å). In einer Ausführungsform wird dies durch Verwendung einer 1017 Ionenimplantation von Zirkonium erzielt. Gemäß den Lehren der vorliegenden Erfindung wird die Zirkoniumschicht 134 bei 100 Elektronenvolt (eV) auf die Oberfläche der zweiten Ebene von Durchkontaktöffnungen 128 und einer zweiten Ebene von Metallleitungsgräben 130 in der zweiten Polymerschicht 124 unter Verwendung eines variierenden Winkels, wie durch die Pfeile 125 gezeigt, implantiert, wobei der Implantierungswinkel von senkrecht zur Waferoberfläche bis 15 Grad Abweichung von senkrecht verändert wird. Wie der Fachmann beim Lesen dieser Offenbarung verstehen wird, führt die Verwendung einer Implantierung mit variierendem Winkel, bei der der Implantierungswinkel von senkrecht zur Waferoberfläche bis ungefähr 15 Grad Abweichung von senkrecht verändert wird, zu einer Abscheidung der Sperr-/Haftschicht 134 auf allen Oberflächen in der zweiten Ebene von Durchkontaktöffnungen 128 und einer zweiten Ebene von Metallleitungsgräben 130. Die Struktur ist nun so wie sie in 1H erscheint.
  • Die 1I veranschaulicht die Struktur 100 nach der nächsten Sequenz von Verarbeitungsschritten. In 1I wird eine zweite Kristallkeimschicht 136 auf der zweiten Sperr-/Haftschicht 134 unter Verwendung niedrigenergetischer Ionenimplantation deponiert. Gemäß der allgemeinen Lehre der vorliegenden Erfindung umfasst das Deponieren der zweiten Kristallkeimschicht 136 auf der zweiten Sperr-/Haftschicht 134 das Abscheiden einer zweiten Kristallkeimschicht 136 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der zweiten Kristallkeimschicht 136 jedoch das Deponieren einer zweiten Kupferschicht 136 mit einer Dicke von ungefähr 1·10–8m (100 Å). In einer Ausführungsform wird dies unter Verwendung einer 8 × 1016 Ionenimplantation von Kupfer erreicht. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung einer niedrigenergetischen Ionenimplantation die Implantierung der Kupferschicht 136 bei 100 Elektronenvolt (eV) in die Oberflächen der zweiten Ebene von Durchkontaktöffnungen 128 und der Polymerschicht. Auch die Kupferschicht 136 wird mit einem Winkel senkrecht zur Waferoberfläche, wie durch die Pfeile 137 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt das Implantieren der Kupferschicht 136 mit senkrechtem Winkel auf die planarisierte Oberfläche zu einer zweiten Kristallkeimschicht aus Kupfer 136, welche auf der Bodenoberfläche 138 in den Zweitebenen-Durchkontaktöffnungen 128 und der zweiten Ebene von Metallleitungsgräben 130 verbleibt, und in einem wesentlich geringerem Umfang auf die Seitenoberflächen 140 der zweiten Ebene von Durchkontaktöffnungen 128 und einer zweiten Ebene von Metallleitungsgräben 130. In einer Ausführungsform wird eine optionale Aluminiumschicht 141 auf die zweite Kupferkristallkeimschicht 136 abgeschieden, wiederum unter Verwendung von niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV). Die optionale Aluminiumschicht wird abgeschieden, um eine Dicke von ungefähr 5·10–9m (50 Å) aufzuweisen. Gemäß einer Ausführungsform wird dies durch Verwendung einer 3 × 1016 Ionenimplantation von Aluminium senkrecht auf die Waferoberfläche erreicht. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminium schicht 141 verwendet, um die zweite Kupferkristallkeimschicht 136 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen.
  • Die 1J veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photolackschicht 126 als Blockierungsschicht, um die Implantierungsflächen für die zweite Sperr-/Haftschicht 134, die zweite Kristallkeimschicht 136 und die Aluminiumschicht 141 zu definieren. Die restliche Photoresistschicht 126 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was der Durchschnittsfachmann beim Lesen der Offenbarung wiederum verstehen wird. Gemäß den Lehren der vorliegenden Erfindung umfasst die Entfernung der restlichen Photolackschicht 126 die Entfernung der unerwünschten Aluminiumschicht 141, der unerwünschten Kristallkeimschicht 136 und der unerwünschten Sperr-/Haftschicht 134 von anderen Flächen der Waferoberfläche, z. B. von einer Reihe von Bereichen 132 außerhalb der zweiten Ebene von Metallliniengräben 130 auf einer oberen Fläche 142 und der zweiten Isolatorschicht 124. Die Struktur ist nun so wie in 1J gezeigt.
  • In 1K wird ein zweiter metallischer Leiter 144 oder einer zweiter Kernleiter 144 darauf abgeschieden oder auf der zweiten Kristallkeimschicht 136 und innerhalb der zweiten Sperr-/Haftschicht 134 in den zweiten Ebenen von Durchkontaktöffnungen 128 und der zweiten Ebene von Metallleitungsgräben 130 in der Polymerschicht ausgebildet. In dieser Ausführungsform ist der zweite metallische Leiter 144 oder der zweite Kernleiter 144 aus Kupfer, kann jedoch in anderen Ausführungsformen der vorliegenden Erfindung aus der Gruppe bestehend aus Aluminium, Silber und Gold ausgewählt sein. In einer Ausführungsform wird der zweite metallische Leiter 144 oder zweite Kernleiter 144 unter Verwendung eines selektiven CVD-Prozesses deponiert, so dass der zweite metallische Leiter 144 oder zweite Kernleiter 144 nicht auf einer obersten Fläche 142 der zweiten Isolatorschicht 124 gebildet wird. In einer anderen Ausführungsform umfasst das Deponieren eines zweiten metallischen Leiters 144 oder zweiten Kernleiters 144 auf der zweiten Kristallkeimschicht 136 und innerhalb der zweiten Sperr-/Haftschicht 134 das Abscheiden eines zweiten metallischen Leiters 144 oder zweiten Kernleiters 144 unter Verwendung stromloser Plattierung. Stromlose Kupferplattierung wird verwendet, um ausreichend Kupfer zu abzuscheiden, um die zweite Ebene von Durchkontaktöffnungen 128 und die zweite Ebene von Metallleitungsgräben 130 auf die zweite Oberfläche 142 der zweiten Isolatorschicht 124 Oberfläche 142 der zweiten Isolatorschicht 124 aufzufüllen. Daher bilden die zweiten Sperr-/Haftschicht 134, die zweite Kristallkeimschicht 136 und der zweite metallische Leiter 144 oder zweiter Kernleiter 144 eine zweite Reihe von leitfähigen Strukturen, welche eine Reihe von Zweitebenen-Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen umfassen, die auf einer ersten Reihe von leitfähigen Strukturen, z. B. der Erstebenen-Metallleitungen 120 gebildet und mit diesen verbunden sind.
  • Ausführungsform einer Metallverbindung unter Verwendung von Aluminiummetallleitungen und Oxidisolatoren
  • Die 2A–2K veranschaulichen eine neue Methodik zur Bildung von Metallverbindungen und/oder einer Verdrahtungsstruktur in einer integrierten Schaltung gemäß den Lehren der vorliegenden Erfindung. Die neue Methodik umfasst die neue Bildung einer Sperr-/Haftschicht und einer Kristallkeimschicht in einem integrierten Schaltkreis unter Verwendung von niedrigenergetischer Ionenimplantation. Die neue Methodik umfasst auch ein neues Verfahren zur Herstellung von Kupfer-, Silber-, Aluminium- oder Goldverbindungsleitungen für einen integrierten Schaltkreis.
  • Die 2A veranschaulicht einen Teil einer integrierten Schaltkreisstruktur, nämlich einen integrierten Schaltkreis mit einer Reihe von Halbleitervorrichtungen, die in einem Substrat wie oben im Zusammenhang mit 1A beschrieben, gebildet werden. D. h. 2A veranschaulicht die Struktur, nachdem eine Vorrichtungsstruktur in dem Substrat ausgebildet wurde und die Kontaktstruktur zu der Vorrichtungsstruktur vorhanden ist. Wie 1A veranschaulicht 2A die Struktur, nachdem eine Reihe von Vorrichtungsstrukturen, z. B. Transistoren 201A und 201B in dem Substrat 200 hergestellt wurden. Eine Isolatorschicht 202 wird auf der Reihe von Halbleitern 201A und 201B deponiert. Die Abscheidung der Isolatorschicht 202 kann die Abscheidung einer Schicht aus Si3N4 mit einer Dicke im Bereich von 1·10–8m bis 5·10–8m (100 bis 500 Angström (Å)) umfassen. Diese Isolatorschicht dient auch als zusätzliche Barriere gegenüber Verunreinigungen aus den nachfolgenden Verarbeitungsschritten. Auf die Reihe von Vorrichtungsstrukturen 201A und 201B sind Kontaktlöcher 205A und 205B unter Verwendung einer Photolithographietechnik geöffnet. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung verstehen, auf welche Weise eine Photolithographietechnik verwendet werden kann, um die Kontaktlöcher 205A und 205B zu er zeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Titansilizid-Liner 206A und 206B in den Kontaktlöchern 205A und 205B etwa durch ein Verfahren wie z. B. chemische Dampfphasenabscheidung (CVD) platziert. Als nächstes können Wolfram-Durchkontakte 207A und 207B in den Kontaktlöchern 205A und 205B deponiert werden. Die Wolfram-Durchkontakte 207A und 207B können in den Kontaktlöchern unter Verwendung jeder geeigneten Technik wie etwa die Verwendung eines CVD-Verfahrens deponiert werden. Das überschüssige Wolfram wird anschließend von der Waferoberfläche durch chemischmechanisches Planarisieren (CMP) oder geeignete andere Verfahren entfernt, um eine planarisierte Oberfläche 209 zu bilden.
  • Wie in 2B gezeigt, wird eine erste Oxidschicht 208, z. B. eine Siliziumdioxid (SiO2), auf der Waferoberfläche abgeschieden. In einer Ausführungsform umfasst das Deponieren der ersten Oxidschicht 208 die Abscheidung einer fluorierten Siliziumoxidschicht 208. Die erste Oxidschicht 208 kann unter Verwendung jeder geeigneten Technik, etwa beispielsweise die Verwendung eines CVD-Prozesses abgeschieden werden. In einer Ausführungsform wird eine erste Oxidschicht 208 mit einer Dicke von ungefähr 5·10–7m (5000 Å) abgeschieden. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können andere geeignete Dicken der ersten Oxidschicht 208 ebenso abgeschieden werden, wie zur Ausbildung einer Erstebenen-Metallstruktur geeignet, die Erfindung ist nicht darauf beschränkt. Die erste Oxidschicht 208 wird strukturiert, um eine Reihe von Gräben 210 in der ersten Oxidschicht 208 zu definieren, die sich auf eine Reihe von Erstebenen-Durchkontakten öffnet, z. B. Wolfram-Durchkontakte 207A und 207B in der planarisierten Oberfläche 209. Mit anderen Worten, es wird eine Erstebenen-Metallstruktur 210 in einer Maskenschicht aus Photolack 212 definiert und anschließend wird die erste Oxidschicht 208 unter Verwendung jedes geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass die Erstebenen-Metallstruktur 210 in der ersten Oxidschicht 208 definiert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung verstehen, dass jede gewünschte Erstebenen-Metallstruktur 210 unter Verwendung einer Photolithographietechnik erzeugt werden kann. Gemäß den Lehren der vorliegenden Erfindung wird eine restliche Photoresistschicht 212 vor Ort auf der ersten Oxidschicht 208 in einer Reihe von Bereichen 213 außerhalb der Reihe von Gräben 210 belassen. Die Struktur ist nun so wie sie in 2B erscheint.
  • Wie in 2C gezeigt, wird eine erste Sperr-/Haftschicht 214 in der Reihe von Gräben 210 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. In einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung umfasst die Abscheidung der Sperr-/Haftschicht 214 das Deponieren einer Schicht aus Zirkonium 214 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Abscheiden der Sperr-/Haftschicht 214 das Deponieren einer Sperr-/Haftschicht 214 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Deponieren einer Zirkoniumschicht 214 das Abscheiden einer Schicht aus Zirkonium 214 mit einer Dicke von ungefähr 5·10–9m (50 Å). Dies kann unter Verwendung einer 1017 Ionenimplantation aus Zirkonium erreicht werden. Gemäß den Lehren der vorliegenden Erfindung wird die Zirkoniumschicht 214 mit 100 Elektronenvolt (eV) in die Oberfläche der Gräben 210 in der ersten Oxidschicht 208 unter Verwendung einer Implantierung mit variierendem Winkel (α), wie durch die Pfeile 211 gezeigt, implantiert, wobei der Implantierungswinkel von senkrecht zur Waferoberfläche bis auf 15 Grad Abweichung von senkrecht verändert wird. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt eine Implantierung mit variierendem Winkel, bei welcher der Implantierungswinkel (α) von senkrecht zur Waferoberfläche bis auf ungefähr 15 Grad Abweichung von senkrecht zu einer Abscheidung der Sperr-/Haftschicht 214 auf allen Oberflächen der Reihe von Gräben 210. Die Struktur ist nun so wie sie in 2C erscheint.
  • In 2D wird eine erste Kristallkeimschicht 216 auf der ersten Sperr-/Haftschicht 214 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der Kristallkeimschicht 216 auf der Sperr-/Haftschicht 214 das Abscheiden einer ersten Kristallkeimschicht 216 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Deponieren der Kristallkeimschicht 216 jedoch das Abscheiden einer Schicht aus einer Aluminium-Kupfer-Legierung 216 mit einer Dicke von ungefähr 1·10–9m (110 Å). Dies kann durch Abscheiden einer ersten Schicht aus Aluminium 281 auf der Sperr-/Haftschicht 214 bis auf eine Dicke von ungefähr 50 Å unter Verwendung einer niedrigenergetischen Ionenimplantation mit ungefähr 100 Elektronenvolt (eV) erreicht werden. Anschließend wird eine Kupferschicht 282 auf der ersten Aluminiumschicht 281 mit einer Dicke von ungefähr 1·10–9m (10 Å) unter Verwendung niedrigenergetischer Ionenimplantation von ungefähr 100 eV abgeschieden. Die zweite Aluminiumschicht 283 wird anschließend auf der Kupferschicht 282 mit einer Dicke von ungefähr 5·10–9m (50 Å) unter Verwendung einer niedrig-energetischen Ionenimplantation von ungefähr 100 eV) abgeschieden. Auch die erste Kristallkeimschicht 216 wird mit einem Winkel senkrecht zur planarisierten Oberfläche, wie durch die Pfeile 215 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Implantierung der ersten Kristallkeimschicht 216 mit einem Winkel senkrecht zur planarisierten Oberfläche zu einer ersten Kristallkeimschicht 216 auf einer Bodenoberfläche 218 in der Reihe von Gräben 210 und in viel geringerem Ausmaß auf den Seitenflächen 217 auf der Reihe von Gräben 210.
  • Die 2E zeigt die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photoresistschicht 212 als Blockierungsschicht, um die Implantierungsflächen für die Sperr-/Haftschicht 214 und die Kristallkeimschicht 216 zu definieren. Die restliche Photoresistschicht 212 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was der Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstehen wird. Gemäß den Lehren der vorliegenden Erfindung umfasst das Entfernen der restlichen Photoresistschicht 212 das Entfernen der unerwünschten Kristallkeimschicht 216 und der unerwünschten Sperr-/Haftschicht 214 von den anderen Flächen der Waferoberfläche, z. B. von oberhalb der Reihe von Bereichen 213 außerhalb der Gräben 210 auf einer obersten Fläche 219 der ersten Isolatorschicht 208. Die Struktur ist nun so, wie in 2E gezeigt.
  • In 2F wird ein metallischer Leiter 220 oder eine Reihe von Erstebenen-Metallleitungen 220 auf der ersten Kristallkeimschicht 216 und innerhalb der ersten Sperr-/Haftschicht 214 in der Reihe von Gräben 210 deponiert. In dieser Ausführungsform ist der metallische Leiter 220 oder die Reihe von Erstebenen-Metallleitungen 220 aus Aluminium, jedoch wird in anderen Ausführungsformen der vorliegenden Erfindung der metallische Leiter 220 oder die Reihe von Erstebenen-Metallleitungen 220 aus der Gruppe bestehend aus Kupfer, Silber und Gold, abhängig von der Art der deponierten Kristallkeimschicht 216, ausgewählt. In einer Ausführungsform wird der metallische Leiter 220 oder die Reihe von Erstebenen-Metallleitungen 220 unter Verwendung eines selektiven CVD-Prozesses abgeschieden. In einer anderen Ausführungsform umfasst das Deponieren eines metallischen Leiters 220 oder einer Reihe von Erstebenen-Metallleitungen 220 auf der Kristallkeimschicht 216 das Abscheiden eines metal lischen Leiters 220 unter Verwendung von stromlosem Plattieren. Gemäß den Lehren der vorliegenden Erfindung wird die Reihe von Erstebenen-Aluminiummetallleitungen 220 deponiert, um die Reihe von Gräben 210 bis auf die oberste Fläche 219 der ersten Oxidschicht 208 aufzufüllen. Dementsprechend bilden die Erstebenen-Aluminiummetallleitungen 220, die erste Kristallkeimschicht 216 und die erste Sperr-/Haftschicht 214 in der Reihe von Gräben 210 eine erste Reihe leitfähiger Strukturen. Die Kupferzusammensetzung der ersten Kristallkeimschicht 216 kann eingestellt werden, um den angemessen Prozentsatz an Kupfer in der vollständigen Reihe leitfähiger Strukturen zu ergeben. Beispielsweise wurde in der oben beschriebenen Ausführungsform die Schichtdicke des Aluminium-Kupfer-Sandwiches so gestaltet, dass sich ein Prozentanteil von 0,7 Gewichtsprozent Kupfer in der ersten Reihe leitfähiger Strukturen ergibt.
  • Wie in 2G gezeigt, kann die Prozesssequenz fortgeführt werden, um eine beliebige Reihe von nachfolgenden Metallschichten in einer vielschichtigen Verdrahtungsstruktur auszubilden. Die 2G veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. In 2G wird ein Dual-Damascene-Prozess verwendet, um eine erste auf eine zweite Ebene von Durchkontakten und eine zweite Metallurgieebene zu definieren und aufzufüllen. Um dies zu tun, wird eine zweite Oxidschicht 224 auf der Waferoberfläche deponiert, z. B. auf dem metallischen Leiter 220 oder der Reihe von Erstebenen-Metallleitungen 220 und der ersten Oxidschicht 208. In einer Ausführungsform umfasst das Deponieren der zweiten Oxidschicht 224 das Abscheiden einer zweiten fluorierten Siliziumoxidschicht 224. In einer Ausführungsform wird die zweite Oxidschicht 224 so hergestellt, dass sie eine Dicke ungefähr 1·10–6m (10.000 Å) aufweist. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können auch andere geeignete Dicken der zweiten Oxidschicht 224 deponiert werden, wie sie zur Ausbildung einer ersten auf eine zweite Ebene von Durchkontakten, z. B. Zweitebenen-Durchkontakte und einer Reihe von Zweitebenen-Metallleitungen geeignet sind, die Erfindung ist nicht darauf beschränkt. Die zweite Oxidschicht 224 ist strukturiert, um eine zweite Ebene von Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen in der zweiten Oxidschicht 224 zu definieren, die sich auf die metallischen Leiter 220 oder die Reihe von Erstebenen-Metallleitungen 220 öffnen. Mit anderen Worten, es wird eine zweite Ebene von Durchkontakten in einer zweiten Maskenschicht aus Photoresist 226 definiert und anschließend wird die zweite Oxidschicht 224 unter Verwendung eines geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass eine zweite Ebene von Durchkontaktöffnungen 228 in dem Polyimid definiert wird. Unter Verwendung des Dual-Damascene-Prozesses wird auch eine Reihe von Zweitebenen-Metallleitungen in der zweiten Maskenschicht aus Photoresist 226 definiert und die zweite Oxidschicht 224 wird wiederum unter Verwendung eines geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass eine zweite Ebene von Metallleitungsgräben 230 in der zweiten Oxidschicht 224 definiert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Photoresistsschicht unter Verwendung eines Dual-Damascene-Prozesses Maske sein kann, exponiert und entwickelt wird, um eine zweite Ebene von Durchkontaktöffnungen 228 und eine zweite Ebene von Metallleitungsgräben 230 in der zweiten Oxidschicht 224 zu strukturieren.
  • Wie vorher beschrieben, und gemäß den Lehren der vorliegenden Erfindung, wird eine restliche Photoresistschicht 226 auf der zweiten Oxidschicht 224 in einer Reihe von Bereichen 232 außerhalb der zweiten Ebene von Metallleitungsgräben 230 belassen. Ein geeigneter Plasma- und/oder Nassreinigungsprozess wird verwendet, um beliebige Verunreinigungen von der zweiten Ebene von Durchkontaktöffnungen 228 und einer zweiten Ebene von Metallleitungsgräben 230 zu entfernen, was wiederum vom Durchschnittsfachmann beim Lesen dieser Offenbarung verstanden wird. Die Struktur ist nun so, wie sie in 2G erscheint.
  • Die 2H veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 2H wird eine zweite Sperr-/Haftschicht 234 in der zweiten Ebene von Durchkontaktöffnungen 228 und einer zweiten Ebene von Metallleitungsgräben 230 unter Verwendung niedrigenergetischer Ionenimplantation abgeschieden. Wie oben beschrieben umfasst in einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung das Deponieren der zweiten Sperr-/Haftschicht 234 das Abscheiden einer Zirkoniumschicht 234 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Deponieren der zweiten Sperr-/Haftschicht 234 das Deponieren einer Sperr-/Haftschicht 234 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Deponieren der Zirkoniumschicht 234 das Abscheiden einer Zirkoniumschicht 234 mit einer Dicke von ungefähr 5·10–9m (50 Å). In einer Ausführungsform wird dies unter Verwendung einer 1017 Ionenimplantation von Zirkonium (d. h. 1017 Ionen pro Quadratzentimeter) erreicht. Gemäß den Lehren der vorliegenden Erfindung wird die Zirkoniumschicht 234 mit 100 Elektronenvolt (eV) in die Oberfläche der zweiten Ebene von Durchkontaktöffnungen 228 und einer zweiten Ebene von Metallleitungsgräben 230 in der zweiten Polymerschicht 224 unter Verwendung einer Implantierung mit variierendem Winkel (α), wie durch die Pfeile 225 gezeigt, implantiert, wobei der Winkel der Implantierung von senkrecht zur Waferoberfläche bis 15 Grad Abweichung von senkrecht verändert wird. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Verwendung einer Implantierung mit variierendem Winkel, wobei ein Implantierungswinkel α von senkrecht zur Waferoberfläche bis ungefähr 15 Grad Abweichung von senkrecht verändert wird, zu einer Abscheidung der Sperr-/Haftschicht 234 auf allen Oberflächen der zweiten Ebene von Durchkontaktöffnungen 228 und einer zweiten Ebene von Metallleitungsgräben 230. Die Struktur ist nun so, wie sie in 2H erscheint.
  • 2I veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 2I wird eine zweite Kristallkeimschicht 236 auf der zweiten Sperr-/Haftschicht 234 unter Verwendung niedrigenergetischer Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Erfindung umfasst das Abscheiden der zweiten Kristallkeimschicht 236 auf der zweiten Sperr-/Haftschicht 214 das Deponieren einer zweiten Kristallkeimschicht 236 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der Kristallkeimschicht 216 jedoch das Deponieren einer Aluminium-Kupferlegierung 216 mit einer Dicke von ungefähr 11·10–9m (110 Å). Dies kann erreicht werden durch Deponieren einer ersten Aluminiumschicht 284 auf der Sperr-/Haftschicht 214 mit einer Dicke von ungefähr 5·10–9m (50 Å) unter Verwendung von niedrigenergetischer Ionenimplantation mit ungefähr 100 Elektronenvolt (eV). Anschließend wird eine Kupferschicht 285 auf die erste Aluminiumschicht 284 mit einer Dicke von ungefähr 1·10–9m (10 Å) unter Verwendung von niedrigenergetischer Ionenimplantation bei ungefähr 100 eV abgeschieden. Eine zweite Aluminiumschicht 286 wird anschließend auf der Kupferschicht 285 mit einer Dicke von ungefähr 5·10–9m (50 Å) unter Verwendung niedrigenergetischer Ionenimplantation mit ungefähr 100 eV abgeschieden. Auch die erste Kristallkeimschicht 216 wird mit einem Winkel senkrecht zur Waferoberfläche, wie durch die Pfeile 237 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Implantierung einer Kupferschicht 236 mit einem Winkel senkrecht zur planarisierten Oberfläche zu einer zweiten Kristallkeimschicht aus Kupfer 236, die auf einer Bodenoberfläche 238 in der zweiten Ebene von Durchkontaktöffnungen 228 verbleibt und zu einem viel geringerem Ausmaß auf den Seitenoberflächen 240 der zweiten Ebene von Durchkontaktöffnungen 228 und einer zweiten Ebene von Metallleitungsgräben 230.
  • Die 2J veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photoresistschicht 226 als Blockierungsschicht, um die Implantierungsflächen für die zweite Sperr-/Haftschicht 234 und die zweite Kristallkeimschicht 236 zu definieren. Die restliche Photoresistschicht 226 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was durch den Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstanden wird. Gemäß den Lehren der vorliegenden Erfindung umfasst die Entfernung der restlichen Photoresistschicht 226 auch die Entfernung der unerwünschten Sperr-/Haftschicht 234 und der unerwünschten zweiten Kristallkeimschicht 236 von anderen Flächen der Waferoberfläche, z. B. von oberhalb einer Reihe von Bereichen 232 außerhalb der zweiten Ebene von Metallleitungsgräben 230 auf einer obersten Fläche 242 der zweiten Oxidschicht 224. Die Figur ist nun so wie in 2J gezeigt.
  • In 2K wird ein zweiter metallischer Leiter 244 oder zweiter Kernleiter 244 auf der zweiten Kristallkeimschicht 236 und innerhalb der zweiten Sperr-/Haftschicht 234 in den zweiten Ebenen von Durchkontaktöffnungen 228 und der zweiten Ebene von Metallleitungsgräben 230 in der Polymerschicht abgeschieden oder darauf ausgebildet. In dieser Ausführungsform ist der zweite metallische Leiter 244 oder der zweite Kernleiter 244 aus Aluminium, in anderen Ausführungsformen der vorliegenden Erfindung kann der zweite metallische Leiter 244 oder zweite Kernleiter 244 jedoch aus der Gruppe bestehend aus Kupfer, Silber und Gold ausgewählt sein. In einer Ausführungsform wird der zweite metallische Leiter 244 oder zweite Kernleiter 244 unter Verwendung eines selektiven CVD-Prozesses deponiert. In einer anderen Ausführungsform umfasst das Deponieren eines zweiten metallischen Leiters 244 oder zweiten Kernleiters 244 über der zweiten Kristallkeimschicht 236 und innerhalb der zweiten Sperr-/Haftschicht 234 das Abscheiden eines zweiten metallischen Leiters 244 oder zweiten Kernleiters 244 unter Verwendung von stromlosem Abscheiden. Der zweite Aluminiumleiter 244 oder zweite Kernleiter 244 wird zur Ausfüllung der zweiten Ebene von Durchkontaktöffnungen 228 und der zweiten Ebene von Metallleitungsgräben 230 auf die oberste Fläche 242 der zweiten Isolatorschicht 224 abgeschieden. Dementsprechend bilden die zweite Sperr-/Haftschicht 234, die zweite Kristallkeimschicht 236 und der zweite metallische Leiter 244 oder zweite Kernleiter 244 eine zweite Reihe leitfähiger Strukturen, welche eine Reihe von Zweitebenen-Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen umfasst, die auf und in Verbindung mit einer ersten Reihe von leitfähigen Strukturen, z. B. der ersten Ebene von Durchkontakten 207A und 207B gebildet sind.
  • Ausführungsform einer Metallverbindung unter Verwendung von Kupfermetallleitungen und Oxidisolatoren
  • Die 3A–3K veranschaulichen eine neue Methodik zur Bildung von Metallverbindungen und/oder einer Verdrahtungsstruktur in einer integrierten Schaltung gemäß den Lehren der vorliegenden Erfindung. Die neue Methodik umfasst die neue Bildung einer Sperr-/Haftschicht und einer Kristallkeimschicht in einem integrierten Schaltkreis unter Verwendung von niedrigenergetischer Ionenimplantation. Die neue Methodik umfasst auch ein neues Verfahren zur Herstellung von Kupfer-, Silber-, Aluminium- oder Goldverbindungsleitungen für einen integrierten Schaltkreis.
  • Die 3A veranschaulicht einen Teil einer integrierten Schaltkreisstruktur, nämlich einen integrierten Schaltkreis mit einer Reihe von Halbleitervorrichtungen, die in einem Substrat gebildet werden. 3A veranschaulicht die Struktur, nachdem eine Vorrichtungsstruktur in dem Substrat ausgebildet wurde und die Kontaktstruktur zu der Vorrichtungsstruktur vorhanden ist. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die An und Weise verstehen, wie eine Reihe von Halbleiterstrukturen, z. B. Transistoren, in einem Substrat gebildet werden kann. Der Durchschnittsfachmann wird auch beim Lesen der Offenbarung die An und Weise verstehen, wie eine Kontaktstruktur hergestellt werden kann, welche mit einer gegebenen Halbleitervorrichtung in einem Substrat verbindet. Beispielsweise veranschaulicht die 3A die Struktur, nachdem eine Reihe von Vorrichtungsstrukturen, z. B. die Transistoren 301A und 301B in dem Substrat 300 gebildet wurden. Eine Isolatorschicht 302 wird auf der Reihe von Halbleitern 301A und 301B abgeschieden. Die Abscheidung der Isolatorschicht 302 kann die Abscheidung einer Si3N4-Schicht mit einer Dicke im Bereich von 1·10–8m bis 5·10–8m (100 bis 500 Angström (Å)) einschließen. Diese Isolatorschicht wird auch als zusätzliche Barriere gegen Verunreinigungen, die aus den nachfolgenden Verarbeitungsschritten stammen, dienen. Kontaktlöcher 305A und 305B werden in der Reihe von Vorrichtungsstrukturen 301A und 301B unter Verwendung einer Photolithographietechnik geöffnet. Der Durch schnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Photolithographietechnik verwendet werden kann, um die Kontaktlöcher 305A und 305B zu erzeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Titansilizid-Liner 306A und 306B in den Kontaktlöchern 305A und 305B platziert, wie etwa durch einen Prozess, wie z. B. chemische Dampfphasenabscheidung (CVD). Als nächstes können Wolfram-Durchkontakte 307A und 307B in den Kontaktlöchern 305A und 305B abgeschieden werden. Die Wolfram-Durchkontakte 307A und 307B können in den Kontaktlöchern unter Verwendung jeder geeigneten Technik, wie etwa die Verwendung eines CVD-Verfahrens, abgeschieden werden. Das überschüssige Wolfram wird anschließend von der Wafer-Oberfläche durch chemisch-mechanische Planarisierung (CMP) oder andere geeignete Verfahren zur Ausbildung einer planarisierten Oberfläche 309 entfernt.
  • Wie in 3B gezeigt, wird eine erste Polymerschicht 308, oder erste Polyimidschicht 308 auf der Waferoberfläche abgeschieden. Die erste Oxidschicht 308 kann unter Verwendung jeder geeigneten Technik, wie z.B. einem CVD-Prozess, deponiert werden. In einer Ausführungsform umfasst das Deponieren der ersten Oxidschicht 308 die Abscheidung einer fluorierten Siliziumoxidschicht 308. In einer Ausführungsform wird eine erste Oxidschicht 308 auf eine Dicke von ungefähr 5·10–7m (5000 Å) abgeschieden. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können andere geeignete Dicken der ersten Oxidschicht 308 ebenso abgeschieden werden, wie zur Ausbildung einer Erstebenen-Metallstruktur geeignet, die Erfindung ist nicht darauf beschränkt. Die erste Oxidschicht 308 wird strukturiert, um eine Reihe von Gräben 310 in der ersten Oxidschicht 308 zu definieren, die sich auf eine Reihe von Erstebenen-Durchkontakten öffnet, z. B. Wolfram-Durchkontakte 307A und 307B in der planarisierten Oberfläche 309. Mit anderen Worten, es wird eine Erstebenen-Metallstruktur 310 in einer Maskenschicht aus Photolack 312 definiert und anschließend wird die erste Oxidschicht 308 unter Verwendung jedes geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass die Erstebenen-Metallstruktur 310 in der ersten Oxidschicht 308 definiert wird. Gemäß den Lehren der vorliegenden Erfindung wird eine restliche Photoresistschicht 312 vor Ort auf der ersten Oxidschicht 308 in einer Reihe von Bereichen 313 außerhalb der Reihe von Gräben 310 belassen. Die Struktur ist nun so wie sie in 3B erscheint.
  • Wie in 3C gezeigt, wird eine erste Sperr-/Haftschicht 314 in der Reihe von Gräben 310 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. In einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung umfasst die Abscheidung der Sperr-/Haftschicht 314 das Deponieren einer Schicht aus Tantalnitrid 314 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Abscheiden der Sperr-/Haftschicht 314 das Deponieren einer Sperr-/Haftschicht 314 aus Tantal und/oder Cu/Ti. In einer Ausführungsform umfasst das Deponieren einer Tantalnitridschicht 214 das Abscheiden einer Schicht aus Tantal 381 mit einer Dicke von ungefähr 1·10–8m (100 Å) unter Verwendung niedrigenergetischer Ionenimplantation mit ungefähr 100 Elektronenvolt (eV) bei Implantierung mit variierendem Winkel (α), d.h. der Implantierungswinkel (α) wird von senkrecht zur planarisierten Oberfläche 309 bis auf 15 Grad Abweichung von senkrecht verändert, wie durch die Pfeile 311 gezeigt. In einer Ausführungsform wird dies durch Verwendung einer 1017 Tantal-Ionenimplantation erreicht. Als nächstes wird gemäß den Lehren der vorliegenden Erfindung eine Stickstoffschicht 382 bei 700 Elektronenvolt (eV) in die Tantalschicht 381 implantiert. In einer Ausführungsform wird dies durch Verwendung einer 8 × 1016 Stickstoff-Ionenimplantation erreicht. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt eine Implantierung mit variierendem Winkel, bei welcher der Implantierungswinkel von senkrecht zur planarisierten Oberfläche bis auf ungefähr 15 Grad Abweichung von senkrecht zu einer Abscheidung der Sperr-/Haftschicht 314 auf allen Oberflächen der Reihe von Gräben 310. Die Struktur ist nun so wie sie in 3C erscheint.
  • In 3D wird eine erste Kristallkeimschicht 316 auf der ersten Sperr-/Haftschicht 314 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Erfindung umfasst das Abscheiden der Kristallkeimschicht 316 auf der Sperr-/Haftschicht 314 das Abscheiden einer ersten Kristallkeimschicht 316 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Deponieren der Kristallkeimschicht 316 jedoch das Abscheiden einer Schicht aus Kupfer 316 mit einer Dicke von ungefähr 5·10–9m (50 Å). Dies kann durch Verwendung einer 8 × 1016 Kupfer-Ionenimplantation erreicht werden. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung einer niedrigenergetischen Ionenimplantation das Implantieren eine Kupferschicht 316 bei 100 Elektronenvolt (eV) in die erste Sperr-/Haftschicht 314. Auch die Kupferschicht 316 wird mit einem Winkel senkrecht zur planarisierten Oberfläche 309, wie durch die Pfeile 315 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Implantierung der Kupferschicht 316 mit einem Winkel senkrecht zur planarisierten Oberfläche zu einer Kupferkristallkeimschicht 316, die auf einer Bodenoberfläche 318 in der Reihe von Gräben 310 verbleibt, und in viel geringerem Ausmaß auf den Seitenflächen 320 der Reihe von Gräben 310. In einer Ausführungsform wird eine optionale Aluminiumschicht 321 auf der Kupferkristallkeimschicht 316 wiederum unter Verwendung niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV) deponiert. Die optionale Aluminiumschicht 321 wird mit einer Dicke von ungefähr 5·10–10m (50 Å) abgeschieden. Dies kann durch Verwendung einer 3 × 1016 Ionen-Implantierung von Aluminium senkrecht auf die Waferoberfläche erreicht werden. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminiumschicht 321 verwendet, um die Kupferkristallkeimschicht 316 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen. Die Struktur ist nun so wie in 3D gezeigt.
  • Die 3E zeigt die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photoresistschicht 312 als Blockierungsschicht, um die Implantierungsflächen für die Sperr-/Haftschicht 314 und die Kristallkeimschicht 316 zu definieren. Die restliche Photoresistschicht 312 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was der Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstehen wird. Gemäß den Lehren der vorliegenden Erfindung umfasst das Entfernen der restlichen Photoresistschicht 312 das Entfernen der unerwünschten Aluminiumschicht 321, der unerwünschten Kristallkeimschicht 316 und der unerwünschten Sperr-/Haftschicht 314 von den anderen Flächen der Waferoberfläche, z. B. von oberhalb der Reihe von Bereichen außerhalb der Gräben 310 auf einer obersten Fläche 319 der ersten Isolatorschicht 308. Die Struktur ist nun so, wie in 3E gezeigt.
  • In 3F wird ein metallischer Leiter 320 oder eine Reihe von Erstebenen-Metallleitungen 320 auf der ersten Kristallkeimschicht 316 in der Reihe von Gräben 310 deponiert. Gemäß den Lehren der vorliegenden Ausführungsform ist der metallische Leiter 320 oder die Reihe von Erstebenen-Metallleitungen 320 aus Kupfer. In einer Ausführungsform wird der metalli sche Leiter 320 oder die Reihe von Erstebenen-Metallleitungen 320 unter Verwendung eines selektiven CVD-Prozesses abgeschieden. In einer anderen Ausführungsform umfasst das Deponieren eines metallischen Leiters 320 oder einer Reihe von Erstebenen-Metallleitungen 320 auf der Kristallkeimschicht 316 das Abscheiden eines metallischen Leiters 320 unter Verwendung von stromlosem Plattieren. Stromlose Kupferplattierung wird verwendet, um genügend Kupfer abzuscheiden, um die Reihe von Gräben 310 bis auf ein Niveau von 100 Å unterhalb der oberste Fläche 319 der ersten Oxidschicht 308 aufzufüllen. An dieser Stelle wird eine zweite Schicht aus Tantalnitrid 323 mit eine Dicke von ungefähr 1·10–8m (100 Å) auf den metallischen Leiter 320 oder die Reihe von Erstebenen-Metallleitungen 320 aus Kupfer abgeschieden. Anschließend wird chemisch-mechanischer Planarisierungs-(CMP)-Reinigungsprozess verwendet, um das Tantalnitrid von der obersten Fläche 319 der ersten Oxidschicht 308 zu entfernen.
  • Wie in 3G gezeigt, kann die Prozesssequenz fortgeführt werden, um eine beliebige Reihe von nachfolgenden Metallschichten in einer vielschichtigen Verdrahtungsstruktur auszubilden. Die 3G veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. In 3G wird ein Dual-Damascene-Prozess verwendet, um eine erste auf eine zweite Ebene von Durchkontakten und eine zweite Metallurgieebene zu definieren und aufzufüllen. Um dies zu tun, wird eine zweite Oxidschicht 324 auf der Waferoberfläche deponiert, z. B. auf dem metallischen Leiter 320 oder der Reihe von Erstebenen-Metallleitungen 320 und der ersten Oxidschicht 308. Die zweite Oxidschicht 324 wird wiederum unter Verwendung jeder geeigneten Technik deponiert. In einer Ausführungsform umfasst das Deponieren der zweiten Oxidschicht 324 das Abscheiden einer fluorierten Siliziumoxidschicht 324. In einer Ausführungsform wird die zweite Oxidschicht 324 so abgeschieden, dass sie eine Dicke ungefähr 1·10–6m (10.000 Å) aufweist. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können auch andere geeignete Dicken der zweiten Oxidschicht 324 deponiert werden, wie sie zur Ausbildung einer ersten auf eine zweite Ebene von Durchkontakten, z. B. Zweitebenen-Durchkontakte und einer Reihe von Zweitebenen-Metallleitungen geeignet sind, die Erfindung ist nicht darauf beschränkt. Die zweite Oxidschicht 324 ist strukturiert, um eine zweite Ebene von Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen in der zweiten Oxidschicht 324 zu definieren, die sich auf die metallischen Leiter 320 oder die Reihe von Erstebenen-Metallleitungen 320 öffnen. Mit anderen Worten, es wird eine zweite Ebene von Durchkontakten in einer zweiten Maskenschicht aus Photoresist 326 definiert und anschließend wird die zweite Oxidschicht 324 unter Verwendung eines geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass eine zweite Ebene von Durchkontaktöffnungen 328 in zweiten Oxidschicht 324 definiert wird. Unter Verwendung des Dual-Damascene-Prozesses wird auch eine Reihe von Zweitebenen-Metallleitungen in der zweiten Maskenschicht aus Photoresist 326 definiert und die zweite Oxidschicht 324 wird wiederum unter Verwendung eines geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass eine zweite Ebene von Metallleitungsgräben 330 in dem Oxid definiert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Photoresistsschicht 326 unter Verwendung eines Dual-Damascene-Prozesses Maske sein kann, exponiert und entwickelt wird, um eine zweite Ebene von Durchkontaktöffnungen 328 und eine zweite Ebene von Metallleitungsgräben 330 in der zweiten Oxidschicht 324 zu strukturieren.
  • Wie vorher beschrieben, und gemäß den Lehren der vorliegenden Erfindung, wird eine restliche Photoresistschicht 326 auf der zweiten Oxidschicht 324 in einer Reihe von Bereichen 332 außerhalb der zweiten Ebene von Metallleitungsgräben 330 belassen. Ein geeigneter Plasma- und/oder Nassreinigungsprozess wird verwendet, um beliebige Verunreinigungen von der zweiten Ebene von Durchkontaktöffnungen 328 und einer zweiten Ebene von Metallleitungsgräben 330 zu entfernen, was wiederum vom Durchschnittsfachmann beim Lesen dieser Offenbarung verstanden wird. Die Struktur ist nun so, wie sie in 3G erscheint.
  • Die 3H veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 2H wird eine zweite Sperr-/Haftschicht 334 in der zweiten Ebene von Durchkontaktöffnungen 328 und einer zweiten Ebene von Metallleitungsgräben 330 unter Verwendung niedrigenergetischer Ionenimplantation abgeschieden. Wie oben beschrieben umfasst in einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung das Deponieren der zweiten Sperr-/Haftschicht 334 das Abscheiden einer Tantalnitridschicht 334 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Deponieren der zweiten Sperr-/Haftschicht 334 das Deponieren einer zweiten Sperr-/Haftschicht 334 aus Tantal und/oder CuTi. In einer Ausführungsform umfasst das Deponieren der Tantalnitridschicht 334 das zuerst das Abscheiden einer Tantalschicht 383 mit einer Dicke von ungefähr 1·10–8m (100 Å) unter Verwendung niedrigenergetischer Ionenimplantation mit ungefähr 100 Elektronenvolt (eV) bei Implantierung mit variierendem Winkel (α), d.h. der Implantierungswinkel (α) wird von senkrecht zur Waferoberfläche bis auf 15 Grad Abweichung von senkrecht verändert, wie durch die Pfeile 325 gezeigt. In einer Ausführungsform wird dies durch Verwendung einer 1017 Tantal-Ionenimplantation erreicht. Als nächstes wird gemäß den Lehren der vorliegenden Erfindung eine Stickstoffschicht 384 bei 700 Elektronenvolt (eV) in die Tantalschicht 383 implantiert. In einer Ausführungsform wird dies durch Verwendung einer 8 × 1016 Stickstoff-Ionenimplantation erreicht. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt eine Implantierung mit variierendem Winkel (α), bei welcher der Implantierungswinkel von senkrecht zur Waferoberfläche bis auf ungefähr 15 Grad Abweichung von senkrecht zu einer Abscheidung der Sperr-/Haftschicht 334 auf auf allen Oberflächen der zweiten Ebene von Durchkontaktöffnungen 328 und einer zweiten Ebene von Metallleitungsgräben 330, die in der zweiten Oxidschicht 324 vorliegen. Die Struktur ist nun so, wie sie in 3H erscheint.
  • 3I veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 3I wird eine zweite Kristallkeimschicht 336 auf der zweiten Sperr-/Haftschicht 334 unter Verwendung niedrigenergetischer Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Erfindung umfasst das Abscheiden der zweiten Kristallkeimschicht 336 auf der zweiten Spen-/Haftschicht 314 das Deponieren einer zweiten Kristallkeimschicht 336 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der Kristallkeimschicht 336 jedoch das Deponieren einer zweiten Kupferschicht 336 mit einer Dicke von ungefähr 5·10–9m (50 Å). In einer Ausführungsform wird dies unter Verwendung einer 8 × 1016 Ionenimplantation von Kupfer erreicht. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung einer niedrigenergetischen Ionenimplantation die Implantierung der Kupferschicht 336 bei 100 Elektronenvolt (eV) in die Oberflächen der zweiten Ebene von Durchkontaktöffnungen 328 und der zweiten Ebene von Metallleitungsgräben 330 in der Polymerschicht. Auch die Kupferschicht 336 wird mit einem Winkel senkrecht zur Wafer-oberfläche, wie durch die Pfeile 337 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt das Implantieren der Kupferschicht 336 mit senkrechtem Winkel auf die Waferoberfläche zu einer zweiten Kristallkeimschicht aus Kupfer 336, welche auf der Bodenoberfläche 338 in den Zweitebenen-Durchkontaktöffnungen 328 verbleibt, und in einem wesentlich geringerem Umfang auf die Seitenoberflächen 340 der zweiten Ebene von Durchkontaktöffnungen 328 und einer zweiten Ebene von Metallleitungsgräben 330. In einer Ausführungsform wird eine optionale Aluminiumschicht 341 auf die zweite Kupferkristallkeimschicht 336 abgeschieden, wiederum unter Verwendung von niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV). Die optionale Aluminiumschicht wird abgeschieden, um eine Dicke von ungefähr 5·10–9m (50 Å) aufzuweisen. Gemäß einer Ausführungsform wird dies durch Verwendung einer 3 × 1016 Ionen-Implantierung von Aluminium senkrecht auf die Waferoberfläche erreicht. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminiumschicht 341 verwendet, um die zweite Kupferkristallkeimschicht 336 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen. Die Struktur ist nun so wie in 3I gezeigt.
  • Die 3J veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photoresistschicht 326 als Blockierungsschicht, um die Implantierungsflächen für die zweite Sperr-/Haftschicht 334, die zweite Kristallkeimschicht 336 und die Aluminiumschicht 341 zu definieren. Die restliche Photoresistschicht 326 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was durch den Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstanden wird. Gemäß den Lehren der vorliegenden Erfindung umfasst die Entfernung der restlichen Photoresistschicht 326 auch die Entfernung der unerwünschten Aluminiumschicht 341, der unerwünschten Kristallkeimschicht 336 und der unerwünschten Sperr-/Haftschicht 334 von anderen Flächen der Waferoberfläche, z. B. von oberhalb einer Reihe von Bereichen 332 außerhalb der zweiten Ebene von Metallleitungsgräben 330 auf einer obersten Fläche 342 der zweiten Oxidschicht 324. Die Figur ist nun so wie in 3J gezeigt.
  • In 3K wird ein zweiter metallischer Leiter 344 oder zweiter Kernleiter 344 auf der zweiten Kristallkeimschicht 336 und innerhalb der zweiten Sperr-/Haftschicht 334 in den zweiten Ebenen von Durchkontaktöffnungen 328 und der zweiten Ebene von Metallleitungsgräben 330 in der Polymerschicht abgeschieden oder darauf ausgebildet. In dieser Ausführungsform ist der zweite metallische Leiter 344 oder der zweite Kernleiter 344 aus Kupfer, in anderen Ausführungsformen der vorliegenden Erfindung kann der zweite metallische Leiter 344 oder zweite Kernleiter 344 jedoch aus der Gruppe bestehend aus Aluminium, Silber und Gold ausgewählt sein. In einer Ausführungsform wird der zweite metallische Leiter 344 oder zweite Kernleiter 344 unter Verwendung eines selektiven CVD-Prozesses deponiert. In einer anderen Ausführungsform umfasst das Deponieren eines zweiten metallischen Leiters 344 oder zweiten Kernleiters 344 auf der zweiten Kristallkeimschicht 336 und innerhalb der zweiten Sperr-/Haftschicht 334 das Abscheiden eines zweiten metallischen Leiters 344 oder zweiten Kernleiters 344 unter Verwendung von stromlosem Abscheiden. Stromloses Kupferplattieren wird verwendet, um genügend Kupfer abzuscheiden um die zweite Ebene von Durchkontaktöffnungen 328 und die zweite Ebene von Metallleitungsgräben 330 bis auf ein Niveau von 1·10–8m (100 Å) unterhalb der obersten Fläche 342 der zweiten Isolatorschicht 324 aufzufüllen. An dieser Stelle wird eine zweite Schicht aus Tantalnitrid 346 mit eine Dicke von ungefähr 1·10–8m (100 Å) auf den zweiten metallischen Leiter 344 oder den zweiten Kernleiter 344 abgeschieden. Anschließend wird chemisch-mechanischer Planarisierungs-(CMP)-Reinigungsprozess verwendet, um das Tantalnitrid von der obersten Fläche 342 der zweiten Isolatorschicht 324 zu entfernen. Daher bilden die zweite Sperr-/Haftschicht 334, die zweite Kristallkeimschicht 336 und der zweite metallische Leiter 344 oder zweiter Kernleiter 344 eine zweite Reihe von leitfähigen Strukturen, welche eine Reihe von Zweitebenen-Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen umfassen, die auf einer ersten Reihe von leitfähigen Strukturen, z. B. der Erstebenen-Metallleitungen 320, oder Erstebenen-Metallleitungen 320 gebildet und mit diesen verbunden sind.
  • Weitere Ausführungsform einer Metallverbindung unter Verwendung von Kupfer
  • Die 4A–4K veranschaulichen eine neue Methodik zur Bildung von Metallverbindungen und/oder einer Verdrahtungsstruktur in einer integrierten Schaltung gemäß den Lehren der vorliegenden Erfindung. Die neue Methodik umfasst die neue Bildung einer Sperr-/Haftschicht und einer Kristallkeimschicht in einem integrierten Schaltkreis unter Verwendung von niedrigenergetischer Ionenimplantation. Die neue Methodik umfasst auch ein neues Verfahren zur Herstellung von Kupfer-, Silber-, Aluminium- oder Goldverbindungen für einen integrierten Schaltkreis.
  • Die 4A veranschaulicht einen Teil einer integrierten Schaltkreisstruktur, nämlich einen integrierten Schaltkreis mit einer Reihe von Halbleitervorrichtungen, die in einem Substrat gebildet werden. 4A veranschaulicht die Struktur, nachdem eine Vorrichtungsstruktur in dem Substrat ausgebildet wurde und die Kontaktstruktur zu der Vorrichtungsstruktur vorhan den ist. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen, wie eine Reihe von Halbleiterstrukturen, z. B. Transistoren, in einem Substrat gebildet werden kann. Der Durchschnittsfachmann wird auch beim Lesen der Offenbarung die An und Weise verstehen, wie eine Kontaktstruktur hergestellt werden kann, welche mit einer gegebenen Halbleitervorrichtung in einem Substrat verbindet, wie auch in Verbindung mit 1A beschrieben. Beispielsweise veranschaulicht die 4A die Struktur, nachdem eine Reihe von Vorrichtungsstrukturen, z. B. die Transistoren 401A und 401B in dem Substrat 400 gebildet wurden. Eine Isolatorschicht 402 wird auf der Reihe von Halbleitern 401A und 401B abgeschieden. Die Abscheidung der Isolatorschicht 402 kann die Abscheidung einer Si3N4-Schicht mit einer Dicke im Bereich von 1·10–8m bis 5·10–8m (100 bis 500 Angström (Å)) einschließen. Diese Isolatorschicht wird auch als zusätzliche Barriere gegen Verunreinigungen, die aus den nachfolgenden Verarbeitungsschritten stammen, dienen. Kontaktlöcher 405A und 405B werden in der Reihe von Vorrichtungsstrukturen 401A und 401B unter Verwendung einer Photolithographietechnik geöffnet. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die An und Weise verstehen, wie eine Photolithographietechnik verwendet werden kann, um die Kontaktlöcher 405A und 405B zu erzeugen. Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Titansilizid-Liner 406A und 406B in den Kontaktlöchern 405A und 405B platziert, wie etwa durch einen Prozess, wie z. B. chemische Dampfphasenabscheidung (CVD). Als nächstes können Wolfram-Durchkontakte 407A und 407B in den Kontaktlöchern 405A und 405B abgeschieden werden. Die Wolfram-Durchkontakte 407A und 407B können in den Kontaktlöchern unter Verwendung jeder geeigneten Technik, wie etwa die Verwendung eines CVD-Verfahrens, abgeschieden werden. Das überschüssige Wolfram wird anschließend von der Wafer-Oberfläche durch chemischmechanische Planarisierung (CMP) oder andere geeignete Verfahren zur Ausbildung einer planarisierten Oberfläche 409 entfernt.
  • Wie in 4B gezeigt, wird eine erste Polymerschicht 408, oder erste Polyimidschicht 408, auf der Waferoberfläche abgeschieden. Die erste Polymerschicht 408 kann unter Verwendung von beispielsweise dem Prozess und Material, wie im Patent US 6,284,656 B1 des gleichen Erfindersmit dem Titel "Copper Metallurgy in Integrated circuits", beschrieben, abgeschieden werden. Gemäß einer Ausführungsform umfasst das Abscheiden einer ersten Polymerschicht 408 das Abscheiden einer geschäumten Polymerschicht 408. In einer Ausführungsform wird die erste Polyimidschicht 408 abgeschieden und ausgehärtet, wobei eine nach dem Aushärten 5·10–7m (5000 Å) dicke Polymerschicht 408 erzeugt wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung verstehen, dass andere geeignete Dicken der ersten Schicht aus Polyimid 408 oder der Isolatorschicht/des Materials 408 auch abgeschieden werden kann, wie zur Ausbildung einer Erstebenen-Metallstruktur erforderlich, die Erfindung ist nicht darauf beschränkt. Die erste Polyimidschicht 408 oder erste Isolatorschicht/Material 408 wird strukturiert, um eine Reihe von Gräben 410 in der ersten Isolatorschicht 408 zu definieren, welche sich auf eine Reihe von Erstebenen-Durchkontakten, z. B. Wolfram-Durchkontakten 407A und 407B, in der planarisierten Oberfläche 409 öffnen. Mit anderen Worten, es wird eine Erstebenen-Metallstruktur 410 in einer Maskenschicht aus Photoresist 412 definiert und anschließend wir die erste Polyimidschicht 408 unter Verwendung jedes geeigneten Verfahrens, z. B. reaktives Ionenätzen (RIE), geätzt, so dass die Erstebenen-metallstruktur 410 in dem Polyimid definiert wird. Gemäß den Lehren der vorliegenden Erfindung wird eine restliche Photoresistschicht 412 auf der ersten Isolatorschicht 408 in einer Reihe von Bereichen 413 außerhalb der Reihe von Gräben 410 belassen. Die Struktur sieht nun so aus wie in 4B gezeigt.
  • Wie in 4C gezeigt, wird eine erste Sperr-/Haftschicht 414 in der Reihe von Gräben 410 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. In einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung umfasst die Abscheidung der Sperr-/Haftschicht 414 das Deponieren einer Schicht aus Zirkonium 214 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Abscheiden der Sperr-/Haftschicht 414 das Deponieren einer Sperr-/Haftschicht 414 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Deponieren einer Zirkoniumschicht 414 das Abscheiden einer Schicht aus Zirkonium 414 mit einer Dicke von ungefähr 15·10–10m (15 Å). Dies kann unter Verwendung einer 1017 Ionen-Implantierung aus Zirkonium erreicht werden. Gemäß den Lehren der vorliegenden Erfindung wird die Zirkoniumschicht 414 mit 100 Elektronenvolt (eV) in die Oberfläche der Gräben 410 in der Polymerschicht 408 unter Verwendung eines senkrecht zur Waferoberfläche stehenden Implantierungswinkels, wie durch die Pfeile 411 gezeigt, implantiert. Die Struktur ist nun so wie sie in 4C erscheint.
  • In 4D wird eine erste Kristallkeimschicht 416 auf der ersten Sperr-/Haftschicht 414 unter Verwendung einer niedrigenergetischen Ionenimplantation abgeschieden. Gemäß den allgemeineren Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der Kristallkeimschicht 416 auf der Sperr-/Haftschicht 414 das Abscheiden einer Kristallkeimschicht 416 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Dies kann erreicht werden durch Verwendung einer 8 × 1016 Ionen-Implantierung von Kupfer. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung niedrigenergetischer Ionenimplantation das Implantieren einer Kupferschicht 416 mit 100 Elektronenvolt (eV) in die Oberfläche der Gräben 410 in der Polymerschicht. Auch die Kupferschicht 416 wird mit einem Winkel senkrecht zur Waferoberfläche implantiert, wie durch die Pfeile 415 gezeigt. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt die Implantierung der Kupferschicht 416 mit senkrechtem Winkel auf die Waferoberfläche zu einer Kristallkeimschicht aus Kupfer 416, die auf der Bodenfläche 418 in der Reihe von Gräben 410 verbleibt und in wesentlich geringerem Umfang auf den Seitenoberflächen 420 der Reihe von Gräben 410. In einer Ausführungsform wird eine optionale Aluminiumschicht 421 auf die Kupferkristallkeimschicht 416 abgeschieden, wiederum durch Verwendung von niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV). Die optionale Aluminiumschicht 421 wird so abgeschieden, dass sie eine Dicke von ungefähr 5·10–9m (50 Å) aufweist. Dies kann durch Verwendung einer 3 × 1016 Ionen-Implantierung von Aluminium senkrecht auf die Waferoberfläche erreicht werden, wie durch die Pfeile 415 gezeigt. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminiumschicht 421 verwendet, um die Kupferkristallkeimschicht 416 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen. Die Struktur ist nun so wie in 4D gezeigt.
  • Die 4E zeigt die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photoresistschicht 412 als Blockierungsschicht, um die Implantierungsflächen für die Sperr-/Haftschicht 414, die Kristallkeimschicht 416 und die Aluminiumschicht 421 zu definieren. Die restliche Photoresistschicht 412 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was der Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstehen wird. Gemäß den Lehren der vorliegenden Erfindung umfasst das Entfernen der restlichen Photoresistschicht 412 das Entfernen der unerwünschten Aluminiumschicht 421, der unerwünschten Kristallkeimschicht 416 und der unerwünschten Sperr-/Haftschicht 414 von den anderen Flächen der Waferoberfläche, z. B. von oberhalb einer Reihe von Bereichen 413 außerhalb der Gräben 410 auf einer obersten Fläche 419 der ersten Isolatorschicht 408. Die Struktur ist nun so, wie in 4E gezeigt.
  • In 4F wird ein metallischer Leiter 420 oder eine Reihe von Erstebenen-Metallleitungen 420 auf der ersten Kristallkeimschicht 416 in der Reihe von Gräben 410 deponiert. Gemäß den Lehren ist der metallische Leiter 420 oder die Reihe von Erstebenen-Metallleitungen 420 aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold ausgewählt, abhängig von der Art der deponierten Kristallkeimschicht 416. In dieser Ausführungsform wird der metallische Leiter 420 oder die Reihe von Erstebenen-Metallleitungen 420 selektiv auf der Kupferkristallschicht 416 gebildet. In einer Ausführungsform wird der metallische Leiter 420 oder die Reihe von Erstebenen-Metallleitungen 420 unter Verwendung eines selektiven CVD-Prozesses abgeschieden. In einer anderen Ausführungsform umfasst das Deponieren eines metallischen Leiters 420 oder einer Reihe von Erstebenen-Metallleitungen 420 auf der Kristallkeimschicht 416 das Abscheiden eines metallischen Leiters 220 unter Verwendung von stromlosem Plattieren. Stromloses Kupferplattieren wird verwendet, um ausreichend Kupfer abzuscheiden, um die Reihe von Gräben 410 bis zur obersten Fläche 419 der ersten Isolatorschicht aufzufüllen.
  • Wie in 4G gezeigt, kann die Prozesssequenz fortgeführt werden, um eine beliebige Reihe von nachfolgenden Metallschichten in einer vielschichtigen Verdrahtungsstruktur auszubilden. Die 4G veranschaulicht die Struktur nach der nächsten Sequenz von Prozessschritten. In 4G wird ein Dual-Damascene-Prozess verwendet, um eine erste auf eine zweite Ebene von Durchkontakten und eine zweite Metallurgieebene zu definieren und aufzufüllen. Um dies zu tun, wird eine zweite Polymerschicht 424 oder zweite Polyimidschicht 424 auf der Waferoberfläche deponiert, z. B. auf dem metallischen Leiter 420 oder der Reihe von Erstebenen-Metallleitungen 420 und der ersten Polymerschicht 408. Die zweite Polymerschicht 424 kann auf ähnliche Weise deponiert werden unter Verwendung beispielsweise des Prozesses und des Materials wie im US-Patent US 6,24,656 B1 des gleichen Anmelders beschriebenmit dem Titel "Copper Metallurgy in Integrated circuits". In einer Ausführungsform umfasst das Abscheiden einer zweiten Polymerschicht 424 das Abscheiden einer geschäumten zweiten Polymerschicht 424. In einer Ausführungsform wird die zweite Polymerschicht 424 deponiert und ausgehärtet, wobei nach dem Aushärten eine 1·10–6m (10.000 Å) dicke zweite Polymerschicht 424 gebildet wird. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können andere geeignete Dicken der zweiten Polymerschicht 424 oder der zweiten Isolatorschicht/des Materials 424 auch deponiert werden, je nach Eignung für das Ausbilden einer ersten zu einer zweiten Ebene von Durchkontakten, d. h. Zweitebenen-Durchkontakten, sowie eine Reihe von Zweitebenen-Metallleitungen, die Erfindung ist nicht darauf beschränkt. Die zweite Polymerschicht 424 oder zweite Isolatorschicht/Material 424 ist strukturiert, um eine zweite Ebene von Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen in dem zweiten Isolatorschicht/Material 424 zu definieren und auf den metallischen Leiter 420 oder die Reihe von Erstebenen-Metallleitungen 420 zu öffnen. Mit anderen Worten, es wird eine zweite Ebene von Durchkontakten in einer zweiten Maskenschicht aus Photolack 426 definiert und anschließend wird die zweite Polymerschicht 424 unter Verwendung jedes geeigneten Prozesses, z. B. reaktives Ionenätzen (RIE), geätzt, so dass eine zweite Ebene von Durchkontaktöffnungen 428 in dem Polyimid definiert wird. Unter Verwendung des Dual-Damascene-Prozesses wird eine Reihe von Zweitebenen-Metallleitungen auch in einer zweiten Maskenschicht aus Photolack 426 definiert und die zweite Polymerschicht 424 wird wiederum unter Verwendung eines geeigneten Verfahrens, z. B. reaktives Ionenätzen (RIE) geätzt, so dass eine zweite Ebene von Metallleitungsgräben 430 in dem Polyimid definiert wird. Der Durchschnittsfachmann wird beim Lesen dieser Offenbarung die Art und Weise verstehen wie eine Photolackschicht 426 unter Verwendung eines Dual-Damascene-Prozesses Maske sein kann, exponiert und entwickelt werden kann, um eine zweite Ebene von Durchkontaktöffnungen 428 und eine zweite Ebene von Metallleitungsgräben 430 in dem zweiten Isolatorschicht/Material 424 zu strukturieren.
  • Wie vorher beschrieben, und gemäß den Lehren der vorliegenden Erfindung, wird eine restliche Photolackschicht 426 vor Ort auf der zweiten Isolatorschicht/Material 424 in einer Reihe von Bereichen 432 außerhalb der zweiten Ebene von Metallleitungsgräben 430 belassen. Ein geeignetes Plasma- und/oder Nassreinigungsverfahren wird verwendet, um jedwede Verunreinigungen aus den Zweitebenen-Durchkontaktöffnungen 428 und einer zweiten Ebenen von Metallleitungsgräben 430 zu entfernen, was der Durchschnittsfachmann beim Lesen dieser Offenbarung wiederum verstehen wird. Die Struktur ist nun so, wie sie in 4G auftritt.
  • 4H veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 4H wird eine zweite Sperr-/Haftschiff 434 auf der zweiten Ebene von Durchkontaktöffnungen 428 und einer zweiten Ebene von Metallleitungsgräben 430 unter Verwendung von niedrigenergetischer Ionenimplantation deponiert. Wie oben beschrieben umfasst in einer Ausführungsform gemäß den Lehren der vorliegenden Erfindung das Deponieren der zweiten Sperr-/Haftschicht 434 das Abscheiden einer Zirkoniumschicht 434 mit einer Dicke von ungefähr 5·10–10m bis 1·10–8m (5 bis 100 Å). In anderen Ausführungsformen umfasst das Deponieren der zweiten Sperr-/Haftschicht 434 das Abscheiden einer Sperr-/Haftschicht 434 aus Titan und/oder Hafnium. In einer Ausführungsform umfasst das Deponieren der Zirkoniumschicht 434 eine Schicht aus Zirkonium 434 mit einer Dicke von ungefähr 15·10–10m (15 Å). In einer Ausführungsform wird dies durch Verwendung einer 1017 Ionen-Implantierung von Zirkonium erzielt. Gemäß den Lehren der vorliegenden Erfindung wird die Zirkoniumschicht 434 bei 100 Elektronenvolt (eV) auf die Oberfläche der zweiten Ebene von Durchkontaktöffnungen 428 und einer zweiten Ebene von Metallleitungsgräben 430 in der zweiten Polymerschicht 424 unter Verwendung Winkels senkrecht zur Waferoberfläche, wie durch die Pfeile 425 gezeigt, implantiert. Die Struktur ist nun so wie sie in 4H erscheint.
  • Die 4I veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. In 4I wird eine zweite Kristallkeimschicht 436 auf der zweiten Sperr-/Haftschicht 434 unter Verwendung niedrigenergetischer Ionenimplantation deponiert. Gemäß der allgemeinen Lehre der vorliegenden Erfindung umfasst das Deponieren der zweiten Kristallkeimschicht 436 auf der zweiten Sperr-/Haftschicht 434 das Abscheiden einer zweiten Kristallkeimschicht 436 ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. Gemäß den Lehren der vorliegenden Ausführungsform umfasst das Abscheiden der zweiten Kristallkeimschicht 436 jedoch das Deponieren einer zweiten Kupferschicht 436 mit einer Dicke von ungefähr 5·10–9m (50 Å). In einer Ausführungsform wird dies unter Verwendung einer 8 × 1016 Ionen-Implantierung von Kupfer erreicht. Gemäß den Lehren der vorliegenden Erfindung umfasst die Verwendung einer niedrigenergetischen Ionenimplantation die Implantierung der Kupferschicht 436 bei 100 Elektronenvolt (eV) in die zweiten Ebene von Durchkontaktöffnungen 428 und die zweite Ebene von Metallleitungsgräben 430 in der Polymerschicht. Auch die Kupferschicht 436 wird mit einem Winkel senkrecht zur Waferoberfläche, wie durch die Pfeile 437 gezeigt, implantiert. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, führt das Implantieren der Kupferschicht 436 mit senkrechtem Winkel auf die Waferoberfläche zu einer zweiten Kristallkeimschicht aus Kupfer 436, welche auf der Bodenoberfläche 438 in den Zweitebenen-Durchkontaktöffnungen 428 und der zweiten Ebene von Metallleitungsgräben 430 verbleibt, und in einem wesentlich geringerem Umfang auf die Seitenoberflächen 440 der zweiten Ebene von Durchkontaktöffnungen 428 und einer zweiten Ebene von Metallleitungsgräben 430. In einer Ausführungsform wird eine optionale Aluminiumschicht 441 auf die zweite Kupferkristallkeimschicht 436 abgeschieden, wiederum unter Verwendung von niedrigenergetischer Ionenimplantation bei 100 Elektronenvolt (eV). Die optionale Aluminiumschicht wird abgeschieden, um eine Dicke von ungefähr 5·10–9m (50 Å) aufzuweisen. Gemäß einer Ausführungsform wird dies durch Verwendung einer 3 × 1016 Ionen-Implantierung von Aluminium senkrecht auf die Waferoberfläche erreicht. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, wird die Aluminiumschicht 441 verwendet, um die zweite Kupferkristallkeimschicht 436 vor Oxidation vor den nachfolgenden Verarbeitungsschritten zu schützen. Die Struktur ist nun so wie sie in 4I erscheint.
  • Die 4J veranschaulicht die Struktur nach der nächsten Sequenz von Verarbeitungsschritten. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, diente die restliche Photolackschicht 426 als Blockierungsschicht, um die Implantierungsflächen für die zweite Sperr-/Haftschicht 434, die zweite Kristallkeimschicht 436 und die Aluminiumschicht 441 zu definieren. Die restliche Photoresistschicht 426 wird nun unter Verwendung eines Nassablöseverfahrens entfernt, was der Durchschnittsfachmann beim Lesen der Offenbarung wiederum verstehen wird. Gemäß den Lehren der vorliegenden Erfindung umfasst die Entfernung der restlichen Photolackschicht 426 die Entfernung der unerwünschten Aluminiumschicht 441, der unerwünschten Kristallkeimschicht 436 und der unerwünschten Sperr-/Haftschicht 434 von anderen Flächen der Waferoberfläche, z. B. von einer Reihe von Bereichen 432 außerhalb der zweiten Ebene von Metallliniengräben 430 auf einer oberen Fläche 442 und der zweiten Isolatorschicht 424. Die Struktur ist nun so wie in 4J gezeigt.
  • In 4K wird ein zweiter metallischer Leiter 444 oder einer zweiter Kernleiter 444 darauf abgeschieden oder auf der zweiten Kristallkeimschicht 436 und innerhalb der zweiten Sperr-/Haftschicht 434 in den zweiten Ebenen von Durchkontaktöffnungen 428 und der zweiten Ebene von Metallleitungsgräben 430 in der Polymerschicht ausgebildet. In dieser Ausfüh rungsform ist der zweite metallische Leiter 444 oder der zweite Kernleiter 444 aus Kupfer, kann jedoch in anderen Ausführungsformen der vorliegenden Erfindung aus der Gruppe bestehend aus Aluminium, Silber und Gold ausgewählt sein. In einer Ausführungsform wird der zweite metallische Leiter 444 oder zweite Kernleiter 444 unter Verwendung eines selektiven CVD-Prozesses deponiert. In einer anderen Ausführungsform umfasst das Deponieren eines zweiten metallischen Leiters 444 oder zweiten Kernleiters 444 auf der zweiten Kristallkeimschicht 436 und innerhalb der zweiten Sperr-/Haftschicht 434 das Abscheiden eines zweiten metallischen Leiters 444 oder zweiten Kernleiters 444 unter Verwendung stromloser Plattierung. Stromlose Kupferplattierung wird verwendet, um ausreichend Kupfer zu abzuscheiden, um die zweite Ebene von Durchkontaktöffnungen 428 und die zweite Ebene von Metallleitungsgräben 430 auf die zweite Oberfläche 442 der zweiten Isolatorschicht 424 aufzufüllen. Daher bilden die zweite Sperr-/Haftschicht 434, die zweite Kristallkeimschicht 436 und der zweite metallische Leiter 444 oder zweiter Kernleiter 444 eine zweite Reihe von leitfähigen Strukturen, welche eine Reihe von Zweitebenen-Durchkontakten und eine Reihe von Zweitebenen-Metallleitungen umfassen, die auf einer ersten Reihe von leitfähigen Strukturen, z. B. der Erstebenen-Metallleitungen 420 oder der Reihe von Erstebenen-Metallleitungen 420 gebildet und mit diesen verbunden sind.
  • Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, können die oben beschriebenen Verfahrensausführungsformen wiederholt werden, bis die benötigte Anzahl von Metallschichten hergestellt ist.
  • Die 4L veranschaulicht die Struktur nach der letzten Sequenz von Verarbeitungsschritten. Bei der Vollendung der letzten Metallebene wird die gesamte Polymerstruktur, z. B. die erste Polymerschicht 408 und die zweite Polymerschicht 424 unter Verwendung einer O2-Plasmaätzung entfernt. Die Struktur ist nun so, wie sie in 4L erscheint.
  • 5 ist eine Veranschaulichung einer Ausführungsform eines integrierten Schaltkreises hergestellt nach den Lehren der vorliegenden Erfindung. Wie in 5 gezeigt, umfasst der integrierte Schaltkreis eine Metallschicht in einem integrierten Schaltkreis. Die Metallschicht umfasst eine Reihe von Erstebenen-Durchkontakten 507A und 507B, elektrisch verbunden mit einer Reihe von Siliziumvorrichtungen 501A und 501B in einem Substrat 500. Eine Reihe von Erstebenen-Metallleitungen 520 ist darauf ausgebildet und mit der Reihe von Erstebenen- Durchkontakten 507A und 507B verbunden. Eine Sperr-/Haftschicht 518 mit einer Dicke im Bereich von 5·10–10m bis 15·10–9m (5 bis 150 Angström) ist auf der Reihe von Erstebenen-Metallleitungen 520 gebildet. Eine Kristallkeimschicht 516 mit einer Dicke im Bereich von 5·10–10m bis 15·10–9m (5 bis 150 Angström) ist zumindest zwischen einem Teil der Sperr-/Haftschicht 518 und der Reihe von Erstebenen-Metallleitungen 520 ausgebildet. Wie oben beschrieben, umfasst die Sperr-/Haftschicht 518 mit einer Dicke im Bereich von 5·10–10m bis 15·10–9m (5 bis 150 Angström) eine Sperr-/Haftschicht ausgewählt aus der Gruppe bestehend aus Titan, Zirkonium und Hafnium. In einer Ausführungsform, wie in 5 gezeigt, sind die Reihe von Erstebenen-Durchkontakten 507A und 507B, verbunden mit einer Reihe von Siliziumvorrichtungen 501A und 501B, im Substrat 500 von einer Isolatorschicht umgeben.
  • Wie oben beschrieben umfasst die Reihe von Erstebenen-Metallleitungen 520 eine Reihe von Erstebenen-Metallleitungen 520, die ausgewählt sind aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold. In einer Ausführungsform umfasst der integrierte Schaltkreis 503 einen Teil eines integrierten Speicherschaltkreises 503. In dieser Ausführungsform umfasst die Reihe von Siliziumvorrichtungen 501A und 501B einen oder mehrere Transistoren 501A und 501B in dem Substrat 500.
  • Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, kann jede der Ausführungsformen wie in den 1K, 2K, 3K und/oder 4L gezeigt einen Teil eines integrierten Schaltkreises gemäß den Lehren der vorliegenden Erfindung umfassen.
  • Die 6 veranschaulicht eine Ausführungsform eines System 600 umfassend einen Teil eines integrierten Schaltkreises gebildet nach einer der Ausführungsformen, die in der vorliegenden Anmeldung beschrieben sind. Wie der Durchschnittsfachmann beim Lesen dieser Offenbarung verstehen wird, umfasst dieses System 600 einen Prozessor 610 und einen integrierten Schaltkreis oder einen integrierten Speicherschaltkreis 630, der mit dem Prozessor 610 gekoppelt ist. Der Prozessor 610 kann über jeden geeigneten Bus mit dem integrierten Speicherschaltkreis 630 gekoppelt werden, wie dem Durchschnittsfachmann bekannt ist und wie das auch von ihm verstanden wird. In der Ausführungsform sind der Prozessor 610 und der integrierte Schaltkreis 630 auf einem einzelnen Wafer oder Chip platziert. Wiederum umfasst mindestens ein Teil des integrierten Schaltkreises 630 einen Teil eines integrierten Schaltkreises 630 wie in den diversen hier angegebenen Ausführungsformen offenbart.
  • Schlussfolgerung
  • Strukturen und Verfahren wurden zur Verfügung gestellt, welche die Eigenschaften integrierter Schaltkreise gemäß kleiner werdenden Entwurfsregeln verbessern. Die Strukturen und Verfahren umfassen eine Diffusionsbarriere und eine Kristallkeimschicht in einem integrierten Schaltkreis, die beide unter Verwendung niedrigenergetischer Ionenimplantation gefolgt von einer selektiven Abscheidung von Metallleitungen des integrierten Schaltkreises hergestellt werden. Gemäß den Lehren der vorliegenden Erfindung vermeidet diese selektive Abscheidung der Metallleitungen den Bedarf für mehrfache chemisch-mechanische Planarisierungsschritte (CMP). Die niedrigenergetische Ionenimplantation der vorliegenden Erfindung ermöglicht die genaue Platzierung sowohl der Diffusionsbarriere als auch der Kristallkeimschicht. Ein restlicher Photolack kann verwendet werden, um die Diffusionsbarriere und die Kristallkeimschicht von unerwünschten Flächen auf einer Waferoberfläche zu entfernen. Die durch die beschriebenen neuen Prozesse hergestellten Strukturen verwenden Aluminium-, Kupfer-, Gold- und Silber-Metallverbindungen.
  • Obwohl spezifische Ausführungsformen vorliegend veranschaulicht und beschrieben wurden, wird von den Durchschnittsfachleuten anerkannt werden, dass jede Anordnung, die darauf abzielt, die gleichen Zwecke zu erzielen, die spezifischen gezeigten Ausführungsformen ersetzen kann. Diese Anmeldung ist dazu gedacht, jede Anpassung oder Variation der vorliegenden Erfindung abzudecken. Es sollte klar sein, dass die obige Beschreibung veranschaulichend und nicht beschränkend gedacht ist. Der Umfang der Erfindung umfasst beliebige andere Anwendungen, in welchen die obigen Strukturen und Herstellungsverfahren verwendet werden. Der Umfang der Erfindung sollte mit Bezug auf die beigefügten Ansprüche zusammen mit dem vollständigen Umfang von Äquivalenten zu dem, auf was die Ansprüche sich beziehen, bestimmt werden.

Claims (22)

  1. Verfahren zur Herstellung einer Sperr-/Haftschicht (114) und einer Kristallkeimschicht (116) in einer integrierten Schaltkreisanordnung, umfasend: Strukturieren einer Isolatorschicht (108) auf einer planarisierten Oberfläche (109), um eine Reihe von Gräben (110) in der Isolatorschicht zu definieren, welche auf eine Reihe von Erstebenen-Durchkontakten (107A, 107B) in der planarisierten Oberfläche öffnen; Deponieren der Sperr-/Haftschicht (114) in der Reihe von Gräben (110) unter Verwendung von 100- bis 800-Elektronenvolt niedrigenergetischer Ionenimplantation; und Deponieren der Kristallkeimschicht (116) auf der Sperr-/Haftschicht (114) in der Reihe von Gräben (110) unter Verwendung einer 100- bis 800-Elektronenvolt niedrigenergetischen Ionenimplantation.
  2. Verfahren nach Anspruch 1, wobei das Strukturieren der Isolatorschicht (108) das Strukturieren eines Polyimids umfasst.
  3. Verfahren nach Anspruch 1, wobei das Deponieren der Sperr-/Haftschicht (114) das Abscheiden der Sperr-/Haftschicht (114) ausgewählt aus der Gruppe bestehend aus Tantalnitrid, Titan, Zirkonium und Hafnium umfasst.
  4. Verfahren nach Anspruch 3, wobei das Deponieren der Sperr-/Haftschicht (114) das Deponieren der Sperr-/Haftschicht (114) mit einer Dicke im Bereich von 5·10–19m bis 1·10–8m umfasst.
  5. Verfahren nach Anspruch 1, wobei das Verfahren ferner das Abscheiden eines metallischen Leiters (120) auf der Kristallkeimschicht (116) in der Reihe von Gräben (110) umfasst, wobei der metallische Leiter (120) aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold ausgewählt ist.
  6. Verfahren nach Anspruch 5, wobei das Abscheiden des metallischen Leiters (120) auf der Kristallkeimschicht (116) das Abscheiden des metallischen Leiters (120) unter Verwendung von stromloser Plattierung umfasst.
  7. Verfahren nach Anspruch 1, wobei das Deponieren der Kristallkeimschicht (116) auf der Sperr-/Haftschicht (114) das Abscheiden der Kristallkeimschicht (116) ausgewählt aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold umfasst.
  8. Verfahren nach Anspruch 1, wobei das Strukturieren der Isolatorschicht (108) das Ätzen der Isolatorschicht (108) unter Verwendung einer Maskenschicht aus Photoresist (112) umfasst.
  9. Verfahren nach Anspruch 8, wobei das Ätzen der Isolatorschicht (108) unter Verwendung der Maskenschicht aus Photoresist (112) ferner umfasst: Zurücklassen einer restlichen Photoresistschicht auf der Isolatorschicht (108) in einer Reihe von Bereichen (113) außerhalb der Reihe von Gräben (110); und Entfernen der Sperr-/Haftschicht (114) und der Kristallkeimschicht (116) von der Reihe von Bereichen (113) außerhalb der Reihe von Gräben (110) unter Verwendung einer Photoresist-Ablösung; und Abscheidung eines metallischen Leiters (120) auf der Kristallkeimschicht (116) in der Reihe von Gräben (110).
  10. Verfahren nach Anspruch 1, wobei das Deponieren der Sperr-/Haftschicht (114) in der Reihe von Gräben (110) das Abscheiden der Sperr-/Haftschicht (114) aus Zirkonium unter Verwendung von niedrigenergetischer Ionenimplantation von ungefähr 100 Elektronenvolt und der Verwendung einer Implantierung mit variierendem Winkel (α) umfasst, wobei der Implantierungswinkel (α) von senkrecht zur planarisierten Oberfläche (109) bis ungefähr 15 Grad abweichend von Senkrecht variiert wird.
  11. Verfahren nach Anspruch 10, wobei das Abscheiden der Sperr-/Haftschicht (114) aus Zirkonium das Abscheiden der Sperr-/Haftschicht (114) aus Zirkonium mit einer Dicke von ungefähr 5·10–9m umfasst.
  12. Verfahren nach Anspruch 1, wobei das Strukturieren der Isolatorschicht (108) das Abscheiden einer Oxidschicht und das Ätzen der Oxidschicht unter Verwendung einer Maskenschicht aus Photoresist (112) umfasst.
  13. Verfahren nach Anspruch 12, wobei das Abscheiden der Oxidschicht das Abscheiden eines fluorierten Siliziumoxides umfasst.
  14. Ein integrierter Speicherschaltkreis, umfassend: ein Substrat (100) umfassend einen oder mehrere Transistoren (101A, 101B); eine Isolatorschicht (102), welche das Substrat (100) bedeckt und einen oder mehrere Erstebenen-Durchkontakte (107A, 107B) aufweist, die mit dem einen oder den mehreren Transistoren (101A, 101B) in dem Substrat (100) verbinden; und eine die Isolatorschicht (102) bedeckende Polyimidschicht (108) umfassend eine oder mehrere leitfähige Strukturen, die auf den einen oder mehreren Erstebenen-Durchkontakten (107A, 107B) gebildet sind und damit verbinden, wobei jede der einen oder mehreren leitfähigen Strukturen umfasst: Eine Reihe von Erstebenen-Metallleitungen (120); eine Sperr-/Haftschicht (114) mit einer Dicke im Bereich von 5·10–10m bis 1,5·10–8m, gebildet auf dem einen oder den mehreren Erstebenen-Durchkontakten (107A, 107B), wobei die Sperr-/Haftschicht (114) mittels 100- bis 800-Elektronenvolt niedrigenergetischer Ionenimplantation ausgebildet wird; und eine Kristallkeimschicht (116) mit einer Dicke im Bereich von 5·10–10m bis 1,5·10–8m, gebildet mindestens zwischen einem Teil der Sperr-/Haftschicht (114) und der Reihe von Erstebenen-Metallleitungen (120), wobei die Kristallkeimschicht (116) mittels 100- bis 800-Elektronenvolt niedrigenergetischer Ionenimplantation ausgebildet wird.
  15. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei die Sperr-/Haftschicht (114) aus der Gruppe bestehend aus Tantalnitrid, Titan, Zirkonium und Hafnium ausgewählt ist.
  16. Der integrierte Speicherschaltkreis nach Anspruch 15, wobei der eine oder die mehreren Erstebenen-Durchkontakte (107A, 107B), die mit dem einen oder den mehreren Transistoren (101A, 101B) in dem Substrat (100) verbinden, von der Isolatorschicht (102) umgeben sind.
  17. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei die Sperr-/Haftschicht (114), die auf der Reihe von Erstebenen-Metallleitungen (120) gebildet wird, durch eine Polyimid-Isolatorschicht (108) umgeben ist.
  18. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei die Reihe von Erstebenen-Metallleitungen (120) aus der Gruppe bestehend aus Aluminium, Kupfer, Silber und Gold ausgewählt ist.
  19. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei die Kristallkeimschicht (116) eine Kupferkristallkeimschicht umfasst, und die Reihe von Erstebeneu-Metallleitungen (120) eine Reihe von Kupfer-Metallleitungen umfasst.
  20. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei jede der einen oder mehreren leitfähigen Strukturen umfasst: Eine Schicht aus Titan oder Zirkonium (214) als Sperr-/Haftschicht, die eine Dicke von ungefähr 5·10–9 in aufweist; eine erste Schicht aus Aluminium (281) als untere Schicht der Kristallkeimschicht (216) auf der Schicht von Titan oder Zirkonium (214), die eine Dicke von ungefähr 5·10–9m aufweist; eine Schicht aus Kupfer (282) als mittlere Schicht der Kristallkeimschicht (216) auf der ersten Schicht von Aluminium (281), die eine Dicke von ungefähr 1·10–9 in aufweist; und eine zweite Schicht von Aluminium (283) als obere Schicht der Kristallkeimschicht (216) auf der Schicht von Kupfer (282), die eine Dicke von ungefähr 5·10–9m aufweist.
  21. Der integrierte Speicherschaltkreis nach Anspruch 14, wobei jede der ein oder mehreren leitfähigen Strukturen umfasst: Eine Schicht aus Tantal (381) als untere Schicht der Sperr-/Haftschicht (314), die eine Dicke von ungefähr 1·10–8m aufweist; eine Schicht aus Stickstoff (382) als obere Schicht der Sperr-/Haftschicht (314) auf der Schicht aus Tantal (381); eine Schicht aus Kupfer (316) als Kristallkeimschicht auf der Schicht aus Stickstoff (382), die eine Dicke von ungefähr 5·10–9m aufweist; und eine Kupfermetallleitung (320) als Erstebenen-Metallleitung, gebildet auf der Kristallkeimschicht aus Kupfer (316).
  22. Der integrierte Speicherschaltkreis nach Anspruch 21, wobei jede leitfähige Struktur ferner eine Schicht aus Tantalnitrid (323) umfasst, die die oberste Oberfläche jeder leitfähigen Struktur bildet.
DE10194958T 2000-01-18 2001-01-18 Verfahren zur Herstellung einer Sperr-/ Haftschicht und einer Kristallkeimschicht in einer integrierten Schaltkreisanordnung und zugehörige integrierte Schaltkreisanordnung Expired - Fee Related DE10194958B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/484,002 2000-01-18
US09/484,002 US6376370B1 (en) 2000-01-18 2000-01-18 Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
PCT/US2001/001634 WO2001054192A1 (en) 2000-01-18 2001-01-18 Process for providing seed layers for aluminium, copper, gold and silver metallurgy

Publications (2)

Publication Number Publication Date
DE10194958T1 DE10194958T1 (de) 2002-12-05
DE10194958B4 true DE10194958B4 (de) 2006-08-17

Family

ID=23922330

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10194958T Expired - Fee Related DE10194958B4 (de) 2000-01-18 2001-01-18 Verfahren zur Herstellung einer Sperr-/ Haftschicht und einer Kristallkeimschicht in einer integrierten Schaltkreisanordnung und zugehörige integrierte Schaltkreisanordnung

Country Status (6)

Country Link
US (4) US6376370B1 (de)
JP (1) JP2003520450A (de)
KR (1) KR100491068B1 (de)
AU (1) AU2001229584A1 (de)
DE (1) DE10194958B4 (de)
WO (1) WO2001054192A1 (de)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6541858B1 (en) * 1998-12-17 2003-04-01 Micron Technology, Inc. Interconnect alloys and methods and apparatus using same
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
JP3548488B2 (ja) * 2000-03-13 2004-07-28 沖電気工業株式会社 強誘電体を用いた半導体装置の製造方法
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6710452B1 (en) * 2000-07-19 2004-03-23 Advanced Micro Devices, Inc. Coherent diffusion barriers for integrated circuit interconnects
US7224063B2 (en) * 2001-06-01 2007-05-29 International Business Machines Corporation Dual-damascene metallization interconnection
US6900119B2 (en) * 2001-06-28 2005-05-31 Micron Technology, Inc. Agglomeration control using early transition metal alloys
JP2003100757A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US7696092B2 (en) * 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US6703308B1 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US6703307B2 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of implantation after copper seed deposition
US6861349B1 (en) * 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
US6727175B2 (en) * 2002-08-02 2004-04-27 Micron Technology, Inc. Method of controlling metal formation processes using ion implantation, and system for performing same
US7494894B2 (en) * 2002-08-29 2009-02-24 Micron Technology, Inc. Protection in integrated circuits
US6770559B1 (en) * 2002-10-29 2004-08-03 Advanced Micro Devices, Inc. Method of forming wiring by implantation of seed layer material
US6852627B2 (en) * 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US7022579B2 (en) * 2003-03-14 2006-04-04 Micron Technology, Inc. Method for filling via with metal
JP2011154380A (ja) * 2003-03-20 2011-08-11 Toshiba Mobile Display Co Ltd 表示装置の形成方法
US6740392B1 (en) 2003-04-15 2004-05-25 Micron Technology, Inc. Surface barriers for copper and silver interconnects produced by a damascene process
US20050006770A1 (en) * 2003-07-08 2005-01-13 Valeriy Sukharev Copper-low-K dual damascene interconnect with improved reliability
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
JP3954998B2 (ja) * 2003-08-11 2007-08-08 ローム株式会社 半導体装置およびその製造方法
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US7989956B1 (en) * 2004-09-03 2011-08-02 Advanced Micro Devices, Inc. Interconnects with improved electromigration reliability
TWI267946B (en) * 2005-08-22 2006-12-01 Univ Nat Chiao Tung Interconnection of group III-V semiconductor device and fabrication method for making the same
JP4548280B2 (ja) * 2005-08-31 2010-09-22 ソニー株式会社 半導体装置の製造方法
US7396750B2 (en) * 2005-09-28 2008-07-08 Northern Lights Semiconductor Corp. Method and structure for contacting two adjacent GMR memory bit
US7968394B2 (en) 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
KR100770541B1 (ko) * 2005-12-29 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
WO2007111518A1 (en) * 2006-03-27 2007-10-04 Nano Cluster Devices Limited Filling of nanoscale and microscale structures
US20080157911A1 (en) * 2006-12-29 2008-07-03 Fajardo Arnel M Soft magnetic layer for on-die inductively coupled wires with high electrical resistance
JP5010939B2 (ja) * 2007-02-19 2012-08-29 株式会社東芝 半導体装置の製造方法
KR100847985B1 (ko) * 2007-06-25 2008-07-22 삼성전자주식회사 금속 배선 형성방법
DE102007031958A1 (de) * 2007-07-10 2009-01-15 Deutsche Cell Gmbh Kontakt-Struktur für ein Halbleiter-Bauelement sowie Verfahren zur Herstellung desselben
JP4836092B2 (ja) 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
US8871619B2 (en) * 2008-06-11 2014-10-28 Intevac, Inc. Application specific implant system and method for use in solar cell fabrications
JP4441658B1 (ja) * 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
CN102543671B (zh) * 2010-12-08 2015-02-11 中国科学院微电子研究所 半导体晶片的制造方法
US20120161319A1 (en) * 2010-12-23 2012-06-28 Stmicroelectronics Pte Ltd. Ball grid array method and structure
US8962443B2 (en) * 2011-01-31 2015-02-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor device having an airbridge and method of fabricating the same
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
US8564132B2 (en) * 2011-08-17 2013-10-22 International Business Machines Corporation Tungsten metallization: structure and fabrication of same
TWI506719B (zh) 2011-11-08 2015-11-01 Intevac Inc 基板處理系統及方法
US8791014B2 (en) 2012-03-16 2014-07-29 Globalfoundries Inc. Methods of forming copper-based conductive structures on semiconductor devices
WO2014100506A1 (en) 2012-12-19 2014-06-26 Intevac, Inc. Grid for plasma ion implant
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
US9269668B2 (en) 2014-07-17 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect having air gaps and polymer wrapped conductive lines
US9666514B2 (en) * 2015-04-14 2017-05-30 Invensas Corporation High performance compliant substrate
US9704804B1 (en) 2015-12-18 2017-07-11 Texas Instruments Incorporated Oxidation resistant barrier metal process for semiconductor devices
CN108122820B (zh) * 2016-11-29 2020-06-02 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US10685869B2 (en) * 2018-10-19 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same
KR102202032B1 (ko) * 2019-03-19 2021-01-13 하이엔드테크놀로지(주) 반도체 소자의 제조 방법
USD961895S1 (en) 2021-08-17 2022-08-30 Nike, Inc. Shoe
USD961898S1 (en) 2021-08-17 2022-08-30 Nike, Inc. Shoe
USD961899S1 (en) 2021-08-17 2022-08-30 Nike, Inc. Shoe
USD961897S1 (en) 2021-08-17 2022-08-30 Nike, Inc. Shoe

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670420A (en) * 1994-12-05 1997-09-23 Hyundai Electronics Industries Co., Ltd. Method of forming metal interconnection layer of semiconductor device
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
JPH11288940A (ja) * 1998-02-12 1999-10-19 Motorola Inc 半導体素子における相互接続構造およびその形成方法
US6211073B1 (en) * 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6284656B1 (en) * 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6288442B1 (en) * 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer

Family Cites Families (220)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US158986A (en) * 1875-01-19 Improvement in toilet-stand bedsteads
US2842438A (en) 1956-08-02 1958-07-08 American Metal Climax Inc Copper-zirconium alloys
US3515663A (en) * 1968-02-01 1970-06-02 Hewlett Packard Co Triode sputtering apparatus using an electron emitter
US3954570A (en) 1974-11-11 1976-05-04 Amp Incorporated Sensitized polyimides and circuit elements thereof
US4213818A (en) 1979-01-04 1980-07-22 Signetics Corporation Selective plasma vapor etching process
US4423547A (en) 1981-06-01 1984-01-03 International Business Machines Corporation Method for forming dense multilevel interconnection metallurgy for semiconductor devices
JPS583221A (ja) * 1981-06-29 1983-01-10 Fujitsu Ltd イオンビ−ム堆積法
US4394223A (en) 1981-10-06 1983-07-19 The United States Of America As Represented By The Secretary Of The Air Force Tin and gold plating process
US4386116A (en) 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
US4565157A (en) * 1983-03-29 1986-01-21 Genus, Inc. Method and apparatus for deposition of tungsten silicides
ATE75167T1 (de) 1984-02-13 1992-05-15 Jerome J Schmitt Iii Verfahren und vorrichtung fuer gasstrahlniederschlag von leitfaehigen und dielektrischen duennen festfilmen und so hergestellte erzeugnisse.
US4574095A (en) 1984-11-19 1986-03-04 International Business Machines Corporation Selective deposition of copper
US4996584A (en) 1985-01-31 1991-02-26 Gould, Inc. Thin-film electrical connections for integrated circuits
US4762728A (en) 1985-04-09 1988-08-09 Fairchild Semiconductor Corporation Low temperature plasma nitridation process and applications of nitride films formed thereby
DE3724617A1 (de) * 1986-07-25 1988-01-28 Fuji Photo Film Co Ltd Aufzeichnungsmedium und verfahren zur durchfuehrung der aufzeichnung/wiedergabe unter verwendung des aufzeichnungsmediums
JPH0777211B2 (ja) 1987-08-19 1995-08-16 富士通株式会社 アッシング方法
JP2544396B2 (ja) 1987-08-25 1996-10-16 株式会社日立製作所 半導体集積回路装置の製造方法
GB2214709A (en) 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
US5019531A (en) 1988-05-23 1991-05-28 Nippon Telegraph And Telephone Corporation Process for selectively growing thin metallic film of copper or gold
US4847111A (en) 1988-06-30 1989-07-11 Hughes Aircraft Company Plasma-nitridated self-aligned tungsten system for VLSI interconnections
JPH02220464A (ja) 1989-02-22 1990-09-03 Toshiba Corp 半導体装置及びその製造方法
US4962058A (en) 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
US4990229A (en) * 1989-06-13 1991-02-05 Plasma & Materials Technologies, Inc. High density plasma deposition and etching apparatus
US4984459A (en) * 1989-09-21 1991-01-15 Shannon E Paul Rate of turn indicator
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
JPH0613375A (ja) * 1989-12-13 1994-01-21 Intel Corp 超大規模集積装置の相互接続レベルを形成する方法
US5100499A (en) 1989-12-20 1992-03-31 Texas Instruments Incorporated Copper dry etch process using organic and amine radicals
JP2900490B2 (ja) * 1990-03-28 1999-06-02 株式会社島津製作所 Ｍｅｓ型電界効果トランジスタの製造方法
US5256205A (en) 1990-05-09 1993-10-26 Jet Process Corporation Microwave plasma assisted supersonic gas jet deposition of thin film materials
US5173442A (en) 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5243222A (en) 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5158986A (en) 1991-04-05 1992-10-27 Massachusetts Institute Of Technology Microcellular thermoplastic foamed with supercritical fluid
US5240878A (en) * 1991-04-26 1993-08-31 International Business Machines Corporation Method for forming patterned films on a substrate
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
JP2868167B2 (ja) 1991-08-05 1999-03-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 多重レベル高密度相互接続構造体及び高密度相互接続構造体
US5442237A (en) 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric
US5413687A (en) * 1991-11-27 1995-05-09 Rogers Corporation Method for metallizing fluoropolymer substrates
US5171712A (en) 1991-12-20 1992-12-15 Vlsi Technology, Inc. Method of constructing termination electrodes on yielded semiconductor die by visibly aligning the die pads through a transparent substrate
US5231056A (en) 1992-01-15 1993-07-27 Micron Technology, Inc. Tungsten silicide (WSix) deposition process for semiconductor manufacture
US5401680A (en) * 1992-02-18 1995-03-28 National Semiconductor Corporation Method for forming a ceramic oxide capacitor having barrier layers
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
US5739579A (en) 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
US5354712A (en) 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US5681441A (en) 1992-12-22 1997-10-28 Elf Technologies, Inc. Method for electroplating a substrate containing an electroplateable pattern
DE4400200C2 (de) 1993-01-05 1997-09-04 Toshiba Kawasaki Kk Halbleitervorrichtung mit verbesserter Verdrahtungsstruktur und Verfahren zu ihrer Herstellung
JP3326698B2 (ja) 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US5654245A (en) 1993-03-23 1997-08-05 Sharp Microelectronics Technology, Inc. Implantation of nucleating species for selective metallization and products thereof
US5506449A (en) 1993-03-24 1996-04-09 Kawasaki Steel Corporation Interconnection structure for semiconductor integrated circuit and manufacture of the same
US5470801A (en) 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
JPH0778815A (ja) 1993-06-30 1995-03-20 Kawasaki Steel Corp 半導体装置及びその製造方法
JPH0778869A (ja) * 1993-06-30 1995-03-20 Kawasaki Steel Corp 半導体装置及びその製造方法
US5539060A (en) 1993-07-30 1996-07-23 Nippon Zeon Co., Ltd. Method for hydrogenation of metathesis polymers
US5384284A (en) * 1993-10-01 1995-01-24 Micron Semiconductor, Inc. Method to form a low resistant bond pad interconnect
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
KR0179677B1 (ko) 1993-12-28 1999-04-15 사토 후미오 반도체장치 및 그 제조방법
US5609721A (en) 1994-03-11 1997-03-11 Fujitsu Limited Semiconductor device manufacturing apparatus and its cleaning method
US5447887A (en) 1994-04-01 1995-09-05 Motorola, Inc. Method for capping copper in semiconductor devices
US5366911A (en) 1994-05-11 1994-11-22 United Microelectronics Corporation VLSI process with global planarization
FR2723254B1 (fr) 1994-07-26 1996-10-11 Pixel Int Sa Anode d'ecran plat de visualisation
DE69513459T2 (de) 1994-08-05 2000-10-26 Ibm Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht
US5635253A (en) 1994-08-30 1997-06-03 International Business Machines Corporation Method of replenishing electroless gold plating baths
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US6285082B1 (en) 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
US5625233A (en) * 1995-01-13 1997-04-29 Ibm Corporation Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide
KR100413890B1 (ko) 1995-03-02 2004-03-19 동경 엘렉트론 주식회사 반도체장치의제조방법및제조장치
JP2728025B2 (ja) * 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
EP0746027A3 (de) * 1995-05-03 1998-04-01 Applied Materials, Inc. Auf einer integrierten Schaltung hergestellter Polysilizium/Wolframsilizid-Mehrschichtverbund und verbessertes Herstellungsverfahren
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
JPH09102541A (ja) 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH09129727A (ja) 1995-10-30 1997-05-16 Nec Corp 半導体装置及びその製造方法
JPH11510219A (ja) * 1995-12-19 1999-09-07 エフエスアイ インターナショナル インコーポレイテッド スプレー・プロセッサを用いる金属膜の無電解めっき
US6224690B1 (en) * 1995-12-22 2001-05-01 International Business Machines Corporation Flip-Chip interconnections using lead-free solders
US5674787A (en) 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
JP2924771B2 (ja) 1996-02-26 1999-07-26 日本電気株式会社 蓄積容量部形成方法
US5789264A (en) * 1996-03-27 1998-08-04 Daewoo Electronics Co., Ltd. Method for manufacturing a thin film actuated mirror having a flat light reflecting surface
US6008117A (en) 1996-03-29 1999-12-28 Texas Instruments Incorporated Method of forming diffusion barriers encapsulating copper
US5780358A (en) 1996-04-08 1998-07-14 Chartered Semiconductor Manufacturing Ltd. Method for chemical-mechanical polish (CMP) planarizing of cooper containing conductor layers
US5891804A (en) 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
US5814557A (en) 1996-05-20 1998-09-29 Motorola, Inc. Method of forming an interconnect structure
US5925930A (en) * 1996-05-21 1999-07-20 Micron Technology, Inc. IC contacts with palladium layer and flexible conductive epoxy bumps
EP0808915A3 (de) 1996-05-23 1998-08-05 Applied Materials, Inc. Verfahren und Vorrichtung zur chemischen Gasphasenabscheidung und zum Sputtern
US5633200A (en) * 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
US6313035B1 (en) 1996-05-31 2001-11-06 Micron Technology, Inc. Chemical vapor deposition using organometallic precursors
US5719089A (en) 1996-06-21 1998-02-17 Vanguard International Semiconductor Corporation Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices
US6429120B1 (en) * 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6051858A (en) * 1996-07-26 2000-04-18 Symetrix Corporation Ferroelectric/high dielectric constant integrated circuit and method of fabricating same
US5801098A (en) 1996-09-03 1998-09-01 Motorola, Inc. Method of decreasing resistivity in an electrically conductive layer
US5792522A (en) 1996-09-18 1998-08-11 Intel Corporation High density plasma physical vapor deposition
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
TW347570B (en) * 1996-12-24 1998-12-11 Toshiba Co Ltd Semiconductor device and method for manufacturing the same
JPH10199881A (ja) 1997-01-13 1998-07-31 Nec Corp 半導体装置の製造方法
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
US6143645A (en) 1997-02-03 2000-11-07 Texas Instruments Incorporated Reduced temperature contact/via filling
JP4355036B2 (ja) * 1997-03-18 2009-10-28 キヤノンアネルバ株式会社 イオン化スパッタリング装置
US5911113A (en) 1997-03-18 1999-06-08 Applied Materials, Inc. Silicon-doped titanium wetting layer for aluminum plug
US5930669A (en) 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
US6194317B1 (en) * 1998-04-30 2001-02-27 3M Innovative Properties Company Method of planarizing the upper surface of a semiconductor wafer
US5985762A (en) 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films
US6130161A (en) 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6143646A (en) 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6037248A (en) * 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
US6090697A (en) 1997-06-30 2000-07-18 Texas Instruments Incorporated Etchstop for integrated circuits
US5932928A (en) 1997-07-03 1999-08-03 Micron Technology, Inc. Semiconductor circuit interconnections and methods of making such interconnections
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US5821168A (en) * 1997-07-16 1998-10-13 Motorola, Inc. Process for forming a semiconductor device
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US5972804A (en) 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
KR100256110B1 (ko) 1997-08-16 2000-05-01 윤종용 반도체 장치의 상호연결 및 그의 형성 방법
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6333255B1 (en) 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
US6054173A (en) * 1997-08-22 2000-04-25 Micron Technology, Inc. Copper electroless deposition on a titanium-containing surface
JPH1187276A (ja) * 1997-09-12 1999-03-30 Ebara Corp 基板のめっき方法
US5972179A (en) 1997-09-30 1999-10-26 Lucent Technologies Inc. Silicon IC contacts using composite TiN barrier layer
US6030877A (en) 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
JPH11233451A (ja) * 1997-10-07 1999-08-27 Texas Instr Inc <Ti> 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス
US5891797A (en) 1997-10-20 1999-04-06 Micron Technology, Inc. Method of forming a support structure for air bridge wiring of an integrated circuit
US6140228A (en) 1997-11-13 2000-10-31 Cypress Semiconductor Corporation Low temperature metallization process
JPH11162829A (ja) * 1997-11-21 1999-06-18 Nec Corp 半導体装置の製造方法
US6358849B1 (en) * 1997-12-23 2002-03-19 Texas Instruments Incorporated Integrated circuit interconnect and method
US6215186B1 (en) * 1998-01-12 2001-04-10 Texas Instruments Incorporated System and method of forming a tungstein plug
US6140234A (en) 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
EP1019954B1 (de) * 1998-02-04 2013-05-15 Applied Materials, Inc. Methode und Apparat für die Niedertemperaturbehandlung von elektroplattierten Kupfer-Mikrostrukturen für mikroelektronische Anordnungen
US5985759A (en) 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
US6143655A (en) * 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6171661B1 (en) 1998-02-25 2001-01-09 Applied Materials, Inc. Deposition of copper with increased adhesion
US6103320A (en) * 1998-03-05 2000-08-15 Shincron Co., Ltd. Method for forming a thin film of a metal compound by vacuum deposition
US6331490B1 (en) * 1998-03-13 2001-12-18 Semitool, Inc. Process for etching thin-film layers of a workpiece used to form microelectric circuits or components
US6565729B2 (en) * 1998-03-20 2003-05-20 Semitool, Inc. Method for electrochemically depositing metal on a semiconductor workpiece
TW593731B (en) * 1998-03-20 2004-06-21 Semitool Inc Apparatus for applying a metal structure to a workpiece
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
US6162583A (en) 1998-03-20 2000-12-19 Industrial Technology Research Institute Method for making intermetal dielectrics (IMD) on semiconductor integrated circuits using low dielectric constant spin-on polymers
US6015465A (en) * 1998-04-08 2000-01-18 Applied Materials, Inc. Temperature control system for semiconductor process chamber
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
US6177350B1 (en) * 1998-04-14 2001-01-23 Applied Materials, Inc. Method for forming a multilayered aluminum-comprising structure on a substrate
US6016000A (en) * 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
JPH11312655A (ja) * 1998-04-30 1999-11-09 Sony Corp Ｃｕ合金膜の形成方法および半導体装置の製造方法
US6120641A (en) * 1998-05-12 2000-09-19 Semitool, Inc. Process architecture and manufacturing tool sets employing hard mask patterning for use in the manufacture of one or more metallization levels on a workpiece
US6268289B1 (en) 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
US6232219B1 (en) * 1998-05-20 2001-05-15 Micron Technology, Inc. Self-limiting method of reducing contamination in a contact opening, method of making contacts and semiconductor devices therewith, and resulting structures
US5981350A (en) 1998-05-29 1999-11-09 Micron Technology, Inc. Method for forming high capacitance memory cells
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
ATE316426T1 (de) * 1998-06-30 2006-02-15 Semitool Inc Metallisierungsstrukturen für mikroelektronische anwendungen und verfahren zur herstellung dieser strukturen
US6492266B1 (en) * 1998-07-09 2002-12-10 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
US6017820A (en) * 1998-07-17 2000-01-25 Cutek Research, Inc. Integrated vacuum and plating cluster system
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US5948467A (en) 1998-07-24 1999-09-07 Sharp Laboratories Of America, Inc. Enhanced CVD copper adhesion by two-step deposition process
TW444238B (en) 1998-08-11 2001-07-01 Toshiba Corp A method of making thin film
JP2000068264A (ja) * 1998-08-26 2000-03-03 Sony Corp 多孔質絶縁膜の表面処理方法およびこれを用いた電子装置の製造方法
US6190732B1 (en) * 1998-09-03 2001-02-20 Cvc Products, Inc. Method and system for dispensing process gas for fabricating a device on a substrate
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6239017B1 (en) * 1998-09-18 2001-05-29 Industrial Technology Research Institute Dual damascene CMP process with BPSG reflowed contact hole
US6169024B1 (en) * 1998-09-30 2001-01-02 Intel Corporation Process to manufacture continuous metal interconnects
KR100270964B1 (ko) * 1998-10-17 2000-11-01 윤종용 반도체 집적회로의 커패시터 및 그 제조방법
JP2000150510A (ja) * 1998-11-05 2000-05-30 Sony Corp 複合多孔質絶縁膜およびその形成方法、ならびに電子装置およびその製造方法
US6183564B1 (en) * 1998-11-12 2001-02-06 Tokyo Electron Limited Buffer chamber for integrating physical and chemical vapor deposition chambers together in a processing system
US6187248B1 (en) * 1998-11-19 2001-02-13 Air Products And Chemicals, Inc. Nanoporous polymer films for extreme low and interlayer dielectrics
KR100385042B1 (ko) 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
JP3708732B2 (ja) * 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
US6359328B1 (en) * 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
US6255217B1 (en) * 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
US6261946B1 (en) 1999-01-05 2001-07-17 Advanced Micro Devices, Inc. Method for forming semiconductor seed layers by high bias deposition
US6232230B1 (en) * 1999-01-05 2001-05-15 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by high temperature deposition
US6228754B1 (en) * 1999-01-05 2001-05-08 Advanced Micro Devices, Inc. Method for forming semiconductor seed layers by inert gas sputter etching
US6258707B1 (en) * 1999-01-07 2001-07-10 International Business Machines Corporation Triple damascence tungsten-copper interconnect structure
US6143650A (en) 1999-01-13 2000-11-07 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by pulse laser anneal
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
IL128200A (en) 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
US6207553B1 (en) * 1999-01-26 2001-03-27 Advanced Micro Devices, Inc. Method of forming multiple levels of patterned metallization
US6107186A (en) 1999-01-27 2000-08-22 Advanced Micro Devices, Inc. High planarity high-density in-laid metallization patterns by damascene-CMP processing
TW400619B (en) * 1999-03-05 2000-08-01 United Microelectronics Corp The manufacture method of dual damascene structure
US6022802A (en) * 1999-03-18 2000-02-08 Taiwan Semiconductor Manufacturing Company Low dielectric constant intermetal dielectric (IMD) by formation of air gap between metal lines
US6350687B1 (en) * 1999-03-18 2002-02-26 Advanced Micro Devices, Inc. Method of fabricating improved copper metallization including forming and removing passivation layer before forming capping film
US6204096B1 (en) * 1999-03-19 2001-03-20 United Microelectronics Corp. Method for reducing critical dimension of dual damascene process using spin-on-glass process
US6368965B1 (en) * 1999-03-26 2002-04-09 Advanced Micro Devices, Inc. Method for low stress plating of semiconductor vias and channels
US6221763B1 (en) * 1999-04-05 2001-04-24 Micron Technology, Inc. Method of forming a metal seed layer for subsequent plating
US6211071B1 (en) * 1999-04-22 2001-04-03 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6117782A (en) 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6117781A (en) 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene processing
US6121150A (en) 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Sputter-resistant hardmask for damascene trench/via formation
US6121149A (en) 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6265311B1 (en) 1999-04-27 2001-07-24 Tokyo Electron Limited PECVD of TaN films from tantalum halide precursors
US6054398A (en) * 1999-05-14 2000-04-25 Advanced Micro Devices, Inc. Semiconductor interconnect barrier for fluorinated dielectrics
US6150261A (en) * 1999-05-25 2000-11-21 United Microelectronics Corp. Method of fabricating semiconductor device for preventing antenna effect
US6365511B1 (en) * 1999-06-03 2002-04-02 Agere Systems Guardian Corp. Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability
US6143604A (en) 1999-06-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method for fabricating small-size two-step contacts for word-line strapping on dynamic random access memory (DRAM)
US6130157A (en) * 1999-07-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Method to form an encapsulation layer over copper interconnects
KR100360396B1 (ko) * 1999-08-05 2002-11-13 삼성전자 주식회사 반도체소자의 콘택 구조체 형성방법
US6251781B1 (en) * 1999-08-16 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to deposit a platinum seed layer for use in selective copper plating
US6518173B1 (en) * 1999-08-18 2003-02-11 Advanced Micro Devices, Inc. Method for avoiding fluorine contamination of copper interconnects
US6319834B1 (en) 1999-08-18 2001-11-20 Advanced Micro Devices, Inc. Method and apparatus for improved planarity metallization by electroplating and CMP
US6410418B1 (en) 1999-08-18 2002-06-25 Advanced Micro Devices, Inc. Recess metallization via selective insulator formation on nucleation/seed layer
US6410442B1 (en) 1999-08-18 2002-06-25 Advanced Micro Devices, Inc. Mask-less differential etching and planarization of copper films
US6303498B1 (en) * 1999-08-20 2001-10-16 Taiwan Semiconductor Manufacturing Company Method for preventing seed layer oxidation for high aspect gap fill
US6710447B1 (en) * 1999-09-17 2004-03-23 Advanced Micro Devices, Inc. Integrated circuit chip with high-aspect ratio vias
US6350678B1 (en) * 1999-09-17 2002-02-26 Advanced Micro Devices, Inc. Chemical-mechanical polishing of semiconductors
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6372622B1 (en) * 1999-10-26 2002-04-16 Motorola, Inc. Fine pitch bumping with improved device standoff and bump volume
US6399489B1 (en) * 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6426289B1 (en) * 2000-03-24 2002-07-30 Micron Technology, Inc. Method of fabricating a barrier layer associated with a conductor layer in damascene structures
US6387542B1 (en) * 2000-07-06 2002-05-14 Honeywell International Inc. Electroless silver plating
US6428673B1 (en) 2000-07-08 2002-08-06 Semitool, Inc. Apparatus and method for electrochemical processing of a microelectronic workpiece, capable of modifying processing based on metrology
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US20020167089A1 (en) 2001-05-14 2002-11-14 Micron Technology, Inc. Copper dual damascene interconnect technology
US6686270B1 (en) * 2002-08-05 2004-02-03 Advanced Micro Devices, Inc. Dual damascene trench depth monitoring
US6740392B1 (en) * 2003-04-15 2004-05-25 Micron Technology, Inc. Surface barriers for copper and silver interconnects produced by a damascene process
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670420A (en) * 1994-12-05 1997-09-23 Hyundai Electronics Industries Co., Ltd. Method of forming metal interconnection layer of semiconductor device
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
JPH11288940A (ja) * 1998-02-12 1999-10-19 Motorola Inc 半導体素子における相互接続構造およびその形成方法
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6211073B1 (en) * 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6284656B1 (en) * 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6288442B1 (en) * 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer

Non-Patent Citations (11)

* Cited by examiner, † Cited by third party
Title
Bhansali, S. et al. "Selective electroless copper plating on silicon seeded by copper ion implanta- tion", Thin Solid Films, 253, pp. 391-394, (1994) *
Bhansali, S. et al. "Selective seeding of copper films on polyimide-patterned silicon substrate, using ion implantation", In: Sensors and Actuators A52, 1996, S. 126-131;$
deposition technology for ultra-large-scale-inte- gration (ULSI) matallization", Microelectronic Engineering, 33, pp. 47-58, (1997)
en, V., et al., "An investigation into the per- formance of diffusion barrier materials against copper diffusion using metal-oxide-semiconductor (MOS) capacitor structures", Solid-State Electro- nics, 43, pp 1045-1049, (1999) *
Godbey, D.J., et al., "Copper Diffusion in Organic Polymer Resists and Inter-level Dielectrics", Thin Solid Films, 308-309, pp. 470-474, (1997)
Godbey, D.J., et al., "Copper Diffusion in OrganicPolymer Resists and Inter-level Dielectrics", ThinSolid Films, 308-309, pp. 470-474, (1997) *
Holloway, K., et al., "Tatalum as a diffusion ba- rrier between copper and silicon", Appl. Phys. Lett. 57(17), pp. 1736-1738, (Oct.1990). *
Laursen T., et al., "Encapsulation of Copper by Nitridation of Cu-Ti Alloy/Bilayer Structures", International Conference on Metallurgical Coatings and Thin Films, Abstracts No. H1.03, San Diego, CA , p. 309, (Apr. 1997)
Laursen T., et al., "Encapsulation of Copper by Nitridation of Cu-Ti Alloy/Bilayer Structures", International Conference on Metallurgical Coatingsand Thin Films, Abstracts No. H1.03, San Diego, CA, p. 309, (Apr. 1997) *
Len, V., et al., "An investigation into the per- formance of diffusion barrier materials against copper diffusion using metal-oxide-semiconductor (MOS) capacitor structures", Solid-State Electro- nics, 43, pp 1045-1049, (1999)
Shacham-Diamond, Y., et al., "Copper electroless *

Also Published As

Publication number Publication date
WO2001054192A1 (en) 2001-07-26
AU2001229584A1 (en) 2001-07-31
JP2003520450A (ja) 2003-07-02
US20020109233A1 (en) 2002-08-15
US7105914B2 (en) 2006-09-12
US20090001586A1 (en) 2009-01-01
US20040169213A1 (en) 2004-09-02
KR20020074202A (ko) 2002-09-28
DE10194958T1 (de) 2002-12-05
US6376370B1 (en) 2002-04-23
KR100491068B1 (ko) 2005-05-24
US7394157B2 (en) 2008-07-01
US7745934B2 (en) 2010-06-29

Similar Documents

Publication Publication Date Title
DE10194958B4 (de) Verfahren zur Herstellung einer Sperr-/ Haftschicht und einer Kristallkeimschicht in einer integrierten Schaltkreisanordnung und zugehörige integrierte Schaltkreisanordnung
DE69929496T2 (de) Struktur für Kupferleitungsverbindungsleitung, die eine metallische Keimschicht umfasst
DE60211915T2 (de) Halbleiterstruktur unter verwendung von opfermaterial und zugeörige herstellungsverfahren
DE69637333T2 (de) Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
DE69836114T2 (de) Kupferverdrahtung mit verbessertem Elektromigrationswiderstand und reduzierter Defektempfindlichkeit
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE102008007001B4 (de) Vergrößern des Widerstandsverhaltens gegenüber Elektromigration in einer Verbindungsstruktur eines Halbleiterbauelements durch Bilden einer Legierung
DE102007004860B4 (de) Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
DE69837313T2 (de) Verfahren zur Herstellung von koplanaren Metal/isolierenden mehrlagigen Schichten unter Verwendung eines damaszenen Prozesses mit fliesfähiger Opferoxyd
DE112010003659T5 (de) Leitfähige Struktur für schmale Verbindungsöffnungen
DE102007046846A1 (de) Seitenwandschutzschicht
DE102005046975A1 (de) Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht
DE102005034182B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE102008063430A1 (de) Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
DE102005024912A1 (de) Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht
DE10244570A1 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE19920757B4 (de) Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur
EP0698293B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte
DE102004003863B4 (de) Technik zur Herstellung eingebetteter Metallleitungen mit einer erhöhten Widerstandsfähigkeit gegen durch Belastung hervorgerufenen Materialtransport
DE102007009912B4 (de) Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema
DE102008044964B4 (de) Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
DE102009055433B4 (de) Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren
DE10351005B4 (de) Barrierenschicht mit einer Titannitridbeschichtung für eine Kupfermetallisierungsschicht, die ein Dielektrikum mit kleinem ε aufweist
EP1118122A1 (de) Integrierte schaltungsanordnung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20110802