DE102004009597A1 - Verfahren zur Herstellung einer Halbleiterbaugruppe - Google Patents

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Abstract

Es wird ein Verfahren zur Herstellung einer Halbleiterbaugruppe angegeben, bei dem eine Verringerung der Störstellenkonzentration in einem dotierten Kanalbereich infolge der Bildung einer Gateisolierschicht unterdrückt werden kann. Nachdem eine Siliziumoxidschicht (20) und eine Siliziumnitridschicht (21) gebildet sind, werden p-leitfähige Störstellenionen (23¶1¶, 23¶2¶) in einer Y-Richtung diagonal von oben implantiert. Was einen Implantierwinkel alpha der Ionenimplantierung betrifft, so wird ein Implantierwinkel gewählt, der der Beziehung tan·-1·(W2/T) < alpha tan·-1·(W1/T) genügt, wobei W1 ein Abstand zwischen einem ersten Bereich (21¶1¶) und einem vierten Bereich (21¶4¶) und ein Abstand zwischen einem dritten Bereich (21¶3¶) und einem sechsten Bereich (21¶6¶) ist, W2 ein Abstand zwischen einem zweiten Bereich (21¶2¶) und einem fünften Bereich (21¶5¶) ist und T eine Gesamtschichtdicke der Siliziumoxidschicht (20) und der Siliziumnitridschicht (21) ist. Wenn der Implantierwinkel alpha innerhalb dieses Bereichs gesteuert wird, werden Störstellenionen (23¶1¶, 23¶2¶) in eine zweite seitliche Oberfläche (10A¶2¶) und eine fünfte seitliche Oberfläche (10A¶5¶) durch eine Siliziumoxidschicht (13) hindurch implantiert.

Description

  • Die vorliegende Erfindung betrifft Verfahren zur Herstellung von Halbleiterbaugruppen und speziell ein Verfahren zur Herstellung einer Halbleiterbaugruppe, die einen DRAM-Kondensator hat.
  • Ein herkömmliches Verfahren zur Herstellung einer Halbleitexbaugruppe, die einen DRAM-Kondensator hat, weist die folgenden Schritte auf, die in der nachstehenden Reihenfolge ausgeführt werden: (a) teilweises Bilden einer Elementtrenn-Isolierschicht in einer oberen Oberfläche eines Siliziumsubstrats, (b) Ionenimplantieren einer Störstelle in einer zu der oberen Oberfläche des Siliziumsubstrats senkrechten Richtung, um einen dotierten Kanalbereich, einen Kanaltrennbereich und einen Muldenbereich, die sämtlich vom p-Leitfähigkeitstyp sind, innerhalb des Siliziumsubstrats zu bilden, das sich in einem Elementbildungsbereich befindet, (c) Bilden einer Gateisolierschicht an der oberen Oberfläche des Siliziumsubstrats, die sich in dem Elementbildungsbereich befindet, unter Anwendung einer Thexmooxidationstechnik, (d) Bilden einer Gateelektrode auf der Gateisolierschicht, (e) Bilden eines Sourcebereichs und eines Drainbereichs, die beide vom n-Typ sind, in der oberen Oberfläche des Siliziumsubstrats, wobei der Sourcebereich und der Drainbereich ein Paar bilden, so daß sie einen Kanalbildungsbereich unter der Gateelektrode sandwichartig einschließen, (f) vollständiges Bilden einer ersten dielektrischen Zwischenschicht, (g) Bilden eines ersten Kontaktstifts, der mit dem Drainbereich in der ersten dielektrischen Zwischenschicht verbunden ist, (h) Bilden einer Bitleitung, die mit dem ersten Kontaktstift verbunden ist, (i) vollständiges Bildes einer zweiten dielektrischen Zwischenschicht, (j) Bilden eines zweiten Kontaktstifts, der mit dem Sourcebereich in der ersten und der zweiten dielektrischen Zwischenschicht verbunden ist, (k) vollständiges Bilden einer dritten dielektrischen Zwischenschicht, (l) Bilden einer unteren Kondensatorelektrode, die mit dem zweiten Kontaktstift in der dritten dielektrischen Zwischenschicht verbunden ist, (m) Bilden einer dielektrischen Kondensatorschicht auf der unteren Kondensatorelektrode, und (n) Bilden einer oberen Kondensatorelektrode auf der dielektrischen Kondensatorschicht.
  • Die JP-OS'en 10-65153, 9-237829 und 8-250583 zeigen beispielsweise Verfahren zur Herstellung einer Halbleiterbaugruppe, wobei der Schritt der Bildung eines dotierten Kanalbereichs in einem Siliziumsubstrat vorgesehen ist.
  • Bei den herkömmlichen Verfahren zur Herstellung einer Halbleiterbaugruppe wird jedoch die Gateisolierschicht gebildet, nachdem der dotierte Kanalbereich gebildet worden ist. Daher wird ein Teil der in dem dotierten Kanalbereich enthaltenen Störstellen durch die Wärmebehandlung zur Bildung der Gateisolierschicht in die Gateisolierschicht absorbiert. Infolgedessen wird die Störstellenkonzentration des dotierten Kanalbereichs niedriger als ein gewünschter Wert, so daß die Schwellenspannung eines Speicherzellentransistors verringert wird.
  • Diese Tendenz macht sich besonders in einem Grenzbereich zwischen der Elementtrenn-Isolierschicht und dem dotierten Kanalbereich bemerkbar, und es tritt eine erhebliche Verminderung der Schwellenspannung von Speicherzellentransistoren auf, wenn die Breite des dotierten Kanalbereichs schmaler als ein bestimmter Wert wird (das Phänomen ist als "umgekehrter Effekt schmaler Übergangszonen" bekannt).
  • Es ist möglich, die Abnahme der Störstellenkonzentration durch Ionenimplantieren einer p-leitenden Störstelle auszugleichen, die eine höhere Konzentration als ein erwünschter Wert hat, wenn dotierte Kanalbereiche gebildet werden. Da jedoch die hochkonzentrierten p-leitenden Störstellenionen in die Bereiche implantiert werden, in denen n-leitende Source- und Drainbereiche gebildet werden sollen, erhebt sich das nachstehende Problem.
  • Da die Störstellenkonzentration in den Source- und Drainbereichen geringer wird, wird der Kontaktwiderstand zwischen dem Sourcebereich und dem zweiten Kontaktstift höher.
  • Infolgedessen verschlechtert sich das Betriebsverhalten von Speicherzellentransistoren, was zu dem Problem einer Verschlechterung der Datenschreibcharakteristiken führt.
  • Außerdem wird die elektrische Feldstärke in dem Grenzbereich zwischen dem Sourcebereich und dem Kanalbildungsbereich sowie in dem Grenzbereich zwischen dem Sourcebereich und der Elementtrenn-Isolierschicht hoch. Infolgedessen nimmt der Übergangskriechstrom zu, was zu dem Problem von schlechter werdenden Charakteristiken (z. B. der Auffrischcharakteristik) von DRAMs führt.
    •
  • Es ist daher eine Aufgabe der Erfindung, ein Verfahren zur Herstellung einer Halbleiterbaugruppe anzugeben, bei dem es möglich ist, eine Abnahme einer Störstellenkonzentration in einem dotierten Kanalbereich zu unterdrücken, die durch die Bildung einer Gateisolierschicht verursacht wird, ohne daß sich die Schreib- und Auffrischcharakteristiken verschlechtern.
  • Gemäß einem ersten Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiterbaugruppe die folgenden Schritte (a) bis (k) auf.
  • In Schritt (a) werden ein erstes, im wesentlichen H-förmiges Maskenmaterial und ein zweites, im wesentlichen H-förmiges Maskenmaterial auf einer Hauptoberfläche eines Halbleitersubstrats gebildet, wobei das erste Maskenmaterial einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich hat, die in dieser Reihenfolge entlang einer in Draufsicht ersten Richtung verbunden sind, und wobei eine Dimension des zweiten Bereichs in bezug auf eine in Draufsicht zweite Richtung, die zu der ersten Richtung senkrecht ist, kleiner als Dimensionen des ersten und dritten Bereichs in bezug auf den zweiten Bereich ist, wobei das zweite Maskenmaterial einen vierten Bereich, einen fünften Bereich und einen sechsten Bereich hat, die in dieser Reihenfolge entlang der ersten Richtung verbunden sind, und wobei eine Dimension des fünften Bereichs in bezug auf den zweiten Bereich kleiner als Dimensionen des vierten und sechsten Bereichs in bezug auf die zweite Richtung ist, so daß der erste und der vierte Bereich, der zweite und der fünfte Bereich sowie der dritte und der sechste Bereich jeweils voneinander beabstandet und entlang der zweiten Richtung ausgefluchtet sind.
  • In Schritt (b) wird das Halbleitersubstrat geätzt unter Verwendung des ersten und des zweiten Maskenmaterials als Ätzmasken, um in der Hauptoberfläche einen ausgesparten Bereich zu bilden, der eine erste seitliche Oberfläche, eine zweite seitliche Oberfläche und eine dritte seitliche Oberfläche, die von dem Halbleitersubstrat unter dem ersten bis dritten Bereich gebildet sind, und eine vierte seitliche Oberfläche, eine fünfte seitliche Oberfläche und eine sechste seitliche Oberfläche hat, die von dem Halbleitersubstrat unter dem vierten bis sechsten Bereich gebildet sind.
  • In Schritt (c) werden Störstellenionen in der zweiten Richtung diagonal von oberhalb implantiert, wobei das erste und das zweite Maskenmaterial auf der Hauptoberfläche gebildet werden, um erste dotierte Kanalbereiche von einem ersten Leitfähigkeitstyp nur in der zweiten und fünften seitlichen Oberfläche von den ersten bis sechsten seitlichen Oberflächen zu bilden. Schritt (d) wird nach Schritt (c) ausgeführt.
  • In Schritt (d) wird eine Elementtrenn-Isolierschicht gebildet durch Ausfüllen des ausgesparten Bereichs, um jeweilige Bereiche des Halbleitersubstrats dort, wo das erste und das zweite Maskenmaterial in Schritt (a) gebildet sind, als einen ersten Elementbildungsbereich und einen zweiten Elementbildungsbereich zu bilden. In Schritt (e) werden zweite dotierte Kanalbereiche vom ersten Leitfähigkeitstyp jeweils innerhalb der Hauptoberfläche gebildet, die in dem ersten und dem zweiten Elementbildungsbereich ist.
  • Schritt (f) wird nach dem Schritt (c) ausgeführt. In Schritt (f) werden das erste und das zweite Maskenmaterial entfernt. Schritt (g) wird nach dem Schritt (f) ausgeführt. In Schritt (g) wird eine Isolierschicht auf der Hauptoberfläche gebildet, die in dem ersten und dem zweiten Elementbildungsbereich liegt.
  • In Schritt (h) wird eine leitfähige Schicht auf einer durch Schritt (g) erhaltenen Struktur gebildet. In Schritt (i) wird die leitfähige Schicht strukturiert, um eine Gateelektrode über der Hauptoberfläche zu bilden, auf der der zweite und fünfte Bereich in Schritt (a) gebildet wurden, wobei sich die Gateelektrode entlang der zweiten Richtung erstreckt.
  • In Schritt (j) werden erste Source-Drainbereiche von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, in der Hauptoberfläche gebildet, in der in Schritt (a) der erste und der vierte Bereich gebildet wurden. In Schritt (k) werden zweite Source-Drainbereiche vom zweiten Leitfähigkeitstyp in der Hauptoberfläche gebildet, in der m Schritt (a) der dritte und der sechste Bereich gebildet wurden.
  • Es ist möglich, eine aus der Bildung der Gateisolierschicht resultierende Verringerung der Störstellenkonzentration in den dotierten Kanalbereichen zu unterdrücken.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleiterbaugruppe die folgenden Schritte (a) bis (k) auf.
  • Im ersten Schritt (a) werden ein erstes Maskenmaterial, ein zweites Maskenmaterial und ein drittes Maskenmaterial auf einer Hauptoberfläche eines Halbleitersubstrats gebildet, wobei das erste Maskenmaterial einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich hat, die in dieser Reihenfolge entlang einer in Draufsicht ersten Richtung verbunden sind, das zweite Maskenmaterial einen vierten Bereich, einen fünften Bereich und einen sechsten Bereich hat, die in dieser Reihenfolge entlang der ersten Richtung verbunden sind, und das dritte Maskenmaterial einen siebten Bereich, einen achten Bereich und einen neunten Bereich hat, die in dieser Reihenfolge entlang der ersten Richtung verbunden sind, so daß der dritte, vierte und neunte Bereich voneinander beabstandet und in dieser Reihenfolge entlang einer in Draufsicht zweiten Richtung ausgefluchtet sind, die zu der ersten Richtung senkrecht ist, und der zweite und achte Bereich voneinander beabstandet und entlang der zweiten Richtung ausgefluchtet sind, und der zweite und fünfte Bereich nicht entlang der zweiten Richtung ausgefluchtet sind.
  • In Schritt (b) wird das Halbleitersubstrat geätzt unter Verwendung des ersten bis dritten Maskenmaterials als Ätzmaske, um in der Hauptoberfläche einen ausgesparten Bereich zu bilden, der folgendes hat: eine erste seitliche Oberfläche, eine zweite seitliche Oberfläche und eine dritte seitliche Oberfläche, die von dem Halbleitersubstrat unter dem ersten bis dritten Bereich gebildet sind, eine vierte seitliche Oberfläche, eine fünfte seitliche Oberfläche und eine sechste seitliche Oberfläche, die von dem Halbleitersubstrat unter dem vierten bis sechsten Bereich gebildet sind, und eine siebte seitliche Oberfläche, eine achte seitliche Oberfläche und eine neunte seitliche Oberfläche, die von dem Halbleitersubstrat unter dem siebten bis neunten Bereich gebildet sind.
  • In Schritt (c) werden Störstellenionen in der zweiten Richtung diagonal von oben implantiert, wobei das erste bis dritte Maskenmaterial auf der Hauptoberfläche gebildet wurden, um erste dotierte Kanalbereiche eines ersten Leitfähigkeitstyps nur in der zweiten seitlichen Oberfläche von der zweiten und dritten seitlichen Oberfläche, nur in der fünften seitlichen Oberfläche von der vierten und fünften seitlichen Oberfläche und nur in der achten seitlichen Oberfläche von der achten und neunten seitlichen Oberfläche zu bilden. Schritt (d) wird nach Schritt (c) ausgeführt.
  • In Schritt (d) wird eine Elementtrenn-Isolierschicht gebildet durch Ausfüllen des ausgesparten Bereichs, um jeweilige Bereiche des Halbleitersubstrats dort, wo das erste bis dritte Maskenmaterial in Schritt (a) geformt wurde, als einen ersten Elementbildungsbereich, einen zweiten Elementbildungsbereich und einen dritten Elementbildungsbereich zu bilden.
  • In Schritt (e) werden zweite dotierte Kanalbereiche von dem ersten Leitfähigkeitstyp jeweils innerhalb der Hauptoberfläche gebildet, die in den ersten bis dritten Elementbildungsbereichen ist. Schritt (f) wird nach Schritt (c) ausgeführt. In Schritt (f) wird das erste bis dritte Maskenmaterial entfernt. Schritt (g) wird nach Schritt (f) ausgeführt. In Schritt (g) wird auf der Hauptoberfläche in dem ersten bis dritten Elementbildungsbereich eine Isolierschicht gebildet.
  • In Schritt (h) wird eine leitfähige Schicht auf einem in Schritt (g) erhaltenen Aufbau gebildet. In Schritt (i) wird die leitfähige Schicht strukturiert, um eine Gateelektrode über der Hauptoberfläche zu bilden, auf der der zweite, fünfte und achte Bereich in Schritt (a) gebildet wurden, wobei sich die Gateelektrode entlang der zweiten Richtung erstreckt.
  • In Schritt (j) werden erste Source-Drainbereiche eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, in der Hauptoberfläche gebildet, in der der erste, sechste und siebte Bereich in Schritt (a) gebildet wurden. In Schritt (k) werden zweite Source-Drainbereiche vom zweiten Leitfähigkeitstyp in der Hauptoberfläche gebildet, in der der dritte, vierte und neunte Bereich in Schritt (a) gebildet worden sind.
  • Es ist möglich, eine aus der Bildung der Gateisolierschicht resultierende Verringerung der Störstellenkonzentration in den dotierten Kanalbereichen zu unterdrücken.
  • Gemäß einem dritten Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiterbaugruppe die folgenden Schritte (a) bis (e) auf. In Schritt (a) wird eine Isolierschicht auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. In Schritt (b) wird auf der Isolierschicht eine leitfähige Schicht gebildet. In Schritt (e) werden Störstellenionen in die Hauptoberfläche durch die leitfähige Schicht und die Isolierschicht hindurch implantiert, um dotierte Kanalbereiche zu bilden.
  • In Schritt (d) wird die leitfähige Schicht strukturiert, um eine Gateelektrode zu bilden. In Schritt (e) wird eine Störstelle in die Hauptoberfläche, die von der Gateelektrode freigelegt ist, eingebaut, um Source-Drainbereiche zu bilden.
  • Es ist möglich, eine aus der Bildung der Gateisolierschicht resultierende Verringerung der Störstellenkonzentration in den dotierten Kanalbereichen zu unterdrücken.
    •
  • Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Diese zeigen in:
  • 1 eine Draufsicht von oben auf einen Aufbau einer Halbleiterbaugruppe gemäß einer ersten bevorzugten Ausführungsform der Erfindung;
  • 2 eine Querschnittsansicht, die einen Querschnittsaufbau der Halbleiterbaugruppe in 1 zeigt;
  • 3 eine Querschnittsansicht, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der ersten bevorzugten Ausführungsform der Erfindung zeigt;
  • 4 eine Draufsicht, die ein Entstehungsmuster einer Siliziumnitridschicht entsprechend 1 zeigt;
  • 5 bis 11 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte das Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der ersten bevorzugten Ausführungsform der Erfindung zeigen;
  • 12 eine Draufsicht von oben, die einen Aufbau einer Halbleiterbaugruppe gemäß einer zweiten bevorzugten Ausführungsform der Erfindung zeigt;
  • 13 eine Querschnittsansicht, die einen Querschnittsaufbau in bezug auf eine Position entlang der Linie XIII-XIII in 12 zeigt;
  • 14 eine Draufsicht von oben, die ein Entstehungsmuster einer Siliziumnitridschicht entsprechend einem Bereich in 12 zeigt;
  • 15 bis 19 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der zweiten bevorzugten Ausführungsform der Erfindung zeigen;
  • 20 und 21 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer dritten bevorzugten Ausführungsform der Erfindung zeigen;
  • 22 und 23 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer vierten bevorzugten Ausführungsform der Erfindung zeigen;
  • 24 eine Draufsicht von oben, die einen Aufbau einer Halbleiterbaugruppe gemäß einer fünften bevorzugten Ausführungsform der Erfindung zeigt;
  • 25 eine Querschnittsansicht, die einen Querschnittsaufbau in bezug auf eine Position entlang der Linie XXV-XXV in 24 zeigt;
  • 26 und 27 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer fünften bevorzugten Ausführungsform der Erfindung zeigen;
  • 28 bis 31 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer sechsten bevorzugten Ausführungsform der Erfindung zeigen;
  • 32 bis 35 Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer siebten bevorzugten Ausführungsform der Erfindung zeigen; und
  • 36 eine Draufsicht von oben auf einen Aufbau einer Halbleiterbaugruppe gemäß einer achten bevorzugten Ausführungsform der Erfindung.
  • Erste bevorzugte Ausführungsform
  • 1 ist eine Draufsicht auf den Aufbau einer Halbleiterbaugruppe gemäß einer ersten bevorzugten Ausführungsform der Erfindung. Elementbildungsbereiche AR1 und AR2, die eine im wesentlichen H-förmige obere Oberflächenstruktur haben, sind durch eine Elementtrenn-Isolierschicht 4 gebildet. Die Elementbildungsbereiche AR1 und AR2 sind voneinander beabstandet und entlang einer Y-Richtung ausgefluchtet.
  • In dem Elementbildungsbereich AR1 ist ein erster Transistor gebildet, der einen Sourcebereich 1S, einen Drainbereich 1D, einen dotierten Kanalbereich 1C und eine Gatestruktur 3 hat. Ebenso ist in dem Elementbildungsbereich AR2 ein zweiter Transistor gebildet, der einen Sourcebereich 2S, einen Drainbereich 2D, einen dotierten Kanalbereich 2C und die Gatestruktur 3 hat. Bei dem in 1 gezeigten Beispiel sind die Gatestruktur 3, die der erste Transistor hat, und die Gatestruktur 3, die der zweite Transistor hat, miteinander verbunden.
  • Der erste und der zweite Transistor sind beispielsweise Speicherzellentransistoren eines DRAM, Transistoren, die eine periphere Schaltung davon bilden, oder Transistoren, die eine Logikschaltung davon bilden. Nachstehend wird ein Beispiel beschrieben, bei dem die ersten und die zweiten Transistoren N-Kanal-MOSFETs sind.
  • Der Sourcebereich 1S, der dotierte Kanalbereich 1C und der Drainbereich 1D sind in dieser Reihenfolge entlang einer X-Richtung ausgefluchtet. Ebenso sind der Sourcebereich 2S, der dotierte Kanalbereich 2C und der Drainbereich 2D in dieser Reihenfolge entlang der X-Richtung ausgefluchtet. Der Sourcebereich 1S und der Sourcebereich 2S, der dotierte Kanalbereich 1C und der dotierte Kanalbereich 2C sowie der Drainbereich 1D und der Drainbereich 2D sind jeweils voneinander beabstandet und entlang der Y-Richtung ausgefluchtet.
  • Ein Abstand W1 zwischen dem dotierten Kanalbereich 1C und dem dotierten Kanalbereich 2C ist breiter als ein Abstand W2 zwischen dem Sourcebereich 1S und dem Sourcebereich 2S sowie der Abstand W2 zwischen dem Drainbereich 1D und dem Drainbereich 2D.
  • 2 zeigt Querschnittsansichten, die einen Querschnittsaufbau der in 1 gezeigten Halbleiterbaugruppe darstellen. In 2 zeigen die Ansichten (A), (B) und (C) die Querschnittstrukturen entlang den Linien IIA-IIA, IIB-IIB bzw. IIC-IIC.
  • Die 3 und 5 bis 11 sind Querschnittsansichten, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß der ersten bevorzugten Ausführungsform zeigen. Die Ansichten (A) bis (C) jeder der Figuren entsprechen den jeweiligen Ansichten (A) bis (C) in 2.
  • Unter Bezugnahme auf 3 werden zuerst eine Siliziumoxidschicht und eine Siliziumnitridschicht in dieser Reihenfolge vollständig auf einer oberen Oberfläche eines n-leitfähigen Siliziumsubstrats 10 gebildet. Es ist jedoch zu beachten, daß anstelle der Siliziumoxidschicht auch eine Siliziumoxynitridschicht gebildet werden kann. Alternativ kann anstelle der Siliziumnitridschicht eine Polysiliziumschicht oder eine Schichtstruktur aus einer Siliziumnitridschicht und einer Polysiliziumschicht gebildet werden.
  • Als nächstes werden durch Strukturieren dieser Schichten eine Siliziumoxidschicht 20 und eine Siliziumnitridschicht 21 gebildet. Anschließend wird unter Nutzung der Siliziumnitridschicht 21 als Atzmaske das Siliziumsubstrat 10 auf eine vorbestimmte Schichtdicke geätzt unter Anwendung einer anisotropen Trockenätztechnik. Dadurch ergibt sich ein ausgesparter Bereich 22 in der oberen Oberfläche des Siliziumsubstrats 10.
  • Dann wird unter Anwendung eines Oxidationsofens oder einer Lampenoxidationsvorrichtung vom Einzelwafertyp eine Siliziumoxidschicht 13, die eine Schichtdicke von ungefähr einigen Nanometer bis zu einigen zehn Nanometern hat, an den seitlichen Oberflächen und der unteren Oberfläche des ausgesparten Bereichs 22 durch eine Wärmeoxidationstechnik bei ungefähr 900 bis 1150 °C gebildet. Dadurch werden Kristallfehler in dem Siliziumsubstrat 10 geheilt, die durch Beschädigungen entstanden sind, die beim Ätzen zur Bildung des ausgesparten Bereichs 22 verursacht wurden.
  • 4 ist eine Draufsicht auf ein Entstehungsmuster der Siliziumnitridschicht 21 entsprechend 1. Die Siliziumnitridschicht 21, die dem Elementbildungsbereich AR1 (in 4 mit 21a bezeichnet) entspricht, hat einen ersten Bereich 211 , einen zweiten Bereich 212 und einen dritten Bereich 213 , die in dieser Reihenfolge entlang der Z-Richtung mitemander verbunden sind. Die Siliziumnitridschicht 21a hat eine im wesentlichen H-förmige obere Oberflächenstruktur, und die Dimension des zweiten Bereichs 212 in bezug auf die Y-Richtung ist kleiner als die Dimensionen des ersten Bereichs 211 und des dritten Bereichs 213 m bezug auf die Y-Richtung.
  • Ebenso hat die Siliziumnitridschicht 21, die dem Elementbildungsbereich AR2 (mit 21b in 4 bezeichnet) entspricht, einen vierten Bereich 214 , einen fünften Bereich 215 und einen sechsten Bereich 216 , die in dieser Reihenfolge entlang der X-Richtung verbunden sind. Die Siliziumnitridschicht 21b hat eine im wesentlichen H-föxmige obere Oberflächenstruktur, und die Dimension des fünften Bereichs 215 in bezug auf die Y-Richtung ist kleiner als die Dimensionen des vierten Bereichs 214 und des sechsten Bereichs 216 in bezug auf die Y-Richtung.
  • Der erste Bereich 211 und der vierte Bereich 214 , der zweite Bereich 212 und der fünfte Bereich 215 sowie der dritte Bereich 213 und der sechste Bereich 216 sind jeweils voneinander beabstandet und entlang der Y-Richtung ausgefluchtet. Der ausgesparte Bereich 22 hat erste bis sechste seitliche Oberflächen 10A1 bis 10A6 , die von dem Siliziumsubstrat 10 unter dem ersten bis sechsten Bereich 211 bis 216 gebildet sind.
  • Anschließend an 3 werden unter Bezugnahme auf 5 Ionen 231 , 232 für eine p-leitfähige Störstelle, wie B, BF2 oder In, in einer Konzentration von ungefähr 1E11/cm2 bis 1E14/cm2 in der Y-Richtung diagonal von oben implantiert, nachdem die Siliziumoxidschicht 20 und die Siliziumnitridschicht 21 gebildet worden sind. Die Ionenimplantierung wird sequentiell in entgegengesetzten Richtungen +Y und –Y ausgeführt, wie durch Pfeile Y1 und Y2 in 1 gezeigt ist.
  • Was den Implantierwinkel α der Ionenimplantierung betrifft (d. h. einen Winkel, der von einer Implantierungsrichtung der Störstellenionen 231 und 233 und einer Richtung der zu der oberen Oberfläche des Siliziumsubstrats 10 Normalen gebildet ist), so wird ein Implantierwinkel gewählt, der in einen Bereich fällt, der der Beziehung tan–1 (W2/T) < α ≤ tan–1 (W1/T) genügt, wobei W2 einen Abstand zwischen dem ersten Bereich 211 und dem vierten Bereich 214 und einem Abstand zwischen dem dritten Bereich 213 und dem sechsten Bereich 216 gemäß 4 entspricht, W1 ist ein Abstand zwischen dem zweiten Bereich 212 und dem fünften Bereich 215 , und T ist eine Gesamtschichtdicke der Siliziumoxidschicht 20 und der Siliziumnitridschicht 21.
  • Wenn der Implantierwinkel α innerhalb dieses Bereichs eingestellt ist, werden die Fremdatome 231 und 232 durch die Siliziumoxidschicht 13 in der zweiten seitlichen Oberfläche 10A2 und der fünften seitlichen Oberfläche 10A5 hindurch implantiert, wie 4 zeigt. Infolgedessen werden, wie in Ansicht (A) von 5 zu sehen ist, p-leitfähige dotierte Kanalbereiche 51 und 52 innerhalb der oberen Oberfläche des Siliziumsubstrats 10 gebildet, d. h. in den Elementbildungsbereichen AR1 bzw. AR2.
  • Andererseits werden infolge des Abschattungseffekts der Siliziumoxidschicht 20 und der Siliziumnitridschicht 21 die Störstellenionen 231 und 232 nicht an der ersten seitlichen Oberfläche 10A1 , der dritten seitlichen Oberfläche 10A3 , der vierten seitlichen Oberfläche 10A4 und der sechsten seitlichen Oberfläche 10A6 , die in 4 gezeigt sind, implantiert. Infolgedessen werden, wie Ansicht (B) von 5 zeigt, die dotierten Kanalbereiche 51 und 52 nicht gebildet.
  • Unter Bezugnahme auf 6 wird als nächstes eine Siliziumoxidschicht 24, die eine solche Schichtdicke hat, daß sie den ausgesparten Bereich 22 vollkommen ausfüllen kann, mittels einer Beschichtungstechnik oder einer CVD-Technik unter Anwendung von Plasma hoher Dichte vollständig gebildet. Die Siliziumoxidschicht 24 kann mit Störstellenionen, wie F, P oder B dotiert werden.
  • Unter Bezugnahme auf 7 wird dann die Siliziumoxidschicht 24 mittels einer chemisch-mechanischen Polier- bzw. CMP-Technik poliert, bis eine obere Oberfläche der Siliziumnitridschicht 21 freiliegt.
  • Unter Bezugnahme auf 8 wird anschließend zum Zweck der Einstellung der Höhe einer oberen Oberfläche der Elementtrenn-Isolierschicht 4 die Siliziumoxidschicht 24 auf eine gewünschte Schichtdicke entfernt, wobei eine wäßrige HF-Lösung oder dergleichen verwendet wird. Als nächstes wird die Siliziumnitridschicht 21 unter Anwendung einer heißen Phosphorsäurelösung entfernt.
  • Unter Bezugnahme auf 9 wird dann zur Bildung eines CMOS-Transistors eine Störstelle, wie etwa B, in das Siliziumsubstrat 10 durch die Siliziumoxidschicht 20 hindurch innenimplantiert, so daß ein p-leitfähiger Muldenbereich 11 gebildet wird. Das Bezugszeichen 11 in 9 stellt eine Stelle dar, in der die Störstellenkonzentration einen Spitzenwert in dem Muldenbereich zeigt.
  • Anschließend wird zur Verbesserung der Isolationsdurchbruchspannung ein p-leitfähiger Kanaltrennbereich 12 durch Ionenimplantieren von Störstellenionen, wie etwa B, BF2 oder In, durch die Siliziumoxidschicht 20 hindurch in das Siliziumsubstrat 10 gebildet.
  • Als nächstes werden zum Zweck der Einstellung der Schwellenspannung der Transistoren Störstellenionen, wie B, BF2 oder In in einer Konzentration von ungefähr 1E11/cm2 bis 1E14/cm2 durch die Siliziumoxidschicht 20 hindurch in das Siliziumsubstrat 10 implantiert.
  • Dadurch werden p-leitfähige dotierte Kanalbereiche 1C und 2C in der oberen Oberfläche des Siliziumsubstrats 10 gebildet. Danach werden die in das Siliziumsubstrat 10 ionenim plantierten Störstellen aktiviert, indem eine Wärmebehandlung bei ungefähr 800 bis 1100 °C unter Verwendung einer Lampenausheiztechnik durchgeführt wird.
  • Unter Bezugnahme auf 10 wird dann die Siliziumoxidschicht 20 unter Verwendung einer wäßrigen HF-Lösung oder dergleichen entfernt. Dadurch wird die obere Oberfläche des Siliziumsubstrats 10, die sich in den Elementbildungsbereichen AR1 und AR2 befindet, freigelegt. Ferner wird ein Bereich der Siliziumoxidschicht 24 entfernt, um eine Siliziumoxidschicht 14 zu bilden, so daß eine grabenförmige Elementtrenn-Isolierschicht 4 gebildet wird, die die Silziumoxidschichten 13 und 14 hat.
  • Anschließend werden unter Verwendung eines Oxidationsofens bei ungefähr 700 bis 850 °C oder einer Lampenoxidationsvorrichtung bei ungefähr 900 bis 1100 °C Siliziumoxidschichten 151 und 152 , die als Gateisolierschichten wirken, an der oberen Oberfläche des Siliziumsubstrats 10, die in den Elementbildungsbereichen AR1 und AR2 ist, gebildet. Es ist zu beachten, daß anstelle der Siliziumoxidschichten 151 und 152 , auch eine Siliziumoxynitridschicht oder eine Schichtstruktur aus einer Siliziumoxidschicht und einer Siliziumoxynitridschicht gebildet werden kann.
  • Dann wird mittels einer CVD-Technik oder dergleichen eine leitfähige Schicht 16 auf den Silziumoxidschichten 151 und 152 und auf der Elementtrenn-Isolierschicht 4 gebildet. Die leitfähige Schicht 16 ist eine Polysiliziumschicht, eine Metallschicht (W, Ti, Al, Cu oder dergleichen), eine Metallsilizidschicht, eine Metallnitridschicht oder eine Schichtstruktur davon.
  • Als nächstes wird unter Anwendung einer CVD-Technik oder dergleichen eine Siliziumnitridschicht 17 auf der leitfähigen Schicht 16 gebildet. Es ist zu beachten, daß anstelle der Siliziumnitridschicht 17 auch eine Siliziumoxidschicht oder eine Schichtstruktur aus einer Siliziumoxidschicht und einer Siliziumnitridschicht gebildet werden kann.
  • Unter Bezugnahme auf 11 wird dann die Siliziumnitridschicht 17 mittels einer Fotolithografietechnik und einer anisotropen Trockenätztechnik strukturiert. Dann wird unter Verwendung der Siliziumnitridschicht 17 als Ätzmaske die leitfähige Schicht 16 mittels einer anisotropen Trockenätztechnik abgeätzt. Der Bereich der leitfähigen Schicht 16, der nicht abgeätzt wurde, hat die Funktion einer Gateelektrode.
  • Als nächstes wird unter Anwendung einer Lampenoxidationstechnik oder einer normalen Wärmeoxidationstechnik die leitfähige Schicht 16 in einer Mischgas-atmosphäre aus O2, NO, N2O, NH3, H2 usw. oxidiert oder nitriert, um eine Isolierschicht 18 zu bilden.
  • Anschließend wird unter Verwendung der Siliziumnitridschicht 17 als Implantiermaske eine Störstelle , wie P, As oder Sb ionenimplantiert, um n-leitfähige Sourcebereiche 1S und 2S und n-leitende Drainbereiche 1D, 2D in den oberen Oberflächen des Siliziumsubstrats 10 zu bilden. Durch die beschriebenen Herstellungsschritte wird der in 2 gezeigte Aufbau erhalten.
  • Wie oben beschrieben, werden bei dem Verfahren zur Herstellung der Halbleiterbaugruppe nach der ersten bevorzugten Ausführungsform die Siliziumoxidschichten 151 und 152 , die als Gateisolierschichten wirksam sind, in dem in 10 gezeigten Schritt gebildet, nachdem die dotierten Kanalbereiche 51 und 52 in dem in 5 gezeigten Schritt gebildet worden sind, und dann werden die dotierten Kanalbereiche 1C und 2C in dem in 9 gezeigten Schritt gebildet.
  • Selbst wenn also aufgrund der Wärmebehandlung zur Bildung der Gateisolierschichten ein Teil der in den dotierten Kanalbereichen 51 , 52 , 1C und 2C enthaltenen Störstellen in die Gateisolierschichten absorbiert wird, ist es möglich, eine Verringerung der Störstellenkonzentration in den dotierten Kanalbereichen zu unterdrücken im Gegensatz zu den herkömmlichen Herstellungsverfahren, bei denen die dotierten Kanalbereiche 51 und 52 nicht gebildet werden. Infolgedessen kann eine Abnahme der Schwellenspannungen der ersten und zweiten Transistoren unterdrückt werden.
  • Ferner werden, wie 1 zeigt, die dotierten Kanalbereiche 51 und 52 unter der Gatestruktur 3 und in den Grenzbereichen zwischen der Elementtrenn-Isolierschicht 4 und den dotierten Kanalbereichen 1C und 2C gebildet; daher wird das Auftreten des umgekehrten Effekts schmaler Übergangszonen wirksam verhindert.
  • Ferner werden in dem in 5 gezeigten Schritt die p-leitfähigen Störstellenionen 231 , 232 in der Y-Richtung diagonal von oben implantiert, und außerdem wird der Implantierwinkel α der Ionenimplantierung in dem Bereich tan–1(W2/T) < α ≤ tan–1(W1/T) gesteuert; daher werden von den ersten bis sechsten seitlichen Oberflächen 10A1 bis 10A6 , die in 4 gezeigt sind, die dotierten Kanalbereiche 51 und 52 nur in der zweiten seitlichen Oberfläche 10A2 und der fünften seitlichen Oberfläche 10A5 auf selbstausfluchtende Weise gebildet.
  • Infolgedessen kann eine Abnahme der Störstellenkonzentrationen in den n-leitfähigen Sourcebereichen 1S und 2S sowie den Drainbereichen 1D und 2D wegen der Bildung der p-leitfähigen dotierten Kanalbereiche 51 und 52 entsprechend vermieden werden.
  • Zweite bevorzugte Ausführungsform
  • Die zweite bevorzugte Ausführungsform beschreibt ein Beispiel, bei dem die Erfindung gemäß der vorstehenden ersten bevorzugten Ausführungsform bei DRAM-Speicherzellen angewandt wird.
  • 12 ist eine Draufsicht, die den Aufbau einer Halbleiterbaugruppe gemäß der zweiten bevorzugten Ausführungsform der Erfindung zeigt. 13 ist eine Querschnittsansicht und zeigt einen Querschnittsaufbau in Bezug auf eine Position entlang der Linie XIII-XIII in (12. Gemäß 12 ist eine Vielzahl von Elementbildungsbereichen AR (dargestellt durch Bezugszeichen AR11, AR12, AR21, AR31 und AR32) durch die Elementtrenn-Isolierschicht 4 gebildet.
  • Der Elementbildungsbereich AR11 und der Elementbildungsbereich AR31, die beide zu einer gemeinsamen Spalte in einem Speicherzellenarray gehören, sowie der Elementbildungsbereich AR12 und der Elementbildungsbereich AR32 die beide zu einer anderen gemeinsamen Spalte gehören, sind jeweils voneinander beabstandet und entlang der Y-Richtung ausgefluchtet.
  • Der Elementbildungsbereich AR11 und der Elementbildungsbereich AR12 die beide zu einer gemeinsamen Zeile gehören, und der Elementbildungsbereich AR31 und der Elementbil dungsbereich AR32, die beide zu einer gemeinsamen Zeile gehören, sind jeweils voneinander beabstandet und entlang der X-Richtung ausgefluchtet.
  • Der Elementbildungsbereich AR21 ist so ausgebildet, daß er in Bezug auf den Elementbildungsbereich AR11 um die halbe Bildungsteile der Elementbildungsbereiche AR entlang der X-Richtung versetzt ist. Das heißt, daß eine sogenannte Halbteilungszelle gebildet ist.
  • Unter Bezugnahme auf die 12 und 13 sind in jedem der Elementbildungsbereiche AR zwei Speicherzellentransistoren gebildet, die einen gemeinsamen Drainbereich 56D haben. Auf dem Drainbereich 56D ist ein Kontaktstift 32 gebildet, der mit einer Bitleitung 48 verbunden ist. Kontaktstifte 30 und 31, die mit Polysiliziumschichten 52 bzw. 53 verbunden sind, die als untere Elektroden von Kondensatoren dienen, sind auf entsprechenden Sourcebereichen 5S und 6S gebildet.
  • Da die Halbteilungszelle vorgesehen ist, sind die Sourcebereiche 5S und 6S, die in den zu verschiedenen Zeilen gehörenden Elementbildungsbereichen AR gebildet sind, voneinander mit einem Abstand W2 beabstandet und entlang der Y-Richtung ausgefluchtet. Die Drainbereiche 56D sowie dotierte Kanalbereiche 38, 44, die in den Elementbildungsbereichen AR, die zu verschiedenen Zeilen gehören, gebildet sind, sind voneinander mit einem Abstand W1 beabstandet, der breiter als der Abstand W2 ist, und sind entlang der Y-Richtung ausgefluchtet.
  • In jedem der Elementbildungsbereiche AR sind dotierte Kanalbereiche 5, die den dotierten Kanalbereichen 51 und 52 der vorhergehenden ersten bevorzugten Ausführungsform entsprechen, gebildet. Wie in dem in 5 gezeigten Schritt sind die dotierten Kanalbereiche 5 durch Implantieren von p-leitfähigen Störstellenionen 231 , 232 in der Y-Richtung diagonal von oben gebildet, so daß ein Implantierwinkel α der Ionenimplantierung innerhalb eines Bereichs von tan–1(W2/T) < α ≤ tan–1(W1/T) eingestellt ist.
  • Somit sind die dotierten Kanalbereiche 5 in den dotierten Kanalbereichen 38 und 44 und in dem Drainbereich 56D, jedoch nicht in den Sourcebereichen 5S und 6S gebildet. Bei der zweiten bevorzugten Ausführungsform ist bei einem Beispiel der Abstand W1 ungefähr 370 nm, der Abstand W2 ungefähr 110 nm und die Schichtdicke T ungefähr 120 nm.
  • Die 15 bis 19 sind Querschnitte, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der zweiten bevorzugten Ausführungsform zeigen. Zuerst werden Speicherzellentransistoren, die in 15 gezeigt sind, durch gleichartige Herstellungsschritte wie bei der vorhergehenden ersten bevorzugten Ausführungsform gebildet.
  • 14 ist eine Draufsicht von oben und zeigt ein Entstehungsmuster einer Siliziumnitridschicht 21 bei der Bildung der Elementtrenn-Isolierschicht 4, entsprechend einem Bereich von 12. Die Siliziumnitridschicht 21, die dem Elementbildungsbereich AR11 entspricht (in 14 mit 21a bezeichnet), hat einen ersten Bereich 211 , einen zweiten Bereich 212 und einen dritten Bereich 213 , die in dieser Reihenfolge entlang der X-Richtung verbunden sind.
  • Ebenso hat die Siliziumnitridschicht 21, die dem Elementbildungsbereich AR21 entspricht (in 14 mit 21b bezeichnet), einen vierten Bereich 214 , einen fünften Bereich 215 und einen sechsten Bereich 216 , die in dieser Reihenfolge entlang der Y-Richtung verbunden sind.
  • Ebenso hat die Siliziumnitridschicht 21, die dem Elementbildungsbereich AR31 entspricht (in 14 mit 21c bezeichnet), einen siebten Bereich 217 , einen achten Bereich 218 und einen neunten Bereich 219 die in dieser Reihenfolge entlang der X-Richtung verbunden sind.
  • Der dritte Bereich 213 , der vierte Bereich 214 und der neunte Bereich 219 entsprechen den Sourcebereichen 5S und 6S. Der zweite Bereich 212 , der fünfte Bereich 215 und der achte Bereich 218 entsprechen den dotierten Kanalbereichen 38 und 44. Der erste Bereich 211 , der sechste Bereich 216 und der siebte Bereich 217 entsprechen dem Drainbereich 56D.
  • Der dritte Bereich 213 der vierte Bereich 214 und der neunte Bereich219 sind voneinander beabstandet und in dieser Reihenfolge entlang der Y-Richtung ausgefluchtet. Der zweite Bereich 212 und der achte Bereich 218 sind voneinander beabstandet und entlang der Y-Richtung ausgefluchtet. Der erste Bereich 211 und der siebte Bereich 217 sind voneinander beabstandet und entlang der Y-Richtung ausgefluchtet.
  • Der zweite Bereich 212 und der fünfte Bereich 215 sind nicht entlang der Y-Richtung ausgefluchtet, und der erste Bereich 211 und der sechste Bereich 216 sind ebenfalls nicht entlang der Y-Richtung ausgefluchtet. Der ausgesparte Bereich 22 hat erste bis neunte seitliche Oberflächen 10A1 bis 10A9 , die von dem Siliziumsubstrat 10 jeweils unter den ersten bis neunten Bereichen 211 bis 219 gebildet sind.
  • Auf ähnliche Weise wie bei dem in 5 gezeigten Herstellungsschritt sind die dotierten Kanalbereiche 5 durch Implantieren von p-leitfähigen Störstellenionen 231 , 232 in der Y-Richtung diagonal von oben gebildet, während gleichzeitig ein Implantierwinkel α der Ionenimplantierung innerhalb eines Bereichs von tan–1(W2/T) < α ≤ tan–1(W1/T) gesteuert wird, wobei die Siliziumoxidschicht 20 und die Silziumnitridschicht 21 bereits gebildet worden sind.
  • Infolgedessen werden die dotierten Kanalbereiche 5 der zweiten seitlichen Oberfläche 10A2 und der dritten seitlichen Oberfläche 10A3 nur in der zweiten seitlichen Oberfläche 10A2 gebildet, diejenigen der vierten seitlichen Oberfläche 10A4 und der fünften seitlichen Oberfläche 10A5 nur in der fünften seitlichen Oberfläche 10A5 gebildet und diejenigen der achten seitlichen Oberfläche 10A8 und der neunten seitlichen Oberfläche 10A9 nur in der achten seitlichen Oberfläche 10A8 gebildet.
  • Es wird auf 15 Bezug genommen. Nachdem eine Transistorstruktur ähnlich derjenigen von 2 erhalten ist, wird eine Siliziumnitridschicht vollständig durch ein CVD-Verfahren gebildet. Als nächstes wird die Siliziumnitridschicht durch eine anisotrope Trockenätztechnik rückgeätzt, so daß Seitenwände 37 und 43 gebildet werden. Das ergibt Gatestrukturen 35 und 36 , die Siliziumoxidschichten 33 und 39, leitfähige Schichten 34 und 40, Siliziumnitridschichten 35 und 41, Isolierschichten 36 und 42 und die Seitenwände 37 und 43 haben.
  • Unter Bezugnahme auf 16 wird dann eine Siliziumoxidschicht 44, die mit einer Störstelle, wie B oder P dotiert ist, vollständig durch ein Beschichtungsverfahren oder ein CVD-Verfahren so gebildet, daß sie die Gatestrukturen 35 und 36 bedeckt. Anschließend erfolgt Ausheizen in einer O2-, N2- oder H2-Atmosphäre. Dann werden in der Siliziumoxidschicht 44 mittels eines fotolithografischen Verfahrens und eines anisotropen Trockenätzverfahrens Kontaktlöcher gebildet, die jeweils mit den Sourcebereichen 5S, 6S und dem Drainbereich 56D verbunden sind.
  • Danach werden Kontaktstifte 30 bis 32, die jeweils mit den Sourcebereichen 5S, 6S und dem Drainbereich 56D verbunden sind, durch Ausfüllen der Kontaktlöcher mit einer Poylysiliziumschicht gebildet, die mit einer Störstelle, wie P, As oder Sb dotiert ist.
  • Als nächstes wird gemäß 17 eine Siliziumoxidschicht 45 vollständig durch ein CVD-Verfahren gebildet. Dann wird durch ein fotolithografisches Verfahren und ein anisotropes Trockenätzverfahren ein Kontaktloch, das mit dem Kontaktstift 32 verbunden ist, in der Siliziumoxidschicht 45 gebildet. Danach wird eine mit dem Kontaktstift 32 verbundene Bitleitung 48 durch Ausfüllen des Kontaktlochs mit einer metallischen Sperrschicht 46 aus TiN, TaN, WN, TiSi2, COSi2 oder dergleichen und einer Metallschicht 47 aus W, Ti, Cu, Al oder dergleichen gebildet.
  • Unter Bezugnahme auf 18 wird anschließend eine Siliziumoxidschicht 49 vollständig durch ein CVD-Verfahren gebildet. Dann werden Kontaktlöcher, die jeweils mit den Kontaktstiften 30 und 31 verbunden sind, in den Siliziumoxidschichten 45 und 49 mittels eines fotolithografischen Verfahrens und eines anisotropen Trockenätzverfahrens gebildet.
  • Als nächstes werden Kontaktstifte 50 und 51, die jeweils mit den Kontaktstiften 30 und 31 verbunden sind, durch Ausfüllen der Kontaktlöcher mit einer Polysiliziumschicht gebildet, die mit einer Störstelle , wie P, As oder Sb dotiert ist. In Abhängigkeit von dem Material, aus dem eine später gebildete untere Kondensatorelektrode gebildet wird, kann das Material der Kontaktstifte 50 und 51 Ti, W, TiN, WN, TaN oder dergleichen sein.
  • Unter Bezugnahme auf 19 wird eine Siliziumoxidschicht 56 vollständig durch ein CVD-Verfahren gebildet. Danach werden Ausnehmungen, die jeweils mit Kontaktstiften 50 und 51 verbunden sind, in der Siliziumoxidschicht 56 mittels einer fotolithografischen Technik und einer anisotropen Trockenätztechnik gebildet.
  • Anschließend wird eine Polysiliziumschicht, die mit Störstellenionen, wie etwa P, As oder Sb, dotiert ist, vollständig durch ein CVD-Verfahren gebildet. Dann wird die Polysiliziumschicht mit einem CMP-Verfahren poliert, bis eine obere Oberfläche der Siliziumoxidschicht 56 freiliegt. Dies führt zur Bildung von Polysiliziumschichten 52 und 53, die jeweils mit den Kontaktstiften 50 und 51 verbunden sind.
  • Die Polysiliziumschichten 52 und 53 wirken als untere Kondensatorelektroden. Es ist jedoch zu beachten, daß eine Metallschicht aus Ti, W, TiN, WN, Pt, Ru oder dergleichen anstelle der Polysiliziumschichten 52 und 53 gebildet werden kann.
  • Als nächstes wird die Siliziumoxidschicht 56 durch ein Ätzverfahren unter Einsatz von HF entfernt. Es ist aber zu beachten, daß ein unterer Bereich der Siliziumoxidschicht 56 belassen werden kann, um zu verhindern, daß die Polysiliziumschichten 52 und 53 infolge von mechanischer Beanspruchung während des Prozesses kollabieren. Anschließend wird eine Isolierschicht 54 aus SiO2, Si3N4, Ta2O5, Al2O3, HfO oder dergleichen vollständig gebildet.
  • Die Isolierschicht 54 wirkt als dielektrische Kondensatorschicht. Dann wird eine leitfähige Schicht 55 aus Polysilizium, Ti, W, TiN, WN, Pt, Ru oder dergleichen vollständig gebildet. Die leitfähige Schicht 55 wirkt als obere Kondensatorelektrode. Mit den oben beschriebenen Herstellungsschritten wird eine in 13 gezeigte Struktur erhalten.
  • Mit dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der zweiten bevorzugten Ausführungsform ist es also möglich, die Verringerung der Schwellenspannung von Speicherzellentransistoren sowie das Auftreten des umgekehrten Effekts schmaler Übergangszonen zu unterdrücken, und zwar aus den gleichen Gründen wie bei der vorhergehenden ersten bevorzugten Ausführungsform.
  • Da ferner die dotierten Kanalbereiche 5 in den Sourcebereichen 5S und 6S nicht gebildet werden, erfahren die n-leitenden Sourcebereiche 5S und 6S keine Verringerurg der Störstellenkonzentration infolge der Bildung der p-leitenden dotierten Kanalbereiche 5. Somit wird der Kontaktwiderstand zwischen den jeweiligen Sourcebereichen 5S, 6S und den Kontaktstiften 30, 31 nicht erhöht, und infolgedessen kann eine Verschlechterung von Datenschreibcharakteristiken vermieden werden. Ferner kann eine Verschlechterung von Auffrischcharakteristiken vermieden werden, weil die elektrische Feldstärke der Sourcebereiche 5S und 6S nicht hoch wird.
  • Dritte bevorzugte Ausführungsform
  • Die 20 und 21 sind Querschnitte, die in der Reihenfolge von Herstellungsschritten ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer dritten bevorzugten Ausführungsform der Erfindung zeigen. Zuerst wird ein in 8 gezeigter Aufbau durch die Herstellungsschritte erhalten, die gleich denen der vorhergehenden ersten bevorzugten Ausführungsform sind. Dann wird die Siliziumoxidschicht 20 unter Anwendung einer wäßrigen HF-Lösung oder dergleichen entfernt.
  • Dann werden unter Bezugnahme auf 20 die Siliziumoxidschichten 151 und 152 , die als Gateisolierschicht wirken, auf der oberen Oberfläche des Siliziumsubstrats 10, die in den Elementbildungsbereichen AR1 und AR2 ist, gebildet. Anschließend wird auf den Siliziumoxidschichten 151 und 152 sowie auf der Elementtrenn-Isolierschicht 4 die leitfähige Schicht 16 mittels eines CVD-Verfahrens oder dergleichen gebildet. Danach wird auf der leitfähigen Schicht 16 die Siliziumnitridschicht 17 mittels eines CVD-Verfahrens oder dergleichen gebildet.
  • Unter Bezugnahme auf 21 werden dann Störstellenionen, wie etwa V, in das Siliziumsubstrat 10 durch die Siliziumnitridschicht 17, die leitfähige Schicht 16 und die Siliziumoxidschicht 151 und 152 hindurch implantiert. Dadurch wird ein p-leitfähiger Muldenbereich 11 gebildet. Dann werden eine Störstellenionen, wie B, BF2 oder In durch die Siliziumnitridschicht 17, die leitfähige Schicht 16 und die Siliziumoxidschichten 151 und 152 hindurch in das Siliziumsubstrat 10 implantiert. Dadurch wird der p-leitfähige Kanaltrennbereich 12 gebildet.
  • Anschließend werden Störstellenionen, wie B, BF2 oder In durch die Siliziumnitridschicht 17, die leitfähige Schicht 16 und die Siliziumoxidschichten 151 und 152 hindurch in das Siliziumsubstrat 10 implantiert. Dadurch werden die p-leitfähigen dotierten Kanalbereiche 1C und 2C gebildet. Danach werden die vorstehenden Störstellen, die in das Siliziumsubstrat 10 ionenimplantiert wurden, durch Ausführen einer Wärmebehandlung aktiviert.
  • Als nächstes wird die Siliziumnitridschicht 17 mittels einer fotolithografischen Technik und einer anisotropen Trockenätztechnik strukturiert. Anschließend wird unter Nutzung der Siliziumnitridschicht 17 als Ätzmaske die leitfähige Schicht 16 mittels einer anisotropen Trockenätztechnik abgeätzt. Dann wird eine Isolierschicht 18 durch Oxidieren der leitfähigen Schicht 16 mittels einer Lampenoxidationstechnik oder dergleichen gebildet.
  • Danach werden die n-leitfähigen Sourcebereiche 1S und 2S sowie die n-leitfähigen Drainbereiche 1D und 2D in der oberen Oberfläche des Siliziumsubstrats 10 durch Implantieren von Störstellenionen, wie P, As oder Sb unter Nutzung der Siliziumnitridschicht 17 als Implantiermaske gebildet. Mit den oben beschriebenen Herstellungsschritten wird ein in 2 gezeigter Aufbau erhalten.
  • Wie oben beschrieben, werden bei dem Verfahren zur Herstellung der Halbleiterbaugruppe nach der dritten bevorzugten Ausführungsform die Siliziumoxidschichten 151 und 152 , die als Gateisolierschichten dienen, in dem in 20 gezeigten Herstellungsschritt gebildet. Danach werden die dotierten Kanalbereiche 1C und 2C in dem Herstellungsschritt gemäß 21 gebildet.
  • Infolgedessen wird die in den dotierten Kanalbereichen 1C und 2C enthaltene Störstelle durch die Wärmebehandlung zur Bildung der Gateisolierschichten nicht in die Gateisolierschichten absorbiert. Es ist somit möglich, die Verringerung der Schwellenspannung und das Auftreten des umgekehrten Effekts schmaler Übergangszonen zu vermeiden, die durch die Abnahme der Störstellenkonzentration in den dotierten Kanalbereichen 1C und 2C hervorgerufen werden.
  • Bei der Bildung der dotierten Kanalbereiche 1C und 2C ist es also nicht notwendig, p-leitfähige Störstellen mit einer höheren Konzentration als einem gewünschten Wert durch Ionenimplantierung zu implantieren; somit ist es möglich, eine Verschlechterung der Datenschreibcharakteristiken und der Auffrischcharakteristiken zu vermeiden.
  • Es ist zu beachten, daß bei der dritten bevorzugten Ausführungsform die oben beschriebenen vorteilhaften Wirkungen auch ohne die Bildung der dotierten Kanalbereiche 51 und 52 erreicht werden können; es ist jedoch effektiver, wenn die dotierten Kanalbereiche 51 und 52 gebildet sind.
  • Vierte bevorzugte Ausführungsform
  • Die 22 und 23 sind Querschnitte, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer vierten bevorzugten Ausführungsform der Erfindung zeigen. Zuerst wird ein in 15 gezeigter Aufbau durch die Herstellungsschritte erhalten, die denen der vorhergehenden zweiten bevorzugten Ausführungsform entsprechen. Als nächstes wird unter Bezugnahme auf 22 eine Siliziumoxidschicht 44 vollständig durch ein CVD-Verfahren oder dergleichen gebildet, so daß sie die Gatestrukturen 35 und 36 überdeckt.
  • Anschließend werden Kontaktlöcher 60, 62 und 61, die jeweils mit den Sourcebereichen 5S und 6S und dem Drainbereich 56D verbunden sind, in der Siliziumoxidschicht 44 mit einem fotolithografischen Verfahren und einem anisotropen Trockenätzverfahren gebildet.
  • Unter Bezugnahme auf 23 wird dann mit einer fotolithografischen Technik ein Fotoresist 63 gebildet, das eine solche Struktur hat, daß Bereiche davon, die über den Kontaktlöchern 60 und 62 sind, geöffnet werden. Dann werden unter Verwendung des Fotoresists 63 als Implantiermaske Störstellenionen, wie P, As oder Sb in einer Konzentration von ungefähr 1E12/cm2 bis 1E14/cm2 implantiert. Das ergibt n-leitfähige Bereiche 100 mit eingebauten Störstellen in den jeweiligen oberen Oberflächen 5S und 6S.
  • Als nächstes wird das Fotoresist 63 entfernt. Dann werden Kontaktstifte 30 bis 32 gebildet, indem die Kontaktlöcher 60 bis 62 mit einer Polysiliziumschicht ausgefüllt werden, die mit einer Störstelle, wie P, As oder Sb dotiert ist. Von diesem Punkt an werden die Vorgänge ausgeführt, die auf den in 17 gezeigten Schritt folgen, so daß eine Halbleiterbaugruppe fertiggestellt wird.
  • Wie oben beschrieben, kann mit dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der vierten bevorzugten Ausführungsform die elektrische Feldstärke der Sourcebereiche 5S und 6S im Vergleich mit der zweiten bevorzugten Ausführungsform weiter verringert werden durch Bilden der Bereiche 100 mit eingebauten Störstellen in den oberen Oberflächen der Sourcebereiche 5S und 6S.
  • Infolgedessen können die Charakteristiken der Baugruppe, wie Auffrisch-charakteristiken und Schottky-Charakteristiken weiter verbessert werden, so daß die Zuverlässigkeit der Baugruppe entsprechend verbessert wird. Da ferner die Bereiche 100 mit eingebauten Störstellen nur in den Sourcebereichen 5S und 6S gebildet werden, kann eine Verschlechterung der hurzkanalcharakteristiken der Speicherzellen-transistoren vermieden weiden.
  • Fünfte bevorzugte Ausführungsform
  • 24 ist eine Draufsicht auf einen Aufbau einer Halbleiterbaugruppe gemäß einer fünften bevorzugten Ausführungsform der Erfindung. 25 ist ein Querschnitt, der einen Querschnittsaufbau in bezug auf eine Position entlang der Linie XXV-XXV in 24 zeigt. Gemäß 24 ist eine Vielzahl von Elementbildungsbereichen AR (in 24 mit ARa bis ARe bezeichnet) durch die Elementtrenn-Isolierschicht 4 gebildet.
  • Der Elementbildungsbereiche ARa und der Elementbildungsbereich ARb, die zu einer gemeinsamen Reihe in einem Speicherzellenarray gehören, und der Elementbildungsberich ARd und der Elementbildungsbereich ARe, die zu einer gemeinsamen Reihe gehören, sind jeweils voneinander beabstandet und entlang der X-Richtung ausgefluchtet.
  • Gemäß den 24 und 25 sind in jedem der Elementbildungsbereiche AR Bereiche 70 und 73 mit eingebauten Störstellen in Enden der Sourcebereiche 5S und 6S in bezug auf die X-Richtung gebildet. Es ist zu beachten, daß die dotierten Kanalbereiche 5 in jedem der Elementbildungsbereiche AR ebenso wie bei der vorhergehenden zweiten Ausführungsform gebildet werden können.
  • Die 26 und 27 sind Querschnitte, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der fünften bevorzugten Ausführungsform der Erfindung zeigen. Unter Bezugnahme auf 26 werden die Siliziumoxidschicht 20 und die Siliziumnitridschicht 21 auf ähnliche Weise wie bei der vorhergehenden ersten bevorzugten Ausführungsform gebildet.
  • Außerdem wird in der oberen Oberfläche des Siliziumsubstrats 10 ein ausgesparter Bereich 22a durch Überätzen bei dem Ätzvorgang zur Strukturierung der Silziumoxidschicht 20 und der Siliziumnitridschicht 21 gebildet.
  • Gemäß 27 werden, nachdem die Siliziumoxidschicht 20 und die Siliziumnitridschicht 21 gebildet worden sind, Ionen 76 und 77 einer n-leitfähigen Störstelle, wie P, As oder Sb in einer Konzentration von ungefähr 1E12/cm2 bis 1E14/cm2 in X-Richtung diagonal von oben implantiert. Die Ionenimplantierung wird sequentiell in entgegengesetzten Richtungen +X und –X entsprechend den Pfeilen X1 und X2 in 24 ausgeführt.
  • Was den Implantierwinkel β der Ionenimplantierung betrifft (d. h. einen Winkel, der durch eine Implantierrichtung der Störstellenionen 76, 77 und eine Richtung der zu der oberen Oberfläche des Siliziumsubstrats 10 Normalen gebildet ist), so wird ein Implantierwinkel verwendet, der der Beziehung tan–1(V/T) ≤ β ≤ tan–1(V/T) entspricht, wobei V der Abstand zwischen den Siliziumnitridschichten 21 ist, die einander entlang der X-Richtung benachbart sind, T die Gesamtschichtdicke der Siliziumoxidschicht 20 und der Siliziumnitridschicht 21 ist und U die Tiefe von der oberen Oberfläche der Siliziumnitridschicht 21 bis zu der unteren Oberfläche des ausgesparten Bereichs 22a ist. Beispielsweise ist der Abstand V ungefähr 390 nm, und die Tiefe U ist ungefähr 170 nm.
  • Wenn der Implantierwinkel β innerhalb dieses Bereichs gesteuert wird, werden die Störstellenionen 76 und 77 in Bereiche der seitlichen Oberflächen des ausgesparten Bereichs 22a, die zu der X-Richtung senkrecht sind, implantiert. In Bezug beispiels-weise auf die seitliche Oberfläche des ausgesparten Bereichs 22, die der dritten seitlichen Oberfläche 10A3 gemäß 14 entspricht, werden Störstellenionen 76 und 77 in einen zu der X-Richtung senkrechten Bereich implantiert.
  • Infolgedessen werden, wie 27 zeigt, n-leitfähige Bereiche 70 und 73 mit eingebauten Störstellen innerhalb der oberen Oberfläche des Siliziumsubstrats 10, also in den Elementbildungsbereichen ARd und ARe, gebildet. Da die Ionenimplantierung in der X-Richtung diagonal von oben ausgeführt wird, werden Störstellenionen 76 und 77 nicht in Bereiche der seitlichen Oberflächen des ausgesparten Bereichs 22a implantiert, die zu der Y-Richtung senkrecht sind.
  • Danach wird der ausgesparte Bereich 22 gebildet, und eine Siliziumoxidschicht 13 wird an den Seitenflächen und der unteren Oberfläche des ausgesparten Bereichs 22 gebildet, gefolgt von der Ausführung der Prozesse, die sich wie bei der zweiten bevorzugten Ausführungsform an den in 6 gezeigten Herstellungsschritt anschließen; somit wird ein Halbleiterbaugruppe fertiggestellt.
  • Wie oben beschrieben, werden bei dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der fünften bevorzugten Ausführungsform die Bereiche 70 und 73 mit eingebauten Störstellen jeweils innerhalb der oberen Oberfläche des Siliziumsubstrats 10, also in den Elementbildungsbereichen AR, gebildet. Auch wenn also in dem Siliziumsubstrat 10 Kristallfehler hervorgerufen werden, die auf Schäden zurückgehen, die beispielsweise beim Atzen zur Bildung des ausgesparten Bereichs 22 auftreten, können die Kristallfehler durch die mit Störstellen versehenen Bereiche 70 und 73 geheilt werden. Infolgedessen kann ein aus den Kristallfehlern resultierender Kriechstrom unterdrückt werden, und somit können Auffrischcharakteristiken verbessert werden.
  • Ferner werden die Bereiche 70 und 73 mit eingebauten Störstellen nur in Bereichen der Sourcebereiche 5S und 6S gebildet, die in der Nähe ihrer Grenzflächen mit der Elementtrenn-Isolierschicht 4 sind, und es ist dadurch möglich, eine Verschlechterung der Kurzkanalcharakteristiken von Speicherzellentransistoren zu vermeiden.
  • Sechste bevorzugte Ausführungsform
  • Die 28 bis 31 sind Querschnitte, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer sechsten bevor-zugten Ausführungsform der Erfindung zeigen. Die 28 bis 31 zeigen einen Aufbau eines Speicherzellenarrayabschnitts in dem Siliziumsubstrat 10, in dem ein Speicher-zellenarray gebildet ist, sowie einen Aufbau eines peripheren Schaltungsabschnitts darin, in dem eine periphere Schaltung gebildet ist. Nachstehend wird ein Beispiel beschrieben, bei dem in dem peripheren Schaltungsabschnitt p-Kanal-MOSFETs gebildet werden.
  • Unter Bezugnahme auf 28 werden zuerst die Siliziumoxidschicht 20, die Siliziumnitridschicht 21, der ausgesparte Bereich 22 und die Siliziumoxidschicht 13 in dem Speicher zellenarrayabschnitt und dem peripheren Schaltungsabschnitt ähnlich wie bei der vorhergehenden ersten bevorzugten Ausführungsform gebildet. Außerdem werden die dotierten Kanalbereiche 51 und 52 in dem Speicherzellenarrayabschnitt gebildet. Dann wird mittels Fotolithografie ein Fotoresist 80 gebildet, das den peripheren Schaltungsabschnitt bedeckt.
  • Dann werden unter Nutzung des Fotoresists 80 als Implantiermaske Störstellenionen, wie B oder In in das Siliziumsubstrat 10 in einer zu der oberen Oberfläche des Siliziumsubstrats 10 senkrechten Richtung durch den ausgesparten Bereich 22 und die Siliziumoxidschicht 13 hindurch implantiert. Dadurch entsteht ein p-leitfähiger Kanaltrennbereich 81 in der unteren Oberfläche des ausgesparten Bereichs 22, der in dem Speicherzellenarrayabschnitt ist.
  • Unter Bezugnahme auf 29 werden dann nach Entfernen des Fotoresists 80 die in den 6 bis 8 gezeigten Herstellungsschritte auf ähnliche Weise wie bei der vorhergehenden ersten bevorzugten Ausführungsform durchgeführt. Dabei wird eine Siliziumoxidschicht 24 mit einer solchen Schichtdicke, daß sie den ausgesparten Bereich 22 vollständig ausfüllt, insgesamt gebildet, und anschließend wird die Siliziumoxidschicht 24 poliert, bis die obere Oberfläche der Siliziumnitridschicht 21 freiliegt; danach wird die Siliziumoxidschicht 24 auf eine gewünschte Schichtdicke entfernt, und dann wird die Siliziumnitridschicht 21 entfernt.
  • Unter Bezugnahme auf 30 wird dann mittels eines fotolithografischen Verfahrens ein Fotoresist 82 gebildet, das den peripheren Schaltungsabschnitt bedeckt. Danach werden die p-leitfähigen dotierten Kanalbereiche 1C und 2C sowie der p-leitfähige Muldenbereich 11 innerhalb des Siliziumsubstrats 10 gebildet, das in dem Speicherzellenarrayabschnitt ist, und zwar durch Implantieren von p-leitfähigen Störstellenionen unter Verwendung des Fotoresists 82 als Implantiermaske.
  • Unter Bezugnahme auf 31 wird dann nach Entfernen des Fotoresists 82 ein Fotoresist 83, das den Speicherzellenarrayabschnitt bedeckt, mittels einer fotolithografischen Technik gebildet. Dann werden n-leitfähige dotierte Kanalbereiche 86, ein n-leitfähiger Kanaltrennbereich 85 und ein n-leitfähiger Muldenbereich 84 in dem Siliziumsubstrat 10, das in dem peripheren Schaltungsabschnitt ist, durch Implantieren von n-leitfähigen Störstellenionen unter Verwendung des Fotoresists 83 als Implantiermaske gebildet.
  • Nach dem Entfernen des Fotoresists 83 werden die auf den Herstellungsschritt in 10 folgenden Vorgänge auf ähnliche Weise wie bei der vorhergehenden zweiten bevorzugten Ausführungsform ausgeführt, so daß eine Halbleiterbaugruppe fertiggestellt wird.
  • Wie oben beschrieben, werden bei dem Verfahren zur Herstellung der Halbleiter-baugruppe gemäß der sechsten bevorzugten Ausführungsform die Kanaltrennbereiche 81 nur innerhalb der unteren Oberfläche des ausgesparten Bereichs 22 in dem Speicherzellenarrayabschnitt gebildet. Anders ausgedrückt, werden die p-leitfähigen Kanaltrennbereiche 81 nicht in Bereichen unter den n-leitfähigen Source-bereichen 5S und 6S gebildet. Daher ist die elektrische Feldstärke der Sourcebereiche 5S und 6S im Vergleich mit der obigen zweiten bevorzugten Ausführungsform weiter verringert, und es wird daher möglich, die Auffrischcharakteristiken zu verbessern.
  • Außerdem ist der periphere Schaltungsabschnitt mit dem Fotoresist 80 bedeckt, wenn die Ionenimplantierung zur Bildung der Kanaltrennbereiche 81 durchgeführt wird. Es ist somit möglich, die Ausbildung von unnötigen Kanaltrennbereichen 81 innerhalb des Siliziumsubstrats 10, das in dem peripheren Schaltungsabschnitt ist, zu vermeiden.
  • Siebte bevorzugte Ausführungsform
  • Die 32 bis 35 sind Querschnitte, die in der Reihenfolge der Herstellungsschritte ein Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß einer siebten bevorzugten Ausführungsform der Erfindung zeigen. Unter Bezugnahme auf 32 werden zuerst die Siliziumoxidschicht 20, die Siliziumnitridschicht 21, der ausgesparte Bereich 22 und die Siliziumoxidschicht 13 in dem Speicherzellenarrayabschnitt und dem peripheren Schaltungsabschnitt auf ähnliche Weise wie bei der ersten bevorzugten Ausführungsform gebildet.
  • Außerdem werden in dem Speicherzellenarrayabschnitt die dotierten Kanalbereiche 51 und 52 gebildet. Dann werden Störstellenionen, wie B oder In in das Siliziumsubstrat 10 in einer zu der oberen Oberfläche des Siliziumsubstrats 10 senkrechten Richtung durch den ausgesparten Bereich 22 und die Siliziumoxidschicht 13 hindurch implantiert. Dadurch werden p-leitfähige Kanaltrennbereiche 81 und 90 innerhalb der unteren Oberfläche des ausgesparten Bereichs 22, die in dem Speicherzellenarrayabschnitt und dem peripheren Schaltungsabschnitt ist, gebildet.
  • Unter Bezugnahme auf 33 werden dann die in den 6 bis 8 gezeigten Herstellungsschritte auf ähnliche Weise wie bei der ersten bevorzugten Ausführungsform ausgeführt. Dabei wird eine Siliziumoxidschicht 24 mit einer solchen Schichtdicke, daß sie den ausgesparten Bereich 22 vollständig ausfüllen kann, insgesamt gebildet. Dann wird die Siliziumoxidschicht 24 poliert, bis die obere Oberfläche der Siliziumnitridschicht 21 freiliegt; danach wird die Siliziumoxidschicht 24 auf eine gewünschte Schichtdicke entfernt, und dann wird die Siliziumnitridschicht 21 entfernt.
  • Unter Bezugnahme auf 34 wird dann ein Fotoresist 91, das den peripheren Schaltungsabschnitt bedeckt, mittels einer fotolithografischen Technik gebildet. Dann werden die p-leitfähigen dotierten Kanalbereiche 1C, 2C und der p-leitfähige Muldenbereich 11 innerhalb des Siliziumsubstrats 10, das in dem Speicherzellenarrayabschnitt ist, durch Implantieren von p-leitfähigen Störstellenionen gebildet, wobei das Fotoresist 91 als Implantiermaske dient.
  • Unter Bezugnahme auf 35 wird dann nach dem Entfernen des Fotoresists 91 ein Fotoresist 92 mittels einer fotolithografischen Technik gebildet und bedeckt den Speicherzellenarrayabschnitt. Durch Implantieren von n-leitfähigen Störstellenionen unter Verwendung des Fotoresists 92 als Implantiermaske werden dann ein n-leitfähiger dotierter Kanalbereich 86, ein n-leitfähiger Kanaltrennbereich 92 und ein n-leitfähiger Muldenbereich 84 innerhalb des Siliziumsubstrats 10, das in dem peripheren Schaltungsabschnitt ist, gebildet.
  • Bei der Ionenimplantierung zur Bildung der Kanaltrennbereiche 93 ist die Störstellenionenkonzentration so eingestellt, daß sie ungefähr das Doppelte der normalen Konzentration beträgt. Dadurch werden die p-leitfähigen Kanaltrennbereiche 90 durch die n-leitfähigen Kanaltrennbereiche 93 aufgehoben.
  • Nach dem Entfernen des Fotoresists 92 werden die an die Herstellungsschritte in 10 anschließenden Vorgänge auf ähnliche Weise wie bei der vorhergehenden zweiten bevorzugten Ausführungsform ausgeführt, so daß eine Halbleiterbaugruppe fertiggestellt wird.
  • Wie oben beschrieben, kann mit dem Verfahren zur Herstellung einer Halbleiterbaugruppe gemäß der siebten bevorzugten Ausführungsform die elektrische Feldstärke der Sourcebereiche 5S und 6S aus den gleichen Gründen wie bei der vorhergehenden sechsten bevorzugten Ausführungsform verringert werden, und somit können die Auffrischcharakteristiken verbessert werden.
  • Außerdem ist der in 28 gezeigte Fotoresist 80 nicht erforderlich, und infolgedessen kann die Anzahl der notwendigen Fotomasken im Vergleich mit der vorhergehenden sechsten bevorzugten Ausführungsform verringert werden.
  • Achte bevorzugte Ausführungsform
  • 36 ist eine Draufsicht auf einen Aufbau einer Halbleiterbaugruppe gemäß einer achten bevorzugten Ausführungsform der Erfindung. Das Siliziumsubstrat 10 hat einen Speicherzellenarrayabschnitt 95 und einen peripheren Schaltungsabschnitt 96. In 36 ist die Grenze zwischen dem Speicherzellenarrayabschnitt 95 und dem peripheren Schaltungsabschnitt 96 durch eine hypothetische Linie 97 bezeichnet. In dem Speicherzellenarrayabschnitt 95 ist eine Vielzahl von Elementbildungsbereichen AR durch die Elementtrenn-Isolierschicht 4 gebildet, und zwei Speicherzellen sind in jedem von den Elementbildungsbereichen AR vorgesehen.
  • Bei der achten bevorzugten Ausführungsform sind von einer Vielzahl von Speicherelementen, die das Speicherzellenarray bilden, mindestens eine Mehrzahl von Speicherelementen in einem äußersten Randbereich des Speicherzellenarrays als Dummyzellen angeordnet. Diejenigen Speicherzellen, die als Dummyzellen vorgesehen sind, haben keine Funktion als DRAM-Zellen, weil in ihnen die Kontaktstifte 30 bis 32 nicht ausgebildet sind.
  • Bei dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der zweiten bevorzugten Ausführungsform sind Stellen, in denen die dotierten Kanalbereiche 5 gebildet werden sollen, dadurch bestimmt, daß der Abschattungseffekt der Siliziumnitridschicht 21 genutzt wird, die auf den einander benachbarten Elementbildungsbereichen AR entlang der Y-Richtung gebildet ist.
  • Aus diesem Grund kann der Abschattungseffekt der Siliziumnitridschicht 21 nicht für die Elementbildungsbereiche AR11, AR12 und AR13 genutzt werden, die an Enden entlang der Y-Richtung in dem Speicherzellenarrayabschnitt 95 positioniert sind, und infolgedessen können die dotierten Kanalbereiche 5 nicht an gewünschten Stellen gebildet werden. Es ist daher wesentlich, daß die Speicherzellen, die in den Elementbildungsbereichen AR11, AR12 und AR13 gebildet sind, als Dummyzellen vorgegeben sind.
  • Ebenso werden bei dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der vorhergehenden fünften bevorzugten Ausführungsform die Bereiche 70 und 73 mit eingebauten Störstellen durch Ionenimplantierung in der X-Richtung diagonal von oben gebildet.
  • Aus diesem Grund kann es möglich sein, daß aufgrund der Struktur des peripheren Schaltungsabschnitts 96 oder dergleichen die Bereiche 70 und 73 mit eingebauten Störstellen für die Elementbildungsbereiche AR11, AR31, und AR51, nicht gebildet werden, die an Enden in Bezug auf die X-Richtung in dem Speicherzellenarrayabschnitt 95 liegen.
  • Es ist daher unvermeidlich, daß von den beiden Speicherzellen, die in jedem der Elementbildungsbereiche AR11, AR31, und AR51 gebildet werden, diejenige an der äußersten Randseite als Dummyzelle vorgegeben ist.
  • Bei dem Verfahren zur Herstellung der Halbleiterbaugruppe gemäß der achten bevorzugten Ausführungsform wird also mindestens eine Mehrzahl von Speicherzellen, die in dem äußersten Randbereich des Speicherzellenarrays angeordnet sind, als Dummyzellen vorgegeben. Das macht es möglich, von vornherein eine Verschlechterung des Betriebsverhaltens und der Zuverlässigkeit einer Halbleiterbaugruppe zu vermeiden, das dadurch hervorgerufen wird, daß die dotierten Kanalbereiche 5 oder die Bereiche 70 und 73 mit eingebauten Störstellen in gewünschten Stellen nicht gebildet sind.

Claims (14)

  1. Verfahren zur Herstellung einer Halbleiterbaugruppe, gekennzeichnet durch die folgenden Schritte: (a) Bilden eines ersten im wesentlichen H-förmigen Maskenmaterials (21a) und eines zweiten im wesentlichen H-förmigen Maskenmaterials (21b) auf einer Hauptoberfläche eines Halbleitersubstrats (10), wobei das erste Maskenmaterial einen ersten Bereich (211 ), einen zweiten Bereich (212 ) und einen dritten Bereich (213 ) hat, die in dieser Reihenfolge entlang einer in Draufsicht ersten Richtung verbunden sind, und wobei eine Dimension des zweiten Bereichs in Bezug auf eine zweite Richtung, die in Draufsicht zu der ersten Richtung senkrecht ist, kleiner als Dimensionen des ersten und des dritten Bereichs in Bezug auf die zweite Richtung ist, wobei das zweite Maskenmaterial einen vierten Bereich (214 ), einen fünften Bereich (215 ) und einen sechsten Bereich (216 ) hat, die in dieser Reihenfolge verbunden sind, und wobei eine Dimension des fünften Bereichs in Bezug auf die zweite Richtung kleiner als Dimensionen des vierten und sechsten Bereichs in Bezug auf die zweite Richtung ist, so daß der erste und der vierte Bereich, der zweite und der fünfte Bereich sowie der dritte und der sechste Bereich jeweils voneinander beabstandet und entlang der zweiten Richtung ausgefluchtet sind; (b) Ätzen des Halbleitersubstrats unter Nutzung des ersten und des zweiten Maskenmaterials als Ätzmasken, um in der Hauptoberfläche einen ausgesparten Bereich (22) zu bilden, der eine erste seitliche Oberfläche (10A1 ), eine zweite seitliche Oberfläche (10A2 ) und eine dritte seitliche Oberfläche (10A3 ) hat, die durch das Halbleitersubstrat unter dem ersten bis dritten Bereich gebildet sind, und eine vierte seitliche Oberfläche (10A4 ), eine fünfte seitliche Oberfläche (10A5 ) und eine sechste seitliche Oberfläche (10A6 ) hat, die durch das Halbleitersubstrat unter dem vierten bis sechsten Bereich gebildet sind; (c) Implantieren von Störstellenionen (231 , 232 ) in der zweiten Richtung diagonal von oben, wobei das erste und das zweite Maskenmaterial an der Hauptoberfläche gebildet sind, um erste dotierte Kanalbereiche (51 , 52 ) eines ersten Leitfähigkeitstyps nur in der zweiten und fünften seitlichen Oberfläche von der ersten bis sechsten seitlichen Oberfläche zu bilden; (d) Bilden einer Elementtrenn-Isolierschicht (4) durch Ausfüllen des ausgesparten Bereichs, um jeweilige Bereiche des Halbleitersubstrats dort, wo das erste und das zweite Maskenmaterial in dem Schritt (a) gebildet sind, als einen ersten Elementbildungsbereich (AR1) und einen zweiten Elementbildungsbereich (AR2) zu bilden, wobei Schritt (d) nach Schritt (c) ausgeführt wird; (e) Bilden von zweiten dotierten Kanalbereichen (1C, 2C) von dem ersten Leitfähigkeitstyp jeweils innerhalb der Hauptoberfläche, die in den ersten und zweiten Elementbildungsbereichen ist; (f) Entfernen des ersten und des zweiten Maskenmaterials, wobei der Schritt (f) nach dem Schritt (c) ausgeführt wird; (g) Bilden einer Isolierschicht (151 , 152 ) an der Hauptoberfläche, die in den ersten und zweiten Elementbildungsbereichen ist, wobei der Schritt (g) nach dem Schritt (f) ausgeführt wird; (h) Bilden einer leitfähigen Schicht (16) auf einem in Schritt (g) erhaltenen Aufbau; (i) Strukturieren der leitfähigen Schicht, um eine Gateelektrode über der Hauptoberfläche zu bilden, auf der der zweite und fünfte Bereich in Schritt (a) gebildet worden sind, wobei sich die Gateelektrode entlang der zweiten Richtung erstreckt; (j) Bilden von ersten Source-Drainbereichen (1S, 2S) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, in der Hauptoberfläche, in der der erste und der vierte Bereich in Schritt (a) gebildet worden sind; und (k) Bilden von zweiten Source-Drainbereichen (1D, 2D) von dem zweiten Leitfähigkeitstyp in der Hauptoberfläche, in der in Schritt (a) der dritte und der sechste Bereich gebildet worden sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der folgenden Beziehung: tan–1(W2/T) < α ≤ tan–1(W1/T)genügt ist, wobei W2 ein Abstand zwischen dem ersten Bereich und dem vierten Bereich sowie ein Abstand zwischen dem dritten Bereich und dem sechsten Bereich ist; W1 ein Abstand zwischen dem zweiten Bereich und dem fünften Bereich ist; α ein Winkel ist, der durch eine Implantierrichtung der Störstellenionen in Schritt (c) und eine Richtung der zu der Hauptoberfläche Normalen gebildet ist; und T eine Schichtdicke des ersten und des zweiten Maskenmaterials ist.
  3. Verfahren zur Herstellung einer Halbleiterbaugruppe, gekennzeichnet durch die folgenden Schritte: (a) Bilden eines ersten Maskenmaterials (21a), eines zweiten Maskenmaterials (21b) und eines dritten Maskenmaterials (21c) auf einer Hauptoberfläche eines Halbleitersubstrats (10), wobei das erste Maskenmaterial einen ersten Bereich (211 ), einen zweiten Bereich (212 ) und einen dritten Bereich (213 ) hat, die in dieser Reihenfolge entlang einer in Draufsicht ersten Richtung verbunden sind, wobei das zweite Maskenmaterial einen vierten Bereich (214 ), einen fünften Bereich (215 ) und einen sechsten Bereich (216 ) hat, die in dieser Reihenfolge entlang der ersten Richtung verbunden sind, und das dritte Maskenmaterial einen siebten Bereich (217 ), einen achten Bereich (218 ) und einen neunten Bereich (219 ) hat, die in dieser Reihenfolge entlang der ersten Richtung verbunden sind, so daß der dritte, der vierte und der neunte Bereich voneinander beabstandet und in dieser Reihenfolge entlang einer in Draufsicht zweiten Richtung ausgefluchtet sind, die zu der ersten Richtung senkrecht ist, der zweite und der achte Bereich voneinander beabstandet und entlang der zweiten Richtung ausgefluchtet sind, und der zweite und der fünfte Bereich nicht entlang der zweiten Richtung ausgefluchtet sind; (b) Ätzen des Halbleitersubstrats unter Nutzung des ersten bis dritten Maskenmaterials als Atzmaske, um in der Hauptoberfläche einen ausgesparten Bereich (22) zu bilden, der eine erste seitliche Oberfläche (10A,), eine zweite seitliche Oberfläche (10A2 ) und eine dritte seitliche Oberfläche (10A3 ) hat, die von dem Halbleitersubstrat unter dem ersten bis dritten Bereich gebildet sind, eine vierte seitliche Oberfläche (10A4 ), eine fünfte seitliche Oberfläche (10A5 ) und eine sechste seitliche Oberfläche (10A6 ) hat, die von dem Halbleitersubstrat unter dem vierten bis sechsten Bereich gebildet sind, und eine siebte seitliche Oberfläche (10A7 ), eine achte seitliche Oberfläche (10A8 ) und eine neunte seitliche Oberfläche (10A9 ) hat, die von dem Halbleitersubstrat unter dem siebten bis neunten Bereich gebildet sind; (c) Implantieren von Störstellenionen in der zweiten Richtung diagonal von oben, wobei das erste bis dritte Maskenmaterial auf der Hauptoberfläche gebildet ist, um erste dotierte Kanalbereiche (5) eines ersten Leitfähigkeitstyps nur in der zweiten seitlichen Oberfläche von der zweiten und der dritten seitlichen Oberfläche, nur in der fünften seitlichen Oberfläche von der vierten und fünften seitlichen Oberfläche sowie nur in der achten seitlichen Oberfläche von der achten und neunten seitlichen Oberfläche zu bilden; (d) Bilden einer Elementtrenn-Isolierschicht (4) durch Ausfüllen des ausgesparten Bereichs, um jeweilige Bereiche des Halbleitersubstrats dort, wo das erste bis dritte Maskenmaterial in Schritt (a) gebildet worden ist, als einen ersten Elementbildungsbereich (AR11), einen zweiten Elementbildungsbereich (AR21) und einen dritten Elementbildungsbereich (AR31) zu bilden, wobei der Schritt (d) nach dem Schritt (c) ausgeführt wird; (e) Bilden von zweiten dotierten Kanalbereichen (38, 44) von dem ersten Leitfähigkeitstyp jeweils innerhalb der Hauptoberfläche, die in den ersten bis dritten Elementbildungsbereichen ist; (f) Entfernen des ersten bis dritten Maskenmaterials, wobei der Schritt (f) nach dem Schritt (c) ausgeführt wird; (g) Bilden einer Isolierschicht (33, 39) auf der Hauptoberfläche, die in den ersten bis dritten Elementbildungsbereichen ist, wobei der Schritt (g) nach dem Schritt (f) ausgeführt wird; (h) Bilden einer leitfähigen Schicht (34, 40) auf einem durch Schritt (g) erhaltenen Aufbau; (i) Strukturieren der leitfähigen Schicht, um eine Gateelektrode über der Hauptoberfläche zu bilden, auf der der zweite, fünfte und achte Bereich in Schritt (a) gebildet wurden, wobei sich die Gateelektrode entlang der zweiten Richtung erstreckt; (j) Bilden von ersten Source-Drainbereichen (56D) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, in der Hauptoberfläche, in der der erste, der sechste und der siebte Bereich in Schritt (a) gebildet wurden; und (k) Bilden von zweiten Source-Drainbereichen (5S, 6S) von dem zweiten Leitfähigkeitstyp in der Hauptoberfläche, in der der dritte, der vierte und der neunte Bereich in Schritt (a) gebildet worden sind.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die folgende Beziehung gilt: tan–1(W2/T) < α ≤ tan–1(W1/T), wobei W2 ein Abstand zwischen dem dritten Bereich und dem vierten Bereich sowie ein Abstand zwischen dem vierten Bereich und dem neunten Bereich ist; W1 ein Abstand zwischen dem zweiten Bereich und dem achten Bereich ist; α ein Winkel ist, der durch eine Implantierrichtung der Störstellenionen in Schritt (e) und eine Richtung der zu der Hauptoberfläche Normalen gebildet ist; und T eine Schichtdicke des ersten bis dritten Maskenmaterials ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das ferner die folgenden Schritte aufweist: (l) Bilden einer dielektrischen Zwischenschicht (44, 45, 49), wobei der Schritt (1) nach den Schritten (i) bis (k) ausgeführt wird; (m) Bilden von Kontaktlöchern in der dielektrischen Zwischenschicht, die mit den zweiten Source-Drainbereichen (5S) verbunden sind; (n) Bilden von elektrisch leitfähigen Stiften (30, 50) in den Kontaktlöchern; (o) Bilden einer unteren Kondensatorelektrode (52), die mit den elektrisch leitfähigen Stiften verbunden ist; (p) Bilden einer dielektrischen Kondensatorschicht (54) auf der unteren Kondensatorelektrode; und (q) Bilden einer oberen Kondensatorelektrode (55) auf der dielektrischen Kondensatorschicht.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die elektrisch leitfähigen Stifte aus einem Halbleitermaterial bestehen, dem eine Störstelle vom zweiten Leitfähigkeitstyp hinzugefügt ist; und ferner gekennzeichnet durch den Schritt (r) des Einführens einer Störstelle (64) in die Hauptoberfläche durch die Kontaktlöcher, um einen eingebaute Störstellen aufweisenden Bereich (100) vom zweiten Leitfähigkeitstyp zu bilden, wobei der Schritt (r) zwischen den Schritten (m) und (n) ausgeführt wird.
  7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß in Schritt (a) ferner ein viertes Maskenmaterial auf der Hauptoberfläche gebildet wird, wobei das vierte Maskenmaterial dem dritten Bereich gegenüberliegt und davon beabstandet ist und mit dem ersten Maskenmaterial entlang der ersten Richtung ausgefluchtet ist; daß in Schritt (b) das Halbleitersubstrat unter Verwendung des ersten bis vierten Maskenmaterials als Ätzmaske geätzt wird, so daß der ausgesparte Bereich gebildet wird; und daß das Verfahren ferner den Schritt (s) unter einer Bedingung, daß das erste und vierte Maskenmaterial auf der Hauptoberfläche gebildet sind, aufweist, wobei Störstellenionen (76, 77) in der ersten Richtung diagonal von oben implantiert werden, um m der dritten seitlichen Oberfläche einen eine implantierte Störstelle aufweisenden Bereich (70, 73) vom zweiten Leitfähigkeitstyp zu bilden, wobei der Schritt (s) vor dem Schritt (d) ausgeführt wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die folgende Beziehung gilt: tan–1(V/T) ≤ β ≤ tan–1(V/T),wobei V ein Abstand zwischen dem ersten Maskenmaterial und dem vierten Maskenmaterial ist; β ein Winkel ist, der durch eine Implantierrichtung der Störstelle in Schritt (s) und eine Richtung der zu der Hauptoberfläche Normalen gebildet ist; T eine Schichtdicke des vierten Maskenmaterials ist; und U eine Tiefe von einer oberen Oberfläche des vierten Maskenmaterials bis zu einer unteren Oberfläche des ausgesparten Bereichs ist.
  9. Verfahren nach einem der Ansprüche 5 bis 8, ferner gekennzeichnet durch den Schritt (t), wobei Störstellen in eine untere Oberfläche des ausgesparten Bereichs durch den ausgesparten Bereich hindurch eingebaut werden, um einen ersten Kanaltrennbereich (81) von dem ersten Leitfähigkeitstyp zu bilden, wobei der Schritt (t) nach dem Schritt (b) und vor dem Schritt (d) ausgeführt wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat einen Speicherzellenarrayabschnitt und einen peripheren Schaltungsabschnitt hat; daß der erste Kanaltrennbereich in dem Speicherzellenarrayabschnitt gebildet ist; und daß ferner der Schritt (u) vorgesehen ist, in dem ein Maskenmaterial (80) so gebildet wird, daß es den peripheren Schaltungsabschnitt bedeckt, wobei der Schritt (u) vor dem Schritt (t) ausgeführt wird.
  11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat einen Speicherzellenarrayabschnitt und einen peripheren Schaltungsabschnitt hat; daß in dem Speicherzellenarrayabschnitt ein erster Kanaltrennbereich gebildet wird; daß in Schritt (t) die Störstelle auch in den peripheren Schaltungsabschnitt eingebaut wird, um einen zweiten Kanaltrennbereich (90) in dem peripheren Schaltungsabschnitt zu bilden; und daß ferner der Schritt (v) vorgesehen ist, in dem eine Störstelle vom zweiten Leitfähigkeitstyp in den peripheren Schaltungsabschnitt eingebaut wird, um den zweiten Kanaltrennbereich aufzuheben, wobei der Schritt (v) nach dem Schritt (t) ausgeführt wird.
  12. Verfahren nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die Halbleiterbaugruppe in einem Speicherzellenarray angeordnet wird; und daß eine Vielzahl von Speicherzellen, die an einem äußersten Rand des Speicherzellenarrays angeordnet sind, Dummyzellen sind.
  13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Schritt (e) nach dem Schritt (g) ausgeführt wird.
  14. Verfahren zur Herstellung einer Halbleiterbaugruppe, gekennzeichnet durch die folgenden Schritte: (a) Bilden einer Isolierschicht (151 , 152 ) auf einer Hauptoberfläche eines Halbleitersubstrats (10); (b) Bilden einer leitfähigen Schicht (16) auf der Isolierschicht; (c) Implantieren von Störstellenionen in die Hauptoberfläche durch die leitfähige Schicht und die Isolierschicht hindurch, um dotierte Kanalbereiche (1C, 2C) zu bilden; (d) Strukturieren der leitfähigen Schicht, um eine Gateelektrode zu bilden; und (e) Einbauen von Störstellen in die Hauptoberfläche, die von der Gateelektrode freigelegt ist, um Source-Drainbereiche (1S, 2S, 1D, 2D) zu bilden.
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