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HINTERGRUND
DER ERFINDUNG
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Gebiet der
Erfindung
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Die
Offenbarung betrifft eine Halbleitervorrichtung und ein Verfahren
zur Herstellung der Halbleitervorrichtung. Spezieller betrifft die
Erfindung eine Kontaktstruktur einer Halbleiterspeichervorrichtung und
ein Verfahrens zur Herstellung derselben.
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Mit
der Entwicklung von Halbleiterherstellungstechnologien wurden Halbleitervorrichtungen mit
hohen Speicherkapazitäten
realisiert, die weit verbreitet in vielfältigen elektronischen oder
elektrischen Geräten
verwendet werden. Speziell DRAM-Vorrichtungen wie diejenigen, die
einzelne Einheitszellen enthalten und einen Transistor und einen
Kondensator enthalten, wurden hinsichtlich der Zellendichte stark
verbessert. Mit der Erhöhung
der Zellendichte wurden Kontaktlöcher
zum Verbinden einer oberen leitenden Schicht mit einer unteren leitenden
Schicht kleiner, während
Zwischenschicht-Isolierschichten
zwischen den leitenden Schichten dicker geworden sind. Da das Kontaktloch ein
hohes Längenverhältnis (ein
Verhältnis
zwischen einer Höhe
des Kontaktloches zu einer Weite oder Breite desselben) besitzt,
wurde der Prozeßgrenzbereich eines
photolithographischen Prozesses zur Ausbildung des Kontaktloches
reduziert, so daß ein winziges
Kontaktloch nicht mit Verwendung einer herkömmlichen Halbleiterherstellungstechnik
ausgebildet werden kann. Die Lösung
bestand darin, Lande-Pads in einer DRAM-Vorrichtung einzubeziehen, um
das Längenverhältnis der
Kontaktlöcher
zu reduzieren. Zusätzlich
wurde eine Selbstausrichtkontaktstruktur (SAC) entwickelt, um winzige
Kontakte in den Halbleitervorrichtungen mit winzigen Mustern unterhalb
von etwa 0,1 μm
auszubilden, und zwar ohne Fehler der Halbleitervorrichtungen.
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Beispielsweise
offenbart das koreanische Patent Nr. 200,697 ein Verfahren zur Herstellung
einer Halbleitervorrichtung ohne Fehler eines Metallkontaktes. Gemäß diesem
Verfahren wird ein Schutzring an einem peripheren Abschnitt einer
Bitleitung ausgebildet, um einen Fehler des Metallkontaktes relativ
zur Bitleitung zu verhindern.
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Darüber hinaus
offenbart das US-Patent Nr. 6,451,651 ein Verfahren zur Herstellung
einer Halbleitervorrichtung, in welcher ein Metallkontakt mit einem
Kontaktpad in einem peripheren/Kernbereich eines Halbleitersubstrats
durch einen Selbstausrichtprozeß verbunden
wird.
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1A bis 1F zeigen Querschnittsansichten, die
ein herkömmliches
Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem oben
erwähnten
US-Patent zeigen. In den 1A bis 1F ist mit 'P' ein peripherer/Kernbereich der Halbleitervorrichtung
bezeichnet, und 'C' gibt einen Zellenbereich der
Halbleitervorrichtung an.
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Gemäß den 1A und 1B werden nach der Ausbildung einer Gateisolierschicht
auf dem Halbleitersubstrat 10, auf welchem eine Isolierschicht
vorhanden ist, eine Polysiliziumschicht, eine Metallsilizidschicht
und eine Gateabdeckschicht aufeinanderfolgend auf der Gateisolierschicht
ausgebildet.
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Die
Gateabdeckschicht, die Metallsilizidschicht und die Polysiliziumschicht
werden aufeinanderfolgend gemäß einem
photolithographischen Prozeß geätzt, um
dadurch Gatemuster 15 auf dem Halbleitersubstrat 10 auszubilden.
Nachdem Abstandshalter an den Seitenwänden der Gatemuster 15 ausgebildet
worden sind, werden Fremdstoffe an Abschnitten des Substrats 10 zwischen
den Gatemustern 15 implantiert, um Source-/Drainzonen auszubilden.
Als ein Ergebnis werden Transistoren mit einem Gatemuster 15 und
den Source-/Drainzonen auf dem Substrat 10 gebildet.
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Eine
Siliziumoxidschicht wird dann auf dem Substrat 10 ausgebildet,
auf welchem die Transistoren vorhanden sind, und es wird dann die
Siliziumoxidschicht planarisiert, um eine erste Zwischenschicht-Isolierschicht 20 auf
den Transistoren und auf dem Substrat 10 auszubilden. Die
erste Zwischenschicht-Isolierschicht 20 wird geätzt, um
Kontaktlöcher
auszubilden, welche Abschnitte des Substrats 10 zwischen
den Gatemustern 15 in dem Zellenbereich C freilegen.
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Nachdem
eine Kontaktschicht aus Polysilizium auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildet
wurde, um die Kontaktlöcher
auszufüllen,
werden die leitende Schicht und die erste Zwischenschicht-Isolierschicht 20 teilweise
geätzt,
um ein Bitleitungskontaktpad 25 und ein Speicherknotenpunktkontaktpad 30 auf
dem Substrat 10 herzustellen.
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Es
wird eine zweite Zwischenschicht-Isolierschicht 35 auf
den Kontaktpads 25 und 30 und auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildet
und dann wird eine erste Ätzstoppschicht 40 auf
der zweiten Zwischenschicht-Isolierschicht 35 ausgebildet.
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Die
erste Ätzstoppschicht 40 und
die zweite Zwischenschicht-Isolierschicht 35 werden geätzt, um ein
Bitleitungskontaktloch zu bilden, welches das Bitleitungskontaktpad 25 in
dem Zellenbereich C freilegt. Hierbei werden die die Kontaktlöcher freilegenden
Abschnitte des Substrats 10, die einem Bitleitungskontaktteil
und einem Metallkontaktteil entsprechen, in dem peripheren/Kernbereich
P ausgebildet.
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Es
wird eine Metallbarriereschicht 45 in dem Bitleitungskontaktloch
des Zellenbereiches C und in den Kontaktlöchern des peripheren/Kernbereiches
P ausgebildet.
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Nachdem
eine Metallschicht ausgebildet worden ist, um das Bitleitungskontaktloch
des Zellenbereiches C zu füllen
und auch die Kontaktlöcher
des peripheren/Kernbereiches P zu füllen, wird die Metallschicht
gemäß einem
chemisch-mechanischen Polierprozeß (CMP) geätzt, so daß ein Bitleitungskontaktpfropfen 50 in
dem Bitleitungskontaktloch des Zellenbereiches C ausgebildet wird,
und wobei Metallkontaktpads 55 in den Kontaktlöchern des
peripheren/Kernbereiches P jeweils ausgebildet werden.
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Abschnitte
der ersten Ätzstoppschicht 40 werden
entfernt, ausgenommen einem Abschnitt der ersten Ätzstoppschicht 40,
welcher benachbart den Metallkontaktpads 55 in dem peripheren/Kernbereich P
gelegen ist. Nachdem eine Nitridschicht 60 und eine leitende
Bitleitungsschicht 65 auf der gesamten Oberfläche des
Substrats 10 ausgebildet worden sind, werden die Nitridschicht 60 und
die leitende Bitleitungsschicht 65 geätzt, um Bitleitungsmuster auf der
zweiten Zwischenschicht-Isolierschicht 35 auszubilden.
Nachdem hierbei eine Hilfsoxidschicht 70 und eine Opferschicht 75 auf
der leitenden Bitleitungsschicht 65 ausgebildet worden
sind, werden die Opferschicht 75, die Hilfsoxidschicht 70,
die leitende Bitleitungsschicht 65 und die Nitridschicht 60 aufeinanderfolgend
gemäß einem
photolithographischen Prozeß geätzt, um
dadurch das Bitleitungsmuster auf der zweiten Zwischenschicht-Isolierschicht 35 auszubilden.
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Nach
der Ausbildung der dritten Zwischenschicht-Isolierschicht 80 auf
den Bitleitungsmustern wird die dritte Zwischenschicht-Isolierschicht 80 planiert,
und zwar soweit, bis die Opferschicht 75 freigelegt ist.
In dem peripheren/Kernbereich P besitzt ein Bitleitungsmuster, welches
mit dem Bitleitungskontaktpfropfen verbunden ist, eine relativ schmale
Weite, während
ein Bitleitungsmuster, welches mit einem Metallkontaktpfropfen verbunden
ist, eine relativ große
Weite besitzt.
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Gemäß 1C werden die Opferschicht 75 und
die Hilfsoxidschicht 70 auf den Bitleitungsmustern selektiv
geätzt,
um die leitende Bitleitungsschicht 65 freizulegen. Dann
werden Nuten 84, welche die Bitleitungsmuster freilegen,
auf der dritten Isolierschicht 80 ausgebildet.
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Gemäß 1D wird nach der Ausbildung
einer Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 80 zum
Füllen
der Nuten 85 die Nitridschicht geätzt, um Nitridschichtmuster 90 auszubilden,
welche die Nuten 80 ausfüllen. Hierbei wird ein Abstandshalter 95 an
einer Seitenwand der Nut 85 gebildet, welche das Bitleitungsmuster
mit relativ großer
Weite in dem peripheren/Kernbereich P freilegt.
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Es
werden dann aufeinanderfolgend eine zusätzliche Oxidschicht 100 und
eine zweite Ätzstoppschicht 105 auf
dem Bitleitungsmuster mit der relativ großen Weite ausgebildet, ebenso
auf dem Nitridschichtmuster 90, auf dem Abstandshalter 95 und
auf der dritten Zwischenschicht-Isolierschicht 80.
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Die
zweite Ätzstoppschicht 105,
die zusätzliche
Oxidschicht 100, die dritte Zwischenschicht-Isolierschicht 80 und
die zweite Zwischenschicht-Isolierschicht 35 werden teilweise
in dem Zellenbereich C geätzt,
wodurch ein Speicherknotenpunktkontaktloch gebildet wird, welches
das Speicherknotenpunktkontaktpad 30 freilegt. Es wird
ein leitendes Material in das Speicherknotenpunktkontaktloch gefüllt, um
einen Speicherknotenpunktkontaktpfropfen 110 in dem Speicherknotenpunktkontaktloch
auszubilden.
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Gemäß 1E werden nach der Ausbildung eines
Speicherknotenpunktes 115, der mit dem Speicherknotenpunktkontaktpfropfen 110 verbunden
ist, und zwar unter Verwendung einer Formoxidschicht, eine dielektrische
Schicht 120 und eine Plattenelektrode 125 aufeinanderfolgend
auf dem Speicherknotenpunkt 115 ausgebildet, um einen Kondensator
in dem Zellenbereich C zu vervollständigen.
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Nach
der Vervollständigung
des Kondensators in dem Zellenbereich C wird die zweite Ätzstoppschicht 105 auf
dem peripheren/Kernbereich P entfernt. Dann wird eine vierte Zwischenschicht-Isolierschicht 130 über dem
Substrat 10 ausgebildet, und zwar enthaltend den Zellenbereich
C und den peripheren/Kernbereich P.
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Gemäß 1F wird die vierte Zwischenschicht-Isolierschicht 130 und
die dritte Zwischenschicht-Isolierschicht 80 geätzt, um
Kontaktlöcher auszubilden,
welche die Plattenelektrode 125, das Metallkontaktpad 55 und
die Bitleitungsmuster freilegen. Wenn ein leitendes Material in
die Kontaktlöcher gefüllt wird,
werden Kontaktpfropfen 135, 140 und 145 in
den Kontaktlöchern
jeweils ausgebildet. Die Metallkontaktpfropfen 135, 140 und 145 verbinden die
oberen Verdrahtungen mit den darunter liegenden leitenden Strukturen.
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Bei
dem oben beschriebenen Verfahren zur Herstellung einer Halbleitervorrichtung
ist es wünschenswert,
die Dicke der Nitridmuster zu erhöhen, um einen hohen Prozeßrandbereich
sicherzustellen, und zwar für
die Ausbildung der Bitleitungsmuster. Jedoch wird eine Erhöhung der
Dicke der Nitridmuster auch zu einer übermäßigen Vergrößerung der Dicke der Bitleitungen.
Da die Intervalle zwischen den Bitleitungen sehr klein sind, und
zwar in der Halbleitervorrichtung, die eine Designregel unterhalb
von 0,1 μm
aufweist, werden die Längenverhältnisse
der Bitleitungen somit stark erhöht.
Als ein Ergebnis können
die Bitleitungen elektrisch kurzgeschlossen werden. Da darüber hinaus
mehrere zusätzliche
Schichten auf den Bitleitungsmustern ausgebildet werden, um dadurch
die Metallkontaktpfropfen durch einen Selbstausrichtprozeß auszubilden,
wird der Halbleiterherstellungsprozeß komplizierter. Ferner können die
darunter liegenden leitenden Strukturen beschädigt werden, da mehrere Ätzvorgänge ausgeführt werden,
um die Metallkontaktpfropfen auszubilden.
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Da
mittlerweile die Größe des Kontaktpads
in dem peripheren/Kernbereich reduziert wurde, da die DRAM-Vorrichtungen
hochdicht ausgebildet werden, wird ein überlappender Randbereich zur
Ausbildung eines Metallkontaktes relativ zu dem Kontaktpad ebenfalls
stark reduziert. Obwohl die Designregel des peripheren/Kernbereiches
ebenfalls erhöht
werden kann, um dieses Problem zu überwinden, gibt es einen Kompromiß dahingehend,
daß der
Durchsatz des DRAM-Vorrichtungsherstellungsprozesses reduziert werden
kann.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Eine
Halbleitervorrichtung umfaßt
ein leitendes Pad, welches in einem Halbleitersubstrat ausgebildet
ist. Die Halbleitervorrichtung enthält ferner ein leitendes Muster,
welches einer peripheren Zone des leitenden Pads überlagert
ist. Das leitende Muster besitzt eine Öffnung, um eine andere Zone
des leitenden Pads freizulegen. Die Halbleitervorrichtung enthält auch
einen leitenden Kontakt, der sich durch die Öffnung erstreckt. Der leitende
Kontakt ist elektrisch mit dem leitenden Pad verbunden.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
oben angegebenen und weitere Vorteile der Ausführungsformen der vorliegenden
Erfindung ergeben sich klarer aus der folgenden detaillierten Beschreibung
unter Hinweis auf die beigefügten Zeichnungen,
in welchen zeigen:
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1A bis 1F Querschnittsansichten, die ein herkömmliches
Verfahren zur Herstellung einer Halbleitervorrichtung veranschaulichen;
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2A bis 7 Querschnittsansichten, die ein Verfahren
zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung wiedergeben;
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8 ein Elektronenmikroskopbild
der Halbleitervorrichtung in 7.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Es
werden nun Ausführungsformen
nach der vorliegenden Erfindung vollständig im folgenden unter Hinweis
auf die beigefügten
Zeichnungen beschrieben, in denen Beispiele der Ausführungsformen
der Erfindung dargestellt sind. Die Erfindung kann jedoch in vielen
unterschiedlichen Ausführungsformen
verkörpert
sein und ist nicht auf die hier dargestellten Ausführungsformen
beschränkt.
Diese Ausführungsformen
dienen hier dem Zweck, eine sorgfältige und vollständige Offenbarung
zu gewährleisten
und um den Rahmen der Erfindung Fachleuten zugänglich zu machen. In den Zeichnungen
sind die Dicken der Schichten und Zonen der Übersichtlichkeit halber übertrieben
dargestellt. Gleiche Bezugszeichen verweisen auf identische Elemente
oder ähnliche
Elemente in allen Zeichnungen. Es sei darauf hingewiesen, daß dann,
wenn ein Element, wie beispielsweise eine Schicht, eine Zone oder
ein Substrat so dargestellt wird, daß es "auf' oder "über" einem anderen Element ist, es direkt
auf dem anderen Element sein kann oder auch unter Zwischenfügung von
Elementen angeordnet sein kann.
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Die 2A bis 7 zeigen Querschnittsansichten, die ein
Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigen. Die 2A, 2B, 3A, 3B, 4A, 4B, 5A und 5B zeigen
Querschnittsansichten, die einen Zellenbereich der Halbleitervorrichtung wiedergeben,
und die 2C, 3C, 4C, 5C, 6 und 7 zeigen Querschnittsansichten die einen
peripheren/Kernbereich der Halbleitervorrichtung darstellen, entsprechend
einem Nicht-Zellenbereich der Halbleitervorrichtung.
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2A ist eine Querschnittsansicht
entlang einer Richtung einer Wortleitung 240 in einem Zellenbereich
der Halbleitervorrichtung und 2B ist
eine Querschnittsansicht entlang der Richtung einer Bitleitung 270 in
dem Zellenbereich der Halbleitervorrichtung. Zusätzlich zeigt 2C eine Querschnittsansicht entlang der
Richtung der Bitleitung 271 in dem peripheren/Kernbereich
der Halbleitervorrichtung.
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Die 2A bis 2C veranschaulichen Prozesse zur Ausbildung
einer ersten Isolierzwischenschicht 235 und von Kontaktpads 245 und 250 auf
einem Halbleitersubstrat 200.
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Gemäß den 2A bis 2C wird eine Isolierschicht 205 auf
dem Substrat 200 ausgebildet, welches den Zellenbereich
und den peripheren/Kernbereich aufweist, um aktive Zonen festzulegen.
Die Isolierschicht 205 wird beispielsweise mit Hilfe eines
Iso lierprozesses hergestellt, wie einem Seichtgrabenisolierprozeß (STI)
oder durch einen örtlichen
Siliziumoxidationsprozeß (LOCOS).
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Es
wird eine dünne
Gatedielektrikumsschicht, wie beispielsweise eine Gateoxidschicht (nicht
gezeigt), auf dem Substrat 200 mit Hilfe eines thermischen
Oxidationsprozesses oder eines chemischen Dampfniederschlagsprozesses
(CVD) ausgebildet. Hierbei wird die Gateoxidschicht auf den aktiven
Zonen des Substrats 200 ausgebildet. Die Gateoxidschicht
wird in ein Muster gebracht, um Gateoxidmuster 215 auf
dem Substrat 200 zu bilden.
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Eine
erste leitende Schicht (nicht gezeigt) und eine erste Maskenschicht
(nicht gezeigt) werden aufeinanderfolgend auf der Gateoxidschicht
in dem Zellenbereich und in dem peripheren/Kernbereich ausgebildet.
Die erste leitende Schicht wird in ein Muster gebracht, um leitende
Gatemuster 215 auf den Gateoxidmustern 210 auszubilden,
und es wird die erste Maskenschicht in ein Muster gebracht, um Gatemaskenmuster 220 auf
den leitenden Gatemustern 215 auszubilden. Die erste Maskenschicht
kann auch als Gatemaskenschicht bezeichnet werden.
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Bei
einer Ausführungsform
nach der vorliegenden Erfindung enthält die erste leitende Schicht Polysilizium,
welches mit Fremdstoffen dotiert ist. Alternativ kann die erste
leitende Schicht eine Polycidstruktur besitzen, mit einem dotierten
Polysiliziumfilmmuster, welches auf dem Gateoxidmuster 210 ausgebildet
ist, und mit einem Metallsilizidfilmmuster, welches auf dem dotieren
Polysiliziumfilmmuster ausgebildet ist.
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Die
erste Maskenschicht enthält
ein Material mit einer Ätzselektivität relativ
zu demjenigen der ersten Zwischenschicht-Isolierschicht 235,
die aufeinanderfolgend ausgebildet werden. Beispielsweise kann die
erste Maskenschicht Nitrid enthalten, wie z.B. Siliziumnitrid, wenn
die erste Zwischenschicht-Isolierschicht 235 Oxid enthält.
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Die
erste leitende Schicht, die erste Maskenschicht und die Gateoxidschicht
werden aufeinanderfolgend gemäß einem
photolithographischen Prozeß geätzt, wodurch Gatestrukturen 225 gebildet
werden, inklusive den Gateoxidmustern 210, den leitenden Gatemustern 215 und
den Gatemaskenmustern 220. Bei einer Ausführungsform
der vorliegenden Erfindung werden die erste leitende Schicht, die
erste Maskenschicht und die Gateoxidschicht aufeinanderfolgend geätzt, und
zwar unter Verwendung eines Fotoresistmusters (nicht gezeigt) als Ätzmaske,
um dadurch die Gatestrukturen 225 auf dem Substrat 200 auszubilden.
Alternativ werden Gatemaskenmuster 220 unter Verwendung
eines Fotoresistmusters als Ätzmaske
ausgebildet, es wird das Fotoresistmuster mit Hilfe eines Aschungsprozesses
und eines Abstreifprozesses entfernt. Es werden die leitenden Gatemuster 215 und
die Gateoxidmuster 220 unter Verwendung der Gatemasken
als Ätzmasken
ausgebildet, so daß die
Gatestrukturen 225 auf dem Substrat 200 ausgebildet
werden.
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Es
wird eine erste Isolierschicht (nicht gezeigt) auf dem Substrat 200 hergestellt,
welches den Zellenbereich und den peripheren/Kernbereich enthält, um die
Gatestrukturen 225 abzudecken. Die erste Isolierschicht
wird anisotrop geätzt,
um die Gateabstandshalter 230 an den Seitenwänden der
Gatestrukturen 225 jeweils auszubilden.
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Es
werden dann Fremdstoffe in Abschnitte des Substrats 200 implantiert,
die zwischen den Gatestrukturen 225 freiliegend sind, und
zwar mit Hilfe Ionenimplantationsprozesses, so daß Source-/Drainzonen
(nicht gezeigt) benachbart den Gatestrukturen 225 ausgebildet
werden. Somit sind Metalloxidhalbleitertransitoren (MOS) mit den
Gatestrukturen 225 und den Source-/Drainzonen auf dem Substrat 200 ausgebildet.
Die Source-/Drainzonen, die in dem Zellenbereich ausgebildet sind,
sind in Kondensatorkontaktzonen und Bitleitungskontaktzonen aufgeteilt.
Die Kondensatorkontaktzonen können
auch als Speicherknotenpunktkontaktzonen bezeichnet werden. Die
Kondensatoren sind elektrisch mit Kondensatorkontaktzonen verbunden,
während
die Bitleitungen 270 elektrisch mit den Bitleitungskontaktzonen
verbunden sind. Als ein Ergebnis werden eine Vielzahl an Wortleitungen 240 in
dem Zellenbereich und dem peripheren/Kernbereich des Substrats 200 ausgebildet.
Hierbei sind die Wortleitungen 240 im wesentlichen parallel
zueinander ausgerichtet angeordnet. Eine Wortleitung 240 ist elektrisch
gegenüber
der benachbarten Wortleitung 240 isoliert, und zwar durch die
Zwischenfügung
des Gateabstandshalters 230 dazwischen.
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Bei
einer Ausführungsform
werden primäre Fremdstoffe
in Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 mit
einer relativ niedrigen Fremdstoffkonzentration implantiert, bevor
die Gateabstandshalter 230 an den Seitenwänden der Gatestrukturen 225 ausgebildet
werden. Es werden dann Sekundärfremdstoffe
in die Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 in
einer relativ hohen Fremdstoffkonzentration implantiert, wodurch
dann Source-/Drainbereiche des MOS-Transistors mit leicht dotierten Drainstrukturen (LDD)
gebildet werden.
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Die
erste Zwischenschicht-Isolierschicht 235 wird auf dem Zellenbereich
und dem peripheren/Kernbereich des Substrats 200 ausgebildet,
um die Wortleitungen 240 abzudecken. Die erste Zwischenschicht-Isolierschicht 235 wird
unter Verwendung des Oxids ausgebildet, wie beispielsweise undotiertem
Silikatglas (USG), plasmaunterstütztem Tetraorthosilikatglas
(PE-TEOS), Aufschleuderglas (spin on glass) (SOG), hochdichtem plasmachemischen
Dampfniederschlags-(HDP-CVD)-Oxidphosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG)
usw.
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Die
erste Zwischenschicht-Isolierschicht 235 wird mit Hilfe
eines chemisch-mechanischen Polierprozesses (CMP) planiert und wird
einem Rückätzprozeß unterworfen
oder einer Kombination aus den genannten Vorgängen. Die erste Zwischenschicht-Isolierschicht 235 kann
soweit planiert werden, bis die oberen Flächen der Wortleitungen 240 freigelegt
sind.
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Die
planierte erste Zwischenschicht-Isolierschicht 235 wird
anisotrop geätzt,
um erste Kontaktlöcher
(nicht gezeigt) zu bilden, welche die Source-/Drainzonen der MOS-Transistoren freilegen.
Die erste Zwischenschicht-Isolierschicht 235, die aus einem
Material wie beispielsweise einem Oxid hergestellt ist, wird teilweise
geätzt,
und zwar unter Verwendung eines Ätzgases
mit einer Ätzselektivität zwischen
der ersten Zwischenschicht-Isolierschicht 235 und der Gatemaske 220.
Somit werden die ersten Kon taktlöcher,
welche die Source-/Drainzonen freilegen, selbstausgerichtet, und
zwar mit den Wortleitungen 240. Einige der ersten Kontaktlöcher legen die
Kondensatorkontaktzonen frei (das heißt die Speicherknotenpunktkontaktzonen)
und andere erste Kontaktlöcher
legen die Bitleitungskontaktzonen frei.
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Eine
zweite leitende Schicht (nicht gezeigt) ist auf der ersten Zwischenschicht-Isolierschicht 235 ausgebildet,
um die ersten Kontaktlöcher
zu füllen. Die
zweite leitende Schicht wird unter Verwendung von Polysilizium,
welches mit Fremdstoffen mit hoher Fremdstoffkonzentration dotiert
ist, hergestellt. Die zweite leitende Schicht wird mit Hilfe eines
CMP-Prozesses geätzt
und es erfolgt ein Rückätzprozeß oder ein
Kombinationsprozeß aus
CMP und dem Rückätzprozeß, bis die
Gatemaskenmuster 220 freigelegt sind. Als ein Ergebnis
werden erste Speicherknotenpunktkontaktpads 245 und Bitleitungskontaktpads 250 jeweils
in den ersten Kontaktlöchern
ausgebildet. Hierbei werden die ersten Speicherknotenpunktkontaktpads 245 und
die Bitleitungskontaktpads 250 als selbstausgerichtete
Kontaktpads (SAC) bezeichnet. Die ersten Speicherknotenpunktkontaktpads 245 und die
Bitleitungskontaktpads 250 werden elektrisch mit den Source-/Drainzonen
verbunden. Zusätzlich
kontaktieren die ersten Speicherknotenpunktkontaktpads 245 die
Kondensatorkontaktzonen und die Bitleitungskontaktpads 250 kontaktieren
die Bitleitungskontaktzonen.
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Die 3A bis 3C veranschaulichen Prozesse zur Ausbildung
der Bitleitungen 270 und einer dritten Zwischenschicht-Isolierschicht 275 in
dem Zellenbereich und in dem peripheren/Kernbereich.
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Gemäß den 2A bis 3C wird eine zweite Zwischenschicht-Isolierschicht 255 auf
den ersten Speicherknotenpunktkontaktpads 245, auf den
Bitleitungskontaktpads 250 und auf der ersten Zwischenschicht-Isolierschicht 230 ausgebildet.
Die zweite Zwischenschicht-Isolierschicht 255 wird unter
Verwendung eines Oxids hergestellt, wie beispielsweise USG, SOG,
PE-TEOS, HDP-CVD-Oxid, PSG, BPSG usw. Hierbei kann die zweite Zwischenschicht-Isolierschicht 255 unter
Verwendung eines dielektrischen Materials ausgebildet werden, welches
identisch mit demjenigen der ersten Zwischen schicht-Isolierschicht 230 ist.
Alternativ kann die zweite Zwischenschicht-Isolierschicht 255 unter
Verwendung eines dielektrischen Materials hergestellt werden, welches verschieden
von demjenigen der ersten Zwischenschicht-Isolierschicht 230 ist.
Die zweite Zwischenschicht-Isolierschicht 255 isoliert
elektrisch die ersten Speicherknotenpunktkontaktpads 245 von
den Bitleitungen 270. Die zweite Zwischenschicht-Isolierschicht 255 besitzt
eine Dicke von ca. 1000 Å bis etwa
3000 Å.
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Um
einen Prozeßrandbereich
eines nachfolgenden photolithographischen Prozesses sicherzustellen,
wird die zweite Zwischenschicht-Isolierschicht 255 mit
Hilfe eines CMP-Prozesses geätzt und
einem Rückätzprozeß unterzogen
oder einer Kombination aus denselben unterzogen. Als ein Ergebnis
besitzt die verbleibende zweite Zwischenschicht-Isolierschicht 255 eine
Dicke von etwa 1000 Å bis
etwa 2000 Å über den
Wortleitungen 240.
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Die
verbleibende zweite Zwischenschicht-Isolierschicht 255 wird
teilweise mit Hilfe eines photolithographischen Prozesses geätzt, um zweite
Kontaktlöcher
(nicht gezeigt) auszubilden, welche die Bitleitungskontaktpads 250 freilegen,
welche die Bitleitungskontaktzonen kontaktieren. Die zweiten Kontaktlöcher können auch
als Bitleitungskontaktlöcher
bezeichnet werden.
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Eine
dritte leitende Schicht (nicht gezeigt) und eine zweite Maskenschicht
(nicht gezeigt) werden aufeinanderfolgend auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet,
um die zweiten Kontaktlöcher
zu füllen.
Die dritte leitende Schicht und die zweite Maskenschicht können in
ein Muster gebracht werden, um leitende Bitleitungsmuster 260 bzw.
Bitleitungsmaskenmuster 265 auszubilden.
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Die
zweite Maskenschicht und die dritte leitende Schicht werden aufeinanderfolgend
mit Hilfe eines photolithographischen Prozesses geätzt, so daß Bitleitungen 270 auf
der zweiten Zwischenschicht-Isolierschicht 255 gebildet
werden. Jede Bitleitung 270 enthält das Bitleitungskontaktmuster 260 und
das Bitleitungsmaskenmuster 265. Alternativ kann nach dem Ätzen der
zweiten Maskenschicht, um das Bitleitungsmas kenmuster 265 zu
bilden, unter Verwendung eines Fotoresistmusters als Ätzmaske,
die dritte leitende Schicht geätzt
werden, um das leitende Bitleitungsmuster 260 zu bilden,
und zwar unter Verwendung des Bitleitungsmaskenmusters 265 als Ätzmaske.
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Das
leitende Bitleitungsmuster 260 kann eine erste Schicht
aus einer Metallzusammensetzung und einen zweiten Film aus Metall
enthalten. Beispielsweise enthält
die erste Schicht Titan/Titannitrid (Ti/TiN) und die zweite Schicht
enthält
Wolfram (W). Das Bitleitungsmaskenmuster 265 schützt das leitende
Bitleitungsmuster 260 bei einem nachfolgenden Ätzprozeß zur Ausbildung
von Speicherknotenpunktkontaktlöchern.
Beispielsweise kann das Bitleitungsmaskenmuster 265 Nitrid
enthalten.
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Wie
in 3C gezeigt ist, werden
unterschiedliche Bitleitungen 270 und 271 an Abschnitten der
zweiten Zwischenschicht-Isolierschicht 255 in dem peripheren/Kernbereich
des Substrats 200 ausgebildet. Hierbei besitzt eine Bitleitung 270 in
dem peripheren/Kernbereich eine Weite oder Breite, die im wesentlichen
identisch mit derjenigen der Bitleitung 270 in dem Zellenbereich
ist, während
eine andere Bitleitung 271 in dem peripheren/Kernbereich eine
Weite oder Breite besitzt, die wesentlich weiter oder breiter ist
als diejenige der Bitleitung 270 in dem Zellenbereich.
Diese weite Bitleitung 271 in dem peripheren/Kernbereich
entspricht einem Kontaktpad (landing pad), mit welchem ein Metallkontakt 295 elektrischen
Kontakt schließt.
Die Bitleitungen 270 in dem Zellenbereich und in dem peripheren/Kernbereich
sind in einer Richtung angeordnet, im wesentlichen senkrecht zu
den Wortleitungen 240.
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Im
allgemeinen entsprechen die Bitleitungen 270 den Verdrahtungen,
die Ladungen detektieren, welche in den Kondensatoren einer Speicherzelle
einer Halbleitervorrichtung gespeichert sind. Die Bitleitungen 270 sind
elektrisch mit Leseverstärkern
verbunden, die in einem peripheren Schaltungsbereich der Halbleitervorrichtung
positioniert sind. Spannungsschwankungen auf den Bitleitungen 270 können in
Einklang mit dem Detektieren der Ladungen detektiert werden, die
in den Kondensatoren gespeichert sind. Die Spannungsschwankungen
der Bitleitungen 270 können
reduziert werden, und zwar in Einklang mit einer Erhöhung der
Kapazitätswerte
der Kondensatoren oder einer Reduzierung im Ladekapazitätswert der
Bitleitungen 270. Da eine Empfindlichkeit der Leseverstärker verbessert
werden kann, und zwar entsprechend einer Reduzierung des Ladekapazitätswertes
der Bitleitung 270, kann die Ladekapazität der Bitleitung 270 in
vorteilhafter Weise reduziert werden, um dadurch die Zuverlässigkeit
und die Ansprechgeschwindigkeit der Halbleitervorrichtung zu verbessern.
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Bei
einer Ausführungsform
der vorliegenden Erfindung sind die leitenden Bitleitungsmuster 260 direkt
mit den Bitleitungskontaktpads 250 über die zweiten Kontaktlöcher verbunden,
die den Bitleitungskontaktlöchern
entsprechen.
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Alternativ
können
Bitleitungskontaktpfropfen, welche die Bitleitungspads 250 kontaktieren,
in den Bitleitungskontaktlöchern
ausgebildet werden, indem ein leitendes Material in die Bitleitungskontaktlöcher gefüllt wird.
Es werden dann die leitenden Bitleitungsmuster 260 auf
den Bitleitungskontaktpfropfen ausgebildet. Speziell werden eine
Sperrmetallschicht und eine Metallschicht auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet,
um die Bitleitungskontaktlöcher
zu füllen.
Die Sperrmetallschicht kann Titan/Titannitrid enthalten und die
Metallschicht kann Wolfram enthalten. Die Sperrmetallschicht und die
Metallschicht werden mit Hilfe eines CMP-Prozesses geätzt oder
mit Hilfe eines Rückätzprozesses geätzt, bis
die zweite Zwischenschicht-Isolierschicht 255 freigelegt
ist, wodurch dann die Bitleitungskontaktpfropfen gebildet werden,
welche die Bitleitungskontaktlöcher
füllen.
Somit kontaktieren die Bitleitungskontaktpfropfen direkt die Bitleitungskontaktpads 250.
Dann, nachdem die dritte leitende Schicht und die zweite Maskenschicht
auf den Bitleitungskontaktpads und der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet
wurden, werden die zweite Maskenschicht und die dritte leitende
Schicht geätzt,
um die leitenden Bitleitungsmuster 260 und die Bitleitungsmaskenmuster 265 auszubilden.
Hierbei enthält
jedes der leitenden Bitleitungsmuster 260 lediglich einen
Metallfilm. Als ein Ergebnis wird das leitende Bitleitungsmuster 260 elektrisch
mit dem Bitleitungskontaktpad 250 über den Bitleitungskontaktpfropfen
verbunden.
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Es
wird eine dritte Zwischenschicht-Isolierschicht 275 über dem
Substrat 200 ausgebildet, welches die Bitleitungen 270 enthält. Die
dritte Zwischenschicht-Isolierschicht 275 wird beispielsweise unter
Verwendung von einem Oxid wie USG, SOG, PE-TEOS, HDP-CVD-Oxid, BPSG,
PSG usw. ausgebildet. Wie oben beschrieben ist, kann die dritte
Zwischenschicht-Isolierschicht unter Verwendung eines Materials
wie einem Oxid ausgebildet werden, welches identisch oder verschieden
ist von demjenigen der ersten Zwischenschicht-Isolierschicht 235 oder der
zweiten Zwischenschicht-Isolierschicht 255.
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Die
dritte Zwischenschicht-Isolierschicht 275 kann mit Hilfe
eines CMP-Prozesses, eines Rückätzprozesses
oder einer Kombination aus denselben geätzt werden, um die dritte Zwischenschicht-Isolierschicht 275 zu
planieren.
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Wenn
die dritte Zwischenschicht-Isolierschicht 275 auf den leitenden
Bitleitungsmustern 260 ausgebildet wird, die Wolfram enthalten,
und zwar unter Verwendung eines Hochtemperaturoxidniederschlagsverfahrens,
bei dem bei hoher Temperatur Oxid niedergeschlagen wird oder ein
Oxid ausgebildet wird, welches einen Backprozeß erfordert, wie beispielsweise
BPSG oder SOG, nach dem Niederschlagen der leitenden Bitleitungsmuster 260,
kann das Wolfram, welches in den leitenden Bitleitungsmustern 260 enthalten
ist, oxidiert werden, da die Seitenwände der leitenden Bitleitungsmuster 260 freiliegend
sind. Um eine Oxidation der leitenden Bitleitungsmuster 260 zu
verhindern, wird die dritte Zwischenschicht-Isolierschicht 275 in
vorteilhafter Weise auf dem leitenden Bitleitungsmuster 260 unter
Verwendung eines HDP-CVD-Oxids ausgebildet, welches in einfacher
Weise das leitende Bitleitungsmuster 260 ohne Erzeugung
einer Leerstelle darin abdeckt.
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Alternativ
kann auf den Bitleitungen 270 eine Nitridschicht ausgebildet
werden und auch auf der zweiten Zwischenschicht-Isolierschicht 255,
um das Erzeugen einer Leerstelle in der dritten Zwischenschicht-Isolierschicht 275 zwischen
den Bitleitungen 270, die benachbart zueinander liegen,
zu verhindern. Es kann dann die dritte Zwischen schicht-Isolierschicht 275 auf
der Nitridschicht ausgebildet werden. Hierbei kann die Nitridschicht
eine Dicke von etwa 50 Å bis
etwa 200 Å aufweisen.
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Um
darüber
hinaus eine Beschädigung
der Bitleitungen 270 und elektrische Kurzschlüsse zwischen
den Bitleitungen 270 und den zweiten Speicherknotenpunktkontakten
zu verhindern, können Abstandshalter
an den Seitenwänden
der Bitleitungen 270 bei einem Prozeß zur Ausbildung der Speicherknotenpunktkontaktlöcher ausgebildet
werden. Hierbei werden die Abstandshalter in bevorzugter Weise unter
Verwendung eines Materials, wie beispielsweise Nitrid, ausgebildet,
welches eine Ätzselektivität relativ
zu der dritten Zwischenschicht-Isolierschicht 275 hat.
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Die 4A bis 4C veranschaulichen Prozesse zur Ausbildung
der Speicherknotenpunktkontaktpfropfen 280 und eines Speicherknotenpunktkontaktmusters 285.
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Gemäß den 4A bis 4C wird die dritte Zwischenschicht-Isolierschicht 275 und
wird die zweite Zwischenschicht-Isolierschicht 255 teilweise mit
Hilfe eines photolithographischen Prozesses geätzt, um dritte Kontaktlöcher (nicht
gezeigt) auszubilden, welche die ersten Speicherknotenpunktkontaktpads 245 freilegen.
Die dritten Kontaktlöcher
werden auch als Speicherknotenpunktkontaktlöcher bezeichnet.
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Alternativ
können
Speicherknotenpunktkontaktlöcher
unter Verwendung von Abstandshaltern mit Hilfe eines Selbstausrichtprozesses
ausgebildet werden. Spezieller gesagt, wird die dritte Zwischenschicht-Isolierschicht 275 teilweise
geätzt,
um Öffnungen
an Abschnitten der dritten Zwischenschicht-Isolierschicht 275 zu
bilden. Nachdem eine Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet
wurde, die Öffnungen
enthält,
wird die Nitridschicht anisotrop geätzt, um Abstandshalter an den
Seitenwänden
der Öffnungen auszubilden.
Es werden dann die dritte Zwischenschicht-Isolierschicht 275 und
die zweite Zwischenschicht-Isolierschicht 255 so lange
geätzt,
bis die ersten Speicherknotenpunktkontaktpads 245 freigelegt sind,
um Speicherknotenpunktkontaktlöcher
durch die dritte Zwischenschicht-Isolierschicht 275 und
die zweite Zwischenschicht-Isolierschicht 255 auszubilden.
Das heißt,
die Speicher knotenpunktkontaktlöcher
werden dabei selbstausgerichtet mit den Abstandshaltern ausgebildet.
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Zusätzlich können Speicherknotenpunktkontaktlöcher unter
Verwendung einer Opferschicht ausgebildet werden. Die Opferschicht
wird auf der dritten Zwischenschicht-Isolierschicht 275 und
auf den Bitleitungen 270 ausgebildet, und zwar unter Verwendung
eines Materials mit einer Ätzrate
relativ zu derjenigen der dritten Zwischenschicht-Isolierschicht 275.
Wenn beispielsweise die dritte Zwischenschicht-Isolierschicht 275 HDP-CVD-Oxid
enthält,
so enthält
die Opferschicht BPSG mit einer hohen Fremdstoffkonzentration. Die
Opferschicht schützt die
leitenden Bitleitungsmuster 260 bei einem Ätzprozeß zur Ausbildung
der Speicherknotenpunktkontaktlöcher.
Die Speicherknotenpunktkontaktlöcher
legen die ersten Speicherknotenpunktkontaktpads 245 frei
und werden durch Ätzen
der Opferschicht, der dritten Zwischenschicht-Isolierschicht 275 und der zweiten
Zwischenschicht-Isolierschicht 255 gebildet. Die Abstandshalter
können
an den Seitenwänden der Öffnungen
ausgebildet werden, die in der dritten Zwischenschicht-Isolierschicht 275 ausgebildet
sind, so daß Speicherknotenpunktkontaktlöcher durch
einen Selbstausrichtprozeß in
der oben beschriebenen Weise ausgebildet werden können.
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Bei
einer anderen Ausführungsform
der vorliegenden Erfindung kann eine Antireflexionsschicht (ARL)
auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet
werden, um einen Prozeßrand
oder Prozeßgrenzbereich
des Ätzprozesses
sicherzustellen, um damit die Speicherknotenpunktkontaktlöcher auszubilden.
Bei einer noch anderen Ausführungsform
der vorliegenden Erfindung kann nach der Ausbildung der Speicherknotenpunktkontaktlöcher ein zusätzlicher
Reinigungsprozeß vorgenommen
werden, um eine ursprüngliche
Oxidschicht oder Teilchen der ersten Speicherknotenpunktkontaktpads 245 zu
entfernen, die über
die Speicherknotenpunktkontaktlöcher
freigelegt sind.
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Nachdem
eine vierte leitende Schicht (nicht gezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet
wurde, um die Speicherknotenpunktkontaktlö cher auszufüllen, wird die vierte leitende
Schicht mit Hilfe eines CMP-Prozesses, eines Rückätzprozesses oder eines Kombinationsprozesses
aus CMP und einem Rückätzprozeß so lange
geätzt,
bis die dritte Zwischenschicht-Isolierschicht 275 freigelegt
ist. Somit werden die Speicherknotenpunktkontaktpfropfen 280 jeweils
in den Speicherknotenpunktkontaktlöchern ausgebildet. Die Speicherknotenpunktkontaktpfropfen 280 können dotiertes
Polysilizium enthalten, welches im wesentlichen ähnlich demjenigen der ersten
Speicherknotenpunktkontaktpads 245 ist.
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Jedoch
werden die Speicherknotenpunktkontaktpfropfen 280 nicht
in dem peripheren/Kernbereich ausgebildet, wie in 4C gezeigt ist.
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Um
die zweiten Speicherknotenpunktkontaktpads 290 auszubilden,
die beispielsweise eine rechteckförmige Gestalt haben, wird eine
Pufferschicht (nicht gezeigt) auf dem Speicherknotenpunktkontaktpfropfen 280 und
auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet.
Die Pufferschicht wird unter Verwendung eines Materials wie beispielsweise
eines Oxids hergestellt. Die Pufferschicht kann mit Hilfe eines
photolithographischen Prozesses geätzt werden, so daß das Speicherknotenpunktkontaktmuster 285 und
das Metallkontaktmuster 286 in dem Zellenbereich bzw. in
dem peripheren/Kernbereich des Substrats 200 gebildet werden.
Das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 legen
teilweise die dritte Zwischenschicht-Isolierschicht 275 frei,
welche die Speicherknotenpunktkontaktpfropfen 280 und die Bitleitungskontaktpads 271 enthält. In dem
Zellenbereich des Substrats 200 wird das Speicherknotenpunktkontaktmuster 285 ausgebildet,
um Abschnitte der dritten Zwischenschicht-Isolierschicht 275 freizulegen,
auf der die zweiten Speicherknotenpunktkontaktpads 290 ausgebildet
sind. In dem peripheren/Kernbereich des Substrats 200 wird
das Metallkontaktmuster 286 ausgebildet, um Abschnitte
einer Oberfläche
der dritten Zwischenschicht-Isolierschicht 275 freizulegen,
unter welcher ein peripherer Abschnitt der Bitleitungskontaktpads 271 positioniert
ist, wie in 4C dargestellt
ist.
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Gemäß 4C wird das Metallkontaktmuster 286 an
Abschnitten der dritten Zwischenschicht-Isolierschicht 275 ausgebildet,
welche einen Abschnitt enthalten, wo die Metallkontakte 295 ausgebildet
werden.
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Gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung wird nach der Ausbildung der Pufferschicht
in dem Zellenbereich und in dem peripheren/Kernbereich des Substrats 200 vor
der Ausbildung des zweiten Speicherknotenpunktkontaktpads 290 und
des Metallkontakts 295 die Pufferschicht in ein Muster
gebracht, um das Knotenpunktkontaktmuster 280 in dem Zellenbereich
auszubilden und um das Metallkontaktmuster 286 in dem peripheren/Kernbereich
auszubilden. Das Metallkontaktmuster 286, welches in dem
peripheren/Kernbereich ausgebildet ist, besitzt eine Öffnung 289,
die über
einem oberen peripheren Abschnitt des Bitleitungskontaktpads 271 gelegen
ist. Hierbei wird das Metallkontaktmuster 286 teilweise
durch das Bitleitungskontaktpad 271 überlappt, und zwar durch eine
Fehlausrichttoleranzgrenze eines nachfolgenden Prozesses zur Ausbildung
des Metallkontaktes 295. Das heißt, die Prozeßtoleranzgrenze
des Prozesses zur Ausbildung des Metallkontaktes 295 kann
sich erhöhen,
und zwar in Einklang mit einer Erhöhung der Weite oder Breite
des Metallkontaktmusters 286, welches über dem Bitleitungskontaktpad 271 positioniert
ist. Es kann daher die Überlappungstoleranzgrenze
des Metallkontaktmusters 286 relativ zu dem Bitleitungskontaktpad 271 stark
erhöht
werden, ohne eine Variation oder Änderung einer Größe der Halbleitervorrichtung.
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Die 5A bis 5C veranschaulichen Prozesse zur Ausbildung
der zweiten Speicherknotenpunktkontaktpads 290 und eines
fünften
leitenden Schichtmusters 291.
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Gemäß den 5A bis 5C wird eine fünfte leitende Schicht (nicht
gezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet,
die durch das Speicherknotenpunktkontaktmuster 285 und
das Metallkontaktmuster 286 freigelegt ist. Beispielsweise
wird die fünfte
leitende Schicht unter Verwendung von dotiertem Polysilizium ausgebildet.
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Die
fünfte
leitende Schicht wird mit Hilfe eines CMP-Prozesses geätzt oder
auch unter Verwendung eines Rückätzprozesses
oder einer Kombination aus CMP und einer Rückätzung, bis das Speicherknotenpunktkontaktmuster 285 und
das Metallkontaktmuster 286 freigelegt sind, wodurch die
zweiten Speicherknotenpunktkontaktpads 290 und das fünfte leitende
Schichtmuster 291 gebildet werden. Die zweiten Speicherknotenpunktkontaktpads 290 werden
auf den Speicherknotenpunktkontaktpfropfen 280 in dem Zellenbereich
des Substrats 200 ausgebildet, und es wird das fünfte leitende
Schichtmuster 291 in dem Metallkontaktmuster 286 in
dem peripheren/Kernbereich des Substrats 200 ausgebildet.
Das fünfte
leitende Schichtmuster 291 wird über dem Bitleitungskontaktpad 271 positioniert,
welches durch das Metallkontaktmuster 286 freigelegt ist.
Somit wird ein Abschnitt 286' des
Metallkontaktmusters 286 über einem zentralen Abschnitt
des Bitleitungskontaktpads 271 positioniert und es wird
das fünfte
leitende Schichtmuster 291 über einen peripheren Abschnitt
des Bitleitungskontaktpads 271 positioniert. Bei einem
nachfolgenden Prozeß zur
Ausbildung eines Metallkontaktloches 294 kann, nachdem
der Abschnitt des Metallkontaktmusters 286 entsprechend einem
zentralen Abschnitt des Bitleitungskontaktpads 271 entfernt
wurde, der zentrale Abschnitt des Bitleitungskontaktpads 271 entfernt
werden, um darin eine Öffnung
auszubilden. Als ein Ergebnis kann die Öffnung, welche eine Oberfläche des
leitenden Bitleitungsmusters 261 freilegt, entlang dem
zentralen Abschnitt des Bitleitungskontaktpads 271 ausgebildet
werden. Die zweiten Speicherknotenpunktkontaktpads 290 werden
elektrisch mit den Kondensatorkontaktzonen über die Speicherknotenpunktkontaktpfropfen 280 in
dem Zellenbereich verbunden. Das fünfte leitende Schichtmuster 291 wird über dem
peripheren Abschnitt des Bitleitungskontaktpads 271 in dem
peripheren/Kernbereich positioniert.
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Die 6 und 7 veranschaulichen Prozessor zur Ausbildung
des Metallkontaktloches 294 und des Metallkontaktes 295 in
dem peripheren/Kernbereich des Substrats 200. 8 zeigt ein elektronenmikroskopisches
Bild, welches die Halbleitervorrichtung in 7 veranschaulicht.
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Obwohl
diese hier nicht gezeigt sind, werden Kondensatoren in dem Zellenbereich
des Substrats 200 in Einklang mit einem allgemeinen Prozeß zur Herstellung
von Kondensatoren ausgebildet. Jeder der Kondensatoren enthält eine
Speicherelektrode, die an dem zweiten Speicherknotenpunktkontaktpad 290 ausgebildet
ist, eine dielektrische Schicht, die an der Speicherelektrode ausgebildet
ist, und eine Plattenelektrode, die an der dielektrischen Schicht
ausgebildet ist.
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Gemäß den 6 bis 8 wird nach der Ausbildung der Kondensatoren
in dem Zellenbereich des Substrats 200 eine vierte Zwischenschicht-Isolierschicht 300 über der
gesamten Oberfläche
des Substrats 200 ausgebildet. Die vierte Zwischenschicht-Isolierschicht 300,
das Metallkontaktmuster 286 und das Bitleitungsmaskenmuster 265 werden teilweise
mit Hilfe eines photolithographischen Prozesses geätzt, wodurch
ein Metallkontaktloch 294 ausgebildet wird, welches das
leitende Bitleitungsmuster 260 des Bitleitungskontaktpads 721 freilegt. Das
Metallkontaktloch 294 kann auch als viertes Kontaktloch
bezeichnet werden. Hierbei wird ein Abschnitt des Metallkontaktmusters 286,
der über
dem zentralen Abschnitt des Bitleitungskontaktpads 271 gelegen
ist, entfernt, um dadurch die Öffnung
auszubilden, welche den zentralen Abschnitt des Bitleitungskontaktpads 271 freilegt.
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Es
wird eine sechste leitende Schicht (nicht gezeigt) auf der vierten
Zwischenschicht-Isolierschicht 300 ausgebildet, und zwar
unter Verwendung von dotiertem Polysilizium oder von Wolfram, um
das Metallkontaktloch 294 aufzufüllen. Wenn die sechste leitende
Schicht mit Hilfe eines CMP-Prozesses geätzt wird oder mit Hilfe eines
Rückätzprozesses
oder einer Kombination dieser Prozesse, wird der Metallkontakt 295 in
dem Metallkontaktloch 294 ausgebildet. Der Metallkontakt 295 verbindet
elektrisch das Bitleitungskontaktpad 271 mit einer oberen
Verdrahtung (nicht gezeigt). Da das fünfte leitende Schichtmuster 291 eine Ätzselektivität relativ
zu dem Metallkontaktmuster 294 besitzt, wird das Metallkontaktloch 294 relativ
zu dem Bitleitungskontaktpad 271 selbstausgerichtet. Es
kann daher der Prozeßtoleranzgrenzbereich
zur Ausbildung des Metallkontaktes 295 stark verbessert
werden, da der Metallkontakt 295 relativ zu dem Bitleitungskontaktpad 271 selbstausgerichtet
angeordnet wird.
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Gemäß anderen
Ausführungsformen
der vorliegenden Erfindung kann ein Überlappungsgrenzbereich oder
eine Überlappungsgrenze
eines Metallkontaktes relativ zu einem Bitleitungskontaktpad maximiert
werden, und zwar ohne Abwandlungen eines Layout für eine Halbleitervorrichtung
und einer Größe der Halbleitervorrichtung,
so daß dadurch
in korrekter Weise der Metallkontakt mit dem Bitleitungskontaktpad
verbunden werden kann. Jedoch kann ein Prozeßtoleranzgrenzbereich für die Ausbildung
des Metallkontaktes unzureichend sein. Es wird daher ein Fehler
der Halbleitervorrichtung dadurch verhindert, indem effektiv die
Verbindung zwischen dem Metallkontakt und dem Bitleitungskontaktpad
sichergestellt wird. Zusätzlich
wird der Metallkontakt zum Verbinden der Bitleitung mit einer oberen
Verdrahtung ohne einen zusätzlichen
photolithographischen Prozeß ausgeführt, so
daß eine
Beschädigung
der Bitleitung und der darunter liegenden Strukturen effektiv verhindert
werden kann und der Prozeß zum
Ausbilden des Metallkontaktes vereinfacht werden kann. Als ein Ergebnis
können
die Herstellungskosten für
die Halbleitervorrichtung reduziert werden und der Herstellungsdurchsatz
kann verbessert werden.
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Nachdem
beispielhafte Ausführungsformen der
Erfindung beschrieben wurden, sei darauf hingewiesen, daß die Erfindung
durch die anhängenden Ansprüche definiert
ist und nicht auf spezielle Einzelheiten beschränkt ist, die in der obigen
Beschreibung dargelegt sind, wobei viele offensichtliche Abänderungen
möglich
sind, ohne dadurch den Rahmen der Erfindung, wie er hier beansprucht
wird, zu verlassen.