DE102004036888B4 - Flashspeichersystem und zugehöriges Datenschreibverfahren - Google Patents

Flashspeichersystem und zugehöriges Datenschreibverfahren Download PDF

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Abstract

Flashspeichersystem mit
– einem Flashspeicherbaustein (120), der ein Speicherzellenfeld (122) und einen Seitenpuffer (124) umfasst, der Daten in das Speicherzellenfeld (122) schreibt und/oder aus diesem liest,
gekennzeichnet durch
– eine Steuerschaltung (110), die Daten in wenigstens zwei Datengruppen aufteilt, die jeweils eine kleinere Größe als die Größe des Seitenpuffers (124) haben, und jede Datengruppe seriell mit einem Paritätscode für die Datengruppe zum oder vom Flashspeicherbaustein (120) überträgt.

Description

  • Die Erfindung betrifft ein Flashspeichersystem mit einem Speicherzellenfeld und einem damit gekoppelten Seitenpuffer und ein Verfahren zum Schreiben von Daten in ein solches Flashspeichersystem.
  • Allgemein ist ein Flashspeicherbaustein ein Typ eines nichtflüchtigen, elektrisch löschbaren und programmierbaren Nur-Lese-Speichers (EEPROM), der nicht aufgefrischt werden muss. Der Flashspeicherbaustein kann vom NOR-Typ oder NAND-Typ sein. Während ein NOR-Flashspeicherbaustein kleine Datenmengen mit einer großen Geschwindigkeit akzeptiert, akzeptiert ein NAND-Flashspeicherbaustein eine große Datenmenge.
  • Programmieren und Löschen eines typischen NAND-Flashspeicherbausteins umfasst das Steuern einer Schwellwertspannung einer Speicherzelle durch Injizieren und Emittieren von Elektronen in ein floatendes Gate bzw. aus dem floatenden Gate.
  • Der NAND-Flashspeicher umfasst ein Register, das typischerweise als ein "Seitenpuffer" bezeichnet wird, um eine große Datenmenge in einer kurzen Zeitspanne zu schreiben.
  • Daten, die von extern eingegeben werden, werden in ein Speicherzellenfeld über den Seitenpuffer geschrieben, und Daten, die aus dem Speicherzellenfeld gelesen werden, werden über den Seitenpuffer nach extern ausgegeben. Entsprechend werden Daten typischerweise in Einheiten von der Größe des Seitenpuffers in den Flashspeicher geschrieben oder aus dem Flashspeicher gelesen.
  • In einem System mit einem NAND-Flashspeicherbaustein werden Daten zusammen mit einem Paritätscode für die Daten geschrieben, um Daten auf Fehler zu überprüfen und/oder Datenfehler zu korrigieren.
  • Eine Steuerschaltung erzeugt einen Paritätscode für eine bestimmte Datenmenge und schreibt die Daten mit dem Paritätscode in den Flashspeicherbaustein. Danach liest die Steuerschaltung den Paritätscode aus dem Flashspeicherbaustein und überprüft, ob die Daten einen Fehler haben oder nicht.
  • Mit dem Trend einer ansteigenden Größe des Seitenpuffers des Flashspeichers nimmt auch eine Einheit zum Verarbeiten der Paritätscodes zu. Normalerweise wird ein Paritätscode für Daten erzeugt, die eine Größe haben, die der Größe des Seitenpuffers entspricht.
  • Das bedeutet, dass die Einheit zum Verarbeiten der Paritätscodes mit Daten von der Größe des Seitenpuffers korrespondiert. Daher wird mit der zunehmenden Größe des Seitenpuffers auch die Hardware zum Erzeugen der Paritätscodes komplizierter und/oder die Gesamtverarbeitungszeit nimmt zu.
  • In der Offenlegungsschrift 2003/0101405 A1 ist ein Flashspeichersystem mit einem Flashspeicherbaustein, der ein Speicherzellenfeld und einen Seitenpuffer umfasst, offenbart, bei dem entsprechend den vorstehenden Erläuterungen Daten seitenweise in den Seitenspeicher geladen werden. Gleichzeitig wird aus diesen Daten ein Fehlerkorrekturcode (ECC) berechnet und in einen zugehörigen ECC-Speicherbereich geladen.
  • Die Patentschrift US 6.256.762 B1 offenbart ein Speichersystem mit Flashspeichern, bei dem Daten in Sektoreinheiten von z. B. 512 Byte in das System eingegeben und dann in z. B. vier Gruppen von Daten und zugehörigen Fehlerkorrekturcodes aufgeteilt und seriell an die Flashspeicher übertragen werden.
  • Es ist daher Aufgabe der Erfindung, ein Flashspeichersystem zur Verfügung zu stellen, das eine vergleichsweise hohe Effizienz zum Schreiben und/oder Lesen von Daten mit Paritätscodes in einen bzw. aus einem Flashspeicherbaustein besitzt und die Gesamtverarbeitungszeit relativ gering hält, und ein zugehöriges Datenschreibverfahren anzugeben.
  • Die Erfindung löst diese Aufgabe durch ein Flashspeichersystem mit den Merkmalen des Patentanspruchs 1, 4 oder 6 und durch ein Datenschreibverfahren mit den Merkmalen des Patentanspruchs 17.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
  • 1 ein Blockschaltbild eines Flashspeichersystems,
  • 2 ein schematisches Blockschaltbild eines Speicherzellenfeldes und eines Seitenpuffers des Flashspeichersystems aus 1,
  • 3 eine schematische Darstellung zur Veranschaulichung eines Verfahrens zum Schreiben von Daten in das Flashspeichersystem von 1 und
  • 4A und 4B jeweils eine schematische Darstellung zur Veranschaulichung weiterer Verfahren zum Schreiben von Daten in ein Flashspeichersystem.
  • 1 zeigt ein Flashspeichersystem 100 mit einer Steuereinheit bzw. Steuerschaltung 110 und einem Flashspeicherbaustein 120. Die Steuerschaltung 110 umfasst einen Prozessor 112, einen Speichersteuerteil 114 und eine Fehlerkorrektur-/Korrekturcodeschaltung (ECC-Schaltung) 118. Der Prozessor 112 steuert den Betrieb der Steuerschaltung 110 und der Speichersteuerteil 114 dient als Schnittstelle der Steuerschaltung 110 zu dem Flashspeicherbaustein 120.
  • Die ECC-Schaltung 118 erzeugt Paritätscodes, um Fehler in den Daten zu erkennen und/oder zu korrigieren, die in den Flashspeicherbaustein 120 geschrieben werden. Die ECC-Schaltung 118 ist in diesem Beispiel als Hardware ausgeführt. Wie aus 1 ersichtlich ist, kann die Steuerschaltung 110 außerdem einen statischen Direktzugriffsspeicher (SRAM) 116 zum Schreiben von Daten umfassen.
  • Der Flashspeicherbaustein 120 umfasst ein Speicherzellenfeld 122 und einen Seitenpuffer 124. Obwohl in 1 nicht im Detail dargestellt, umfasst das Speicherzellenfeld 122 eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen, die an entsprechenden Kreuzungspunkten zwischen den Wortleitungen und den Bitleitungen angeordnet sind.
  • Die Speicherzellen des Speicherzellenfeldes 122 sind über die Bitleitungen mit dem Seitenpuffer 124 verbunden. Daten, die von extern eingegeben werden, werden über den Seitenpuffer 124 in das Speicherzellenfeld 122 geschrieben, und Daten, die aus dem Speicherzellenfeld 122 gelesen werden, werden über den Seitenpuffer 124 nach extern ausgegeben.
  • 2 zeigt ein detailliertes Blockschaltbild des Speicherzellenfeldes 122 und des Seitenpuffers 124 des Flashspeicherbausteins 120. Innerhalb des Speicherzellenfeldes 122 ist schraffiert eine Seite 131 markiert, die sich auf eine Mehrzahl von Speicherzellen bezieht, die mit einer einzigen Wortleitung verbunden sind.
  • Das Speicherzellenfeld 122 umfasst eine Mehrzahl solcher Seiten 131. Der Seitenpuffer 124 umfasst ein Datenfeld und ein Ersatzfeld. In einem typischen Flashspeicherbaustein beziehen sich das Datenfeld und das Ersatzfeld jeweils auf Bereiche zum Schreiben von Daten bzw. Paritätscodes. Jede Seite des Speicherzellenfeldes 122 umfasst ein Datenfeld und ein Paritätsfeld.
  • Die Steuerschaltung 110 ist, wie in 1 angegeben, über einen Eingabe-/Ausgabebus IO und einen Steuerbus CON mit dem Flashspeicherbaustein 120 verbunden. Der Eingabe-/Ausgabebus IO umfasst eine Mehrzahl von Signalleitungen, beispielsweise acht oder sechzehn Signalleitungen. Befehle CMD, Adressen ADDR und Daten DATA werden über den Eingabe-/Ausgabebus IO übertragen. Steuersignale werden über den Steuerbus CON übertragen, um zu informieren, ob ein Signal, das über den Eingabe-/Ausgabebus IO übertragen wird, ein Befehl CMD, eine Adresse ADDR oder ein Datensignal DATA ist.
  • 3 zeigt ein Verfahren 300 zum Schreiben von Daten in das Flashspeichersystem, speziell einen Schreibvorgang für Daten und Paritätscodes in den Flashspeicherbaustein 120. Wie aus 3 ersichtlich ist, werden ein erster Befehl CMD1, eine Adresse ADDR, Daten DATA1 bis DATAn und Paritätscodes PARITY1 bis PARITYn und ein zweiter Befehl CMD2 seriell zum Flashspeicherbaustein 120 übertragen. Der erste Befehl CMD1 kann z. B. ein Datenladebefehl sein. Die Adresse ADDR bezieht sich auf eine Adresse des Speicherzellenfeldes, in welches Daten eingegeben werden.
  • Die Daten und die Paritätscodes PARITY1 bis PARITYn beziehen sich auf eine Mehrzahl von Datengruppen DATA1 bis DATAn. Genauer gesagt überträgt die Steuerschaltung 110 im Flashspeichersystem 100 einen Teil, beispielsweise eine Gruppe, der Daten DATA1 bis DATAn, der eine Größe hat, die von der ECC-Schaltung 118 verarbeitet werden kann, an den Flashspeicherbaustein 120. Danach überträgt die Steuerschaltung 110 den Teil der Paritätscodes PARITY1 bis PARITYn für den betreffenden Teil, z. B. eine Gruppe, der Daten DATA1 bis DATAn an den Flashspeicherbaustein 120.
  • In anderen Worten ausgedrückt, es werden nicht zuerst alle Daten, die mit der Größe des Datenfeldes des Seitenpuffers 124 korrespondieren, und dann die Paritätscodes für alle Daten übertragen, sondern die Daten werden in zwei oder mehr kleinere Gruppen aufgeteilt, und es wird jeweils nur eine solche Gruppe gefolgt von dem Paritätscode für die entsprechende Gruppe übertragen, so dass entsprechende Datengruppen und Paritätscodes abwechselnd zum Flashspeicherbaustein 120 übertragen werden.
  • Somit werden seriell eine erste Datengruppe DATA1, ein erster Paritätscode PARITY1 für die erste Datengruppe DATA1, eine zweite Datengruppe DATA2, ein zweiter Paritätscode PARITY2 für die zweite Datengruppe DATA2, ..., eine n-te Datengruppe DATAn und ein n-ter Paritätscode PARITYn von der Steuerschaltung 110 erzeugt und in den Flashspeicherbaustein 120 eingegeben.
  • Die ersten bis n-ten Paritätscodes PARITY1 bis PARITYn korrespondieren mit je einer der ersten bis n-ten Datengruppen DATA1 bis DATAn. Der Seitenpuffer 124 akzeptiert die übertragenen Daten oder Paritätscodes seriell, unabhängig vom Datenfeld und dem Ersatzfeld. Alle Datengruppen DATA1 bis DATAn können die gleiche Größe haben.
  • Wenn das Datenfeld des Seitenpuffers 124 eine Größe von N Bytes hat, wobei N eine natürliche Zahl größer als eins ist, kann z. B. jede Datengruppe eine Größe von N Bytes geteilt durch die Anzahl der Gruppen haben. Hierbei ist die Gruppenanzahl eine natürliche Zahl größer als zwei.
  • Wenn beispielsweise das Datenfeld des Seitenpuffers 124 eine Größe von 2 K Bytes hat und das Ersatzfeld eine Größe von 64 Bytes hat, d. h. der Seitenpuffer 124 hat eine Gesamtgröße von (2 K + 64) Bytes, und Paritätscodes in Einheiten von 512 Bytes verarbeitet werden, werden die Daten und die Paritätscodes in der Reihenfolge von 512 Bytes erster Daten, einem ersten Paritätscode mit 16 Byte, 512 Bytes zweiter Daten, einem zweiten Paritätscode mit 16 Byte, 512 Bytes dritter Daten, einem dritten Paritätscode mit 16 Byte, 512 Byte vierter Daten und einem vierten Paritätscode mit 16 Byte in den Seitenpuffer 124 geschrieben. Anschließend wird der zweite Befehl CMD2 an den Flashspeicherbaustein 120 übertragen.
  • Ein Datenlesevorgang wird auf die gleiche Weise wie ein Datenschreibvorgang ausgeführt. Im vorherigen Beispiel, in dem die Paritätscodes in Einheiten von 512 Bytes verarbeitet werden, wird das Lesen der 512 Bytes erster Daten DATA1 direkt vom Lesevorgang des korrespondierenden Paritätscodes PARITY1 gefolgt, wenn Daten aus dem Flashspeicherbaustein 120 gelesen werden. Daher ist es möglich, während des Lesevorgangs der 512 Bytes zweiter Daten DATA2 die ersten Daten DATA1 durch Benutzen des ersten Paritätscodes PARITY1 auf Fehler zu überprüfen.
  • Entsprechend kann der augenblickliche Lesevorgang angehalten werden, wenn bei der Überprüfung festgestellt wird, dass die ersten Daten DATA1 fehlerbehaftet sind, um den oder die Fehler sofort zu beheben.
  • Wie oben ausgeführt, wird, wenn der Seitenpuffer 124 größer als die Verarbeitungseinheit für Paritätscodes ist, eine Datengruppe, die mit der Verarbeitungseinheit der Paritätscodes korrespondiert, in den Seitenpuffer 124 geschrieben und dann kann der korrespondierende Paritätscode, der von der ECC-Schaltung 118 erzeugt wird, in den Seitenpuffer 124 geschrieben werden. Danach können die nächste Datengruppe, die mit der Verarbeitungseinheit der Paritätscodes korrespondiert, und der korrespondierende Paritätscode seriell in den Seitenpuffer 124 geschrieben werden. Durch Wiederholen dieses Schreibvorgangs ist es nicht erforderlich, die Paritätscodes alle im Seitenpuffer zu sammeln.
  • Während des Datenlesevorgangs werden eine Datengruppe, die mit der Verarbeitungseinheit der Paritätscodes korrespondiert, und der korrespondierende Paritätscode seriell vom Seitenpuffer 124 gelesen, wobei die Fehlerüberprüfungszeit abgekürzt und der Fehlerüberprüfungsprozess unterstützt werden. Der Effekt der Erfindung wird durch den folgenden Vergleich mit kontrastierenden Beispielen deutlich.
  • Dazu zeigen die 4A und 4B jeweils ein Verfahren 400 und 450 zum Schreiben von Daten in ein Flashspeichersystem gemäß solchen kontrastierenden Beispielen.
  • Wie aus 4A ersichtlich ist, werden beim dort illustrierten Verfahren nach der Übertragung des ersten Befehls CMD1 und der Adresse ADDR1 von der Steuerschaltung 110 an den Flashspeicherbaustein 120 aufeinander folgende Daten DATA1 bis DATAn seriell in den Seitenpuffer 124 geschrieben. Danach werden aufeinander folgende Paritätscodes PARITY1 bis PARITYn seriell übertragen und schließlich wird der zweite Befehl CMD2 an den Flashspeicherbaustein 120 übertragen.
  • Das bedeutet, dass die Steuerschaltung 110 zunächst alle Daten DATA1 bis DATAn, die mit der Größe eines Datenfelds korrespondieren, an den Flashspeicherbaustein 120 überträgt, so dass die Daten DATA1 bis DATAn in das Datenfeld geschrieben werden, und dass erst dann alle Paritätscodes PARITY1 bis PARITYn in ein Ersatzfeld übertragen und geschrieben werden.
  • Wie aus 4B ersichtlich ist, überträgt beim dort gezeigten Verfahren die Steuerschaltung 110 die aufeinander folgenden Daten DATA1 bis DATAn durch Benutzen des ersten Befehls CMD1 und einer ersten Adresse ADDR1, die zuvor übertragen werden, und eines zweiten Befehls CMD2, der danach übertragen wird, so dass die Daten DATA1 bis DATAn über den Seitenpuffer 124 seriell in eine Seite des Speicherzellenfeldes 122 geschrieben werden. Danach überträgt die Steuerschaltung 110 aufeinander folgende Paritätscodes PARITY1 bis PARITYn, die mit den Daten DATA1 bis DATAn korrespondieren, durch Benutzen des ersten Befehls CMD1, einer zweiten Adresse ADDR2 und des zweiten Befehls CMD2, so dass die Paritätscodes PARITY1 bis PARITYn über den Seitenpuffer 124 in eine andere Seite des Speicherzellenfeldes 122 geschrieben werden.
  • In den alternativen, in den 4A und 4B dargestellten Verfahren sollte, wenn der Seitenpuffer 124 größer als die Verarbeitungseinheit der Paritätscodes ist, zum Schreiben der Paritätscodes in das Ersatzfeld oder eine andere Seite des Speicherzellenfeldes der jeweilige Paritätscode, der für jede Verarbeitungseinheit der Paritätscodes erzeugt wird, in einem zusätzlichen Speicherbaustein der Steuerschaltung 110 gespeichert und dann in den Flashspeicherbaustein 120 übertragen werden. Dies kann allerdings die Datenverarbeitungsbelastung erhöhen.
  • Zudem kann während des Datenlesevorgangs das Lesen eines Datenteils, der mit der Seitengröße korrespondiert, vom Lesen des Paritätscodes für diesen Datenteil gefolgt werden, oder Daten und Paritätscodes werden nicht seriell gelesen. Dadurch steigt eventuell die Zeit zur Fehlerüberprüfung an.
  • Bei der Erfindung verschachtelt das Flashspeichersystem den Datenschreibvorgang mit dem Schreibvorgang für Paritätscodes für die Daten, unabhängig von einem Datenfeld und einem Ersatzfeld eines Seitenpuf fers, wodurch die Gesamtschreibzeit reduziert wird. Außerdem wird vorzugsweise jeder Paritätscode nur für eine relativ kleine Datenmenge erzeugt, um die Belastung der ECC-Schaltung zu reduzieren. In gleicher Weise kann mit Datenlesevorgängen verfahren werden.

Claims (19)

  1. Flashspeichersystem mit – einem Flashspeicherbaustein (120), der ein Speicherzellenfeld (122) und einen Seitenpuffer (124) umfasst, der Daten in das Speicherzellenfeld (122) schreibt und/oder aus diesem liest, gekennzeichnet durch – eine Steuerschaltung (110), die Daten in wenigstens zwei Datengruppen aufteilt, die jeweils eine kleinere Größe als die Größe des Seitenpuffers (124) haben, und jede Datengruppe seriell mit einem Paritätscode für die Datengruppe zum oder vom Flashspeicherbaustein (120) überträgt.
  2. Flashspeichersystem nach Anspruch 1, dadurch gekennzeichnet, dass der Seitenpuffer (124) ein Datenfeld mit N-Byte und ein Ersatzfeld mit M-Byte umfasst, wobei N und M jeweils natürliche Zahlen größer als eins sind.
  3. Flashspeichersystem nach Anspruch 2, dadurch gekennzeichnet, dass die jeweilige Datengruppe und der Paritätscode für die Datengruppe unabhängig vom Datenfeld und dem Ersatzfeld seriell in den Seitenpuffer (124) geschrieben werden.
  4. Flashspeichersystem mit – einem Flashspeicherbaustein (120), der ein Speicherzellenfeld (122) und einen Seitenpuffer (124) umfasst, der Daten in das Speicherzellenfeld (122) schreibt und/oder aus diesem liest, gekennzeichnet durch – eine Steuerschaltung (110), die wenigstens zwei aufeinander folgende Daten-/Paritätscodegruppen zum Flashspeicherbaustein (120) seriell überträgt, wobei die jeweilige Daten-/Paritätscodegruppe einen bestimmten Datenanteil und einen Paritäts code für die Daten umfasst, und eine kleinere Größe als die Größe des Seitenpuffers (124) hat.
  5. Flashspeichersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Steuerschaltung (110) folgende Komponenten umfasst: – einen Speichersteuerteil (114), welcher einen vorbestimmten Befehl (CMD), die Daten (DATA), eine Adresse (ADDR) für die Daten (DATA) und ein Steuersignal (CON) an den Flashspeicherbaustein (120) überträgt, und – eine Fehlerkorrektur-/Korrekturcodeschaltung (118) zum Erzeugen des Paritätscodes.
  6. Flashspeichersystem mit – einem Speicherzellenfeld (122) und – einem Seitenpuffer (124) in Signalkommunikation mit dem Speicherzellenfeld (122), gekennzeichnet durch – eine Steuerschaltung (110), die mit dem Seitenpuffer (124) zur Übertragung von Daten in einer Mehrzahl von Gruppen und korrespondierenden Paritätscodes in Signalkommunikation steht, wobei die kombinierte Größe der Mehrzahl von Gruppen mit korrespondierenden Paritätscodes nicht größer als die Größe des Seitenpuffers (124) ist.
  7. Flashspeichersystem nach Anspruch 6, dadurch gekennzeichnet, dass die Steuerschaltung (110) folgende Komponenten umfasst: – einen Speichersteuerteil (114), welcher einen Befehl (CMD), Daten (DATA) und eine Adresse (ADDR) für die Daten (DATA) an den Seitenpuffer (124) überträgt, und – eine Fehlerkorrektur-/Korrekturcodeschaltung (118) zum Erzeugen des korrespondierenden Paritätscodes für jede der mehreren Datengruppen.
  8. Flashspeichersystem nach Anspruch 7, dadurch gekennzeichnet, dass der Speichersteuerteil (114) so ausgeführt ist, dass er ein Steuersignal (CON) an das Speicherzellenfeld (122) und/oder den Seitenpuffer (124) überträgt.
  9. Flashspeichersystem nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der Seitenpuffer (124) ein Datenfeld mit N-Byte und ein Ersatzfeld mit M-Byte umfasst, wobei N und M jeweils natürliche Zahlen sind und die Summe N + M nicht größer als die Größe des Seitenpuffers (124) ist.
  10. Flashspeichersystem nach Anspruch 9, dadurch gekennzeichnet, dass die jeweilige Datengruppe und ihr korrespondierender Paritätscode seriell in den Seitenpuffer (124) geschrieben werden.
  11. Flashspeichersystem nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass – die Steuerschaltung (110) und der Seitenpuffer (124) so ausgeführt sind, dass Daten in das Speicherzellenfeld (122) geschrieben oder aus dem Speicherzellenfeld (122) gelesen werden, und – die Mehrzahl von Gruppen als Mehrzahl von aufeinander folgenden Daten-Paritätscodegruppen angeordnet sind, die jeweils eine variable Datenmenge und einen korrespondierenden Paritätscode für die Daten umfassen.
  12. Flashspeichersystem nach einem der Ansprüche 6 bis 11, gekennzeichnet durch – Befehlsmittel zum Übertragen eines Befehls (CMD) an den Seitenpuffer (124) und/oder das Speicherzellenfeld (122), – Adressierungsmittel zum Übertragen einer Mehrzahl von Adressen (ADDR) für die Daten (DATA) an den Seitenpuffer (124) und/oder das Speicherzellenfeld (122) und – Fehlerkorrekturmittel zum Erzeugen einer Mehrzahl von Paritätscodes für die Daten.
  13. Flashspeichersystem nach einem der Ansprüche 6 bis 12, gekennzeichnet durch Datenübertragungsmittel zum Schreiben einer Mehrzahl von Dateneinheiten und einer korrespondierenden Mehrzahl von Paritätscodes in den Seitenpuffer (124).
  14. Flashspeichersystem nach Anspruch 13, dadurch gekennzeichnet, dass die Datenübertragungsmittel die Mehrzahl von Dateneinheiten und die korrespondierende Mehrzahl von Paritätscodes seriell in den Seitenpuffer (124) schreiben.
  15. Flashspeichersystem nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die kombinierte Größe der Mehrzahl von Dateneinheiten und der korrespondierenden Mehrzahl von Paritätscodes nicht größer als eine maximale Größe des Seitenpuffers (124) ist.
  16. Flashspeichersystem nach einem der Ansprüche 6 bis 15, dadurch gekennzeichnet, dass der Seitenpuffer (124) folgende Komponenten umfasst: – ein erstes Feld zum Empfangen von aufeinander folgend abwechselnden Gruppen von Daten und Paritäten und – ein zweites Feld zum Empfangen einer Fortsetzung der aufeinander folgend abwechselnden Gruppen und Paritäten.
  17. Verfahren zum Schreiben von Daten in ein Flashspeichersystem mit einem Flashspeicherbaustein, bei dem (a) ein vorbestimmter Befehl (CMD) und ein Adressensignal (ADDR) an den Flashspeicherbaustein (120) übertragen werden und (b) Daten (DATA) an den Flashspeicherbaustein (120) übertragen werden, dadurch gekennzeichnet, dass (c) ein Paritätscode für die Daten (DATA) erzeugt und an den Flashspeicherbaustein (120) übertragen wird, und die Schritte (b) und (c) einmal oder mehrmals wiederholt werden.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass in den Schritten (b) und (c) die Daten und der korrespondierende Paritätscode seriell in einen Seitenpuffer (124) des Flashspeicherbausteins (120) geschrieben werden.
  19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Daten und der korrespondierende Paritätscode eine kleinere Größe als die Größe des Seitenpuffers (124) haben.
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