DE102005019587B4 - Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff - Google Patents

Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff Download PDF

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Abstract

Halbleiterchip (1) mit
– mindestens einer nicht-flüchtigen Speicherzelle (F1, F2),
– einer Programmiereinheit (4, 5, 6, T3, T4) zum Programmieren der mindestens einen Speicherzelle (F1, F2), wobei die Programmiereinheit (4, 5, 6, T3, T4) einen Potentialanschluss (4) aufweist, der mit einem ersten festen Potential (VDDFS) beaufschlagbar ist,
– einer ersten Schalteinheit (T3, T4) zum wahlweisen Verbinden oder Trennen des Potentialanschlusses (4) mit oder von einem Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2), wobei das erste feste Potential (VDDFS) dazu dient, eine elektrische Eigenschaft der mindestens einen Speicherzelle (F1, F2) zu verändern und dadurch einen veränderten nicht-flüchtigen Programmierzustand der mindestens einen Speicherzelle (F1, F2) zu bewirken, und
– einer Leseeinheit (3) zum Auslesen der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation, wobei die mindestens eine Speicherzelle (F1, F2) beim Auslesen der in ihr abgelegten Speicherinformation von Anschlüssen des Halbleiterchips (1), die von außerhalb des...

Description

  • Die Erfindung betrifft einen Halbleiterchip, der Speicherinformationen aufweist, die in Fuse-Speicherzellen abgelegt sind. Ferner betrifft die Erfindung ein Verfahren zum Betrieb eines derartigen Halbleiterchips und eine Verwendung des Halbleiterchips.
  • In integrierten Schaltungen, insbesondere in Halbleiterspeichern, wie beispielsweise DRAMs, werden zunehmend so genannte Fuse-Speicherzellen eingesetzt. Eine Fuse-Speicherzelle besteht im Wesentlichen aus einer Metall-Metall-Verbindung mit einem geringen Übergangswiderstand, welche nach dem eigentlichen Herstellungsprozess aufgetrennt werden kann, wodurch sich der Übergangswiderstand der Fuse-Speicherzelle erhöht. Die Fuse-Speicherzelle kann somit die Programmierzustände „leitend" und „nicht-leitend" annehmen, d.h. sie repräsentiert entweder eine logische 1 oder eine logische 0.
  • Die Metall-Metall-Verbindung einer Fuse-Speicherzelle wird bei Bedarf entweder durch das Anlegen eines Stroms oder durch die Einwirkung eines Laserstrahls aufgetrennt. Fuse-Speicherzellen werden je nach dem Verfahren, mittels welchem ihre Metall-Metall-Verbindungen aufgetrennt werden können, als elektrische Fuse-Speicherzellen oder als Laserfuse-Speicherzellen bezeichnet.
  • In der deutschsprachigen Fachliteratur werden für Fuse-Speicherzellen gelegentlich die Begriffe „Schmelzbrücken", „auftrennbare Schmelzbrücken" oder „Sicherungen" benutzt. Jedoch ist auch in der deutschsprachigen Fachliteratur der Begriff „Fuse" wesentlich geläufiger. Daher wird im Folgenden von Fuse-Speicherzellen gesprochen.
  • Ein Verwendungszweck von Fuse-Speicherzellen in integrierten Schaltungen betrifft die Speicherung von geheimen Schlüsseln für Kryptographiezwecke und von Daten, die zur Systemkonfiguration benötigt werden. Da es sich bei den dazu verwendeten Fuse-Speicherzellen in der Regel um elektrische Fuse-Speicherzellen handelt, müssen für eine entsprechende Programmierung die jeweiligen Fuse-Verbindungen mittels einer zum Schmelzen des Fuse-Widerstands ausreichend hohen Schmelzspannung aufgetrennt werden. Zu diesem Zweck ist eine Programmiereinheit vorgesehen, die auf demselben Chip wie die Fuse-Speicherzellen angeordnet ist und die einen Anschluss aufweist, an welchen eine externe Schmelzspannung angelegt werden kann. Nach Abschluss der Programmierung wird an den besagten Anschluss wieder 0 V angelegt.
  • Bei jedem Systemstart werden die Fuse-Speicherzellen einmal sequentiell gelesen. Während dieser Zeit muss an dem Anschluss der Programmiereinheit, an dem während des Programmiervorgangs die Schmelzspannung anliegt, 0 V anliegen. Allerdings tritt während jedes Lesevorgangs der in einer der Fuse-Speicherzellen abgelegten Speicherinformation eine kleine Spannung an dem Anschluss für die Schmelzspannung auf. Durch eine Messung der Spannung an dem besagten Anschluss während eines Lesevorgangs kann demnach auf die Programmierzustände der Fuse-Speicherzellen zurückgeschlossen werden.
  • In der Druckschrift WO 03/069630 A2 ist eine Speichervorrichtung gezeigt, die eine Fuse-Speicherzelle Rp enthält. Mittels eines Schalters K kann die Fuse-Speicherzelle Rp wahlweise mit einer Programmierspannung Vp oder einer Lesespannung VT verbunden werden.
    •
  • Aufgabe der Erfindung ist es daher, einen Halbleiterchip mit einer nicht-flüchtigen Speicherzelle zu schaffen, bei dem es nicht möglich ist, mittels einer Spannungsmessung an einem Anschluss, der zum Zuführen eines externen Potentials zu Programmierzwecken dient, den Programmierzustand des Halbleiter chips zu detektieren. Ferner sollen ein Verfahren zum Betrieb des erfindungsgemäßen Halbleiterchips und eine Verwendung des erfindungsgemäßen Halbleiterchips als Informationsspeicher für geheime Daten angegeben werden.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche 1, 14 und 22 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Der erfindungsgemäße Halbleiterchip enthält mindestens eine nicht-flüchtige Speicherzelle und eine Programmiereinheit, die zum Programmieren der mindestens einen Speicherzelle dient. Die Programmiereinheit weist einen Potentialanschluss auf, der zumindest während der Programmierung der Speicherzelle mit einem ersten festen Potential beaufschlagt ist. Das erste Potential ist so gewählt, dass es – falls es an einen Programmiereingang der mindestens einen Speicherzelle angelegt wird – eine elektrische Eigenschaft der mindestens einen Speicherzelle verändert und die mindestens eine Speicherzelle auf diese Weise programmiert. Sofern die Speicherzelle beispielsweise als elektrische Fuse-Speicherzelle realisiert ist, stellt das erste Potential zusammen mit einem Bezugspotential die Schmelzspannung dar.
  • Darüber hinaus enthält der erfindungsgemäße Halbleiterchip eine erste Schalteinheit, welche dem Anwender die Möglichkeit bietet, den Potentialanschluss wahlweise mit dem Programmieranschluss der mindestens einen Speicherzelle zu verbinden oder von diesem zu trennen. Sofern die Speicherzelle als elektrische Fuse-Speicherzelle ausgestaltet ist, handelt es sich bei dem Programmieranschluss um den Anschluss, an den bei der Programmierung der Fuse-Speicherzelle die Schmelzspannung angelegt wird. Ferner umfasst der Halbleiterchip eine Leseeinheit zum Auslesen der in der mindestens eine Speicherzelle abgelegten Speicherinformation. Die mindestens eine Speicherzelle ist beim Auslesen der Speicherinformation von Anschlüssen des Halbleiterchips, die von außerhalb des Halbleiterchips zugänglich sind, elektrisch entkoppelt.
  • Der erfindungsgemäße Halbleiterchip weist gegenüber herkömmlichen Halbleiterchips den Vorteil auf, dass der Programmieranschluss der Speicherzelle von dem Anschluss, an den von extern ein Programmierpotential an den integrierten Schaltkreis angelegt wird, elektrisch getrennt werden kann. Aufgrund dieser Maßnahme kann die mindestens eine Speicherzelle bei einem Lesevorgang von dem Potentialanschluss elektrisch getrennt werden, wodurch es unmöglich gemacht wird, mittels einer Spannungsmessung an dem Potentialanschluss auf die in der mindestens einen Speicherzelle abgelegte Speicherinformation zurückzuschließen. Diese Maßnahme liefert folglich einen verbesserten Schutz gegen ein mißbräuchliches Auslesen der in dem Halbleiterchip abgelegten Speicherinformationen.
  • Ein weiterer Vorteil des erfindungsgemäßen Halbleiterchips ist, dass das zum Programmieren der mindestens einen Speicherzelle benötigte erste Potential permanent an dem Potentialanschluss der Programmiereinheit anliegen kann. Dies erleichtert die Implementierung des erfindungsgemäßen Halbleiterchips gegenüber herkömmlichen Halbleiterchips, da es nun nicht mehr notwendig ist, während eines Lesevorgangs an den Potentialanschluss ein anderes Potential anzulegen als während eines Programmiervorgangs.
  • Vorzugsweise wird der Programmieranschluss der mindestens einen Speicherzelle, sofern er nicht mit dem ersten festen Potential beaufschlagt ist, mit einem zweiten festen Potential beaufschlagt. Bei dem zweiten festen Potential kann es sich insbesondere um eine gemeinsame Masse handeln.
  • Gemäß einer weiteren bevorzugten Ausgestaltung der Erfindung kann die Leseeinheit mittels einer zweiten Schalteinheit mit einem Leseanschluss der mindestens einen Speicherzelle für einen Lesevorgang verbunden werden. Sofern kein Auslesen der Speicherinformation vorgesehen ist bzw. die mindestens eine Speicherzelle programmiert werden soll, kann die Leseeinheit mittels der zweiten Schalteinheit von dem Leseanschluss getrennt werden.
  • Zur Steuerung der ersten Schalteinheit und/oder der zweiten Schalteinheit umfasst der erfindungsgemäße Halbleiterchip vorteilhafterweise eine Steuereinheit.
  • Die Steuereinheit kann so ausgestaltet sein, dass sie insbesondere für einen Programmiervorgang oder einen Lesevorgang die richtigen Verbindungen herstellt. So wird während der Programmierung der mindestens einen Speicherzelle der Programmieranschluss der mindestens einen Speicherzelle über den Potentialanschluss der Programmiereinheit mit dem ersten festen Potential beaufschlagt. Demgegenüber wird während des Auslesens der in der mindestens einen Speicherzelle abgelegten Speicherinformation der Programmieranschluss der mindestens einen Speicherzelle mit dem zweiten festen Potential beaufschlagt.
  • Ferner wird während des Auslesens der in der mindestens einen Speicherzelle abgelegten Speicherinformation der Leseanschluss der mindestens einen Speicherzelle mit der Leseeinheit verbunden.
  • Vorteilhafterweise ist der Potentialanschluss der Programmiereinheit stets mit dem ersten festen Potential beaufschlagt. Dies wird durch die Erfindung ermöglicht, da mittels der ersten Schalteinheit die mindestens eine Speicherzelle von dem Potentialanschluss getrennt werden kann, sofern keine Programmierung der mindestens einen Speicherzelle erfolgen soll. Vorteilhaft an dieser Maßnahme ist der reduzierte Implementierungsaufwand des erfindungsgemäßen Halbleiterchips.
  • Alternativ zu der festen Verbindung des Potentialanschlusses mit dem ersten Potential kann aber auch vorgesehen sein, dass der Halbleiterchip eine dritte Schalteinheit aufweist, mittels welcher der Potentialanschluss wahlweise mit dem ersten festen Potential beaufschlagt werden kann oder von diesem getrennt werden kann. Die Steuerung der dritten Schalteinheit kann vorzugsweise auch durch die Steuereinheit erfolgen.
  • Vorzugsweise ist die mindestens eine nicht-flüchtige Speicherzelle durch mindestens eine Fuse-Speicherzelle realisiert. Dabei kann es sich insbesondere um eine Fuse-Speicherzelle handeln, deren Fuse-Verbindung durch eine entsprechend hohe Spannung elektrisch auftrennbar ist. Diese Spannung wird von dem ersten festen Potential (in Verbindung mit einem geeigneten Bezugspotential) bereitgestellt, sodass bei der Programmierung der mindestens einen Fuse-Speicherzelle die Fuse-Verbindung mit dem an dem Programmieranschluss anliegenden ersten Potential aufgeschmolzen werden kann.
  • Obwohl in der vorliegenden Patentanmeldung als Ausführungsbeispiel für die mindestens eine nicht-flüchtige Speicherzelle hauptsächlich elektrische Fuse-Speicherzellen genannt werden, ist es auch möglich, anders aufgebaute Speicherzellen zu verwenden. Beispielsweise kann durch die Programmierung mittels des ersten Potentials auch die Schaltstellung eines Schalters in einer Speicherzelle verändert werden und dadurch eine Informationsspeicherung bewirkt werden.
  • Vorzugsweise ist die erste Schalteinheit aus Transistoren aufgebaut.
  • Insbesondere können auch weitere Bauelemente Bestandteile der integrierten Schaltung sein. Des Weiteren kann es sich dabei um eine integrierte CMOS-Schaltung handeln. Vorzugsweise ist die Einheit, die das erste Potential erzeugt, nicht auf dem gemeinsamen Substrat integriert, sondern das erste Potential wird von extern an den Potentialanschluss angelegt.
  • Das erfindungsgemäße Verfahren dient zum Betrieb eines Halbleiterchips, der mindestens eine nicht-flüchtige Speicherzelle und einen Potentialanschluss aufweist, der mit einem ersten festen Potential beaufschlagt ist. Das erfindungsgemäße Verfahren umfasst die folgenden Schritte:
    • (a) Programmieren der mindestens einen Speicherzelle, indem der Potentialanschluss mit einem Programmieranschluss der mindestens einen Speicherzelle verbunden wird, wodurch eine elektrische Eigenschaft der mindestens einen Speicherzelle verändert wird und somit ein veränderter nicht-flüchtiger Programmierzustand der mindestens einen Speicherzelle bewirkt wird; und
    • (b) Trennen des Potentialanschlusses von dem Programmieranschluss der mindestens einen Speicherzelle nach dem Abschluss der Programmierung.
  • Während des Auslesens der in der mindestens einen Speicherzelle abgelegten Speicherinformation ist die mindestens eine Speicherzelle von Anschlüssen des Halbleiterchips, die von außerhalb des Halbleiterchips zugänglich sind, elektrisch entkoppelt.
  • Das erfindungsgemäße Verfahren weist die gleichen Vorteile gegenüber herkömmlichen Verfahren auf wie der erfindungsgemäße Halbleiterchip.
  • Die erfindungsgemäße Verwendung sieht vor, dass der erfindungsgemäße Halbleiterchip zur Speicherung von geheimen Informationen verwendet wird. Oben wurde bereits erläutert, dass sich der erfindungsgemäße Halbleiterchip dazu besonders gut eignet, da er einen unberechtigten Zugriff auf die abgespeicherten Informationen wesentlich erschwert. Als geheime Speicherinformationen kommen beispielsweise geheime Schlüssel für Kryptographiezwecke und Daten, die zur Systemkonfiguration benötigt werden, infrage. Bei einer Verwendung zur Speicherung von geheimen Informationen kann der Halbleiterchip alle Merkmale aufweisen, die zuvor bereits diskutiert wurden.
    •
  • Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigt die einzige Figur ein schematisches Schaltbild einer Speichervorrichtung 1 als Ausführungsbeispiel des erfindungsgemäßen Halbleiterchips und des erfindungsgemäßen Verfahrens. Die Speichervorrichtung 1 ist in diesem Ausführungsbeispiel als CMOS-Schaltung realisiert.
  • Zur Speicherung von Speicherinformationen weist die Speichervorrichtung 1 zwei Fuse-Speicherzellen F1 und F2 auf. Da die Fuse-Speicherzellen F1 und F2 identisch aufgebaut sind, wird nachfolgend exemplarisch nur der Aufbau der Fuse-Speicherzelle F1 erläutert. In der Fuse-Speicherzelle F1 bildet der erste Anschluss eines Fuse-Widerstands R1 einen Eingang 2 der Fuse-Speicherzelle F1. Der zweite Anschluss des Fuse-Widerstands F1 ist mit jeweils einem ersten Anschluss der Source-Drain-Strecken von zwei MOS-Transistoren T1 und T2 verbunden. Der zweite Anschluss der Source-Drain-Strecke des MOS-Transistors T1 ist mit einem gemeinsamen Massepotential VSS verbunden, während beim MOS-Transistor T2 der zweite Anschluss seiner Source-Drain-Strecke mit dem Eingang eines Flip-Flops 3 verbunden ist.
  • Zur Programmierung der Fuse-Speicherzelle F1 kann der Fuse-Widerstand R1 durch Anlegen einer ausreichend hohen Spannung aufgeschmolzen werden. Zu diesem Zweck wird der MOS-Transistor T1 durchgeschaltet und an den Eingang 2 wird ein entsprechendes Potential VDDFS angelegt. Zum Auslesen des Programmierzustands der Fuse-Speicherzelle F1 wird der MOS-Transistor T2 durchgeschaltet und an den Eingang 2 wird das Massepotential VSS angelegt. Das genaue Vorgehen bei der Programmierung und beim Auslesen der Fuse-Speicherzelle F1 wird weiter unten noch detaillierter erläutert.
  • In der Figur sind lediglich zwei Fuse-Speicherzellen F1 und F2 dargestellt. Es ist jedoch denkbar und in der Regel auch vorgesehen, dass die Speichervorrichtung 1 noch weitere Fuse-Speicherzellen beinhaltet. Diese würden dann genauso wie die Fuse-Speicherzellen F1 und F2 an ihren Eingängen 2 stets mit demselben Potential beaufschlagt werden.
  • Zur Einstellung des zu dem jeweiligen Zeitpunkt benötigten Potentials an dem Eingang 2 der Fuse-Speicherzelle F1 dienen die übrigen in der Figur dargestellten Bauelemente. Das Potential VDDFS, das zur Programmierung der Fuse-Speicherzelle F1 benötigt wird, wird an einen Anschluss 4 des CMOS-Schaltkreises von extern angelegt. Die Einheit, die das Potential VDDFS erzeugt, ist folglich nicht in die CMOS-Schaltung integriert. Beispielsweise kann das Potential VDDFS 3,5 V (± 0,1 V) gegen das Massepotential VSS betragen. Zwischen den Anschluss 4 und den Eingang 2 der Fuse-Speicherzelle F1 ist ein MOS-Transistor T3 mit seiner Source-Drain-Strecke geschaltet. Ein Anschluss der Source-Drain-Strecke eines weiteren MOS-Transistors T4 ist zwischen den MOS-Transistor T3 und den Eingang 2 geschaltet. Der andere Anschluss der Source-Drain-Strecke des MOS-Transistors T4 liegt auf dem Massepotential VSS. Während der MOS-Transistor T3 einen n-dotierten Kanal aufweist, ist der Kanal des MOS-Transistors T4 p-dotiert. Die Gate-Anschlüsse der MOS-Transistoren T3 und T4 werden von einer Ansteuerlogik 5 angesteuert. Die Ansteuerlogik 5 ist so ausgebildet, dass stets eine der beiden Source-Drain-Strecken der MOS-Transistoren T3 und T4 sperrt und die andere Source-Drain-Strecke durchgeschaltet ist. Die Ansteuerlogik 5 erhält darüber hinaus Steuersignale von einer Steuereinheit 6. Die Steuereinheit 6 kann sich auch außerhalb der Speichervorrichtung 1 befinden und kann ferner noch andere Steueraufgaben wahrnehmen als diejenigen, die hier beschrieben sind.
  • Des Weiteren enthält die Speichervorrichtung 1 einen Widerstand R2, dessen Widerstandswert beispielsweise 100 kΩ beträgt. Der Widerstand R2 ist mit seinem einen Anschluss zwischen den Anschluss 4 und den MOS-Transistor T3 geschaltet.
  • Der andere Anschluss des Widerstands R2 liegt auf dem Massepotential VSS. Der Widerstand R2 dient dazu, das Potential am Anschluss 4 auf das Massepotential VSS zu ziehen, falls an dem Anschluss 4 kein definiertes Potential anliegt.
  • Nachfolgend wird die Funktionsweise der Speichervorrichtung 1 während der Programmierung der Fuse-Speicherzelle F1 und des Auslesens der in der Fuse-Speicherzelle F1 abgelegten Speicherinformation beschrieben.
  • Vorzugsweise liegt an dem Anschluss 4 durchgehend eine extern erzeugte Spannung an, die groß genug ist, um den Fuse-Widerstand R1 der Fuse-Speicherzellen F1 und F2 aufzuschmelzen.
  • Zur Programmierung steuert die Steuereinheit 6 die Ansteuerlogik 5 derart an, dass diese den MOS-Transistor T3 durchschaltet und den MOS-Transistor T4 sperrt. Somit liegt an dem Anschluss 2 der Fuse-Speicherzelle F1 das Potential VDDFS an, mit dem der Anschluss 4 beaufschlagt ist. Ferner werden die Gate-Anschlüsse der MOS-Transistoren T1 und T2 von der Steuereinheit 6 derart angesteuert, dass der MOS-Transistor T1 leitend und der MOS-Transistor T2 hochohmig werden. Im Ergebnis bewirkt dies, dass über dem Fuse-Widerstand R1 die Spannung abfällt, die an dem Anschluss 4 anliegt. Dadurch wird ein Stromfluss durch den Fuse-Widerstand R1 erzeugt, der die Metall-Metall-Verbindung aufschmilzt.
  • Zur Feststellung des Programmierzustands der Fuse-Speicherzelle F1 werden die Gate-Anschlüsse so beaufschlagt, dass die Source-Drain-Strecken der MOS-Transistoren T2 und T4 leitend sind und die Source-Drain-Strecken der MOS-Transistoren T1 und T3 hochohmig sind. Dies bewirkt, dass der Eingang 2 auf dem Massepotential VSS liegt und außerdem durch den MOS-Transistor T3 elektrisch von dem Anschluss 4 entkoppelt ist. Ferner ist der Fuse-Widerstand R1 durch die beschriebene Beaufschlagung des Gate-Anschlusses des MOS-Transistors T2 über einen Knoten 7 mit dem Flip-Flop 3 verbunden, sodass mittels des Flip-Flops 3 festgestellt werden kann, ob der Fuse-Widerstand R1 intakt oder aufgeschmolzen ist. Anhand dieser Messung lässt sich der Programmierzustand der Fuse-Speicherzelle F1 ermitteln.
  • Die Anordnung der Speichervorrichtung 1 weist den Vorteil auf, dass der Anschluss 4 während des Auslesens des Programmierzustands der Fuse-Speicherzellen F1 und F2 von den Fuse-Speicherzellen F1 und F2 elektrisch entkoppelt ist. Dies macht es unmöglich, während des Auslesens über eine Spannungsmessung am Anschluss 4 auf den Programmierzustand der Fuse-Speicherzellen F1 und F2 zurückzuschließen. Daher kann die Speichervorrichtung 1 besonders vorteilhaft dafür verwendet werden, um geheime Informationen in den Fuse-Speicherzellen F1 und F2 abzuspeichern.
  • Darüber hinaus ermöglicht der Aufbau der Speichervorrichtung 1 eine einfachere Implementierung, da es nicht notwendig ist, während des Auslesevorgangs den Anschluss 4 mit dem Massepotential VSS zu beaufschlagen. Vielmehr kann die zum Aufschmelzen der Fuse-Verbindung R1 benötigte Spannung VDDFS konstant an dem Anschluss 4 anliegen.

Claims (22)

  1. Halbleiterchip (1) mit – mindestens einer nicht-flüchtigen Speicherzelle (F1, F2), – einer Programmiereinheit (4, 5, 6, T3, T4) zum Programmieren der mindestens einen Speicherzelle (F1, F2), wobei die Programmiereinheit (4, 5, 6, T3, T4) einen Potentialanschluss (4) aufweist, der mit einem ersten festen Potential (VDDFS) beaufschlagbar ist, – einer ersten Schalteinheit (T3, T4) zum wahlweisen Verbinden oder Trennen des Potentialanschlusses (4) mit oder von einem Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2), wobei das erste feste Potential (VDDFS) dazu dient, eine elektrische Eigenschaft der mindestens einen Speicherzelle (F1, F2) zu verändern und dadurch einen veränderten nicht-flüchtigen Programmierzustand der mindestens einen Speicherzelle (F1, F2) zu bewirken, und – einer Leseeinheit (3) zum Auslesen der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation, wobei die mindestens eine Speicherzelle (F1, F2) beim Auslesen der in ihr abgelegten Speicherinformation von Anschlüssen des Halbleiterchips (1), die von außerhalb des Halbleiterchips (1) zugänglich sind, elektrisch entkoppelt ist.
  2. Halbleiterchip (1) nach Anspruch 1, dadurch gekennzeichnet, – dass die erste Schalteinheit (T3, T4) derart ausgelegt ist, dass sie den Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) mit einem zweiten festen Potential (VSS), insbesondere einer Masse, beaufschlagt, falls der Potentialanschluss (4) der Programmiereinheit (4, 5, 6, T3, T4) von dem Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) getrennt ist.
  3. Halbleiterchip (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, – dass die Leseeinheit (3) mittels einer zweiten Schalteinheit (T2) wahlweise mit einem Leseanschluss (7) der mindestens einen Speicherzelle (F1, F2) verbunden ist oder von dem Leseanschluss (7) getrennt ist.
  4. Halbleiterchip (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der Halbleiterchip (1) eine Steuereinheit (6) zum Steuern der ersten Schalteinheit (T3, T4) und/oder der zweiten Schalteinheit (T2) aufweist.
  5. Halbleiterchip (1) nach Ansprüchen 2 und 4, dadurch gekennzeichnet, – dass die Steuereinheit (6) die erste Schalteinheit (T3, T4) derart steuert, dass während der Programmierung der mindestens einen Speicherzelle (F1, F2) der Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) mit dem ersten festen Potential (VDDFS) beaufschlagt ist und dass während des Auslesens der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation der Programmieranschluss (2) der mindestens einen Speicherzel le (F1, F2) mit dem zweiten festen Potential (VSS) beaufschlagt ist.
  6. Halbleiterchip (1) nach Ansprüchen 3 und 4 und insbesondere Anspruch 5, dadurch gekennzeichnet, – dass die Steuereinheit (6) die zweite Schalteinheit (T2) derart steuert, dass während des Auslesens der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation der Leseanschluss (7) der mindestens einen Speicherzelle (F1, F2) mit der Leseeinheit (3) verbunden ist.
  7. Halbleiterchip (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der Potentialanschluss (4) der Programmiereinheit (4, 5, 6, T3, T4) mit dem ersten festen Potential (VDDFS) fest verbunden ist.
  8. Halbleiterchip (1) nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, – dass der Halbleiterchip (1) eine dritte Schalteinheit zum wahlweisen Verbinden oder Trennen des Potentialanschlusses (4) der Programmiereinheit (4, 5, 6, T3, T4) mit oder von dem ersten festen Potential (VDDFS) aufweist.
  9. Halbleiterchip (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die mindestens eine nicht-flüchtige Speicherzelle durch mindestens eine Fuse-Speicherzelle (F1, F2) realisiert ist.
  10. Halbleiterchip (1) nach Anspruch 9, dadurch gekennzeichnet, – dass die Fuse-Verbindung (R1) der mindestens einen Fuse-Speicherzelle (F1, F2) elektrisch auftrennbar ist.
  11. Halbleiterchip (1) nach Anspruch 10, dadurch gekennzeichnet, – dass bei der Programmierung der mindestens einen Fuse-Speicherzelle (F1, F2) die Fuse-Verbindung (R1) mit dem an dem Programmieranschluss (2) anliegenden ersten Potential (VDDFS) aufgeschmolzen wird.
  12. Halbleiterchip (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die erste Schalteinheit mittels MOS-Transistoren (T3, T4) realisiert ist.
  13. Halbleiterchip (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der Halbleiterchip (1) weitere Bauelemente aufweist, und – dass das erste Potential (VDDFS) insbesondere von extern an den Potentialanschluss (4) angelegt ist.
  14. Verfahren zum Betrieb eines Halbleiterchips (1), der mindestens eine nicht-flüchtige Speicherzelle (F1, F2) und einen Potentialanschluss (4) aufweist, der mit einem ersten festen Potential (VDDFS) beaufschlagt ist, mit den Schritten: (a) Programmieren der mindestens einen Speicherzelle (F1, F2), indem der Potentialanschluss (4) mit einem Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) verbunden wird, wodurch eine elektrische Eigenschaft der mindestens einen Speicherzelle (F1, F2) verändert wird und somit ein veränderter nicht-flüchtiger Programmierzustand der mindestens einen Speicherzelle (F1, F2) bewirkt wird; (b) Trennen des Potentialanschlusses (4) von dem Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) nach dem Abschluss der Programmierung; und (c) Auslesen der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation, wobei während des Auslesens die mindestens eine Speicherzelle (F1, F2) von Anschlüssen des Halbleiterchips (1), die von außerhalb des Halbleiterchips (1) zugänglich sind, elektrisch entkoppelt ist.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, – dass im Schritt (b) der Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) mit einem zweiten festen Potential (VSS), insbesondere einer Masse, beaufschlagt wird.
  16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, – dass während des Auslesens der in der mindestens einen Speicherzelle (F1, F2) abgelegten Speicherinformation der Programmieranschluss (2) der mindestens einen Speicherzelle (F1, F2) mit dem zweiten festen Potential (VSS) beaufschlagt wird.
  17. Verfahren nach einem oder mehreren der Ansprüche 14 bis 16, dadurch gekennzeichnet, – dass der Potentialanschluss (4) mit dem ersten festen Potential (VDDFS) fest verbunden ist.
  18. Verfahren nach einem oder mehreren der Ansprüche 14 bis 17, dadurch gekennzeichnet, – dass die mindestens eine nicht-flüchtige Speicherzelle durch mindestens eine Fuse-Speicherzelle (F1, F2) realisiert ist.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, – dass die Fuse-Verbindung (R1) der mindestens einen Fuse-Speicherzelle (F1, F2) zur Programmierung elektrisch aufgetrennt wird.
  20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, – dass bei der Programmierung der mindestens einen Fuse-Speicherzelle (F1, F2) die Fuse-Verbindung (R1) mit dem an dem Programmieranschluss (2) anliegenden ersten Potential (VDDFS) aufgeschmolzen wird.
  21. Verfahren nach einem oder mehreren der Ansprüche 14 bis 20, dadurch gekennzeichnet, – dass der Halbleiterchip (1) weitere Bauelemente aufweist, und – dass das erste Potential (VDDFS) insbesondere von extern an den Potentialanschluss (4) angelegt ist.
  22. Verwendung eines Halbleiterchips nach einem oder mehreren der Ansprüche 1 bis 13 zum Speichern von geheimen Informationen in der mindestens einen nicht-flüchtigen Speicherzelle.
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