DE102005056369A1

DE102005056369A1 - Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang

Info

Publication number: DE102005056369A1
Application number: DE102005056369A
Authority: DE
Inventors: Siva Raghuram
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-12-10
Filing date: 2005-11-25
Publication date: 2006-06-14
Also published as: US7266639B2; CN1855291A; US20060129755A1

Abstract

Die vorliegende Erfindung betrifft einen Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang mit einer vorher festgelegten Anzahl von DRAM-Speicherchips, die auf einer Leiterplatte (PCB) aufgebracht sind, wobei jeder DRAM-Speicherchip eine vorher festgelegte Anzahl von gestapelten DRAM-Speicherkernen aufweist, welche durch ein Speicherrangauswahlsignal (r) auswählbar sind, wobei der Speicherrangdekoder das Speicherrangauswahlsignal (r) in Abhängigkeit von externen Auswahlsignalen erzeugt, die auf das Dual-Inline-Speichermodul (DIMM) aufgebracht sind.

Description

Hintergrund der Erfindung
Bereich der Erfindung
Die Erfindung betrifft im Allgemeinen einen Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang und insbesondere einen Speicherrangdekoder für ein Register-Dual-Inline-Speichermodul (DIMM).

Speichermodule sind zur Erhöhung der Speicherkapazität eines Computersystems vorgesehen. Ursprüngliche Single-Inline-Speichermodule (SIMM) werden in Personalcomputern zur Erhöhung der Speichergröße verwendet. Ein Single-Inline-Speichermodul weist DRAM-Chips auf seiner Leiterplatte (PCB) nur auf einer Seite auf. Die Kontakte zur Verbindung der Leiterplatte des Single-Inline-Speichermoduls (SIMM) sind auf beiden Seiten des Moduls redundant. Eine erste Variante von SIMM besitzt 30 Pins und liefert 8 Bits von Daten (9 Bits in Parity-Versionen). Eine zweite Variante von SIMM, die PS/2 genannt werden, weist 72 Pins auf und liefert 32 Bits von Daten (36 Bits in Parity-Versionen).

Auf Grund der unterschiedlichen Datenbusbreite des Speichermoduls in einigen Prozessoren werden manchmal verschiedene SIMM-Module in Paaren eingebaut, um eine Speicherbank zu füllen. Zum Beispiel werden in 80386- oder 80486-Systemen mit einer Datenbusbreite von 32 Bit entweder vier SIMM mit 30 Pins oder ein SIMM mit 72 Pins für eine Speicherbank benötigt. Für Pentium-Systeme mit einer Datenbusbreite von 64 Bit sind SIMM mit 72 Pins erforderlich. Um ein Single-Inline-Speichermodul (SIMM) zu installieren, ist das Modul in einem Sockel angeordnet. Die von Single- Inline-Speichermodulen (SIMM) benutzten RAM-Technologien schließen EDO und FPM ein.

Dual-Inline-Speichermodule (DIMM) begannen Single-Inline-Speichermodule (SIMM) als den vorherrschenden Typ von Speichermodulen zu ersetzen, als Intels Pentiumprozessoren auf dem Markt weit verbreitet wurden.

Während Single-Inline-Speichermodule (SIMM) Speichereinheiten oder DRAM-Chips nur auf einer Seite ihrer Leiterplatten (PCB) aufgebracht aufweisen, besitzen Dual-Inline-Speichermodule (DIMM) Speichereinheiten, die auf beiden Seiten der Leiterplatten des Moduls aufgebracht sind.

Es gibt unterschiedliche Ausführungen von Dual-Inline-Speichermodulen (DIMM). Ein ungepuffertes Dual-Inline-Speichermodul enthält keine auf dem Modul angeordnete Puffer oder Register. Diese ungepufferten Dual-Inline-Speichermodule werden typischerweise in Desktop-PC-Systemen und Workstations verwendet. Die Anzahl von Pins beträgt typischerweise 168 bei Single-Data-Rate-Speichermodulen (SDR), 184 Pins bei Double-Data-Rate-Modulen und bei DDR-2-Modulen. DDR-2-DRAMs sind eine natürliche Erweiterung der vorhandenen DDR-DRAMs. DDR-2 wurde bei einer Betriebsfrequenz von 200 MHz eingeführt und wird auf 266 MHz (DDR-2 533), 333 MHz (DDR-2 667) für den Hauptspeicher und auch auf 400 MHz (DDR-2 800) für spezielle Anwendungen erweitert. DDR-SDRAM (synchrone DRAMs) vergrößern eine Geschwindigkeit beim Lesen sowohl auf der ansteigenden Flanke als auch auf der abfallenden Flanke eines Taktimpulses, wobei die Datenbandbreite ohne Erhöhung der Taktfrequenz eines Taktsignals im Wesentlichen verdoppelt wird.

Eine weitere Ausführung eines Dual-Inline-Speichermoduls (DIMM) ist ein Register-Dual-Inline-Speichermodul. Ein Register-Dual-Inline-Speichermodul weist verschiedene zusätzliche Schaltkreise auf dem Modul auf, insbesondere ein Redriver-Bufferbauteil wie ein Register zur Ausführung eines Redrive eines Befehlsadresssignals. Weiterhin ist eine Phase-Locked-Loop (PLL) für Zeitsteuerungsausrichtungen für einen Redrive von Taktsignalen vorgesehen. Register-Dual-Inline-Speichermodule werden typischerweise in Highend-Servern und Highend-Workstations benutzt.

ECC-Dual-Inline-Speichermodule weisen Fehlerkorrekturbits oder ECC-Bits auf. Dieser Typ von Dual-Inline-Speichermodulen besitzt eine Gesamtheit von 64 Datenbits plus 8 ECC-Bits und wird am meisten für Servercomputer verwendet. Register-Dual-Inline-Speichermodule werden entweder mit ECC oder ohne ECC für SDR, DDR und DDR-2 benutzt.

Ein weiterer Typ von Dual-Inline-Speichermodulen sind so genannte Small-Outline-DIMM (SO-DIMM). Sie sind eine erweiterte Version von Standard Dual-Inline-Speichermodulen und kommen in Laptops und einigen speziellen Servern zur Anwendung.

Ein Dual-Inline-Speichermodul weist eine vorher festgelegte Anzahl N von Speicherchips (DRAM) auf seiner Leiterplatte auf. Die Datenbreite eines jeden Speicherchips beträgt typischerweise 4 Bit, 8 Bit oder 16 Bit. Derzeitige Personalcomputer benutzen meistens ein ungepuffertes Dual-Inline-Speichermodul, wenn ein DIMM als der Hauptspeicher ausgewählt ist. Für ein Computersystem mit höheren Anforderungen an Hauptspeichervolumen, insbesondere ein Server, sind jedoch Register-Dual-Inline-Speichermodule die gängigste Wahl.

Da Speicheranforderungen in einem Computersystem von Tag zu Tag zunehmen, das heißt sowohl auf Basis von Speichergröße und Speichergeschwindigkeit, ist es wünschenswert, eine maximale Anzahl von Speicherchips (DRAM) auf jedem Speichermodul (DIMM) anzuordnen.

1 zeigt ein Dual-Inline-Speichermodul nach dem Stand der Technik. Das Dual-Inline-Speichermodul besitzt N DRAM-Chips, die auf der Oberseite der Leiterplatte (PCB) aufgebracht sind. Das Register-Dual-Inline-Speichermodul wie in 1 gezeigt weist einen Befehls- und Adresspuffer auf, welcher Befehls- und Adresssignale puffert, die von einem Haupt-Motherboard auf das Dual-Inline-Speichermodul aufgebracht werden, und welches diese Signale über einen Befehls- und Adressbus (CA) an die auf der Leiterplatte aufgebrachten DRAM-Chips ausgibt. Ein Chipauswahlsignal S wird ebenfalls von dem Befehls- und Adresspuffer gepuffert und ist zur Auswahl des auf der DIMM-Schaltungsplatte angeordneten gewünschten DRAM-Chips vorgesehen. Alle DRAM-Chips werden von einem Taktsignal CLK getaktet, welches von einem Taktsignalpuffer gepuffert wird, der auch auf dem Dual-Inline-Speichermodul (DIMM) installiert ist. Jeder DRAM-Chip ist mit dem Motherboard durch einen separaten Datenbus (DQ) mit q Datenleitungen verbunden. Der Datenbus von jedem DRAM-Chip weist typischerweise 4 bis 16 Bit auf.

2 stellt einen Querschnitt des in 1 gezeigten Dual-Inline-Speichermodul (DIMM) längs der Linie A-A' dar. Um die Speicherkapazität zu vergrößern, weist das DIMM DRAM-Chips auf, die auf beiden Seiten der Leiterplatte (PCB) aufgebracht sind. Es gibt einen DRAM-Chip auf der Oberseite des DIMM-Moduls und einen DRAM-Chip auf der Unterseite des DIMM-Moduls. Dementsprechend besitzt das DRAM-Dual-Inline-Speichermodul wie in 2 gezeigt zwei Speicherränge oder Speicherstufen bzw. -ebenen, das heißt Speicherrang 0 und Speicherrang 1.

Um die Speicherkapazität eines Dual-Inline-Speichermoduls (DIMM) zu erhöhen, sind weitere gestapelte DRAM-Chips entwickelt worden.

3 zeigt einen gestapelten DRAM-Chip mit einem oberen Speicherkern bzw. -bereich und einem unteren Speicherkern, wobei so zwei Speicherränge innerhalb eines gestapelten DRAM-Chips geschaffen sind. Die zwei Speicherkerne sind innerhalb eines Chips auf einem Substrat zusammengepackt. Der gestapelte DRAM-Chip ist mit der Leiterplatte über solche Pads wie Lotkugeln bzw. Solderballs verbunden. Dual-Inline-Speichermodule, die gestapelte DRAM-Chips auf beiden Seiten der Leiterplatte wie in 3 gezeigt aufweisen, besitzen vier Speicherränge, das heißt zwei Speicherränge auf der Oberseite und zwei Speicherränge auf der Unterseite.

Bei aktuellen Computern sind Dual-Inline-Speichermodule mit zwei Speicherrängen erlaubt. Wenn sich die Anzahl von Speicherrängen innerhalb des Speichersystems auf vier Speicherränge oder sogar acht Speicherränge erhöht, vergrößert sich die Last bzw. Belastung auf dem DQ-Bus und dem CA-Bus wie in 1 gezeigt. Für den CA-Bus ist der Anstieg der Belastung nicht dramatisch, da der Befehls- und Adressbus (CA) mit halber Geschwindigkeit im Vergleich zum Datenbus arbeitet und der Adresspuffer Redrive-Vorgänge mit den Adress- und Befehlssignalen ausführt, welche von dem Prozessor auf dem Motherboard auf das Dual-Inline-Speichermodul aufgebracht werden. Die Vergrößerung von Speicherrängen auf dem Dual-Inline-Speichermodul bewirkt jedoch einen Anstieg der Belastung des DQ-Busses, welcher von dem Kontroller auf dem Motherboard getrieben wird. Die Datenrate auf dem DQ-Bus ist sehr hoch, insbesondere wenn er auf einer DDR-2-Datenrate arbeitet. Folglich verschlechtert ein Anstieg der Belastung, der mit jedem DQ-Datenbus verbunden ist, die Datensignalraten weiterhin so, dass Datenfehler nicht ausgeschlossen werden können. Dementsprechend gibt es eine Begrenzung der Anzahl M von Speicherrängen innerhalb eines DRAM-Chips, der mit dem DQ-Bus dieses Chips verbunden ist. Durch Begrenzung der Anzahl von erlaubten Speicherrängen innerhalb eines DRAM-Chips ist die Speicherkapazität eines Dual-Inline-Speichermoduls ebenfalls begrenzt.

Das herkömmliche Dual-Inline-Speichermodul wie in 1 gezeigt weist einen DRAM-Chipauswahlbus mit Auswahlleitungen CS auf. Weiterhin wählt das Dual-Inline-Speichermodul nach dem Stand der Technik wie in 1 dargestellt die Speicherränge innerhalb eines jeden DRAM-Chips über einen Speicherrangauswahlbus mit S Rangauswahlleitungen aus. Die Anzahl von Auswahlleitungen des auf der Leiterplatte des Dual-Inline-Speichermoduls vorgesehenen Speicherrangauswahlbusses korrespondiert zu der Anzahl M von Speicherrängen, die innerhalb jedes DRAM-Chips vorgesehen sind, der auf der Leiterplatte aufgebracht ist. Weiterhin korrespondiert die Anzahl von Signalpins zum Aufbringen des Speicherrangauswahlsignals zu der Anzahl von Speicherrängen M innerhalb eines jeden DRAM-Chips. Wenn sich die Anzahl M von Speicherrängen innerhalb eines jeden DRAM-Chips erhöht, erhöht sich die Anzahl von Signalpins proportional, die an dem Rand der Leiterplatte des Dual-Inline-Speichermoduls vorgesehen sind. Wenn zum Beispiel jeder DRAM-Chip 8 Speicherränge aufweist, ist die Anzahl von Signalpins für die Speicherrangauswahl ebenfalls 8. Jedoch ist die Anzahl von Signalspins begrenzt, die an dem Rand der Dual-Inline-Speichermodulleiterplatte vorgesehen werden kann.

Zusammenfassung der Erfindung

Demgemäß ist es die Aufgabe der vorliegenden Erfindung, einen Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang zu schaffen, welcher eine erhöhte Anzahl (M) von Speicherrängen innerhalb der Speicherchips eines Dual-Inline-Speichers mit einer minimalen Anzahl von Signalpins zur Verbindung des Dual-Inline-Speichermoduls mit einem Motherboard ermöglicht.

Diese Aufgabe wird durch einen Speicherrangdekoder mit den Merkmalen von Anspruch 8 gelöst.

Die vorliegende Erfindung schafft einen Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang mit einer vorher festgelegten Anzahl (N) von DRAM-Speicherchips, die auf einer Leiterplatte (PCB) aufgebracht sind, wobei jeder DRAM-Speicherchip eine vorher festgelegte Anzahl (N) von gestapelten DRAM-Speicherkernen aufweist, welche durch ein Speicherrangauswahlsignal (r) auswählbar sind, wobei der Speicherrangdekoder das Speicherrangauswahlsignal (r) in Abhängigkeit von externen Auswahlsignalen erzeugt, die auf das Dual-Inline-Speichermodul (DIMM) aufgebracht sind.

In einer ersten Ausführungsform ist der Speicherrangdekoder (DEC) gemäß der vorliegenden Erfindung in einem Befehls- und Adresspufferchip zur Pufferung von externen Befehls- und Adresssignalen integriert, welche auf das Dual-Inline-Speichermodul (DIMM) aufgebracht sind.

Der Vorteil der ersten Ausführungsform besteht darin, dass nur ein Speicherrangdekoder für jedes Dual-Inline-Speichermodul gemäß der vorliegenden Erfindung vorgesehen werden muss.

In einer zweiten Ausführungsform des Speicherrangdekoders gemäß der vorliegenden Erfindung ist der Speicherrangdekoder in jedem DRAM-Speicherchip integriert, der auf dem Dual-Inline-Speichermodul installiert ist.

Die zweite Ausführungsform besitzt den Vorteil, dass die Anzahl von Speicherrangauswahlleitungen zwischen den Befehls- und Adresspufferchips und den auf der Leiterplatte des Dual-Inline-Speichermoduls minimiert wird. Dieses spart Platz auf der Leiterplatte des Dual-Inline-Speichermoduls ein.

Weiterhin wird das Routing der auf der Leiterplatte vorgesehenen Signalleitungen erleichtert.

Die Erfindung schafft weiterhin ein Dual-Inline-Speichermodul (DIMM) mit einer vorher festgelegten Anzahl (N) von DRAM- Speicherchips, die auf einer Leiterplatte (PCB) aufgebracht sind, wobei jeder DRAM-Speicherchip eine vorher festgelegte Anzahl (M) von gestapelten DRAM-Speicherkernen aufweist, welche durch ein Speicherrangauswahlsignal (r) auswählbar sind, wobei das Speicherrangauswahlsignal (r) von einem Speicherrangdekoder in Abhängigkeit von externen Auswahlsignalen erzeugt wird, die auf das Dual-Inline-Speichermodul aufgebracht sind.

In einer bevorzugten Ausführungsform des Dual-Inline-Speichermoduls gemäß der vorliegenden Erfindung ist das Dual-Inline-Speichermodul als ein Register-Dual-Inline-Speichermodul mit einem Befehls- und Adresspufferchip zur Pufferung von externen Befehls- und Adresssignalen ausgebildet, die auf das Dual-Inline-Speichermodul aufgebracht sind.

In einer bevorzugten Ausführungsform dient der Befehls- und Adresspufferchip weiterhin zur Pufferung eines externen Taktsignals, das auf das Dual-Inline-Speichermodul aufgebracht ist.

In einer bevorzugten Ausführungsform ist der Befehls- und Adresspufferchip durch einen Befehls- und Adressbus mit allen DRAM-Speicherchips verbunden, die auf der Leiterplatte (PCB) aufgebracht sind.

In einer bevorzugten Ausführungsform ist der Speicherrangdekoder gemäß der vorliegenden Erfindung in dem Befehls- und Adresspufferchip integriert.

In einer alternativen Ausführungsform des Dual-Inline-Speichermoduls gemäß der vorliegenden Erfindung weist jeder DRAM-Speicherchip einen integrierten Speicherrangdekoder auf.

In einer bevorzugten Ausführungsform sind die DRAM-Speicherchips auf beiden Seiten der Leiterplatte so aufgebracht, dass die Anzahl von Speicherrängen in dem Dual-Inline-Speichermodul doppelt so groß ist wie die Anzahl von gestapelten Speicherkernen innerhalb eines jeden DRAM-Speicherchips.

Kurze Beschreibung der Zeichnungen

1 zeigt ein Dual-Inline-Speichermodul nach dem Stand der Technik von oben;

2 ist eine Querschnittsansicht eines Dual-Inline-Speichermoduls nach dem Stand der Technik wie in 1 gezeigt;

3 zeigt einen Querschnitt eines gestapelten DRAM-Chips nach dem Stand der Technik;

4 zeigt eine erste Ausführungsform des Dual-Inline-Speichermoduls gemäß der vorliegenden Erfindung;

5a zeigt eine Tabelle für eine bevorzugte Ausführungsform des Speicherrangdekoders gemäß der vorliegenden Erfindung;

5b zeigt ein einfaches Blockdiagramm eines Speicherrangdekoders gemäß der vorliegenden Erfindung;

6 zeigt eine zweite Ausführungsform eines Dual-Inline-Speichermoduls gemäß der vorliegenden Erfindung;

7 zeigt einen Querschnitt eines gestapelten DRAM-Chips, der auf einem Dual-Inline-Speichermodul gemäß einer zweiten Ausführungsform der vorliegenden Erfindung aufgebracht ist.

Mit Bezugnahme auf 4 wird eine erste Ausführungsform eines Dual-Inline-Speichermoduls gemäß der vorliegenden Erfindung dargestellt. Auf dem Dual-Inline-Speichermodul 3 ist eine vorher festgelegte Anzahl M von DRAM-Speicherchips 1 auf einer Leiterplatte 2 des Dual-Inline-Speichermoduls 3 aufgebracht. Die DRAM-Speicherchips 1 sind gestapelte DRAM-Chips. Jeder DRAM-Chip 1 weist eine vorher festgelegte Anzahl M von gestapelten DRAM-Speicherkernen 4-i auf. Jeder Speicherkern innerhalb des DRAM-Chip 1 ist durch ein korrespondierendes Speicherrangauswahlsignal auswählbar. DRAM-Speicherkerne 4-i beinhalten jeder ein Array von Speicherzellen, welche durch Adressleitungen adressierbar sind.
Das Dual-Inline-Speichermodul 3 weist mindestens einen zentralen Befehls- und Adresspufferchip 5 auf, welcher in der Mitte der Leiterplatte 2 des Dual-Inline-Speichermoduls 3 angeordnet ist. Der Befehls- und Adresspufferchip 5 ist über einen Befehls- und Adressbus 6 mit allen DRAM-Speicherchips 1 auf dem Dual-Inline-Speichermodul 3 verbunden. Der Befehls- und Adresspufferchip 5 empfängt Befehls- und Adresssignale von der Hauptschaltungsplatte über Befehls- und Adressleitungen 7 und treibt dann über den Befehls- und Adressbus 6 alle DRAM-Chips 1. Der Befehls- und Adresspuffer empfängt weiterhin Speicherrangauswahlsignale über einen Auswahlsteuerbus 8 und treibt dann über einen Auswahlbus 9 des Dual-Inline-Speichermoduls 3 alle auf der Leiterplatte 2 des Dual-Inline-Speichermoduls 3 aufgebrachten DRAM-Chips 1.
Der Befehls- und Adresspufferchip 5 empfängt weiterhin Chipauswahlsignale CS über eine Steuerleitung 10 zur Auswahl eines DRAM-Chips 1, der auf der Dual-Inline-Speichermodulschaltungsplatte 2 aufgebracht ist.
In der ersten Ausführungsform des Dual-Inline-Speichermoduls 3 wie in 4 gezeigt hängt die Anzahl von Speicherrangauswahlleitungen 8 zwischen dem Befehls- und Adresspufferchip 5 des Dual-Inline-Speichermoduls 3 und dem auf dem Motherboard angeordneten Kontroller von der Anzahl M von Speicherrängen innerhalb jedes DRAM-Chip 1 ab: S = ldM
Die Anzahl CS von Chipauswahlsteuerleitungen 10 hängt von der Anzahl N von DRAM-Chips 1 ab, die auf der Dual-Inline-Speichermodulschaltungsplatte 2 aufgebracht sind: CS = ld N
Das Dual-Inline-Speichermodul 3 besitzt eine minimale Anzahl S von Speicherauswahlsignalen derart, dass die Anzahl von korrespondierenden Signalpins an dem Rand der Leiterplatte 2, welche das Dual-Inline-Speichermodul 3 mit dem Motherboard verbinden, minimiert ist. Dieses wird durch einen Speicherrangdekoder 11 erreicht, der innerhalb des Befehls- und Adresspufferchips 5 integriert ist, und welcher das Speicherrangauswahlsignal S über den Steuerbus 8 empfängt und dieses Steuersignal zur Erzeugung eines Speicherrangauswahlsignals dekodiert, welches zu den DRAM-Chips 1 weitergeleitet wird, die auf der Leiterplatte 2 aufgebracht sind. Dieses dekodierte Speicherrangauswahlsignal wird auf den DRAM-Speicherchip 1 über einen Steuerbus 9 aufgebracht, wobei die Busbreite des Steuerbusses 9 zu der Anzahl M von Speicherrängen innerhalb jedes DRAM-Chips 1 korrespondiert.
Der Befehls- und Adresspuffer 11 puffert alle Befehls- und Adresssignale und alle Auswahlsignale, die er von dem Motherboard empfängt. Das über Steuerleitungen 10 empfangene Chipauswahlsteuersignal wird auf alle DRAM-Chips 1 über Steuerleitungen 13 aufgebracht.
In einer bevorzugten Ausführungsform weist der Befehls- und Adresspufferchip 5 weiterhin einen Puffer für ein externes Taktsignal CLK auf, das auf das Dual-Inline-Speichermodul 3 von dem Motherboard aufgebracht ist. Wie aus 4 ersichtlich ist, empfängt der Befehls- und Adresspufferchip 5 über eine Taktleitung 14 ein externes Taktsignal von dem Motherboard und bringt das Taktsignal über eine Taktleitung 15 auf alle DRAM-Speicherchips 1 auf, die auf dem Dual-Inline-Speichermodul 3 installiert sind.
Jeder DRAM-Speicherchip 1 tauscht Daten mit dem Motherboard über einen korrespondierenden separaten DQ-Datenbus 16-i aus, welcher q Datenleitungen besitzt. Die Anzahl q von Datenleitungen variiert typischerweise zwischen 4 bis 16 Bit.
5a zeigt eine Tabelle für einen Speicherrangdekoder 11 gemäß der vorliegenden Erfindung für ein Dual-Inline-Speichermodul 3 mit M = 8 Speicherrängen. Der Dekoder 11 ist innerhalb des Befehls- und Adresspuffers 5 integriert und empfängt drei Speicherrangauswahlsignale S0, S1, S2 von dem Prozessor auf dem Motherboard über den Steuerbus 8. Das empfangene Speicherrangauswahlsignal wird von dem Speicherrangdekoder 11 dekodiert und über Steuerbus 9 auf die DRAM-Speicherchips 1 aufgebracht. Zum Beispiel wählt das Speicherauswahlsteuersignal S (= 0, 0, 0) den Speicherrang ⌀ innerhalb aller DRAM-Chips 1 aus, die auf dem Dual-Inline-Speichermodul 3 aufgebracht sind. In dieser Ausführungsform müssen nur drei Signalpins zum Aufbringen des Speicherrangauswahlsignals an dem Dual-Inline-Speichermodul 3 zur Auswahl von 8 Speicherrängen innerhalb des DRAM-Chips 1 vorgesehen werden.
6 zeigt eine zweite Ausführungsform des Dual-Inline-Speichermoduls 3 gemäß der vorliegenden Erfindung. In dieser zweiten Ausführungsform ist der Speicherrangdekoder 11 gemäß der vorliegenden Erfindung nicht in dem Befehls- und Adresspufferchip 5, sondern in jedem DRAM-Speicherchip 1-i integriert. In dieser zweiten Ausführungsform ist die Busbreite des Steuerbusses 9 kleiner als in der ersten Ausführungsform. Wenn die Anzahl M der in dem Dual-Inline-Speichermodul 3 vorgesehenen Speicherränge zum Beispiel M = 8 ist, ist die Anzahl von Speicherrangauswahlsignalleitungen des Steuerbusses 9 ld 8 = 3. Dieses hat den Vorteil, dass der Platz auf der Leiterplatte 2 eingespart wird und das Routing der Signalleitungen vereinfacht werden kann.
7 zeigt einen Querschnitt durch einen gestapelten DRAM-Chip 1, der auf dem Dual-Inline-Speichermodul 3 gemäß der vorliegenden Erfindung wie in 6 gezeigt aufgebracht ist. Der gestapelte DRAM-Chip 1 weist wie in 7 gezeigt in der dargestellten Ausführungsform vier gestapelte Speicherkerne 4-0, 4-1, 4-2, 4-3 auf. Jeder Speicherkern 4-i ist durch ein korrespondierendes Speicherrangsignal r-i auswählbar. Die DRAM-Speicherkerne 4-i weisen jeder ein Array von Speicherzellen auf, welche durch Adressleitungen adressierbar sind. Ein gemeinsamer interner Adressbus weist eine vorher festgelegte Anzahl von internen Adressleitungen 17-i auf, die zur Adressierung der Speicherzellen der Speicherkerne 4-i vorgesehen sind.
7 zeigt weiterhin als ein Beispiel ein Adresspad A₀, das über eine Adressleitung 17-i mit allen Speicherkernen 4-i verbunden ist. Alle Adressleitungen des internen Adressbusses sind parallel mit allen vier DRAM-Speicherkernen des gestapelten DRAM-Speicherchips 1 verbunden. Die Speicherkerne 4-i werden von einem Taktsignal CLK getaktet, das über eine interne Taktleitung 18-i auf alle Speicherkerne 4-i aufgebracht wird. Die Speicherkerne 4-i sind jeder über einen internen Datenbus 19-i mit einem DQ-Multiplexer/Demultiplexer 20 verbunden. Jeder interne Datenbus 19-i weist eine vorher festgelegte Anzahl von Datenleitungen zur Verbindung des jeweiligen Speicherkerns 4-i mit dem DQ-Multiplexer/Demultiplexer 20 auf. Jeder DQ-Datenbus 19-i besitzt zum Beispiel 4 bis 16 Bitleitungen. Die internen Datenbusse 19-i sind zum Schreiben von Daten in die Speicherzellen und zum Lesen von Daten aus den Speicherzellen der gestapelten DRAM-Speicherkerne 4-i vorgesehen.
Der gestapelte DRAM-Chip 1 weist wie in 7 gezeigt neben den gestapelten DRAM-Speicherkernen 4-i eine Redriver-Einheit 21 auf. Die Redriver-Einheit 21 besitzt eine DQ-Multiplexer/Demultiplexer-Einheit 20 und Puffer 22 für alle internen Adresssignale, die auf die Adresspads des DRAM-Speicherchip 1 aufgebracht werden. Weiterhin weist eine Redriver-Einheit 21 einen Puffer 23 zum Treiben eines Taktsignals CLK auf, das auf den DRAM-Chip 1 mittels der internen Taktleitung 15 aufgebracht ist. Der Speicherrangdekoder 11 gemäß der vorliegenden Erfindung ist in einer bevorzugten Ausführungsform innerhalb der Redriver-Einheit 21 des gestapelten DRAM-Speicherchips 1 integriert. Der Speicherrangdekoder 11 erzeugt das interne Speicherrangauswahlsignal in Abhängigkeit von den ausgewählten Signalen, die auf Steuerpads 9-1, 9-2 des DRAM-Speicherchips 1 wie in 7 gezeigt aufgebracht werden. In der dargestellten Ausführungsform empfängt der Speicherrangdekoder 11 zwei Speicherrangauswahlsignale S₀, S₁ und dekodiert sie zur Erzeugung von vier Speicherrangauswahlsignalen r_i, welche über Steuerleitungen 24-i auf die Speicherkerne 4-i aufgebracht werden.

Claims

Dual-Inline-Speichermodul (DIMM) mit einer vorher festgelegten Anzahl von Speicherchips, die auf einer Leiterplatte (PCB) aufgebracht sind, wobei jeder Speicherchip eine vorher festgelegte Anzahl (M) von gestapelten Speicherkernen aufweist, welche durch ein Speicherrangauswahlsignal (r) auswählbar sind, wobei das Speicherrangauswahlsignal (r) von einem Speicherrangdekoder in Abhängigkeit von externen Auswahlsignalen erzeugt wird, die auf das Dual-Inline-Speichermodul aufgebracht sind.
Dual-Inline-Speichermodul nach Anspruch 1, wobei das Dual-Inline-Speichermodul als ein Register-Dual-Inline-Speichermodul mit einem Befehls- und Adresspufferchip zur Pufferung von externen Befehls- und Adresssignalen ausgebildet ist, die auf das Dual-Inline-Speichermodul aufgebracht sind.
Dual-Inline-Speichermodul nach Anspruch 2, wobei der Befehls- und Adresspufferchip weiterhin zur Pufferung eines externen Taktsignals ausgebildet ist, das auf das Dual-Inline-Speichermodul (DIMM) aufgebracht ist.
Dual-Inline-Speichermodul nach Anspruch 2, wobei der Befehls- und Adresspufferchip durch einen Befehls- und Adressbus mit allen Speicherchips verbunden ist, die auf der Leiterplatte (PCB) aufgebracht sind.
Dual-Inline-Speichermodul nach Anspruch 2, wobei der Speicherrangdekoder in dem Befehls- und Adresspufferchip integriert ist.
Dual-Inline-Speichermodul nach Anspruch 1, wobei jeder Speicherchip einen integrierten Speicherrangdekoder aufweist.
Dual-Inline-Speichermodul nach Anspruch 1 wobei die Speicherchips auf beiden Seiten der Leiterplatte (PCB) so aufgebracht sind, dass die Anzahl von Speicherrängen in dem Dual-Inline-Speichermodul doppelt so groß ist wie die Anzahl von gestapelten Speicherkernen innerhalb eines jeden Speicherchips.
Speicherrangdekoder für ein Dual-Inline-Speichermodul (DIMM) mit Mehrfachrang mit einer vorher festgelegten Anzahl (N) von Speicherchips, die auf einer Leiterplatte (PCB) aufgebracht sind, wobei jeder Speicherchip eine vorher festgelegte Anzahl von gestapelten Speicherkernen aufweist, welche durch ein Speicherrangauswahlsignal (r) auswählbar sind, wobei der Speicherrangdekoder das Speicherrangauswahlsignal (r) in Abhängigkeit von externen Auswahlsignalen erzeugt, die auf das Dual-Inline-Speichermodul (DIMM) aufgebracht sind.
Speicherrangdekoder nach Anspruch 8, wobei der Speicherrangdekoder in einem Befehls- und Adresspufferchip integriert ist, der zur Pufferung von externen Befehls- und Adresssignalen vorgesehen ist, welche auf das Dual-Inline-Speichermodul (DIMM) aufgebracht sind.
Speicherrangdekoder nach Anspruch 8, wobei der Speicherrangdekoder in jedem Speicherchip des Dual-Inline-Speichermoduls integriert ist.
Speicherrangdekoder nach Anspruch 8, wobei der Speicherchip als ein DRAM-Speicherchip ausgebildet ist.