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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter
Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren
auf der Grundlage verspannter dielektrischer Schichten, die über den
Transistoren ausgebildet sind, etwa verspannte Kontaktätzstoppschichten,
die zum Erzeugen einer unterschiedlichen Art und Verformung in Kanalgebieten
unterschiedlicher Transistortypen verwendet werden.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen enthalten typischerweise eine große Anzahl von Schaltungselementen, die
auf einer gegebenen Chipfläche
gemäß einer spezifizierten
Schaltungsanordnung angeordnet sind, wobei in komplexen Schaltungen
der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert.
Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt,
wobei für
komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren,
etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie
gegenwärtig
eine der vielversprechendsten Vorgehensweisen aufgrund der guten
Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder
Leistungsaufnahme und/oder Kosteneffizienz ist. Bei der Herstellung komplexer
integrierter Schaltungen unter Anwendung der CMOS-Technologie werden
Millionen komplementärer
Transistoren, d. h., n-Kanaltransistoren und p-Kanaltransistoren auf einem Substrat
ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein
Feldeffekttransistor enthält,
unabhängig
davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet
wird, sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Source-Gebiete mit einem invers oder
schwach dotierten Kanalgebiet gebildet ist, das zwischen dem Drain-Gebiet
und dem Source-Gebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h., das Durchlassstromvermögen
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Ausbilden eines leitenden Kanals aufgrund
des Anlegens einer geeigneten Steuerspannung an die Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source-Gebiet
und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit
bestimmt in Verbindung mit der Fähigkeit, rasch
einen leitenden Kanal unter der isolierenden Schicht beim Anliegen
der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit
des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren.
Daher wird die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit
verbundener Probleme nach sich, die es zu lösen gilt, um die durch das
stetige Verringern der Kanallänge
von MOS-Transistoren gewonnenen Vorteile nicht unerwünscht aufzuheben.
Ein Problem, das mit der reduzierten Gatelänge verknüpft ist, ist das Auftreten
sog. Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der
Kanalleitfähigkeit
führen.
Den Kurzkanaleffekten kann durch gewisse Gestaltungsverfahren entgegen
gewirkt werden, wovon einige jedoch mit einer Reduzierung der Kanalleitfähigkeit
einhergehen, wodurch die Vorteile teilweise aufgehoben werden, die
durch die Verringerung kritischer Abmessungen erreicht werden.
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Angesichts
dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten
der Transistorelemente nicht nur durch die Reduzierung der Transistorabmessungen
zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge,
wodurch das Durchlassstromvermögen und
damit das Transistorleistungsverhalten verbessert werden. Beispielsweise
kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem
beispielsweise eine Zugverformung oder eine Druckverformung darin
erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise kann durch das Erzeugen einer Zugverformung in dem
Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration
die Beweglichkeit von Elektronen verbessert werden, was sich wiederum
direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren
ausdrückt. Andererseits
kann durch eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löchern
verbessert werden, wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
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Eine
viel versprechende Vorgehensweise in dieser Hinsicht ist eine Technik,
die das Erzeugen gewünschter
Verspannungsbedingungen in dem Kanalgebiet unterschiedlicher Transistorelemente
ermöglicht,
indem die Verspannungseigenschaften eines dielektrischen Schichtstapels
eingestellt werden, der über
der Basistransistorstruktur gebildet wird. Der dielektrische Schichtstapel
umfasst typischerweise eine oder mehrere dielektrische Schichten,
die nahe an dem Transistor angeordnet werden und die auch zum Steuern
eines entsprechenden Ätzprozesses eingesetzt
werden, um Kontaktöffnungen
zu dem Gateanschluss und zu den Drain- und Source-Anschlüssen zu
bilden. Somit kann eine effiziente Steuerung der mechanischen Verspannungen
in den Kanalgebieten, d. h., eine wirksame Verspannungstechnologie,
erreicht werden, indem individuell die innere Verspannung dieser
Schichten eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet
werden, und indem eine Kontaktätzstoppschicht
mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor
angeordnet wird, während
eine Kontaktätzstoppschicht
mit einer inneren Zugverformung über
einem n-Kanaltransistor angeordnet wird, wodurch in den jeweiligen
Kanalgebieten entsprechend eine Druckverformung und eine Zugverformung
erzeugt werden.
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Typischerweise
wird die Kontaktätzstoppschicht
durch Plasma unterstützte
chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet,
d. h. über
der Gatestruktur und den Drain- und Source-Gebieten, wobei beispielsweise Siliziumnitrid
aufgrund seiner hohen Ätzselektivität in Bezug
auf Siliziumdioxid eingesetzt wird, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial
ist. Ferner kann PECVD-Siliziumnitrid mit einer hohen inneren Verspannung
von beispielsweise bis zu 2 Giga Pascal (GPa) oder deutlich höher bei
Druckverspannung und bis zu 1 GPa und deutlich höher bei Zugverspannung abgeschieden
werden, wobei die Art und die Größe der inneren
Verspannung effizient durch Auswählen
geeigneter Abscheideparameter eingestellt werden kann. Zum Beispiel
sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur,
die Gasdurchflussraten und dergleichen entsprechende Parameter,
die zum Erzeugen der gewünschten
inneren Verspannung genutzt werden können.
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Während der
Herstellung zweier Arten an verspannten Schichten weisen konventionelle
Techniken eine geringe Effizienz auf, wenn Bauteilabmessungen ständig reduziert
werden und die 65 nm Technologie und noch weiter fortgeschrittene
Vorgehensweisen eingesetzt werden, aufgrund der begrenzten konformen
Abscheidefähigkeit
der beteiligten Abscheideprozesse, wie dies nachfolgend detailliert
mit Bezug zu den 1a bis 1c erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in
einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden
Schichten über
einem ersten Bauteilbereich 110 und einem zweiten Bauteilbereich 120.
Der erste und der zweite Bauteilbereich 110, 110,
die typischerweise entsprechende Transistorelemente repräsentieren,
können über einem
Substrat 101 ausgebildet sein, das eine Halbleiterschicht 102 aufweist,
etwa eine Schicht auf Siliziumbasis, die von dem Substrat 101 durch
eine geeignete vergrabene isolierende Schicht getrennt ist, wenn
eine SOI-(Silizium-auf-Isolator)Konfiguration betrachtet wird. In
dem gezeigten Beispiel umfasst der zweite Bauteilbereich 120 mehrere
Transistorelemente, während
in dem ersten Bauteilgebiet 110 nur ein einzelner Transistor
gezeigt ist. Die Transistoren in dem zweiten Bauteilgebiet 120 umfassen
eine Gateelektrode 121, die auf entsprechenden Gateisolationsschichten 123 gebildet
sind, die die Gateelektroden 121 von einem entsprechenden
Kanalgebiet 124 trennen, das lateral zwischen entsprechenden Drain/Source-Gebieten 125 angeordnet
ist. Des Weiteren ist eine Seitenwandabstandshaltestruktur 122 an
Seitenwänden
der Gateelektrode 121 gebildet. Typischerweise sind Metallsilizidgebiete
(nicht gezeigt) in den Drain- und Source-Gebieten 125 und den
Gateelektroden 121 vorgesehen, um die Leitfähigkeit
dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert
ein modernes Bauelement, in welchem die kritischen Abmessungen, etwa
die Gatelänge,
d. h., in 1a die horizontale Ausdehnung
der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger
beträgt.
Folglich kann ein Abstand zwischen entsprechenden Transistorelementen,
d. h., ein lateraler Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 von
nebeneinander liegenden Transistorelementen ungefähr 100 nm
oder sogar weniger betragen, wobei abhängig von der Bauteilkonfiguration
in dichten Bauteilbereichen mehrere Schaltungselemente mit geringem
Abstand vorgesehen sein können.
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In
dem ersten Bauteilgebiet 110 kann das entsprechende Transistorelement
einen ähnlichen Aufbau
aufweisen und kann einen Transistor einer anderen Leitfähigkeitsart
im Vergleich zu den Transistoren in dem zweiten Bauteilgebiet 120 repräsentieren,
abhängig
von den Bauteilerfordernissen. Somit ist eine entsprechende Gateelektrode 111,
die auf einer Gateisolationsschicht 113 ausgebildet ist
und die die Gateelektrode 111 von einem Kanalgebiet 114 trennt,
vorgesehen. Eine Seitenwandabstandshalterstruktur 112 ist
an Seitenwänden
der Gateelektrode 111 ausgebildet und entsprechende Drain/Source-Gebiete 115 sind
in der Halbleiterschicht 102 gebildet. Es sollte beachtet
werden, dass das erste und das zweite Bauteilgebiet 110, 120 bei
Bedarf durch eine geeignete Isolationsstruktur (nicht gezeigt) getrennt
sein können.
Ferner ist in der in 1a gezeigten Fertigungsphase
eine Siliziumnitridschicht 130 mit einer hohen inneren
Verspannung über
dem ersten und dem zweiten Bauteilgebiet 110, 120 gebildet, woran
sich eine Ätzindikatorschicht 131 aus
Siliziumdioxid anschließt.
Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht (nicht gezeigt),
etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte
zwischen der Siliziumnitridschicht 130 und den entsprechenden
Transistorelementen in dem ersten und dem zweiten Bauteilgebiet 110, 120 vorgesehen
sein kann.
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Wie
aus 1a ersichtlich ist, bildet aufgrund des reduzierten
Abstands zwischen benachbarten Transistorelementen, wie dies beispielsweise in
dem zweiten Bauteilgebiet 120 gezeigt ist, die Siliziumnitridschicht 130 eine
entsprechende Oberflächentopographie,
in der sich verjüngende
Vertiefungen, die auch als Säume 131 bezeichnet
werden, zwischen nebeneinander liegenden Transistorelementen bilden,
da der Abstand der Transistorelemente in der Größenordnung der 2-fachen Schichtdicke der
Siliziumnitridschicht 130 liegen kann. Aufgrund der ausgeprägten Oberflächentopografie
an dem Saum 131 kann die Siliziumdioxidschicht 132 eine deutlich
größere Dicke
in diesem Bereich aufgrund der lokal unterschiedlichen Abscheidebedingungen im
Vergleich zu anderen Bereichen aufeisen, was zu merklichen Ätzungleichmäßigkeiten
führen
kann, wie dies mit Bezug zu 1b erläutert ist.
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Ferner
weist in dieser Fertigungsphase das Halbleiterbauelement 100 eine
Lackmaske 103 auf, die das zweite Bauteilgebiet 120 freilässt, wahrend das
erste Bauteilgebiet 110 bedeckt ist. In diesem Falle sei
angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 geeignet
ausgewählt
ist, um das Transistorverhalten in dem ersten Bauteilgebiet 110 zu
verbessern.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, umfasst die
folgenden Prozesse. Die Gateelektroden 121, 111 und
die Gateisolationsschichten 123, 113 werden auf
der Grundlage gut etablierter Prozessverfahren hergestellt und strukturiert,
wozu moderne Fotolithographie-, Abscheide-, Oxidations- und Ätzverfahren
gehören.
Danach werden die Drain- und Source-Gebiete 125, 115 in
Verbindung mit den Seitenwandabstandshalterstrukturen 122, 112 auf
der Grundlage gut etablierter Abscheideverfahren, anisotroper Ätzprozesse
und Implantationssequenzen gebildet, um das gewünschte vertikale und laterale
Dotierstoffprofil zu erzeugen. Danach werden bei Bedarf entsprechend
Silizidgebiete (nicht gezeigt) auf der Grundlage gut etablierter
Verfahren hergestellt. Anschließend
wird, falls nötig,
eine entsprechende Siliziumdioxidätzstoppschicht (nicht gezeigt)
gebildet, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des
Abscheidens des Siliziumnitridmaterials werden entsprechende Prozessparameter,
etwa die Zusammensetzung von Trägergasen
und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck
und insbesondere der Ionenbeschuss während des Abscheidens so gewählt, dass
sie damit die schließlich
erhaltene innere Verspannung des Materials nach dem Abscheiden in
Bezug auf die darunter liegende Materialien festlegen. Somit kann
durch Auswählen
geeigneter Parameterwerte eine hohe innere Verspannung, etwa bis
zu 2 Giga Pascal (GPa) und mehr an kompressiver Verspannung oder
bis zu 1 GPa oder deutlich hoher an Zugverspannung erzeugt werden, um
damit das Leistungsverhalten des Transistors in dem ersten Bauteilgebiet 110 zu
verbessern. Aufgrund der weniger ausgeprägten Konformität des Siliziumnitridabscheideprozesses
oberhalb einer gewissen Schichtdicke und aufgrund des geringeren Abstands
zwischen benachbarten Transistorelementen in dicht gepackten Bauteilgebieten,
etwa das zweite Bauteilgebiet 120, kann sich das Siliziumnitridmaterial
mit der lateralen Wachstumsrichtung zwischen den dicht gepackten
Transistorelementen verbinden, wodurch der entsprechende Saum 131 gebildet
werden. Somit können
bei der nachfolgenden Abscheidung der Siliziumdioxidschicht 132 die
lokalen Abscheidebedingungen an dem Saum 131 zu einer Ungleichmäßigkeit
der Schichtdicke führen,
wodurch lokal eine deutlich erhöhte
Siliziumdioxiddicke geschaffen wird, die sich bis zu einem Wert
von dem 3- bis 4-fachen der Dicke in Bereichen belaufen kann, die
von dem Saum 131 beabstandet sind.
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Nach
dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf
der Grundlage gut etablierter Fotolithographieverfahren gebildet. Anschließend wird
ein geeignet gestalteter Ätzprozess
ausgeführt,
um einen Teil der Schichten 130 und 132 von dem
zweiten Bauteilgebiet 120 zu entfernen. Während des
entsprechenden Ätzprozesses
wird das Siliziumdioxidmaterial der Schicht 132 zuerst entfernt,
und es schließt
sich ein selektiver Ätzprozess
zum Entfernen des Materials der Siliziumnitridschicht 130 an,
wobei der entsprechende Ätzprozess bei
Bedarf auf der Grundlage einer Ätzstoppschicht gesteuert
werden kann. Aufgrund der deutlich größeren Schichtdicke der Siliziumdioxidschicht 132 an dem
Saum 131 wird das Material unter Umständen nicht vollständig während des Ätzprozesses
entfernt, wenn die Schicht 132 abgetragen wird, wodurch
die selektive Ätzchemie
während
des nachfolgenden Ätzprozesses
zum Entfernen des freigelegten Anteils der Siliziumnitridschicht 130 signifikant
abgeblockt wird.
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1b zeigt
schematisch das Halbleiterbauelement 100 nach dem entsprechenden Ätzprozess. Somit
wird nach dem Entfernen der Lackmaske 103 die Siliziumnitridschicht 130 über dem
ersten Bauteilgebiet 110 gebildet, das die Siliziumdioxidschicht 132 enthält, während die
entsprechenden Transistorelemente in dem zweiten Bauteilgebiet 120 im
Wesentlichen frei liegen, mit Ausnahme entsprechender Materialreste 133,
die durch die jeweiligen Ungleichmäßigkeiten des vorhergehenden Ätzprozesses
an dem Saums 131 hervorgerufen wurden, wie zuvor erläutert ist.
Während
der weiteren Bearbeitung, d. h., dem Abscheiden einer Siliziumnitridschicht
mit einer anderen inneren Verspannung über den ersten und dem zweiten
Bauteilgebiet 110, 120 und dem Entfernen der entsprechenden
Siliziumnitridschicht von dem ersten Bauteilgebiet 110 durch
einen Ätzprozess,
der auf Basis der Ätzindikatorschicht 132 gesteuert
wird, können
die Reste 133 zu merklichen Ungleichmäßigkeiten führen, wodurch entsprechende Materialreste
erzeugt werden, wenn eine Kontaktöffnung an dem Saum 132 gebildet
wird, was schließlich
zu einem reduzierten Transistorverhalten oder sogar zu einem Kontaktfehler
führt.
Folglich ist in anspruchsvollen Anwendungen die konventionelle Prozesssequenz
zum Bereitstellen von Siliziumnitridschichten mit unterschiedlicher
innerer Verspannung nicht mehr geeignet, insbesondere wenn die Transistorabmessungen
weiter reduziert werden.
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1c zeigt
schematisch das Bauelement 100 in einem weiter fortgeschrittenen
Herstellungsstadium, um weitere Probleme aufzuzeigen, die mit der
konventionellen Prozesssequenz zur Herstellung von Siliziumnitridschichten
unterschiedlicher innerer Verspannung verbunden sind. In dieser
Fertigungsphase weist das Bauteilgebiet 110 eine Siliziumnitridschicht 130 und
die Siliziumdioxidschicht 132 auf, während die Transistoren des
zweiten Bauteilgebiets 120 darauf ausgebildet eine zweite
Siliziumnitridschicht 140 mit einer anderen inneren Verspannung aufweisen.
Ferner ist ein dielektrisches Zwischenschichtmaterial 150,
das beispielsweise aus Siliziumdioxid aufgebaut ist, vorgesehen,
an das sich eine entsprechende Lackmaske 106 anschließt, um entsprechende Öffnungen
zur Herstellung einer Kontaktöffnung 151 in
dem dielektrischen Zwischenschichtmaterial 150 zu bilden.
Die Siliziumnitridschicht 140 kann auf Grundlage einer
geeignet gesteuerten Prozesssequenz hergestellt werden, wie dies
zuvor beschrieben ist, woran sich ein Ätzprozess anschließt, um die
Siliziumnitridschicht 140 von dem ersten Bauteilgebiet 110 zu
entfernen, wobei dies durch die Ätzindikatorschicht 132 gesteuert
wird, um das Ende des entsprechenden Ätzprozesses zu erkennen. Das heißt, während des Ätzens des
nicht bedeckten Materials der Schicht 140 in dem ersten
Bauteilgebiet 110 erreicht die Ätzfront schließlich die Ätzindikatorschicht 132,
wodurch eine gewisse Menge an Nebenprodukten in die Ätzumgebung
freigesetzt werden, die dann effektiv von einem optischen Endpunkterkennungssystem
erfasst werden können.
Somit kann der entsprechende Ätzprozess
auf Grundlage dieses Endpunkterkennungssignals gesteuert werden,
um im Wesentlichen das unerwünschte
Material der Schicht 140 zu entfernen, ohne unnötig Material
von der Siliziumnitridschicht 130 abzutragen.
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Danach
wird das dielektrische Material 150 kann auf der Grundlage
gut etablierter Verfahren hergestellt, woran sich das Herstellen
der Lackmaske 106 anschießt. Als nächstes wird ein anisotroper Ätzprozess
durchgeführt,
in welchem die Schichten 130, 140 effizient als Ätzstoppschichten
dienen. In einem anschließenden Ätzprozess
mit einer anderen Ätzchemie
werden die Schichten 130, 140 geöffnet, um eine Öffnung bereit
zu stellen, die sich zu den entsprechenden Kontaktbereichen der
Transistoren erstreckt. Jedoch wird in Bereichen, die eine Überlappung
mit den beiden Siliziumnitridschichten 130, 140 besitzen,
die als 152 bezeichnet ist, die entsprechende Siliziumdioxidschicht 132 in
effizient entfernt während
des Ätzschritts
zum Ätzen
durch das Material der Schicht 150, um eine entsprechende
Kontaktöffnung
darin zu bilden, etwa die Öffnung 151.
Folglich findet der folgende Ätzprozess
zum Öffnen
des Siliziumnitridmaterials einen Schichtstapel vor, der aus Nitrid
und Oxid besteht, was zu einem deutlich unterschiedlichen Ätzverhalten
im Vergleich zu anderen Bereichen führt, in denen eine einzelne
Nitridschicht zu öffnen
ist. Folglich besitzt der entsprechende letzte Prozessschritt zum Öffnen des
Nitridmaterials eine erhöhte
Komplexität,
woraus sich ein erheblicher Ätzschaden
in Bereichen ergeben kann, die eine einzelne Nitridschicht aufweisen,
oder woraus sich nicht entferntes dielektrisches Material an dem
Bereich 152 ergeben kann. Folglich kann die konventionelle Prozessabfolge
zur Herstellung von Siliziumnitridschichten mit unterschiedlichen
inneren Verspannungen entsprechende Ungleichmäßigkeiten ergeben, etwa Materialreste 133 und/oder
Kontaktungleichmäßigkeiten,
die durch den komplexen Schichtstapel an Überlappungsgebieten 152 hervorgerufen
werden, wodurch entsprechende Ungleichmäßigkeiten im Transistorverhalten
erzeugt werden können.
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Angesichts
der zuvor beschriebenen Situation sind verbesserte Strategien zur
Herstellung verspannter Deckschichten mit unterschiedlicher innerer Verspannung
erforderlich.
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Überblick über die Erfindung
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Im
Allgemeinen richten sich die hierin offenbarten Ausführungsformen
an Prozesstechniken zur Herstellung verspannter dielektrischer Schichten über entsprechenden
Transistorelementen, wobei eine effiziente Prozesssteuerung während des
selektiven Abtragens von unerwünschten
Teilen der dielektrischen Schichten bereit gestellt werden, während zusätzliche
Prozessungleichmäßigkeiten,
die durch konventionelle Ätzindikatorschichten
hervorgerufen werden, merklich reduziert oder gänzlich vermieden werden können. Dies
kann erreicht werden, indem das Abscheiden einer Ätzindikatorschicht
vermieden wird und/oder indem das Ätzindikatormaterial auf Grundlage
von Techniken aufgebracht wird, die keine Abscheideverfahren sind,
etwa Implantation, Plasmabehandlung und dergleichen.
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Gemäß einer
anschaulichen Ausführungsform
umfasst ein Verfahren das Bilden einer ersten verspannungsinduzierenden
Schicht über
einem ersten Transistor und einem zweiten Transistor, die über einem
Substrat gebildet sind. Das Verfahren umfasst ferner das Entfernen
eines Bereichs der ersten verspannungsinduzierenden Schicht, der über dem
ersten Transistor angeordnet ist, und das Bilden einer zweiten verspannungsinduzierenden
Schicht auf der ersten verspannungsinduzierenden Schicht. Schließlich wird
ein Bereich der zweiten verspannungsinduzierenden Schicht über dem
ersten Transistor auf Grundlage eines ätzzeitgesteuerten Ätzprozesses entfernt.
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Gemäß einer
weiteren anschaulichen Ausführungsform
umfasst ein Verfahren das Implantieren einer Stoffsorte mit einer
spezifizierten Energie in ein dielektrisches Material, das über einem
ersten Transistor und einem zweiten Transistor gebildet ist, wobei
das dielektrische Material aus einer ersten verspannungsinduzierenden
Schicht, die selektiv über dem
ersten Transistor gebildet ist, und einer zweiten verspannungsinduzierenden
Schicht, die auf der ersten verspannungsinduzierenden Schicht und über dem
zweiten Transistor gebildet ist. Das Verfahren umfasst ferner das
Entfernen der zweiten verspannungsinduzierenden Schicht durch einen Ätzprozess,
der auf Basis eines Signals gesteuert wird, das durch die implantierte
Stoffsorte erzeugt wird.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
umfasst ein Verfahren das Bilden einer ersten dielektrischen Schicht über einem
ersten Transistor und einem zweiten Transistor eines Halbleiterbauelements
und das Einführen
einer Indikatorspezies in die erste dielektrische Schicht mit einer spezifizierten
mittleren Eindringtiefe. Ferner wird die erste dielektrische Schicht
von dem zweiten Transistor entfernt und eine zweite dielektrische
Schicht wird auf der ersten dielektrischen Schicht und über den zweiten
Transistor gebildet. Schließlich
wird die zweite dielektrische Schicht von der ersten dielektrischen Schicht
durch einen Ätzprozess
entfernt, der auf Grundlage eines Signals gesteuert wird, das durch die
Indikatorspezies erzeugt wird.
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Kurze Beschreibung der Zeichnungen
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Diverse
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlich aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a–1c schematische
Querschnittsansichten eines konventionellen Halbleiterbauelements
während
diverser Fertigungsphasen bei der Herstellung von Siliziumnitridschichten
mit unterschiedlichen inneren Verspannungen auf Grundlage einer
Siliziumdioxidätzindikatorschicht,
was zu Prozessunregelmäßigkeiten
führt;
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2a–2d schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung von verspannungsinduzierenden
Schichten mit unterschiedlichen inneren Verspannungen, wobei das
Abscheiden einer Ätzindikatorschicht
gemäß anschaulicher Ausführungsformen
vermieden wird;
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2e schematisch
einen Prozessablauf und eine Steuerungsstrategie zum Einrichten
eines ätzzeitgesteuerten Ätzprozesses
gemäß anschaulicher
Ausführungsformen;
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3a schematisch
eine Querschnittsansicht eines Halbleiterbauelements während der
Herstellung unterschiedlicher Arten von verspannungsinduzierenden
Schichten auf der Grundlage eines Indikatormaterials, das in das
dielektrische Material gemäß anschaulicher
Ausführungsformen
eingebaut wird;
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3b und 3c schematisch
entsprechende Prozessabläufe
und Steuerungsstrategien für
die Herstellung des Bauelements aus 3a gemäß anderer
anschaulicher Ausführungsformen
zeigen;
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4a und 4b schematisch
Querschnittsansichten eines Halbleiterbauelement während einer
Sequenz zur Herstellung unterschiedlicher Arten von verspannungsinduzierenden
Schichten auf Grundlage eines Indikatormaterials zeigen, das in
die erste verspannungsinduzierende Schicht gemäß weiterer anschaulicher Ausführungsformen
eingebaut wird; und
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4c und 4d schematisch
entsprechende Prozessabläufe
und Prozessstrategien zeigen, mit der in den 4a und 4b gezeigten Prozesssequenz
gemäß weiterer
anschaulicher Ausführungsformen
in Beziehung stehen.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand einen verbesserten
Prozessablauf zur Herstellung von verspannungsinduzierenden Schichten über entsprechenden
Transistorelementen durch Vermeiden des Abscheidens einer entsprechenden Ätzindikatorschicht
zwischen der ersten und der zweiten verspannungsinduzierenden Schicht,
wie dies zuvor mit Bezug zu dem Bauteil 100 erläutert ist. Folglich
beeinflussen die Oberflächentopografie,
die durch die Gesamtabmessungen des betrachteten Halbleiterbauteils
und die Spaltenfülleigenschaften des
entsprechenden Abscheideprozesses hervorgerufen werden. Das stark
verspannte dielektrische Material nicht in wesentlicher Weise bei
der weiteren Bearbeitung, etwa dem Ätzprozess zum Entfernen unerwünschter
Schichtbereiche des verspannten dielektrischen Materials und/oder
die Herstellung von Kontaktöffnungen
in einer nachfolgenden Fertigungsphase. In einigen Aspekten der
vorliegenden Offenbarung wird dies erreicht, indem die Ätzindikatorschicht
weg gelassen wird und der entsprechende Ätzprozess auf Grundlage einer
gesteuerten Ätzzeit einschließlich der
Bewertung entsprechender Messdaten, die auf Basis der Ätzung vorgeordneten und/oder
nachgeordneten Messungen erhalten werden, wobei in einigen anschaulichen
Ausführungsformen
beide Arten an Messdaten verwendet werden, wodurch eine Vorwärtskopplung
und eine Rückkopplungssteuerschleife
gebildet werden. Auf Grundlage der entsprechenden Messdaten können Prozessschwankungen
in Bezug auf Dickenschwankungen des entsprechenden dielektrischen
Materials und/oder der Ätzrate
des betrachteten Ätzprozesses sehr
effizient kompensiert werden, wodurch die Möglichkeit geschaffen wird,
zuverlässig
und nahezu vollständig
unerwünschtes
dielektrisches Material zu entfernen, ohne das darunter liegende
dielektrische Material der anderen Art an innerer Verspannung signifikant
zu beeinflussen. Entsprechende Messdaten können auf Grundlage gut etablierter
Messtechniken erhalten werden, wodurch nicht unnötig zur Prozesskomplexität beigetragen
wird. Da ein hohes Maß an Kompatibilität mit konventionellen
Prozesssequenzen beibehalten werden kann, mit Ausnahme des Weglassens
des Abscheideprozesses, wird der Gesamtdurchsatz nicht negativ beeinflusst
und kann sogar verbessert werden aufgrund der geringeren Anzahl
an Prozessschritten im Vergleich zur konventionellen Strategie,
die das zusätzliche
Abscheiden der Siliziumdioxidätzindikatorschicht
erfordert, wie dies zuvor erläutert
ist.
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Zusätzlich oder
alternativ wird in einigen Aspekten der vorliegenden Erfindung die
Steuerbarkeit des entsprechenden Ätzprozesses verbessert oder diese
wird durch eine Indikatorsorte ermöglicht, die geeignet in das
dielektrische Material eingebaut wird, um ein ausgeprägtes Endpunkterkennungssignal
zu liefern, dass zum Steuern des entsprechenden Ätzprozesses verwendet werden
kann. Zum Beispiel können
geeignete Implantationstechniken oder Plasmabehandlung angewendet
werden, um die entsprechende Indikatorsorte während eines geeigneten Fertigungsstadiums
einzubauen, wobei sogar sehr „exotische" Sorten eingesetzt
werden können,
um ein effizient erkennbareres Endpunkterkennungssignal zu erhalten,
wobei nur eine geringe Konzentration der entsprechenden Indikatorsorte
erforderlich ist. Auf diese Weise kann der Einfluss, der durch den Vorgang
des Einbauens der Indikatorsorte ausgeübt wird, auf einem geringen
Niveau gehalten werden, wobei dennoch eine verbesserte Steuerbarkeit
des Ätzprozesses
ermöglicht
wird. Da die entsprechenden Prozesse, etwa die Implantation und
die Plasmabehandlung, ein deutlich unterschiedliches Verhalten im
Vergleich zu einer Abscheidung für
die Herstellung der Siliziumdioxidätzstoppschicht in Verbindung
mit einer moderat geringen Konzentration der Indikatorsorte aufweisen
kann, wird der durch die entsprechende Oberflächentopographie hervorgerufene
negative Einfluss nicht auf die Prozessgleichmäßigkeit wirksam, d. h. auf
den Prozess des Erfassens des Endpunkterkennungssignal in dem nachfolgenden Ätzprozess.
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Somit
kann selbst für
sehr größenreduzierte Halbleiterbauelemente
des 65-nm-Technologiestands
und darüber
hinaus ein effizienter verformungsinduzierender Mechanismus auf
Basis entsprechender verspannungsinduzierender Deckschichten ermöglicht,
während
Ungleichmäßigkeiten, die
durch das Vorhandensein einer abgeschiedenen Siliziumdioxidschicht
hervorgerufen werden, vermieden oder zumindest verringert werden.
-
Mit
Bezug zu den 2a–4d werden nun
weitere anschauliche Ausführungsformen
detaillierter geschrieben.
-
2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem ersten Bauteilgebiet 210 und einem zweiten Bauteilgebiet 220,
die über
einem Substrat 201 ausgebildet sind, das darauf eine Halbleiterschicht 202 aufweist. Das
Substrat 201 repräsentiert
ein beliebiges geeignetes Trägermaterial,
etwa ein Halbleitervollsubstrat, beispielsweise auf Grundlage von
Silizium oder einem isolierenden Material mit einer darauf ausgebildeten
im Wesentlichen kristallinen Halbleiterschicht 202. Beispielsweise
bilden die Schicht 202 und das Substrat 201 eine
SOI-Konfiguration auf der Grundlage einer entsprechenden vergrabenen
isolierenden Schicht (nicht gezeigt). Das erste und das zweite Bauteilgebiet 210, 220 enthalten
einen oder mehrere entsprechende Transistorelemente 210t, 200t.
Zum Beispiel enthält
das erste Bauteilgebiet 210 den entsprechenden Transistor 210t mit
einer Gateelektrode 211, die auf einer Gateisolationsschicht 213 ausgebildet
ist, die die Gateelektrode 211 von einem entsprechendem
Kanalgebiet 214 trennt. Entsprechende Drain- und Source-Gebiete 215 sind
auf Grundlage eines geeigneten Dotierprofils in der Schicht 202 gebildet.
Ferner ist eine entsprechende Seitenwandabstandshalterstruktur 212 an
Seitenwänden der
Gateelektrode 211 gebildet. In ähnlicher Weise besitzen der
eine oder die mehreren Transistoren 220t in dem zweiten
Bauteilgebiet 220 eine Gateelektrode 212, eine
Gateisolationsschicht 223, ein Kanalgebiet 224,
Drain- und Source-Gebiete 225 und eine Seitenwandabstandshalterstruktur 222.
Die entsprechenden Strukturgrößen können minimale
Abmessungen von 50 nm und deutlich weniger mit einschließen, wie
dies zuvor auch mit Bezug zu dem Halbleiterbauelement 100 erläutert ist.
Zum Beispiel repräsentiert
der Bereich des zweiten Bauteilgebiets 220 ein dicht gepacktes
Gebiet mit reduzierten lateralen Abständen zwischen benachbarten
Transistoren, wie dies zuvor erläutert
ist. Es sollte beachtet werden, dass entsprechende dichte Gebiete
auch in dem ersten Bauteilgebiet 210 vorhanden sein können. Ferner kann
in dieser Fertigungsphase das Halbleiterbauelement 200 eine
erste verspannungsinduzierende Schicht 230, die aus einem
beliebigen geeigneten dielektrischen Material aufgebaut sein kann,
dass das Erzeugen einer entsprechenden hohen inneren Verspannung
ermöglicht,
aufweisen. In einer anschaulichen Ausführungsform ist die erste verspannungsinduzierende
Schicht 230 aus Siliziumnitrid in einer geeigneten Konfiguration
aufgebaut, so dass der gewünschte hohe
Betrag an innerer Verspannung in dem ersten Bauteilgebiet 210 erzeugt
wird, d. h., über einen
ersten dann vorgesehenen Transistor 210t. Ferner ist eine
zweite verspannungsinduzierende Schicht 240 auf der ersten
Schicht 230 und über
den einen oder den mehreren zweiten Transistoren 220t ausgebildet,
d. h., über
dem zweiten Bauteilgebiet 220. Die zweite verspannungsinduzierende
Schicht 240 ist aus einem geeigneten Material aufgebaut, etwa
Siliziumnitrid und dergleichen, wobei in anschaulichen Ausführungsformen
die Materialzusammensetzung der ersten und der zweiten Schicht 230, 240 in
Bezug auf die Atomsorte ähnlich
ist, wobei jedoch die Dichte, der Anteil an Wasserstoff und dergleichen
variieren können,
so dass die unterschiedlichen Arten an innerer Verspannung erzeugt
werden. In einer anschaulichen Ausführungsform ist eine optionale Ätzstoppschicht 233,
die in gestrichelten Linien angezeigt ist, unter der ersten und/oder
der zweiten verspannungsinduzierenden Schichten 230, 240 gebildet,
wobei in anderen Ausführungsformen
die entsprechende Ätzstoppschicht 233 fehlt.
Ferner ist in dieser Fertigungsphase eine Ätzmaske 204, etwa eine
Lackmaske, vorgesehen, um das erste Bauteilgebiet 210 und
das zweite Bauteilgebiet 220 abzudecken.
-
Ein
typischer Prozess zur Herstellung des in 2a gezeigten
Halbleiterbauelements 200 kann ähnliche Fertigungstechniken
umfassen, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind
mit Ausnahme des Weglassens des Abscheidens einer Ätzindikatorschicht,
etwa der Siliziumdioxidschicht 132, die in den 1a–1c gezeigt
ist. Somit können
die Transistorbauelemente 210t, 220t in dem ersten
und dem zweiten Bauteilgebiet 210, 220 auf Grundlage
gut etablierter Techniken hergestellt werden, die auch entsprechende
Silizidierungsprozessabläufe
enthalten, wobei der Einfachheit halber derartige Metallsilizidgebiete
in 2a nicht gezeigt sind. Nach dem Fertigstellen
der grundlegenden Transistorkonfiguration kann die optionale Ätzstoppschicht 233 beispielsweise
als eine Siliziumdioxidschicht mit einer ausreichenden Dicke gebildet werden,
um einen nachfolgenden Ätzprozess
zum Strukturieren der ersten verspannungsinduzierenden Schicht 230 anzuhalten.
In anderen Fällen
wir die Schicht 233 weggelassen oder so gebildet, dass
ein effizientes Endpunkterkennungssignal bereitgestellt wird, wobei
der entsprechend Ätzprozess
nicht vollständig
gestoppt werden muss. In noch anderen anschaulichen Ausführungsformen
wird die Ätzstoppschicht 233 so
strukturiert, dass das erste Bauteilgebiet 210 vor dem
Abscheiden der Schicht 230 frei liegt, um damit den Verspannungsübertragungsmechanismus
von der ersten dielektrischen Schicht 230 in das entsprechende
Kanalgebiet 214 zu verbessern. Anschließend wird die Schicht 230 auf
der Grundlage geeigneter Abscheideverfahren aufgebracht, die durch geeignete
Prozessparameter gesteuert sind, um eine spezielle innere Verspannung und
eine geeignete Schichtdicke zu erhalten. Danach wird die Schicht 230 auf
Grundlage eines entsprechenden Ätzprozesses
strukturiert, wie dies zuvor mit Bezug zu 1a beschrieben
ist, wobei ein geeigneter Ätzprozess
mit geringerer Komplexität
aufgrund der fehlenden Siliziumdioxidschicht 132 (siehe 1a)
ausgeführt
werden kann. Der entsprechende Ätzprozess
wird auf Grundlage der Schicht 233, falls diese vorgesehen
ist, gesteuert oder es kann die Selektivität zu den entsprechenden Metallsilizidgebieten,
wenn diese vorgesehen sind, ausgenutzt werden. In anderen Fällen wird
der Ätzprozess
auf Grundlage der Schicht 233 beendet oder gesteuert, und
danach wird bei Bedarf die Schicht 233 entfernt. Somit
können
anders als in der konventionellen Abfolge, wie sie in 1b gezeigt
ist, Materialreste, etwa die Reste 133, im Wesentlichen
vermieden werden, unabhängig
von der Komplexität
der Oberflächentopographie,
die durch den Abscheideprozess zur Herstellung der ersten Schicht 230 erzeugt
wurde.
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Als
nächstes
wird die zweite Schicht 240 auf Grundlage einer geeigneten
Technik abgeschieden, z. B. Plasma unterstützte CVD (chemische Dampfabscheidung),
wenn z. B. Siliziumnitrid eingesetzt wird. Somit können in
der gezeigten anschaulichen Ausführungsform
die Schichten 230 und 240 im Wesentlichen die
gleichen Atomsorten jedoch mit einer variierenden Zusammensetzung
und Molekularstruktur aufweisen, so dass die unterschiedlichen Arten
innerer Verspannung geschaffen werden. Jedoch kann in einem entsprechenden Ätzprozess
auf Grundlage der Ätzmaske 204,
die z. B. durch gut etablierte Fotolithographietechniken hergestellt
wird, ein ausgeprägtes
Endpunkterkennungssignal aufgrund der Ähnlichkeit der jeweiligen flüchtigen
Nebenprodukte, die während
des Ätzprozesses
erzeugt werden, wenn die Ätzfront
voranschreitet beim Abtragen der Schicht 240 zu der Schicht 230 nicht
beobachtet werden. In diesem Falle wird ein Ätzprozess 205 eingesetzt,
der auf der Grundlage der Ätzzeit
gesteuert wird, um im Wesentlichen die freiliegenden Bereiche der
Schicht 240 vollständig
zu entfernen ohne unnötig
Material der Schicht 230 abzutragen. Der ätzzeitgesteuerte
Prozess 205 kann auf Basis entsprechender Messdaten eingerichtet
werden, wie dies nachfolgend mit Bezug zu den 2c–2e genauer
erläutert
ist, um Prozessvariationen bei der Herstellung der Schicht 240 und/oder Ätzratenfluktuationen
des Prozesses 205 zu kompensieren, die zwischen mehreren
Substraten auftreten können,
die in der gleichen oder in unterschiedlichen Prozesskammern bearbeitet
werden. Folglich kann nach dem Einstellen der Ätzzeit für den Prozess 205 die
Schicht 240 im Wesentlichen vollständig von dem ersten Bauteilgebiet 210 entfernt
werden.
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2b zeigt
schematisch das Halbleiterbauelement 200 nach dem Ätzprozess 205 und
dem Entfernen der Ätzmaske 204.
Folglich wird eine hohe Homogenität in der Materialzusammensetzung
in dem Halbleiterbauelement 200 in Bezug auf die Schichten 230 und 240 selbst
in kritischen Positionen erreicht, etwa einem Bereich 231,
der dem Saum entspricht, der während
des Abscheidens der ersten und der zweiten Schicht 230, 240 (siehe 1a)
erzeugt wurde, und auch in einem Bereich 252 der einem Überlappungsgebiet
der ersten und der zweiten Schicht 230, 240 entspricht,
das nun aus im Wesentlichen gleichen Materialien aufgebaut ist,
da eine dazwischen liegende Ätzindikatorschicht
nicht vorhanden ist.
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Somit
kann die weitere Bearbeitung, d. h., das Abscheiden eines dielektrischen
Zwischenschichtmaterials und das anschließende Strukturieren des dielektrischen
Zwischenschichtmaterials und der ersten und zweiten Schicht 230, 240 auf
Grundlage gut etablierter Ätzabläufe mit
verbesserter Gleichmäßigkeit
ausgeführt
werden, wodurch die Möglichkeit
geschaffen wird, die Strukturgrößen auf Grundlage
gut bekannter Prozesstechniken weiter zu verringern.
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2c zeigt
schematisch eine Messstelle 260, die an einer geeigneten
Position in dem Halbleiterbauelement 200 so angeordnet
ist, dass auf sie durch z. B. einen optischen Messprozess, der als 261 bezeichnet
ist, zugegriffen werden kann, um die Dicke D zumindest der zweiten
Schicht 240 nach dem Abscheiden zu bestimmen. Zum Beispiel
kann die Messstelle 260 auch die Schicht 230 enthalten,
deren Dicke auch in einem vorhergehenden Messprozess nach dem Abscheiden
bestimmt werden kann, um damit das Ermitteln der Dicke der Schicht 240 auf Grundlage
eines optischen Messverfahrens zu ermöglichen, selbst wenn die optische
Antwort der Schichten 230 und 240 ähnlich ist.
Zum Beispiel können
gut bekannte Ellipsometrie-Verfahren eingesetzt werden, um die Dicke
der Schicht 240 zu ermitteln.
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Entsprechende
Dickenmessdaten können beim
Bestimmen einer geeigneten Sollätzzeit
für den Ätzprozess 205 verwendet
werden, wobei dies so vorgesehen ist, um die Schicht 240 über dem
ersten Bauteilgebiet 210 im Wesentlichen vollständig abzutragen.
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2d zeigt
schematisch die Messstelle 260 nach dem Ätzprozess 205,
wobei in einigen anschaulichen Ausführungsformen ein Teil der Schicht 240 durch
die Maske 204 abgedeckt ist, ähnlich zu der Situation in 2a,
während
ein entsprechender Teil für
eine Ätzumgebung
des Prozesses 205 freigelassen wird, während in anderen anschaulichen
Ausführungsformen
die gesamte Messstelle 260 für die Einwirkung des Ätzprozesse 205 freiliegt.
Auf Grundlage geeigneter Messtechniken, etwa das Abtasten der Messstelle 260 durch
ein AFM (Atombindungsmikroskop) oder andere Profilmesser, die bekannt sind,
kann eine entsprechende Stufenhöhe
S bestimmt werden, die die Wirkung des Ätzprozesses 205 angibt.
In anderen Fällen
wird die verbleibende Schichtdicke nach dem Ätzprozess 205 auf
der Grundlage optischer Messverfahren ähnlich zu dem Prozess 261 bestimmt.
Somit können
die entsprechenden Messdaten, etwa die Stufenhöhe S, eine Messung der effektiven Ätzrate während des
Prozesses 205 repräsentieren,
die wiederum die entsprechende Ätzumgebung
der zugehörigen Ätzanlage oder Ätzkammer
kennzeichnet, in der der Prozess 205 ausgeführt wurde.
Folglich können
die von der Messstelle 260 nach dem Ätzprozess 205 erhaltenen Messdaten
auch für
den Ätzprozess 205 verwendet werden,
der auf ein weiteres Substrat 201 angewendet wird, da die
entsprechenden Messdaten dem aktuellen Status der entsprechenden Ätzumgebung
des Prozesses 205, zumindest zum Zeitpunkt der Ausführung des
Prozesses 205 für
das Strukturieren der Messstelle 260 des entsprechenden
betrachteten Substrats 201 angibt. Mit Ausnahme einer gewissen Verzögerung zum
Erhalten der entsprechenden Rückkopplungsdaten,
können
Fluktuationen in der Ätzumgebung
und damit in der Ätzrate
effizient kompensiert werden. In einigen anschaulichen Ausführungsformen
werden daher geeignete APC (fortschrittliche Prozesssteuerungs-)Strategien
eingesetzt, die ein Modell besitzen und daher ein vorhersagendes
Verhalten aufweisen, selbst wenn die entsprechenden Messdaten mit
einer gewissen Verzögerung
bereitgestellt werden.
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2e zeigt
schematisch einen anschaulichen Prozessablauf zur Herstellung des
Halbleiterbauelements 200 auf der Grundlage einer geeigneten
APC-Strategie. Der als 270 angegebene Prozessablauf umfasst
die Prozesssequenz, wie sie zuvor für das Bauelement 200 beschrieben
ist, wobei der Einfachheit halber der Abscheideprozess zur Herstellung
der zweiten verspannungsinduzierenden Schicht 240 als der
erste Prozess gezeigt ist. Der Abscheideprozess kann das nachfolgende
Bestimmen der Schichtdicke z. B. auf Grundlage der Messstelle 260 und
des Prozesses 261 (siehe 2c), und
die entsprechenden Messdaten werden einer Steuerung 280 zugeführt, die
in einer anschaulichen Ausführungsform
darin eingerichtet eine APC-Strategie aufweist, um einem geeigneten
Prozessparameterwert, d. h., eine geeignete Ätzzeit für den nachfolgenden Ätzprozess 205 auf
der Grundlage der erhaltenen Schichtdickendaten zu ermitteln. In
einigen anschaulichen Ausführungsformen
erhält
die Steuerung 280 Messdaten nach dem Ätzen, etwa die Stufenhöhe S oder
die Schichtdicke nach dem Ätzprozess
(siehe 2d) die darin den Status der
entsprechenden Ätzumgebung
enthält,
die in dem vorhergehenden Ätzprozess 205 verwendet
wurde. Somit kann durch Bewerten der Ätzrate, d. h., der Stufenhöhe S, und
der Anfangsschichtdecke D die Steuerung 280 eine Sollätzzeit für den Ätzprozess 205 für ein nachfolgendes Halbleiterbauelement 200 angeben,
die auf aktuelle oder auf einen vorhergesagten Status des Ätzprozesses 205 angepasst
ist, wodurch Prozessschwankungen während der Abscheidung der Schicht 240 und
während
des Ätzprozesses 205 deutlich
kompensiert werden.
-
Zum
Beispiel kann die Steuerung 280 darin eingerichtet ein
lineares Modell des Ätzprozesses aufweisen D = t·R; S = t0·R0 ttarget =
t0 + delta·R0;
delta = D – S;als
die Messwerte für
die Schichtdicken vor dem Ätzen
bzw. die Stufenhöhe
nach dem Ätzen
- t, R
- als die vorhergesagte Ätzzeit und
die Ätzrate;
- t0,
R0
- als die zuvor verwendete Ätzzeit und Ätzrate;
und
- ttarget
- als die Sollätzzeit.
-
Somit
ist die Stufenhöhe
S durch die Ätzzeit t
und die Ätzrate
R bestimmt. Folglich kann die Ätzrate
R0 eines vorhergehenden Ätzprozesses 205 auf Grundlage
der entsprechenden Ätzzeit
t0 und der gemessenen Stufenhöhe S oder
Schichtdicke nach dem Ätzprozess
bestimmt werden und eine entsprechende Sollätzzeit ttarget kann
auf der Grundlage der zuvor verwendeten Ätzzeit und eines entsprechenden
Messwertes der aktuellen Schichtdicke D und einer Schichtdicke die
für das
zuvor bearbeitete Bauelement ermittelt wurde, bestimmt werden, wobei
angenommen werden kann, dass die aktuelle Ätzrate im Wesentlichen durch
Messdaten bestimmt ist, die sich auf das zuvor bearbeitete Bauteil
beziehen. Folglich kann die neue Sollätzzeit so festgelegt werden,
dass eine Stufenhöhe
von ungefähr
0 für die
aktuell gemessene Schichtdicke D des aktuell bearbeiteten Substrats
erhalten wird. Es sollte beachtet werden, dass für eine bessere Stabilität der Steuerung entsprechende
Maßnahmen
getroffen werden können,
etwa die Verwendung eines leitenden Mittelwerts, etwa eines exponentiell
gewichteten gleitenden Mittelwerts (EWMA) für ein geeignetes gewichten
der Ätzrate,
die in dem Modell der Steuerung 208 verwendet wird. Jedoch
können
auch andere geeignete Steuerugsabläufe in anderen anschaulichen Ausführungsformen
verwendet werden.
-
Folglich
kann ein zuverlässiger
Materialabtrag während
des Ätzprozesses 205 auf
Grundlage von Vorwärtskopplungsdaten,
d. h., den schichtdicken Messdaten D, und von Rückkopplungsdaten, d. h. Daten,
die die Ätzrate
angeben, etwa die Stufenhöhe
S oder die Schichtdicke nach dem Ätzen, erreicht werden, wobei
gut etablierte Messverfahren eingesetzt werden können. Somit kann der Prozessablauf 270 eine
höhere
Zuverlässigkeit
und Gleichmäßigkeit der
entsprechenden Halbleiterbauelemente ermöglichen, ohne dass im Wesentlichen
der Gesamtdurchsatz reduziert wird und ohne dass wesentlich zur
zusätzlichen
Prozesskomplexität
beigetragen wird, da keine zusätzlichen
Fertigungsprozesse erforderlich sind. Statt dessen wird ein Abscheideprozess
zur Herstellung einer entsprechenden Ätzindikatorschicht weggelassen,
wodurch der Durchsatz in der Sequenz 270 größer wird.
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Mit
Bezug zu den 3a–3c werden nun
weitere anschauliche Ausführungsformen
beschrieben, in denen zusätzlich
oder alternativ zur Bereitstellung entsprechender Messdaten für das Abschätzen der Ätzrate ein Ätzindikatormaterial
eingesetzt wird, um die Bestimmung einer geeigneten Ätzzeit für den entsprechenden Ätzprozess
zu verbessern.
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3a zeigt
schematisch ein Halbleiterbauelement 300, das im Wesentlichen
den gleichen Aufbau wie das in 2a gezeigte
Bauelement 200 besitzen kann, mit Ausnahme eines entsprechenden
Indikatormaterials. Daher werden entsprechende Komponenten des Halbleiterbauelements 300 mit
den gleichen Bezugszeichen benannt, wobei die führende „2" durch eine „3" ersetzt ist und eine diesbezügliche Erläuterung
dieser Komponenten wird weg gelassen. Anders als in der Situation
der 2a wird das Bauelement einem Ionenimplantationsprozess 307 unterzogen,
der auf Grundlage der Maske 304 vor dem Ausführen eines
entsprechenden Ätzprozesses
ausgeführt
wird, um den freiliegenden Bereich der zweiten verspannungsinduzierenden Schicht 340 zu
entfernen. Der Ionenimplantationsprozess 307 kann auf der
Grundlage einer geeigneten Implantationssorte ausgeführt werden,
die ein ausgeprägtes
optisches Immissionssignal liefert, d. h., ein gut erfassbares Endpunkterkennungssignal während eines
entsprechenden Ätzprozesses.
Zum Beispiel können
geeignete Sorten, etwa Metalle, dielektrische Komponenten und dergleichen
verwendet werden, die eine gut erkennbare Wellenlänge emittieren
oder absorbieren. Um die Implantationssorte geeignet an einer gewünschten
Tiefe in dem dielektrischen Material der Schichten 330 und 340 anzuordnen,
wird eine geeignete mittlerer Einbringtiefe verwendet, d. h., die
entsprechende Implantationsenergie wird so bestimmt, dass die erforderliche
Eindringtiefe erreicht wird. Zu diesem Zweck können gut bekannten Simulationstechniken
oder geeignete Testverfahren angewendet werden. Es sollte beachtet werden,
dass die gute Nachweisbarkeit der entsprechenden Implantationssorte
die Verwendung einer sehr geringen Implantationsdosis ermöglicht,
so dass nachteilige Auswirkungen der Implantation 307 gering
sind. Es sollte beachtet werden, dass die entsprechende Implantationssorte 308 auch
in die Maske 304 eingebaut wird, jedoch an einer anderen
Tiefe aufgrund der sehr unterschiedlichen Blockierfähigkeit der
Maske 304 im Vergleich zu dem sehr dichten dielektrischen
Material der Schichten 340, 330. Somit wird in
dem nachfolgenden Ätzprozess,
wobei die Abtragsrate der Maske 304 deutlich kleiner ist,
im Vergleich zu der Abtragsrate für das dielektrische Material
der Schicht 340, die eingebaute Sorte 308 vorzugsweise
an die Ätzumgebung
abgegeben, während
die entsprechende Sorte 308 in der Maske 304 im
Wesentlichen eingeschlossen bleibt. Somit ergibt während des Ätzprozesses 308 die
freigesetzte Sorte ein entsprechendes Endpunkterkennungssignal, das
in Verbindung der Schichtdicke der Schicht 340 verwendet
werden kann, um eine geeignete Ätzzeit für den entsprechenden Ätzprozess
zu ermitteln.
-
3b zeigt
schematisch den Prozessablauf 370 gemäß anschaulicher Ausführungsformen, wobei
die Steuerung 380 entsprechende Messdaten in Bezug auf
die Dicke der Schicht 340 erhält. Ferner umfasst der Prozessablauf 370 den
Implantationsprozess 307, gefolgt von dem Ätzprozess
zum Entfernen des freiliegenden Teils der Schicht 340,
wobei ein entsprechendes Endpunkterkennungssignal der Steuerung 380 zugeführt wird.
Da für
eine gegebene Implantationsenergie des Prozesses 307 die
absolute Höhenposition
der Sorte 308 von der Anfangsschichtdicke abhängt, kann
die Steuerung 380 eine geeignete Ätzzeit bestimmen, um im Wesentlichen vollständig den
freiliegenden Teil der Schicht 340 zu entfernen. Wenn z.
B. eine Prozessvariation während des
Abscheideprozesses zu einer größeren Schichtdicke
führt,
kann die entsprechende Sorte 308 in der Schicht 340 so
positioniert sein, dass eine zusätzliche „Nachätzzeit" erforderlich ist,
um im Wesentlichen vollständig
das Material abzutragen. In diesem Falle kann die Steuerung 380 ebenso
eine geeignete Sollätzzeit
festlegen. Es sollte beachtet werden, dass in diesem Prozessablauf
die mittlere Eindringtiefe so festgelegt werden kann, dass das Abscheiden
der Sorte 308 in der Schicht 340 stattfindet,
selbst für
moderat große Prozessschwankungen
während
der Abscheidung, so dass eine geringere Schichtdicke dennoch ein
deutliches Endpunkterkennungssignal liefert. Es sollte ferner beachtet
werden, dass die Sorte 308 während einer längeren Zeitdauer
des Ätzprozesses
freigesetzt wird, da die Sorte 308 an unterschiedlichen
Abständen
in Bezug auf die entsprechende Oberfläche der Schicht 340 aufgrund
der Oberflächentopographie
angeordnet wird und damit während
unterschiedlicher Phasen des Ätzprozesses freigesetzt
wird. Zum Beispiel kann die Sorte 308 näher an der Oberfläche der
Schicht 340 an nahezu vertikalen Oberflächenbereichen im Vergleich
zu nahezu horizontalen Bereichen positioniert werden. Jedoch kann
das entsprechende Profil des Endpunkterkennungssignals trotzdem
geeignet bewertet werden, um Information über den Verlauf des Ätzprozesses
zu erhalten. Beispielsweise kann eine deutliche Verringerung des
Endpunkterkennungssignals anzeigen, dass die Ätzfront die sich horizontal
erstreckenden Implantationsgebiete der Sorte 308 erreicht
hat.
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3c zeigt
schematisch den Prozessablauf 370 gemäß weiterer anschaulicher Ausführungsformen.
In diesen Fallen wird eine entsprechende Steuerungsstrategie, die
in der Steuerung 380 eingerichtet ist, auch zum Steuern
der Implantationsenergie des Implantationsprozesses 307 auf
Grundlage entsprechender Dickenmessdaten, die der Schicht 340 entsprechen,
gesteuert. Das heißt,
für Schwankungen
in der Schichtdicke wird die entsprechende Implantationsenergie
und damit die mittlere Eindringtiefe so angepasst, dass die Sorte 308 zumindest
an horizontalen Bauteilbereichen an einer gewünschten Tiefe, z. B. nahezu
an einer Grenzfläche
zwischen der ersten Schicht 330 und der zweiten Schicht 340, positioniert
wird. Danach wird der Ätzprozess
ausgeführt
und das entsprechende Endpunkterkennungssignal bewertet, um eine
geeignete Ätzzeit
und damit den Endpunkt des Ätzprozesses
zu bestimmen.
-
Es
sollte beachtet werden, dass der Prozessablauf 370, wie
in den 3b und 3c gezeigt ist,
auch auf Grundlage entsprechender Messdaten nach dem Ätzen, wie
dies durch die gestrichelten Pfeile angegeben ist, ausgeführt werden
kann, um das Steuerungsverhalten der jeweiligen Steuerungsstrategien
weiter zu verbessern, um damit Langzeitschwankungen des Ätzprozesses
zu erkennen.
-
Folglich
kann durch das Einbauen der Sorte 308 z. B. auf der Grundlage
des Implantationsprozesses 307 die Steuerungsstrategie
unabhängiger
von Schwankungen des entsprechenden Ätzprozesses werden, da das
Endpunkterkennungssignal eine gewisse Angabe über die aktuell herrschenden Ätzbedingungen
macht. Andererseits können
Abweichungen der jeweiligen Ätzbedingungen
effizient überwacht
und kompensiert werden durch die der Ätzung nachgeschalteten Messdaten,
etwa die Stufenhöhe S
und dergleichen, wie dies zuvor erläutert ist, wobei der Grad der
Verzögerung
beim Zuführen
der entsprechenden Messdaten weniger kritisch ist. Der in 3c gezeigte
Prozessablauf 370 kann für eine bessere Unabhängigkeit
von Ätzratenvariationen sorgen,
da die entsprechende Sorte 308 an einer Grenzfläche zwischen
der ersten und der zweiten Schicht 330, 340 positioniert
werden kann, wodurch das Endpunkterkennungssignal in einem sehr
späten Stadium
des Ätzprozesses
bereitgestellt wird, ohne dass im Wesentlichen eine zusätzliche
längere
Nachätzzeit
erforderlich ist, in der die Ätzrate
einen Einfluss auf die Prozessgleichmäßigkeit ausüben könnte.
-
Mit
Bezug zu den 4a–4b werden nun
weitere anschauliche Ausführungsformen
beschrieben, wobei ein geeignetes Ätzindikatormaterial in die
erste verspannungsinduzierenden Schicht eingebaut wird.
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4a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 400 mit
einem Substrat 401, einer Halbleiterschicht 402 und
einem ersten und einem zweiten Bauteilgebiet 410, 420 ähnlich zu
den zuvor beschriebenen Halbleiterbauelementen 100, 200 und 300.
Die entsprechenden Transistoren in dem ersten und dem zweiten Bauteilgebiet 410, 420 besitzen
im Wesentlichen den gleichen Aufbau, wie dies zuvor beschrieben
ist und daher wird eine explizite Beschreibung dieser Komponenten
weggelassen. Ferner ist in dieser Fertigungsphase eine erste verspannungsinduzierende
Schicht 430 über
dem ersten und dem zweiten Bauteilgebiet 410, 420 ausgebildet,
wobei die Schicht 430 eine Konfiguration aufweist, wie
dies zuvor mit Bezug zu der Schicht 130, 230 und 330 beschrieben
ist. Ferner unterliegt das Halbleiterbauelement einem Prozess 407 zum
Einbau einer Indikatorsorte 408 in den Oberflächenbereich 430.
Das heißt,
der Prozess 407, etwa ein Implantationsprozess mit geringer
Energie oder eine Plasmabehandlung, wird auf der Grundlage von Prozessparametern,
etwa der implantationsenergie ausgeführt, die so eingestellt sind,
dass eine geringe mittlere Eindringtiefe für die Sorte 408 erhalten
wird. Die Sorte 408 repräsentiert eine beliebige Spezies,
die ein gut nachweisbares Endpunkterkennungssignal liefert, selbst
wenn es in relativ geringer Konzentration vorgesehen ist. Folglich
wird durch das Einbauen der Sorte 408 durch den Prozess 407 das
Gesamtverhalten der Schicht 430 nicht wesentlich modifiziert.
-
Danach
wird die Schicht 430 von dem zweiten Bauteilgebiet 420 auf
Grundlage einer zuvor erläuterten
Prozessabfolge entfernt.
-
Es
sollte beachtet werden, dass das entsprechende Entfernen der Schicht 430 im
Wesentlichen nicht durch die Anwesenheit der Sorte 408 aufgrund der
relativ geringen Konzentration beeinflusst wird, so dass ein entsprechender Ätzprozess
mit hoher Gleichmäßigkeit
verlaufen kann, selbst in kritischen Bereichen, etwa einem Bereich 431.
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4b zeigt
schematisch das Halbleiterbauelement 400 in einer weiter
fortgeschrittenen Fertigungsphase. Eine zweite verspannungsinduzierende Schicht 440 ist über dem
zweiten Bauteil 420 und auf der ersten Schicht 430 ausgebildet,
die in einem Oberflächenbereich
davon die Sorte 408 aufweist. Ferner ist eine Ätzmaske 404 vorgesehen,
um das zweite Bauteilgebiet 420 zu bedecken. In Bezug auf Prozessverfahren
zur Herstellung des Bauelements 400, wie es in 4b gezeigt,
sei auf die Bauelemente 200 und 300 verwiesen.
Danach wird ein Ätzprozess 405 ausgeführt, wobei
die Sorte 408 während
des Fortschreitens der Ätzfront
freigesetzt wird, wenn Material der Schicht 440 abgetragen
wird. Abhängig
von der Eindringtiefe der Sorte 408 wird auch eine gewisse
Menge des Materials der Schicht 430 in der Nähe der Grenzfläche der
Schichten 430, 440 entfernt.
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4c zeigt
schematisch einen entsprechenden Prozessablauf 470 mit
dem Abscheiden der ersten Schicht 430, woran sich der Prozess 407 zum Einbau
der Sorte 408 anschließt.
Danach wird die Abscheidung der Schicht 440 ausgeführt und
der Ätzprozess 405 schließt sich
an, wodurch ein entsprechendes Endpunkterkennungssignal mit einem
entsprechenden zeitlichen Verlauf erzeugt wird, aus welchem die
Steuerung 480 eine geeignete Ätzzeit und das Ende des entsprechenden
Prozesses 405 bestimmen kann. Wie zuvor erläutert ist,
können
auch der Ätzung
nachgeschaltete Messdaten für
die Steuerung 480 bereitgestellt werden, um damit "Langzeitvariationen" in den Ätzprozessen 405 zu
bestimmen, wodurch die Steuerungseffizienz in dem Ablauf 470 weiter
verbessert wird.
-
4d zeigt
schematisch den Prozessablauf 470 gemäß weiterer anschaulicher Ausführungsformen.
In dieser Strategie wird die Schichtdicke des Abscheideprozesses
zur Herstellung der ersten Schicht 420 bestimmt und kann
zum Steuern des entsprechenden Prozesses 407 für den Einbau
der Sorte 408 verwendet werden. Auf diese Weise kann die endgültige Dicke
der Schicht 430 unabhängig
von Dickenschwankungen während
der Abscheidung eingestellt werden, da durch geeignetes Einstellen
der Eindringtiefe der Sorte 408 die Materialmenge der ersten
Schicht 430 eingestellt werden kann, die auch während des Ätzprozesses 405 entfernt
wird. Danach wird der Prozessablauf 470 ausgeführt, wie
dies zuvor beschrieben ist, d. h. Ätzen der ersten Schicht 430,
Abscheiden der zweiten Schicht und Ausführen des Ätzprozesses 405, wobei
das entsprechende Endpunkterkennungssignal von der Steuerung 480 wird,
um eine geeignete Gesamtätzzeit
und insbesondere das Ende des entsprechenden Ätzprozesses 405 zu
bestimmen. Folglich wird auch in diesem Prozessablauf 470 eine
verbesserte direkte Antwort auf Variationen des entsprechenden Ätzprozesses 405 erreicht,
wobei dennoch im Wesentlichen negative Einflüsse durch die Indikatorsorte 408 vermieden werden.
Ferner ist die entsprechende Prozesskomplexität vergleichbar zu konventionellen
Strategien, da ein zusätzlicher
Prozess zum Einbau der Indikatorspezies auszuführen ist, wobei jedoch ein
entsprechender Abscheidprozess für
eine Ätzindikatorschicht
weggelassen wird. Wie zuvor beschrieben ist, können auch in diesem Falle Langzeitabweichungen der
entsprechenden Ätzprozesse
auf der Grundlage der entsprechenden Messdaten nach der Ätzung bei Bedarf
gesteuert werden.
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Es
gilt also: die hierin offenbarten Ausführungsformen stellen eine verbesserte
Strategie bei der Herstellung unterschiedlich verspannter dielektrischer
Schichten bereit, etwa von Siliziumnitridschichten über entsprechende
Transistorelementen, wobei der negative Einfluss eines Abscheideprozesses,
der konventionellerweise ausgeführt
wird, um eine Ätzindikatorschicht
bereitzustellen, im Wesentlichen vermieden werden kann. Zu diesem
Zweck wird der Abscheideprozess weggelassen und der entsprechende
Strukturierungsprozess zum Entfernen unerwünschter Bereiche der zweiten
verspannungsinduzierenden Schicht kann als ein ätzzeitgesteuerter Prozess ausgeführt werden,
z. B. auf der Grundlage von Rückkopplungsmessdaten
und Vorwärtskopplungsmessdaten,
wobei entsprechende Prozessschwankungen während des Abscheidens der verspannungsinduzierenden
Schicht und Schwankungen des Ätzprozesses
berücksichtigt
werden. Zu diesem Zweck können
APC-Strategien eingesetzt werden, wobei die der Messung nachgeordneten
Messdaten, etwa die Stufenhöhendaten,
die Schichtdickendaten und dergleichen, die Ätzbedingungen in entsprechenden
Prozessanlagen in Bezug auf die Ätzrate
angeben, während
die entsprechenden der Ätzung
vorgeordneten Messdaten, d. h. die Schichtdicke der zweiten verspannungsinduzierenden Schicht,
die entsprechenden Prozessschwankungen in dem Abscheideprozess beschreiben.
Durch Vorsehen entsprechender kategorisierter Messdaten, wobei jede
Kategorie einen entsprechenden Prozessablaufpfad auf der Grundlage
spezieller Prozessanlagen angibt, wird ein hohes Maß an Steuerbarkeit
und damit Zuverlässigkeit
des entsprechenden Ätzprozesses
erreicht werden, selbst wenn mehrere unterschiedliche Prozessanlagen
bei der Bearbeitung der jeweiligen Halbleiterbauelemente eingesetzt
werden, wie dies typischerweise in komplexen Fertigungsumgebungen
der Fall ist. In anderen Strategien kann die Steuerbarkeit und insbesondere
die Antwortzeit auf Schwankungen der Ätzrate verbessert werden, indem
eine geeignete Ätzindikatorspezies
eingebaut wird, ohne dass im Wesentlichen nachteilige Auswirkungen
auf andere Prozessschritte ausgeübt
werden. Zum Beispiel kann eine geeignete Indikatorspezies mit geringer
Konzentration eingebaut werden, wobei dennoch ein effizient erfassbares
Endpunkterkennungssignal erzeugt wird, das dann zum Bestimmen einer
geeigneten Gesamtätzzeit
verwendet werden kann.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung sind
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.