DE102007011837A1 - Modifizierbarer-Gate-Stapel-Speicherelement - Google Patents

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Abstract

Es werden eine Vorrichtung und ein Verfahren zum Speichern von Information bereitgestellt, enthaltend einen integrierten Schaltkreis mit einem Transistor, welcher einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine veränderbare Gate-Stapel-Schicht aufweist. Zum Speichern von Information wird der An-Widerstand des Transistors verändert, indem eine nicht Ladungsträger-Speicher-basierte physikalische Veränderung in der veränderbaren Gate-Stapel-Schicht bewirkt wird.

Description

  • Die Erfindung betrifft allgemein einen Speicher und in einer Ausführungsform ein Modifizierbarer-Gate-Stapel-Speicherelement.
  • Nicht-flüchtige Speicher, wie beispielsweise Flash-Speicher, halten ihre gespeicherten Daten sogar, wenn keine Energieversorgung vorhanden ist. Ein üblicher Typ eines nicht-flüchtigen Speichers ist ein Flash-Speicher, welcher verwendet wird in vielen verschiedenen elektronischen Geräten, wie beispielsweise digitalen Kameras, portablen Audio-Abspielgeräten, drahtlosen Kommunikationseinrichtungen, persönlichen digitalen Assistenten (Personal Digital Assistants, PDA), Peripherieeinrichtungen und zum Speichern von Firmware in Computern und anderen Einrichtungen.
  • Eine wesentliche Herausforderung für Flash-Speicher und andere nicht-flüchtige Speichertechnologien in den nächsten Jahren wird voraussichtlich darin bestehen, den stetig wachsenden Bedarf an erhöhten Speicherdichten seitens des Marktes zu erfüllen. Dies erfordert, dass die Zellengröße kontinuierlich reduziert wird, was wiederum eine Vielzahl von Herausforderungen im Design und im Rahmen der Herstellung der Speicherzellen verursachen wird.
  • Aus diesen und anderen Gründen besteht ein Bedarf für die vorliegende Erfindung, wie sie in den folgenden Ausführungsbeispielen beschrieben wird.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein integrierter Schaltkreis bereitgestellt mit einem Halbleiter-Transistor, welcher einen Kanal enthält, mit einer auf oder über dem Kanal angeordneten Gateoxidschicht, einer Gateelektrode und einer modifizierbaren Gate-Stapel-Schicht, welche zwischen der Gateoxidschicht und der Gateelektrode angeordnet ist, wobei die modifizierbare Gate-Stapel-Schicht ein resistives Schaltelement aufweist, wobei die Leitfähigkeit des resistiven Schaltelements veränderbar ist zum Verändern des An-Widerstands des Halbleiter-Transistors.
  • Gemäß einer Ausgestaltung der Erfindung speichert der Halbleiter-Transistor Information basierend auf Veränderungen in dem An-Widerstand des Halbleiter-Transistors bei einer gegebenen Gate-Spannung.
  • Die Gateoxidschicht kann eine Dicke aufweisen von ungefähr 3 nm oder weniger.
  • Weiterhin kann das resistive Schaltelement ein isolierendes Material enthalten und die Leitfähigkeit des resistiven Schaltelements kann verändert werden durch reversibles Ausbilden eines leitfähigen Filaments in dem isolierenden Material.
  • Das isolierende Material kann einen Festkörperelektrolyten aufweisen.
  • Weiterhin kann das isolierende Material eine sp3-reiche Kohlenstoffschicht enthalten; und das leitfähige Filament kann ein sp2-reiches Kohlenstoff-Filament enthalten, welches in der sp3-reichen Kohlenstoffschicht ausgebildet ist.
  • Weiterhin kann das Anlegen eines Stroms durch das isolierende Material das Ausbilden des leitfähigen Filaments hervorrufen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das resistive Schaltelement ein Phasenänderungs-Material auf (Phase Change Material), welches seine Leitfähigkeit ändert basierend auf seiner Phase.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein integrierter Schaltkreis bereitgestellt mit einer Speicherzelle, welche einen Transistor aufweist, wobei der Transistor enthält einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine modifizierbare Gate-Stapel-Schicht, wobei in der Speicherzelle gespeicherte Information abhängig ist von einer veränderbaren Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht.
  • Die Gateoxidschicht kann eine Dicke von ungefähr 3 nm oder weniger aufweisen.
  • Weiterhin kann die modifizierbare Gate-Stapel-Schicht ein Material niedriger Leitfähigkeit aufweisen. Gemäß dieser Ausgestaltung der Erfindung kann es vorgesehen sein, dass in dem Material niedriger Leitfähigkeit ein Ausbilden eines Filaments hoher Leitfähigkeit eine Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht verändert.
  • Das Material niedriger Leitfähigkeit kann Festköperelektrolyt-Material enthalten.
  • Gemäß einer anderen Ausgestaltung der Erfindung kann es vorgesehen sein, dass das Material niedriger Leitfähigkeit eine sp3-reiche Kohlenstöffschicht enthält, und das Filament hoher Leitfähigkeit ein in der sp3-reichen Kohlenstoffschicht ausgebildetes sp2-reiches Kohlenstoff-Filament enthält.
  • Ferner kann die modifizierbare Gate-Stapel-Schicht ein Phasenänderungs-Material enthalten, welches seine Leitfähigkeit verändert basierend auf seiner Phase.
  • Bei einem Verfahren zum Herstellen eines integrierten Schaltkreises wird ein Substrat bereitgestellt, welches dotiert ist mit einem Source-Bereich, einem Drain-Bereich und einem Kanal-Bereich. Eine Gateoxidschicht wird auf oder über dem Kanal-Bereich aufgebracht, wobei die Gateoxidschicht eine Dicke von ungefähr 3 nm oder weniger aufweist. Weiterhin wird eine modifizierbare Gate-Stapel-Schicht auf oder über der Gateoxidschicht abgeschieden, wobei die modifizierbare Gate-Stapel-Schicht ein Material aufweist mit einer nicht Ladungsträger-Speicher-basiert veränderbaren Leitfähigkeit. Ferner wird eine Gate-Kontaktschicht auf oder über der modifizierbaren Gate-Stapel-Schicht abgeschieden.
  • Gemäß einer Ausgestaltung des Verfahrens weist das Abscheiden der modifizierbaren Gate-Stapel-Schicht ein Abscheiden einer Schicht aus einem Chalkogenid-Glas auf sowie ein Abscheiden einer Schicht aus einem Metall und ein Diffundieren eines Teils des Metalls in das Chalkogenid-Glas.
  • Weiterhin kann es vorgesehen sein, dass das Abscheiden der modifizierbaren Gate-Stapel-Schicht ein Abscheiden eines binären Übergangsmetalloxids aufweist.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird eine leitfähige Gate-Platten-Schicht vor dem Abscheiden der modifizierbaren Gate-Stapel-Schicht abgeschieden.
  • Beim Abscheiden der modifizierbaren Gate-Stapel-Schicht kann eine Schicht abgeschieden werden, welche reich ist an sp2-hybridisiertem amorphem Kohlenstoff. Ferner kann eine Schicht abgeschieden werden, welche reich ist an sp3-hybridisiertem amorphem Kohlenstoff.
  • Gemäß einer anderen Ausführungsform der Erfindung ist ein Speichermodul vorgesehen mit einer Vielzahl von integrierten Schaltkreisen, wobei jeder integrierte Schaltkreis eine Speicherzelle aufweist mit einem Transistor, wobei der Transistor aufweist einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine modifizierbare Gate-Stapel-Schicht. Information wird in der Speicherzelle gespeichert, indem eine Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht verändert wird.
  • Die Gateoxidschicht kann eine Schichtdicke von ungefähr 3 nm oder weniger aufweisen.
  • Weiterhin kann die modifizierbare Gate-Stapel-Schicht ein Material niedriger Leitfähigkeit aufweisen und ein Ausbilden eines Filaments hoher Leitfähigkeit in dem Material niedriger Leitfähigkeit kann eine Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht verändern.
  • Weiterhin kann das Material niedriger Leitfähigkeit einen Festkörperelektrolyten enthalten.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das Material niedriger Leitfähigkeit eine sp3-reiche Kohlenstoffschicht aufweist und dass das Filament hoher Leitfähigkeit ein in der sp3-reichen Kohlenstoffschicht ausgebildetes sp2-reiches Kohlenstoff-Filament aufweist.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die modifizierbare Gate-Stapel-Schicht ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit ändert basierend auf seiner Phase.
  • Ein System weist einen System-Speicher auf, sowie einen Prozessor und einen integrierten Speichereinrichtungs-Schaltkreis sowie einen Bus, welcher den System-Speicher, den Prozessor und den integrierten Speichereinrichtungs-Schaltkreis miteinander verbindet. Der integrierte Speichereinrichtungs-Schaltkreis weist einen Controller auf, der den integrierten Speichereinrichtungs-Schaltkreis mit dem Bus verbindet sowie eine Speicherzelle, welche einen Transistor aufweist, wobei der Transistor einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine modifizierbare Gate-Stapel-Schicht aufweist. Die Information wird in der Speicherzelle gespeichert mittels Veränderns einer Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht.
  • Gemäß einer anderen Ausgestaltung der Erfindung kann es vorgesehen sein, dass der nicht-flüchtige Speicher Software speichert, welche eine Massenspeichereinrichtung emuliert.
  • Gemäß dieser Ausgestaltung der Erfindung kann es weiterhin vorgesehen sein, dass der Controller einen System-Hochfahr-Prozess unterbricht und die Software, welche eine Massenspeichereinrichtung emuliert, von dem nicht-flüchtigen Speicher auf dem System-Speicher installiert.
  • Weiterhin kann der nicht-flüchtige Speicher Software sowie Daten, welche regelmäßig von dem System verwendet werden, speichern.
  • Ferner ist es gemäß einer Ausgestaltung der Erfindung vorgesehen, dass der nicht-flüchtige Speicher Teile der Betriebssystemsoftware für das System speichert.
  • Der nicht-flüchtige Speicher kann ein Block-orientierter Speicher sein.
  • Gemäß einer weiteren Ausgestaltung der Erfindung ist ein hybrides Massenspeichersystem vorgesehen mit einem nicht-flüchtigen Speicher, welcher eine Speicherzelle enthält. Die Speicherzelle weist einen Transistor auf mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer modifizierbaren Gate-Stapel-Schicht. Information wird in der Speicherzelle gespeichert mittels Veränderns einer Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht. Weiterhin weist gemäß einem Ausführungsbeispiel der Erfindung das hybride Massenspeichersystem ein zweites Massenspeichermedium auf.
  • Ferner kann es vorgesehen sein, dass das zweite Massenspeichermedium ein Festplattenlaufwerk aufweist, in einer alternativen Ausführungsform ein optisches Laufwerk.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der nicht-flüchtige Speicher eine kürzere Zugriffszeit aufweist als das zweite Massenspeichermedium.
  • Ferner kann der nicht-flüchtige Speicher eingerichtet sein derart, dass er weniger Energie verbraucht als das zweite Massenspeichermedium.
  • Gemäß einer Ausgestaltung der Erfindung ist der nicht-flüchtige Speicher ein Block-orientierter Speicher.
  • Weiterhin können der nicht-flüchtige Speicher und das zweite Massenspeichermedium in einer Plattenlaufwerk-Einrichtung enthalten sein.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das hybride Massenspeichersystem ferner einen Controller auf, der mit dem nicht-flüchtigen Speicher und dem zweiten Massenspeichermedium gekoppelt ist, wobei der Controller eingerichtet ist zum selektiven Leiten von Zugriffs-Anforderungen an den nicht-flüchtigen Speicher und das zweite Massenspeichermedium.
  • Weiterhin kann der Controller eingerichtet sein zum selektiven Leiten von Zugriffs-Anforderungen zu dem nichtflüchtigen Speicher und dem zweiten Massenspeichermedium" basierend auf einer Adresse der Anforderung.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist der Controller derart eingerichtet, dass er eine Adressen-Abbildung verwendet zum selektiven Leiten von Zugriffs-Anforderungen.
  • Weiterhin wird eine Festplattenlaufwerk-Einrichtung bereitgestellt mit einem Festplatten-Speichermedium und einem nicht-flüchtigen Speicher, welcher eine Speicherzelle enthält. Die Speicherzelle weist einen Transistor mit einem Kanal, mit einer Gateoxidschicht, einer Gateelektrode und einer modifizierbaren Gate-Stapel-Schicht auf. Information ist in der Speicherzelle gespeichert mittels Veränderns einer Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht. Weiterhin weist die Festplattenlaufwerk-Einrichtung einen Controller auf, welcher mit dem Festplatten-Speichermedium und dem nicht-flüchtigen Speicher gekoppelt ist und derart eingerichtet ist, dass er selektiv Zugriffsanforderungen zu dem nicht-flüchtigen Speicher und dem Festplatten-Speichermedium leitet, basierend auf einer angeforderten Adresse.
  • Der Controller kann mit einem Festplatten-Controller integriert sein.
  • Weiterhin kann der nicht-flüchtige Speicher ein Blockorientierter Speicher sein.
  • Der nicht-flüchtige Speicher kann ferner eine kürzere Zugriffszeit aufweisen als das Festplatten-Speichermedium.
  • Gemäß einer Ausgestaltung der Erfindung ist ferner ein Halbleiter-Transistor vorgesehen mit einem Source-Bereich, einem Drain-Bereich und einem Kanal-Bereich, mit einer Gateoxidschicht, die auf oder über dem Kanal-Bereich angeordnet ist sowie mit einer Gateelektrode und einer zwischen der Gateoxidschicht und der Gateelektrode angeordneten modifizierbaren Gate-Stapel-Schicht. Die modifizierbare Gate-Stapel-Schicht weist gemäß einem Ausführungsbeispiel der Erfindung ein resistives Schaltelement auf, wobei eine Leitfähigkeit des resistiven Schaltelements veränderbar ist zum Verändern des An-Widerstands des Haltleiter-Transistors.
  • Der Halbleiter-Transistor kann Information speichern basierend auf Veränderungen des An-Widerstands des Halbleiter-Transistors bei einer gegebenen Gate-Spannung.
  • Die Gateoxidschicht kann eine Dicke von 3 nm oder weniger aufweisen.
  • Weiterhin kann das resistive Schaltelement ein isolierendes Material aufweisen, wobei die Leitfähigkeit des resistiven Schaltelements verändert wird mittels reversiblen Ausbildens eines leitfähigen Filaments in dem isolierenden Material.
  • Das isolierende Material kann einen Festkörperelektrolyten enthalten.
  • Weiterhin kann der Festkörperelektrolyt Chalkogenid-Glas aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das isolierende Material mindestens ein Material auf, welches ausgewählt ist aus einer Gruppe von Materialien bestehend aus:
    • • eine Kupfer(Cu)-Oxid-Schicht (CuO),
    • • eine Nickel (Ni)-Oxid-Schicht (NiOx),
    • • eine Zirkonium(Zr)-Oxid-Schicht (ZrO2),
    • • eine Titan(Ti)-Oxid-Schicht (TiO2),
    • • eine Aluminium(Al)-Oxid-Schicht (Al2O3), oder
    • • eine Strontium-Zirkonium-Oxid-Schicht(SrZrO3).
  • Das isolierende Material kann ein Metall-Vakuum-System aufweisen.
  • Weiterhin kann das isolierende Material eine sp3-reiche Kohlenstoffschicht aufweisen und das leitfähige Filament kann ein in der sp3-reichen Kohlenschicht ausgebildetes sp2-reiches Kohlenstoff-Filament aufweisen.
  • Das Ausbilden des leitfähigen Filaments kann induziert werden mittels Anlegens eines Stroms durch das isolierende Material.
  • Weiterhin kann das resistive Schaltelement ein Phasenänderungs-Material aufweisen, welches seine Leitfähigkeit basierend auf seiner Phase verändert.
  • Weiterhin kann es vorgesehen sein, dass das Phasenänderungs-Material seine Phase in Antwort auf eine Temperatur des Phasenänderungs-Materials verändert.
  • Eine Speicherzelle weist gemäß einem Ausführungsbeispiel der Erfindung einen Transistor auf mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer modifizierbaren Gate-Stapel-Schicht. Information wird in der Speicherzelle gespeichert abhängig von einer veränderbaren Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht.
  • Die Gateoxidschicht kann eine Schichtdicke von 3 nm oder weniger haben.
  • Weiterhin kann die modifizierbare Gate-Stapel-Schicht ein Material niedriger Leitfähigkeit aufweisen und das Ausbilden eines Filaments hoher Leitfähigkeit in dem Material niedriger Leitfähigkeit kann eine Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht verändern.
  • Das Material niedriger Leitfähigkeit kann einen Festkörperelektrolyten enthalten. Weiter kann das Material niedriger Leitfähigkeit eine sp3-reiche Kohlenstoffschicht aufweisen und das Filament hoher Leitfähigkeit kann ein in der sp3-reichen Kohlenstoffschicht ausgebildetes sp2-reiches Kohlenstoff-Filament aufweisen.
  • Das Ausbilden des Filaments höher Leitfähigkeit kann erzeugt werden mittels Anlegens eines ersten Stroms durch die modifizierbare Gate-Stapel-Schicht.
  • Weiterhin kann ein Anlegen eines zweiten Stroms durch die modifizierbare Gate-Stapel-Schicht, wobei der zweite Strom in umgekehrter Richtung fließt verglichen mit der Flussrichtung des ersten Stroms, das Ausbilden des Filaments hoher Leitfähigkeit rückgängig machen.
  • Weiterhin kann es vorgesehen sein, dass die modifizierbare Gate-Stapel-Schicht ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit basierend auf seiner Phase ändert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Speichern von Information bereitgestellt, bei dem ein Transistor bereitgestellt wird mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer modifizierbaren Gate-Stapel-Schicht. Ferner wird ein An-Widerstand des Transistors verändert, indem eine nicht Ladungsträger-Speicher-basierte physikalische Veränderung in der modifizierbaren Gate-Stapel-Schicht zum Speichern von Information bewirkt wird.
  • Beim Bewirken der nicht-Ladungsträger-Speicher-basierten physikalischen Veränderung in der modifizierbaren Gate-Stapel-Schicht kann eine Veränderung der Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht vorgesehen sein.
  • Die Gate-Stapel-Schicht kann ein Material niedriger Leitfähigkeit aufweisen und das Ändern der Leitfähigkeit der modifizierbaren Gate-Stapel-Schicht kann ein reversibles Ausbilden eines Filaments hoher Leitfähigkeit in dem Material niedriger Leitfähigkeit aufweisen.
  • Das Ausbilden des Filaments hoher Leitfähigkeit kann ein Anlegen eines ersten Stroms durch die modifizierbare Gate-Stapel-Schicht aufweisen.
  • Weiterhin kann ein Rückbilden des ausgebildeten Filaments hoher Leitfähigkeit vorgesehen sein mittels Anlegens eines zweiten Stroms durch die modifizierbare Gate-Stapel-Schicht, wobei der zweite Strom eine Stromflussrichtung aufweist, die entgegengesetzt ist zu der Stromflussrichtung des ersten Stroms.
  • Weiterhin ist es gemäß einer Ausgestaltung der Erfindung vorgesehen zum nicht Ladungsträger-Speicher-basierten physikalischen Verändernder modifizierbaren Gate-Stapel-Schicht eine Phasenänderung in einem Material in dem modifizierbaren Gate-Stapel zu bewirken.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen einer Speicherzelle bereitgestellt, bei dem ein Substrat bereitgestellt wird, welches dotiert ist mit einem Source-Bereich, einem Drain-Bereich und einem Kanal-Bereich. Eine Gateoxidschicht wird auf oder über dem Kanal-Bereich aufgebracht, wobei die Gateoxidschicht eine Schichtdicke von ungefähr 3 nm oder weniger aufweist. Ferner wird eine modifizierbare Gate-Stapel-Schicht, auf oder über der Gateoxidschicht abgeschieden, wobei die modifizierbare Gate-Stapel-Schicht ein Material aufweist, welches eine nicht Ladungsträger-Speicher-basiert veränderbare Leitfähigkeit aufweist. Weiterhin kann eine Gate-Kontaktschicht auf oder über der modifizierbaren Gate-Stapel-Schicht abgeschieden werden.
  • Gemäß einer Ausgestaltung der Erfindung wird zum Abscheiden der modifizierbaren Gate-Stapel-Schicht eine Schicht aus einem Chalkogenid-Glas abgeschieden, eine Schicht aus einem Metall wird abgeschieden und ein Teil des Metalls wird in das Chalkogenid-Glas diffundiert.
  • Weiterhin kann zum Abscheiden der modifizierbaren Gate-Stapel-Schicht ein binäres Übergangsmetalloxid abgeschieden werden.
  • Zum Abscheiden eines binären Übergangsmetalloxids kann ein binäres Übergangsmetalloxid abgeschieden werden, welches ausgewählt ist aus einer Gruppe von Übergangsmetalloxiden bestehend aus Titanoxid, Nickeloxid, Aluminium-reiches Oxid oder Zirkoniumoxid.
  • Weiterhin kann gemäß einer Ausführungsform der Erfindung eine leitfähige Gate-Platten-Schicht vor dem Abscheiden der modifizierbaren Gate-Stapel-Schicht abgeschieden werden.
  • Das Abscheiden der modifizierbaren Gate-Stapel-Schicht kann ein Abscheiden einer Schicht aufweisen, welche reich ist an sp2-hybridisiertem amorphem Kohlenstoff und ein Abscheiden einer Schicht, welche reich ist an sp3-hybridisiertem amorphem Kohlenstoff.
  • Eine Speicherzelle weist gemäß einer Ausführungsform der Erfindung ein Schaltmittel auf zum Bewirken eines Stromflusses zwischen einem Source-Bereich und einem Drain-Bereich, wenn eine Spannung, welche größer ist als eine Schwellenspannung, an eine Gateelektrode angelegt wird. Ferner weist die Speicherzelle gemäß einer Ausführungsform Veränderbare-Leitfähigkeit-Mittel auf, welche innerhalb des Schaltmittels angeordnet sind zum Verändern eines An-Widerstands des Schaltmittels zum Speichern von Information.
  • Das Veränderbar-Leitfähigkeit-Mittel kann einen Festkörperelektrolyten aufweisen, alternativ ein Phasenänderungs-Material.
  • Ein Halbleiter-Transistor weist gemäß einer Ausführungsform der Erfindung einen Source-Bereich, einen Drain-Bereich und einen Kanal-Bereich auf sowie eine Gateoxidschicht, die auf oder über dem Kanal angeordnet ist, wobei die Gateoxidschicht eine Schichtdicke von ungefähr 3 nm oder weniger aufweist. Ferner weist der Halbleiter-Transistor eine Gateelektrode sowie eine modifizierbare Gate-Stapel-Schicht auf, welche zwischen der Gateoxidschicht und der Gateelektrode angeordnet ist, wobei die modifizierbare Gate-Stapel-Schicht Information speichert mittels Veränderns eines An-Widerstands des Halbleiter-Transistors.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen im Allgemeinen gleiche oder ähnliche Elemente in unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, es wurde stattdessen im Allgemeinen darauf Wert gelegt, dass die den Ausführungsformen zu Grunde liegenden Prinzipien erläutert werden.
  • Es zeigen
  • 1 eine herkömmliche Flash-Speicherzelle;;
  • 2A und 2B eine herkömmliche CBRAM-Zelle;
  • 3 eine Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 4A und 4B das Wachsen eines leitfähigen Filaments in dem Gate-Stapel einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 5A und 5B das Wachsen von zwei Filamenten in dem Gate-Stapel einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 6 eine alternative Ausführungsform einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 7A und 7B das Wachsen eines leitfähigen Filaments in dem Gate-Stapel einer alternativen Ausführungsform einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 8 ein Blockdiagramm eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 9A und 9B ein alternatives Ausführungsbeispiel einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung;
  • 10 ein Blockdiagramm eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem alternativen Ausführungsbeispiel der Erfindung;
  • 11 eine Speicherzelle, welche ein Phasenänderungs-Material in dem Gate-Stapel enthält, gemäß einem alternativen Ausführungsbeispiel der Erfindung;
  • 12A und 12B ein Speichermodul (12A) und ein stapelbares Speichermodul (12D), bei dem Speicherzellen gemäß einem Ausführungsbeispiel der Erfindung verwendet werden;
  • 13 ein System, welches eine Massenspeichereinrichtung unter Verwendung einer nicht-flüchtigen Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung emuliert; und
  • 14 ein Blockdiagramm einer hybriden Massenspeichereinrichtung, welche Daten zu einer Massenspeichereinrichtung oder zu einer nicht-flüchtigen Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung speichert.
  • Eine Massenproduktion von Speicherprodukten, wie beispielsweise DRAM und NAND-Flash-Speicher, bei einer Technologie in einem 50 nm-Technologieknoten wird bald der Industriestandard sein. Wenn die Speichertechnologien verkleinert werden auf einen 50 nm-Technologieknoten oder auf einen Technologieknoten geringerer Größe, dann wird erwartet, dass eine Vielzahl von technischen Problemen berücksichtigt werden müssen, welchen nicht ohne weiteres begegnet werden kann durch einfaches Skalieren bestehender Technologien. Stattdessen werden neue Ansätze benötigt inklusive neuer Device-Strukturen, neuer Prozesstechnologien und neuer Materialien.
  • Bei DRAM sind Schlüssel-Design-Leistungsmerkmale, dass ein Speicher-Kondensator bereitgestellt wird sowie ein niedriger Leckstrom an dem Speicherknoten, welcher mit dem Kondensator verbunden ist. Das Auffrisch-Intervall (Refresh-Intervall), welches ein Schlüssel-Parameter ist im Rahmen der Beschreibung der DRAM-Leistungsfähigkeit, wird bestimmt durch den Verlust von in dem Kondensator gespeicherter Ladung. Der Leckstrom an dem Speicherknoten enthält eine Leckstrom-Komponente durch den Kondensator selbst, einen Übergangs-Leckstrom an dem Speicherknoten und einen Unterschwellen-Leitungs-Leckstrom eines Zellen-Transistors. Wenn die Design-Regeln schrumpfen, dann wird die Kapazität des Speicher-Kondensators reduziert aufgrund der reduzierten effektiven Kondensator-Fläche und der Übergangs-Leckstrom an dem Speicherknoten wird erhöht aufgrund der erhöhten Kanal-Dotier-Konzentration. Unterhalb von 100 nm wurden TIT (Titan/Isolator/Titan)-Kondensatoren verwendet und es wurde ein Atomlagenepitaxie-Abscheideverfahren (Atomic Layer Deposition, ALD) zum Ausbilden des Kondensatordielektrikums verwendet. Andere Arten von High-k-dielektrischen Materialien wurden für solche Zwecke ebenfalls entwickelt, beispielsweise HfO2 und HfO2/Al2O3 (für beispielsweise einen Technologieknoten von ungefähr 80 nm), und ZrO2 (für beispielsweise einen Technologieknoten von ungefähr 60 nm). Bei einem Technologieknoten einer Auflösung von unterhalb 50 nm könnte RIR (Ruthenium/Isolator/Ruthenium) ein viel versprechender Kandidat für das Herstellen von Kondensatoren zur Verwendung in einem DRAM sein. Jedoch kann in der Praxis die Integrationskomplexität von Ruthenium seine Verwendung in der Massenproduktion begrenzen.
  • Zusätzlich zu der Entwicklung von neuen Materialen wurden auch neue Strukturen entwickelt zum Unterstützen der Skalierung von DRAM. Beispielsweise wird erwartet, dass eine neue Struktur, die auch als MESH-CAP bezeichnet wird, die Verwendbarkeit von TIT-Kondensatoren bis hin zu einem 50 nm-Technologieknoten erweitert.
  • Weiterhin sollten Probleme mit Leckströmen in einem DRAM ebenfalls adressiert werden. Beispielsweise ist das Dotierprofil an dem Speicherknoten die Hauptursache von Leckströmen und wird bestimmt durch die Kanal-Dotierkonzentration eines Zellen-Transistors und die Aus-Diffusion aus dem Polysilizium-Anschluss-Kontakt. Planare Transistor-Designs haben Schwierigkeiten, Leckstrom-Anforderungen bei Technologieknoten-Größen unterhalb von 100 nm zu erfüllen. Neue 3-D-Zellstrukturen, beispielsweise bezeichnet als RCAT (Recess Channel Array Transistor) und S-RCAT (Sphere-Shaped Recess Channel Array Transistor) wurden eingeführt zum Adressieren dieser Schwierigkeiten. Das RCAT-Design beispielsweise verlängert die effektive Gatelänge des Zellen-Transistors, reduziert Probleme, die auftreten aufgrund des Kurzkanaleffektes, ohne den Bereich der Zelle zu vergrößern. Unterhalb eines 50 nm-Technologieknotens wird erwartet, dass andere neue Designs, wie beispielsweise FinFETs und Doppel-Gate-Ultra-Dünne-Body(Ultra Thin Body, UTB)-Transistoren verwendet werden. FinFETs beispielsweise haben im Allgemeinen eine höhere Stromtreiberfähigkeit und eine verbesserte Kurzkanal-Immunität verglichen mit RCATs.
  • Der Leckstrom aufgrund der Aus-Diffusion aus dem Polysilizium-Plug kann adressiert werden durch Verwenden einer erhöhten Source/Drain-Struktur unter Verwendung eines selektiven epitaktischen Aufwachsens. Wird eine solche Struktur verwendet, kann der Kurzkanaleffekt effektiv unterdrückt erden mittels Ausbildens eines flachen Übergangs (Shallow Junction) und es kann Raum geschaffen werden zum Transistorentwurf, beispielsweise für einen FinFET mit einem extrem niedrig dotierten Kanal. Der Einsatz einer solchen Struktur kann auch ein größeres Prozessfenster schaffen für Speicherzellen-Kontaktstabilität.
  • NAND-Flash-Speicher sehen sich ebenfalls Herausforderungen hinsichtlich der Skalierung gegenüber.
  • 1 zeigt eine herkömmliche Flash-Speicherzelle 100 zur Verwendung in einem NAND-Flash-Speicherarray. Die Speicherzelle 100 weist einen Source-Bereich 102 und einen Drain-Bereich 104, ausgebildet in einem Substrat 106, auf. Eine Tunneloxidschicht 108, ein Floating Gate 110 und eine Isolationsschicht 112 (auch bezeichnet als ein Inter-Poly-Dielektrikum oder IPD) sowie ein Steuer-Gate 114 sind auf oder über dem Substrat 106 ausgebildet. Eine Wortleitung 116 ist an das Steuer-Gate 114 angeschlossen. Dieser Schichtstapel, welcher die Zelle bildet, ist begrenzt mittels Seitenwänden 118, beispielsweise mittels Seitenwand-Spacern. Im Betrieb werden Daten in eine herkömmliche NAND-Flash-Speicherzelle geschrieben, wie beispielsweise der Flash-Speicherzelle 100, mittels Anlegens einer hohen Vorspann-Spannung mit einem Wert von beispielsweise 18 V zwischen dem Steuer-Gate 114 und dem Source-Bereich 102 und dem Drain-Bereich 104. Unter diesen Bedingungen können Elektronen durch die Tunneloxidschicht 108 in das Floating Gate 110 tunneln. Zum Löschen der Flash-Speicherzelle 100 wird die Spannung an dem Substrat 106, dem Source-Bereich 102 und/oder dem Drain-Bereich 104 erhöht, was bewirkt, dass in dem Floating 110 gespeicherte Elektronen durch die Tunneloxidschicht 108 zu dem Substrat 106, dem Source-Bereich 102 und/oder dem Drain-Bereich 104 tunneln. Alternativ können die Elektronen veranlasst werden zum Tunneln durch die Isolationsschicht 112 zu dem Steuer-Gate 114 zum effektiven Löschen der Flash-Speicherzelle 100.
  • Die in dem Floating Gate 110 gespeicherte Ladung verändert die Schwellenspannung der Flash-Speicherzelle 100, welche die Spannung ist, die angelegt wird an das Steuer-Gate 114 zum Ermöglichen eines Stromflusses zwischen dem Source-Bereich 102 und dem Drain-Bereich 104. Somit kann die Flash-Speicherzelle 100 gelesen werden mittels Anlegens einer ausgewählten Spannung an das Steuer-Gate 114 und Messens des Stromflusses zwischen dem Source-Bereich 102 und dem Drain-Bereich 104. Abhängig von der in dem Floating Gate 110 gespeicherten Ladung wird die gewählte Spannung, die zum Lesen angelegt wird, entweder über oder unter der Schwellenspannung sein, was eine „1" oder eine „0" repräsentiert. Zusätzlich können mehrere Bits in der Flash-Speicherzelle 100 gespeichert werden, beispielsweise mittels Veränderns der in dem Floating Gate 110 gespeicherten Ladung zum Bereitstellen von mehreren möglichen Niveaus für die Schwellenspannung.
  • Da der Speichereffekt der Speicherzelle 100 abhängt von dem Speichern einer Ladung in dem Floating Gate 110, sollte die Tunneloxidschicht 108 dick genug sein, um zu Verhindern, dass ein bemerkenswerter Verlust von in dem Floating Gate 110 gespeicherter Ladung auftritt. Beispielsweise können 20 % der in dem Floating 110 gespeicherten Ladung aufgrund direkten Tunnelns in weniger als 5 min verloren werden, wenn die Tunneloxidschicht 108 eine Höhe (Dicke) von 4 nm aufweist. Mit einer Tunneloxidschicht 108, die ungefähr 5 nm hoch (dick) ist, vergeht ungefähr 1 Tag, bis ungefähr 20 % der in dem Floating Gate 110 gespeicherten Ladung aufgrund direkten Tunnelns verloren geht. Um diesen Verlust aufgrund direkten Tunnelns zu vermeiden (innerhalb einer kommerziell akzeptablen Zeitperiode), weisen herkömmliche Flash-Speicher typischerweise eine Tunneloxidschicht auf, die zwischen 8 nm und 12 nm hoch (dick) ist. Selbst bei neueren Arten von Flash-Speichern, wie beispielsweise SONGS-Flash, welche Siliziumnitrid (SiN) verwenden zum effektiveren Einfangender Ladung, weist die Tunneloxidschicht typischerweise eine Höhe (Dicke) von mindestens 4 nm auf.
  • Skalierungsprobleme, die beim Reduzieren der Größe einer Flash-Speicherzelle auftreten können enthalten physikalische Skalierungs-Herausforderungen, elektrische Skalierungs-Herausforderungen und Zuverlässigkeits-Herausforderungen. Eine physikalische Skalierungs-Herausforderung ist, dass wenn ein Wortleitungs-Traum in einem Array herunterskaliert wird, eine erhöhte Kapazitäts-Kopplung zwischen nicht miteinander verbundenen Floating Gates erhöht wird, was eine Verschiebung der Schwellenspannung bewirkt. Diese Kopplung kann reduziert werden, indem die Höhe (Dicke) des Floating Gates reduziert wird und/oder indem Low-k-dielektrische Materialen verwendet werden. Zusätzlich kann eine SONGS-Typ-Zellenstruktur verwendet werden zum Reduzieren oder effektiv Eliminieren solcher Floating Gate-Indifferenzen.
  • Andere physikalische Herausforderungen sind darin zu sehen, dass die Seitenwände (beispielsweise Seitenwand-Spacer) des Floating Gates in Wortleitungs-Richtung nicht korrekt hergestellt werden können, da die physikalische Dicke des Inter-Poly-Dielektrikums größer sein kann als der Raum zwischen Floating Gates, wenn die Flash-Speichereinrichtung herunterskaliert wird. Da der Beitrag der Seitenwände zu dem Kopplungs-Verhältnis von dem Steuer-Gate zu dem Floating Gate reduziert wird mittels Reduzierens der Floating-Höhe, kann das Kopplungs-Verhältnis zurückgehen auf unter 0,3 bei einem 30 nm-Technologieknoten. Zum Verbessern des Kopplungsverhältnisses können Inter-Poly-ONO-Dielektrika bis auf 15 nm herunterskaliert werden. Als anderer Ansatz können High-k-dielektrische Materialien, wie beispielsweise Al2O3 und HfO2 verwendet werden. Zusätzlich kann eine neue Zellenstruktur, welche auch bezeichnet wird als U-förmige NAND-Flash, zu einem erhöhten Kopplungsverhältnis durch Inter-Poly-Dielektrikum-Flächenvergrößerung führen.
  • Elektrische Skalierungsaspekte, wie beispielsweise der Kurzkanaleffekt, welcher resultiert aus einer kurzen Gatelänge und einer Treiberstrom-Reduktion aufgrund einer kleiner aktiven Weite, können an Bedeutung gewinnen, wenn die Dimension eines Flash-Speichers reduziert wird, unterhalb eines 30 nm-Technologieknotens können diese Herausforderungen den Erfass-Rahmen und die Betriebsgeschwindigkeit der Einrichtung, insbesondere für einen Multi-Level-Zellenbetrieb degradieren. Eine Möglichkeit, um diese Schwierigkeiten zu überwinden, ist in der Verwendung von FinFETs und Booster-Platten-Strukturen zu sehen. Da FinFETs Seitenwand-Kanäle verwenden wie auch eine obere planare Oberfläche, können die Treiberströme erhöht werden. Zusätzlich haben FinFETs eine ziemliche hohe Immunität hinsichtlich des Kurzkanaleffekts. In einer Booster-Platten-Struktur wird der Kurzkanaleffekt reduziert aufgrund einer unterdrückten Programmierinterferenz in nicht ausgewählten Zellen.
  • Zuverlässigkeitsaspekte beim Herunterskalieren einer Flash-Speichereinrichtung resultieren aus der bemerkenswerten Reduktion in der Anzahl von Elektronen in dem Floating Gate aufgrund der Reduktion der Kapazität des Inter-Poly-Dielektrikums, wenn die Zellengröße reduziert wird. Beispielsweise wird bei einer 30 nm-Design-Regel erwartet, dass weniger als 100 Elektronen in dem Floating Gate gespeichert werden und diese in einer Schwellenspannung-Verschiebung von 6V resultieren. Da die Ladungsverlust-Toleranz niedriger wird als 10 Elektronen, werden Ausfälle bei der Datenhaltung und der Zykelhaltbarkeit wahrscheinlich. Wie oben erläutert wurde, beschränken die Datenhaltbarkeits-Erwägungen die Möglichkeit, die Tunneloxidschicht aggressiv zu skalieren.
  • Zusätzlich zu Skalierungs-Herausforderungen, welche die Größe von Speicherzellen in einem Flash-Speicher betreffen, gibt es auch Skalierungsaspekte hinsichtlich Peripherieeinrichtungen. Die hohen elektrischen Felder, die zum Programmieren und Löschen herkömmlicher Flashspeicher benötigt werden, verursachen, dass die Skalierung in Peripherieeinrichtungen hinterherhinkt, aufgrund der Erforderlichkeit der Unterstützung von Anforderungen hinsichtlich hoher Spannungen. Die Verwendung neuer Zellenstrukturen, wie beispielsweise SONGS, wie auch die Entwicklung von High-k-dielektrischen Materialien kann Raum schaffen zum Skalieren solcher Hohe-Spannung-Peripherieeinrichtungen.
  • Für NAND-Flash-Einrichtungen wird erwartet, dass konventionelle Floating Gate-Designs kontinuierlich bis zu einem 50 nm-Technologieknoten skaliert werden. Unterhalb dieser Größe wird erwartet, dass SONGS-artige NAND-Flash-Zellenstrukturen und Kombinationen von FinFET- und SONOS-artigen Zellenstrukturen verwendet werden können. Zusätzlich kann eine TANGS-Zelle, welche ein Dielektrikum-Verbund. verwendet aus SiO2/SiN/Al2O3 und TaN, verwendet werden. Die High-k-Dielektrika mit einer guten Bandlücken-Anpassung zwischen dem Blockier-Oxid und der Ladungsfängerschicht in dieser Art von Zelle erhöhen das Kopplungsverhältnis auf dem Tunneloxid. Dies resultiert in der Möglichkeit dickerer Dielektrika, mit verbesserten Ladungsverlust-Charakteristika und schnellerem Löschen.
  • Zusätzlich zu DRAM und Flash-Speichern, welche Ladungsbasiert sind, stellen andere Arten von nicht Ladungsträgerbasierten Speichern viel versprechende Speichertechnologien dar, beispielsweise Phasenänderungs-Vielfachzugriffsspeicher (Phase Change Random Access Memory, PCRAM) und Conductive Bridging-Vielfachzugriffsspeicher (Conductive Bridging Random Access Memory, CBRAM). Sowohl PCRAM als auch CBRAM sind nicht-flüchtige Speicher und, da sie nicht Ladungs-basiert sind, können sie immun sein gegenüber einigen der mit der Skalierung von Flash-Speichern verbundenen Datenhalte Problemen. CBRAM, auch bezeichnet als programmierbare Metallisations-Zellenspeicher (Programmable Metalization Cell, PMC) ist in diesem Zusammenhang von besonderem Interesse.
  • PMC-Speicher oder CBRAM-Speicher verwenden eine elektrochemische Steuerung von Nanogrößenordnung-Mengen von Metall in dünnen Schichten eines Festkörperelektrolyten zum Speichern von Informationen. Schlüssel-Attribute von CBRAM sind niedrige Spannung und ein Strombetrieb, ein hoher Skalisierungsgrad und eine relative einfache Herstellung. Ein Ausbilden einer Einrichtung enthält das Auflösen von Silber oder Kupfer in einem Chalkogenid (beispielsweise Germanium-Selenid oder Germanium-Sulfid) oder Oxid (beispielsweise Wolframoxid)-basiertem Glas zum Erzeugen eines Festkörperelektrolyten. Eine Silber enthaltende oder eine Kupfer enthaltende Schicht und eine inerte Elektrode, die in Kontakt mit dem Elektrolyt-Film gebildet wird, erzeugt eine Einrichtung, bei der Information gespeichert wird mittels elektrischer Änderungen, die mittels der Oxidation des Silber-Metalls oder Kupfer-Metalls und Reduktion von Silber oder Kupfer-Ionen in den Elektrolyten verursacht werden. Dies tritt bei einer angelegten Vorspannung auf, die in einem Bereich von einigen 100 mV liegt und kann resultieren in einer Widerstandsänderung von mehreren Größenordnungen innerhalb von 10 oder mehr Nanosekunden, selbst für Ströme in einem μR-Bereich. Eine umgekehrte Vorspannung derselben Größenordnung führt zu einem umgekehrten Prozess solange, bis das elektrolytisch abgeschiedene Metall entfernt wurde, womit die Einrichtung gelöscht wird. Da die Information gehalten wird mittels Metall-Atom-elektrolytischer Abscheidung anstelle einer Ladungs-basierten Speicherung weist CBRAM exzellente Halte-Eigenschaften auf.
  • 2A zeigt einen herkömmlichen Conductive-Bridging-Übergang (Conductive Bridging Junction, CBJ) zur Verwendung in einer Conductive Bridging Vielfachzugriffsspeicher-Speicherzelle (CBRAM). Ein CBJ 200 weist eine erste Elektrode 202, eine zweite Elektrode 204 sowie einen Festkörperelektrolyt-Block 206 auf, der zwischen die erste Elektrode 202 und die zweite Elektrode 204 eingebracht ist. Die erste Elektrode 202 oder die zweite Elektrode 204 ist eine reaktive Elektrode, die andere Elektrode ist eine inerte Elektrode. In diesem Beispiel ist die erste Elektrode 202 die reaktive Elektrode und die zweite Elektrode 204 ist die inerte Elektrode. Die erste Elektrode 202 enthält in diesem Beispiel Silber (Ag) und der Festkörperelektrolyt-Block 206 weist in diesem Ausführungsbeispiel der Erfindung ein Silber-dotiertes Chalkogenid-Material auf.
  • Wenn eine Spannung an dem Festkörperelektrolyt-Block 206 angelegt wird, wird eine Redox-Reaktion initiiert, welche Ag+-Ionen aus der ersten Elektrode 202 in den Festkörperelektrolyt-Block 206 treibt, wo sie reduziert werden zu Ag, womit Ag-reiche Cluster innerhalb des Festkörperelektrolyt-Blocks 206 gebildet werden. Die Größe und die Anzahl von Ag-reichen Clustern innerhalb des Festkörperelektrolyt-Blocks 206 kann zu einem solchen Ausmaß erhöht werden, dass eine leitfähige Brücke 214 zwischen der ersten Elektrode 202 und der zweiten Elektrode 204 ausgebildet wird.
  • Wie in 2B gezeigt ist wird, wenn eine inverse Spannung zu der in 2A angelegten Spannung an den Festkörperelektrolyten 206 angelegt wird, eine Redox-Reaktion initiiert, die Ag+-Ionen aus dem Festkörperelektrolyt-Block 206 in die erste Elektrode 202 treibt, wo sie zu Ag reduziert werden. Als eine Konsequenz werden die Größe und die Anzahl von Ag-reichen Clustern innerhalb des Festkörperelektrolyt-Blocks 206 reduziert, womit die leitfähige Brücke 214 reduziert wird und schließlich entfernt wird.
  • Zum Bestimmen des aktuellen Speicherzustands CBJ 200 wird ein Erfass-Strom durch den CBJ 200 geführt. Der Erfass-Strom begegnet einem hohen Widerstand, wenn keine leitfähige Brücke 214 innerhalb des CBJ 200 existiert und einem niedrigen Widerstand, wenn eine leitfähige Brücke 214 in dem CBJ 200 vorhanden ist. Ein hoher Widerstand kann beispielsweise eine „0" repräsentieren, wohingegen ein niedriger Widerstand beispielsweise eine „1" repräsentieren kann, oder umgekehrt.
  • Der Festkörperelektrolyt-Block 200 kann viele Materialien aufweisen, aber die Materialien von größtem Interesse zur Verwendung in einem CBRAM sind Chalkogene, beispielsweise enthaltend Sauerstoff (O), Schwefel (S) und Selen (Se). Eine Kombination dieser Materialien mit Kupfer (Cu) oder Silber (Ag) führt zu binären Elektrolyten, wie beispielsweise Ag2Se oder Cu2S. Alternativ kann ein Übergangsmetall, wie beispielsweise Wolfram (W), zur Reaktion gebracht werden mit Sauerstoff, so dass ein geeignetes Basis-Glas für einen Elektrolyten gebildet wird. Wenn beispielsweise das resultierende Wolframoxid ausreichend porös ist und in seiner Tri-Oxid-Form (WO3) gebildet ist, sind Silber-Ionen oder Kupfer-Ionen innerhalb des Materials mobil und können elektrolytische Abscheidungen bilden. Ein anderer Ansatz ist darin zu sehen, Chalkogene mit anderen Elementen, wie beispielsweise Germanium, zu kombinieren, so dass ein Basis-Glas erzeugt wird, in welchem Kupfer oder Silber gelöst werden kann. Ein Beispiel eines solchen Elektrolyten ist Ag, aufgelöst in Ge30Se70 (beispielsweise Ag33Ge20Se47). Dies nimmt die Form an einer kontinuierlichen gläsernen Basisstruktur und einer verteilten Ag2Se-Phase, welche superionisch ist und es ermöglicht, dass der Elektrolyt superionische Qualitäten zeigt. Die Nanostruktur dieses Materials und seines Sulfid-Gegenparts stellen gute Eigenschaften zur Verwendung in Schalteinrichtungen, wie beispielsweise CBRAM, bereit. Die Metall-reiche Phase ist sowohl ein Ionen-Leiter als auch ein Elektronen-Leiter, aber das Basisstrukturmaterial, welches jede dieser leitfähigen Bereiche voneinander trennt, ist ein gutes Dielektrikum, so dass der Gesamtwiderstand des Materials vor der elektrolytischen Abscheidung hoch ist.
  • Ein Festkörperelektrolyt, wie ein solcher, der in einem CBRAM verwendet wird, kann derart hergestellt sein, dass er Ionen enthält entlang seiner gesamten Schichtdicke. Die Ionen, die der Elektronen-zuführenden Kathode am nächsten sind, werden zu ihrer Oberfläche bewegt und werden zuerst reduziert. Ungleichförmigkeiten in der Ionen-Verteilung und in der Nano-Topographie der Elektrode werden zur Förderung von lokalisierter Abscheidung oder Keimbildung führen. Selbst wenn mehrere Keime gebildet werden, wird der Keim mit dem höchsten Feld und der besten Ionen-Versorgung hinsichtlich des nachfolgenden Wachsens favorisiert und wird sich aus der Kathode als ein einzelner metallischer Nanodraht erstrecken. Die elektrolytische Abscheidung von Metall auf der Kathode erweitert physikalisch die Elektrode in den Elektrolyten hinein, was in Festköperelektrolyten möglich ist, insbesondere wenn sie gläserner Natur sind und wenn sie in der Lage sind, die gewachsene elektrolytische Abscheidung in einer Hohlraum-reichen halb-flexiblen Struktur aufzunehmen.
  • Da die elektrolytische Abscheidung mit der Kathode verbunden ist kann sie Elektronen für nachfolgende Ionen-Reduktion zuführen. Dies ermöglicht der vorstehenden elektrolytischen Abscheidung, Ionen aus dem Elektrolyten zu ziehen, auf ihrer Oberfläche abzuscheiden, so dass sie sich weiter vorwärts erstreckt. Somit ist die wachsende elektrolytische Abscheidung in einem Elektrolyten mit einem ausreichenden Anteil von Metallionen immer neben einer bedeutenden Innenquelle, so dass die durchschnittliche Distanz, welche jedes Ionen zurücklegt, um reduziert zu werden, maximal einige Nanometer beträgt.
  • Der spezifische Widerstand der elektrolytischen Abscheidung ist um Größenordnungen niedriger als der spezifische Widerstand des die elektrolytische Abscheidung umgebenden Elektrolyten, so dass sobald die elektrolytische Abscheidung von der Kathode zu der Anode gewachsen ist und eine vollständige leitfähige Brücke bildet, der Widerstand der Struktur erheblich fehlt. Der reduzierte Widerstand der Struktur aufgrund der elektrolytischen Abscheidung bewirkt eine Erhöhung des Stromflusses durch die Einrichtung, bis eine Stromgrenze der Quelle erreicht ist. An diesem Punkt fällt der Spannungsabfall auf die Schwelle zur elektrolytischen Abscheidung und der Prozess stoppt, womit sich ein endgültiger „An"-Widerstand der Struktur ergibt.
  • Wie oben erläutert wurde ist der Prozess der elektrolytischen Abscheidung reversibel mittels Veränderns der Polarität der angelegten Vorspannung. Wenn die elektrolytische Abscheidung positiv gemacht wird hinsichtlich der ursprünglich oxidierbaren Elektrode, so wird sie die neue Anode und löst sich mittels Oxidation auf. Während der Auflösung der leitfähigen Brücke wird ein Gleichgewicht aufrechterhalten mittels elektrolytischer Abscheidung von Metall zurück zu der Stelle, an der das überschüssige Metall für die elektrolytische Abscheidung ursprünglich vorhanden war. Der ursprüngliche Wachstumsprozess der leitfähigen Brücke wird einen Bereich niedriger Innendichte in dem Elektrolyten zurücklassen, welcher Elektrolyt die Elektrode umgibt und dieses „feie Volumen" begünstigt eine Re-Deposition ohne erweitertes Wachstum zurück in den Elektrolyten. Sobald die elektrolytische Abscheidung vollständig aufgelöst worden ist, wird der Prozess selbst-gestoppt, womit der endgültige „Aus"-Widerstand der Struktur resultiert. Die Asymmetrie der Struktur vereinfacht das periodische Durchlaufen der Einrichtung zwischen einem Aus-Zustand mit hohem Widerstand und einem An-Zustand mit niedrigem Widerstand, womit es der Einrichtung ermöglicht wird, als ein Schaltelement oder Speicherelement betrieben zu werden.
  • Es ist anzumerken, dass ein ähnliches Prinzip auch funktionieren wird in einem Vakuum, bei dem ein Tunnelstrom die Ionen durch das Vakuum treibt, beispielsweise kann eine Silber-Brücke einer Größe im Nanometerbereich in einem Vakuum in einer kleinen Lücke zwischen einem Platin-Leiter und einer Schicht aus Ag2S ausgebildet werden. Der Prozess des Ausbildens dieser Brücke kann umgekehrt werden und schnell wiederholt werden, da nur einige Atome in diesem Prozess involviert sind. Ähnliche Metall-Vakuum-Systeme, in welchen leitfähige Gold-Brücken oder leitfähige Kupfer-Brücken verwendet werden, können ebenfalls in alternativen Ausführungsbeispielen der Erfindung vorgesehen sein.
  • Im Unterschied zu einem Flash-Speicher ist in herkömmlichen CBRAM-Zellen, wie auch in Speicherzellen für andere resistive Speichertechnologien, wie beispielsweise PCRAM oder binären Übergangsmetalloxid-resistiven-Vielfachzugriffsspeichern (OxRRAM), die nicht-flüchtige Speicherzelle getrennt von dem Transistor. Dies kann zu größeren und weniger skalierbaren Speicherzellen führen. Andere neue vorgeschlagene Technologien, wie beispielsweise Nano-elektromechanische Feldeffekttransistoren und eingestellte Gate-Techniken können ebenfalls schwer skalierbar sein.
  • Gemäß einem Ausführungsbeispiel der Erfindung kann eine Speicherzelle konstruiert sein unter Verwendung einer Flashartigen Struktur, welche das Speicherelement mit einem Transistor kombiniert, welches aber ein nicht Ladungsträger-Speicher-basiertes Element an dem Gate verwendet. Beispielsweise kann ein Festkörperelektrolyt, wie er beispielsweise in CBRAM verwendet wird, in den Gate-Stapel eingefügt werden. Mittels Feld-induzierten Wachsens von Filamenten in dem Gate-Stapel bei hoher Gate-Spannung kann die Schwellenspannung oder der An-Widerstand des Transistors bei niedrigen Gate-Spannungen modifiziert werden. Ein scharfes Filament entwickelt ein sehr hohes Feld in seiner Umgebung und führt zu einer sehr starken Modulation der Leitfähigkeit des Kanals der Einrichtung gemäß der Länge des Filaments und der Nähe des Filaments zu dem Transistorkanal. Der An-Widerstand der Einrichtung ist die Spannungsdifferenz zwischen der Source-Spannung und der Drain-Spannung dividiert durch den Strom, der durch Source und Drain bei einer gegebenen Gate-Spannung fließt. Abhängig von der Geometrie des Filaments, wie beispielsweise seiner Länge und seiner Nähe zu dem Kanal, variiert der An-Widerstand des Transistors bei einer gegebenen Gate-Spannung erheblich. Somit wird durch Verwendung des modifizierbaren Gate-Stapels eine neue Speichereinrichtung geschaffen, welche nicht auf gespeicherter Ladung in der Nähe des Kanals basiert, sondern auf einer rekonfigurierbaren Geometrie der Gate-Elektrode, welche den Kanal abhängig von der Konfiguration moduliert. Eine solche Speicherzelle kann bis hinunter zu wenigen geringen Merkmalsgrößen hinunterskaliert werden und sie können angeordnet werden in Strukturen, welche ähnlich sind zu denen, welche in einem NAND-Flash-Speicher oder einem NOR-Flash-Speicher eingesetzt werden zum Erzielen einer ähnlichen Speicherdichte. Zusätzlich können andere nicht Ladungsträger-Speicher-basierte resistive Schaltelemente, wie beispielsweise ein Phasenänderungs-Material, welches ähnlich ist zu dem, welches in einem PCRAM verwendet wird, oder binäre Übergangsmetalloxid-resistive-Speicher, oder ein Kohlenstoff-basiertes Schaltelement, in welchem leitfähige Filamente aus sp2-reichem amorphem Kohlenstoff in einer isolierenden Schicht aus sp3-reichem amorphem Kohlenstoff gebildet werden, anstelle eines Festkörperelektrolyten verwendet werden zum Modifizieren der Schwellenspannung oder des An-Widerstands des Transistors bei einer gegebenen Gate-Spannung.
  • Da der Speicher nicht Ladungsträger-Speicher-basiert ist, kann die Zuverlässigkeit von Informationsspeicherung weniger problematisch ausfallen, selbst wenn die Einrichtung bis auf sehr kleine Merkmalsgrößen (Feature Sizes) hinunterskaliert wird. Zusätzlich kann die Tunneloxiddicke (oder Gateoxiddicke skaliert werden auf 3 nm oder weniger, da das Tunneloxid nicht mehr in der Lage sein muss, Ladungsverlust von Ladung in einem Floating Gate zu verhindern und eine dünne Tunneloxidschicht kann während des Programmierens vorteilhaft sein. Ferner kann die Programmierung einer von solchen nicht Ladungsträger-Speicher-basierten Einrichtungen nicht gelöscht werden mittels Bestrahlung mit UV-Licht oder mittels Bestrahlens mittels einer Co60-Strahlungsquelle oder einer anderen Strahlungsquelle mit einer Gesamtdosis von ungefähr 1 MRad, wie dies der Fall ist bei vielen Ladungsträger-Speicher-basierten Speichern.
  • Bezug nehmend auf 3 wird eine Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzelle ist strukturiert als ein Halbleiter-Transistor, welcher einen Festkörperelektrolyten enthält, wie er beispielsweise in einem CBRAM vorgesehen ist, in dem Gate-Stapel des Transistors, womit eine Flash-artige Speicherzelle bereitgestellt wird, welche sehr hoch skalierbar ist.
  • Im Unterschied zu einer Flash-Speicherzelle ist die Speicherzelle 300 nicht Ladungsträger-Speicher-basiert, sondern nutzt stattdessen ein Feld zum Induzieren des Wachsens von Filamenten des Festkörperelektrolyten in gleicher Weise wie bei einem CBRAM, zum Verändern der Schwellenspannung und/oder des An-Widerstands der Zelle. Vorteilhafterweise, da sie nicht Ladungsträger-Speicherbasiert ist, unterliegt die Speicherzelle 300 nicht den gleichen Arten von Zuverlässigkeitsproblemen wie sie eine Flash-Speicherzelle unterliegt, wenn sie in ihrer Größe herunterskaliert wird.
  • Die Speicherzelle 300 weist einen Source-Bereich 302, einen Drain-Bereich 304 und einen Kanal-Bereich 305 auf, welche in einem Substrat 306 ausgebildet sind. In einigen Ausführungsformen kann das Substrat 306 ein P-Typ-Substrat sein und der Source-Bereich 302 und der Drain-Bereich 304 können N+-dotierte Bereiche sein.
  • Eine Gateoxidschicht 308, in einigen Ausführungsformen. aufweisend eine Höhe von 3 nm oder weniger, und in einigen Ausführungsformen aufweisend eine Höhe von 1 nm, ist auf oder über dem Substrat 306 abgeschieden. Ein modifizierbarer Gate-Stapel 310 ist auf oder über der Gateoxidschicht 308 ausgebildet. Eine Gateelektrode 312 ist auf oder über dem veränderbaren Gate-Stapel 310 angeordnet. Der veränderbare Gate-Stapel 310 und die Gateelektrode 312 sind umrandet, anders ausgedrückt begrenzt, von Seitenwänden 314, beispielsweise von Seitenwand-Abstandshaltern (auch bezeichnet als Seitenwand-Spacer).
  • Der veränderbare Gate-Stapel 310 ist auf einem Festkörperelektrolyten ausgebildet, wie beispielsweise einem Chalkogenid-Glas, obwohl anzumerken ist, dass der veränderbare Gate-Stapel 310 andere geeignete Materialien enthalten kann, wie beispielsweise Kupferoxid, binäre Übergangsmetalloxide, wie beispielsweise Nickeloxid, Zirkoniumoxid, Titanoxid, ein Aluminiumoxid oder Aluminiumreiches Oxid, oder eine SrZrO3-Schicht. Andere Strukturen, wie beispielsweise ein Metall-Vakuum-System mit Silber, Gold oder Kupfer-Vakuumsystem oder ein Kohlenstoff-Bi-Schicht-System können ebenfalls in dem veränderbaren Gate-Stapel 310 verwendet werden. Wie im Folgenden noch näher erläutert wird, kann ein leitfähiges Filament in dem veränderbaren Gate-Stapel 310 bei hohen Gate-Spannungen gewachsen werden. Das leitfähige Filament hat einen Effekt auf die Schwellenspannung oder den An-Widerstand des Transistors bei niedrigen Gate-Spannungen. Diese Veränderungen in der Schwellenspannung oder in dem An-Widerstand kann zum Speichern von Information verwendet werden.
  • Die 4A und 4B zeigen die Speicherzelle 300 mit einem Filament 402, das in dem veränderbaren Gate-Stapel 310 gewachsen ist. Die Präsenz des Filaments 402 verändert die Leitfähigkeit des veränderbaren Gate-Stapels 310, was die Kopplung der Gate-Spannung auf den Transistorkanal 305 verändert, in dem die Schwellenspannung oder der An-Widerstand des Transistors/der Speicherzelle 300 verändert wird. Das Filament 402 wächst entlang eines Feldes, welches erzeugt wird mittels Anlegens eines Tunnelstroms durch die Gateoxidschicht 308 bei hohen Spannungen. Im Allgemeinen wird eine Spannung von weniger als 1 V/nm der Dicke des veränderbaren Gate-Stapels ausreichend sein zum Ausbilden des Filaments 402, aber höhere Spannungen können ebenfalls verwendet werden.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird, wenn der veränderbare Gate-Stapel 310 ein Silber-dotiertes Chalkogenid-Material ist und die Gate-Elektrode 312 Silber enthält, das bei einer hohen Spannung erzeugte Feld eine Redox-Reaktion bewirken, welches Ag+-Ionen aus der Gateelektrode 312 in den veränderbaren Gate-Stapel 310 treibt. Innerhalb des veränderbaren Gate-Stapels 310 werden diese Ionen reduziert zu Ag, womit Ag-reiche Cluster innerhalb des veränderbaren Gate-Stapels 310 gebildet werden. Ähnlich zu dem Ausbilden einer leitfähigen Brücke in einer CBRAM-Einrichtung bilden diese Ag-reichen Cluster das Filament 402. Das Filament 402 kann reduziert werden oder entfernt werden mittels Umkehrens des Stromflusses bei hohen Spannungen.
  • Abhängig von der Stärke des Feldes und der Zeitdauer, während der das Filament 402 gewachsen wird, wie in 4B dargestellt, kann das Filament 402 zu unterschiedlichen Längen gewachsen werden. Unterschiedliche Filament-Längen führen zu Unterschieden in der Leitfähigkeit des veränderbaren Gate-Stapels 310 und zu Unterschieden in der Schwellenspannung oder des An-Widerstands bei einer gegebenen Gate-Spannung der Speicherzelle 300. Diese Fähigkeit zum Steuern der Schwellenspannung oder der Leitfähigkeit des Transistorskanals kann verwendet werden zum Speichern von mehreren Bits von Information in der Speicherzelle 300. Beispielsweise können mittels Unterscheidens zwischen vier unterschiedlichen Schwellenspannungen oder Leitfähigkeits-Zuständen des Transistors zwei Informationsbits in der Speicherzelle 300 gespeichert werden.
  • Wie in den 4A und 4B dargestellt ist, wird das Filament 402 auf der Drain-Seite der Speicherzelle 300 gewachsen. Dies kann erreicht werden, indem eine Vorspannung zwischen der Gateelektrode 312 und dem Drain-Bereich 304 angelegt wird, so dass ein Strom durch den veränderbaren Gate-Stapel 310 angelegt wird. Dieser Strom ist typischerweise in einem Bereich von ungefähr 100 nA bis 100 μA, was viel größer ist als die Femtoampere Strom, welche üblicherweise angelegt werden, wenn ein herkömmlicher Flash-Speicher geschrieben wird. Das Feld, welches zum Wachsen eines solchen Filaments verwendet wird, kann erzeugt werden auf entweder der Source-Seite oder der Drain-Seite der Speicherzelle 300, abhängig von der Vorspannung. Somit können, wie in den 5A und 5B gezeigt, zwei Filamente 502 bzw. 504 erzeugt werden in dem veränderbaren Gate-Stapel 310 und können auf variable Längen gewachsen werden, indem eine geeignete Vorspannung zwischen die Gateelektrode 312 und den Source-Bereich 302 (für das Filament 502) und zwischen die Gateelektrode 312 und den Drain-Bereich 304 (für das Filament 504) angelegt wird.
  • 6 zeigt eine alternative Ausführungsform einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung. Wie in anderen Ausführungsbeispielen ist die Speicherzelle 600 als ein Halbleiter-Transistor ausgebildet mit einem in das Gate des Transistors eingefügten Festkörperelektrolyten. Die Speicherzelle 600 weist auf einen Source-Bereich 602, einen Drain-Bereich 604 und einen Kanal-Bereich 605, ausgebildet in einem Substrat 606. Eine Gateoxidschicht 608 ist auf oder über dem Substrat 606 angeordnet und eine Gate- Platten-Schicht 610 ist auf oder über der Gateoxidschicht 608 ausgebildet. Die Gate-Platten-Schicht 610 kann ein Polysilizium-Material, ein Metall, wie beispielsweise Mo, W, oder Cr, ein leitfähiges Kohlenstoff-Material oder ein anderes geeignetes leitfähiges Material enthalten. Ein veränderbarer Gate-Stapel 612, gebildet aus einem Festkörperelektrolyten, ist auf oder über der Gate-Platten-Schicht 610 angeordnet und eine Gateelektrode 614 ist auf oder über dem veränderbaren Gate-Stapel 612 angeordnet. Seitenwände 616 sind an den Rändern der Speicherzelle 600 angeordnet.
  • Die Präsenz der Gate-Platten-Schicht 610 hat eine Auswirkung auf den Stromfluss durch den veränderbaren Gate-Stapel 612. Wie in den 7A und 7B dargestellt, ist bei Präsenz der Gate-Platten-Schicht 610 es ermöglicht, dass ein Filament 702 durch einen Zentralabschnitt des veränderbaren Gate-Stapels 612 gewachsen wird.
  • 8 zeigt ein Ausführungsbeispiel eines Verfahrens 800 zum Herstellen eines integrierten Schaltkreises mit einer Speicherzelle, welche gleich ist der Speicherzelle 300, wie sie in 3 dargestellt ist, unter Verwendung eines Chalkogenid-Glases als ein Festkörperelektrolyt-Material. In Schritt 802 wird ein herkömmliches Prozessieren verwendet zum Bereitstellen eines Substrats, auf oder über welchem eine 1 nm bis 3 nm dicke Gateoxidschicht aufgebracht wird. In Schritt 804 wird ein erstes Photoresist-Material, wie beispielsweise Polymethyl-Methacrylat (PMMA) Photoresist-Material auf oder über der Gateoxidschicht abgeschieden. Das Photoresist-Material kann aufgebracht werden, beispielsweise mittels Spin-Coatings, nach welchem Schritt das Photoresist-Material bei ungefähr 170 °C für ungefähr 18 Stunden gebacken werden kann, so dass ein vollständiges Entfernen von Flüssigkeit gewährleistet ist.
  • In Schritt 806 wird das Photoresist-Material strukturiert mittels Belichtens des Photoresist-Materials unter Verwendung an sich gekannter Lithographie-Techniken, so dass Öffnungen im Nanometer-Größenbereich definiert werden, welche an das Substrat angepasst sind. Beispielsweise kann das Photoresist-Material belichtet werden unter Verwendung eines Elektronenstrahl-Lithographie-Systems, wie beispielsweise einem JEOL 600 Elektronenstrahl-Lithographie-Systems, mit einer Flächendosis von ungefähr 1200 μC/cm2. In Schritt 808 wird das Photoresist-Material entwickelt, so dass Strukturen mit hoher Auflösung in dem Photoresist-Material erzeugt werden mit steilen Seitenwänden. Dies kann erreicht werden, beispielsweise, indem das strukturierte Photoresist-Material für ungefähr 20 s in einem Entwickler belichtet wird, enthaltend 11:10:1:MIBK:CS:MEK, wobei MIBK 1:3 Methyl-Isobutyl-Keton:Isopropanol ist, CS 3:7 2-Ethoxyethanol:Methanol ist, und MEK 2,65:7,35 Methylethylketon:Ethanol ist, gefolgt von einer Spülung von Isopropylalkohol (IPA) für eine Dauer von ungefähr 30 s. Dies führt zu Strukturen mit hoher Auflösung in dem PMMA mit steilen Seitenwänden.
  • In Schritt 810 wird ein Basis-Glas einer Schichtdicke von ungefähr 20 nm abgeschieden. Dies kann erreicht werden mittels Verdampfens von einer Ge30Se70-Quelle unter Hochvakuum-Bedingungen (ungefähr 10–6 Torr), unter Verwendung beispielsweise eines resistiv geheizten Knudsen-Typ-Zellen- oder Elektronenstrahl-Verdampfens, so dass sichergestellt wird, dass die Verbindung des abgeschiedenen Films fast dieselbe ist wie diejenige des Quellen-Materials. Eine niedrige Abscheidungsrate zwischen ungefähr 0,01 nm/s und ungefähr 0,01 nm/s, und bevorzugt ungefähr 0,03 nm/s kann eine gute Stufenbedeckung und eine gute Füllung in engen Vias bereitstellen.
  • In Schritt 812 wird Silber mit einer Schichtdicke von ungefähr 30 nm abgeschieden. Dies kann mittels Verdampfens erreicht werden, ohne dass das Vakuum beim Abscheiden des Glases zerstört wird. Die Dicken-Kombination von ungefähr 20 nm Basis-Glas und ungefähr 30 nm Silber, soll eine vollständige Sättigung des Glases mit Silber durch die gesamte Schichtdicke des Basis-Glases hindurch gewährleisten, während eine dünne Rest-Silber-Oberflächenschicht (einer Dicke von ungefähr 10 nm) zurückbleibt, wenn die Diffusion vollständig erfolgt ist.
  • In Schritt 814 wird das Silber in das Glas diffundiert. Dies kann erreicht werden, beispielsweise mittels eines ungefähr 70 min andauernden Belichtens mittels einer 0,35 W/cm2 glühenden (Wolfram) Breitspektrum-Quelle, so dass sowohl ein Heizen als auch ein Belichten für das Auflösen des Silbers in das Basis-Glas sichergestellt ist. Dies liefert eine ungefähre Stationär-Zustand-Substrattemperatur während dieses Schrittes, wie sie mittels eines Temperatursensors, welcher in Kontakt ist mit der Probenrückseite, gemessen wird, von ungefähr 100 °C, was deutlich unterhalb der Glas-Übergangstemperatur eines jeden der Materialien, welche verwendet werden, liegt.
  • Das Belichten wird durchgeführt unter Hochvakuum-Bedingungen, um eine Oxidation der Elektrolyt-Schicht zu verhindern.
  • In Schritt 816 wird ein zweites Elektrodenmaterial, wie beispielsweise Silber oder jedes beliebige andere Gate-Metall, beispielsweise einer Schichtdicke von 100 nm, abgeschieden. Dies kann erreicht werden, beispielsweise mittels Verdampfens, ohne das Vakuum zu zerstören.
  • In einer alternativen Ausführungsform kann ein integrierter "Schaltkreis mit einer Speicherzelle, wie sie beispielsweise in 6 gezeigt ist, hergestellt werden mittels Abscheidens einer leitfähigen Schicht auf dem Gateoxid, nachdem das Photoresist-Material entwickelt worden ist (Schritt 808) und vor dem Abscheiden der Chalkogenid-Schicht (Schritt 810). Die leitfähige Schicht kann ein leitfähiges Material enthalten, wie beispielsweise eine Polysilizium-Gate-Platte, eine Metall-Gate-Platte (enthaltend beispielsweise Mo, W, oder Cr) oder eine leitfähige Kohlenstoffschicht.
  • 9A zeigt eine alternative Ausführungsform einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung. Die Speicherzelle 900 weist ein Kohlenstoff-Bi-Schicht-System 902 auf, welches zwei Schichten von amorphem Kohlenstoff enthält. Die erste Schicht 904 ist eine Isolationsschicht, welche eine 2 nm bis 3 nm dicke Kohlenstoffschicht aufweist, welche reich ist an sp3-hybridisiertem Kohlenstoff. Die zweite Schicht 906 ist eine leitfähige Schicht, welche reich ist an sp2-hybridisiertem Kohlenstoff. Die Speicherzelle 900 weist ferner eine Gateoxidschicht 908, einen Source-Bereich 910, einen Drain-Bereich 912, einen Kanal 913, und eine optionale Kontaktschicht 914, welche ein Metall oder ein anderes hochleitfähiges Material enthält, auf. Die zweite Schicht 906 dient ferner als eine Gateelektrode.
  • Wie in 9B gezeigt ist, kann im Betrieb ein sp2-Filament 950 in der sp3-reichen ersten Schicht 904 ausgebildet werden, indem ein Strom durch das Kohlenstoff-Bi-Schicht-System 902 getrieben wird, wodurch die Leitfähigkeit (und der Widerstand) des Kohlenstoff-Bi-Schicht-Systems verändert wird. Innerhalb der ersten Schicht 904 bewirkt der Strom eine Veränderung in der Struktur des Materials von einer sp2/sp3-Unordnung auf atomarer Ebene zu einem ungeordneten graphitischen sp2-Domänen-Netzwerk durch die Migration von sp3-Defekten. Der Strom induziert die Migration von sp2-reichen Clustern, so dass ein Durchflusspfad-Netzwerk aus graphitischen sp2-Domänen gebildet wird, welches einen Isolator-zu-Metall-Übergang bewirkt. Ein Elektronentransport in dem sp2-reichen metallischen Zustand besitzt eine schwach temperaturabhängige Leitfähigkeit mit einer Majorität von Loch-Ladungsträgern und einer Minorität von Elektronen- Ladungsträgern. Ein eindimensionaler Kanal entsteht aufgrund einer Filament-Leitung durch lokalisierte sp2-reiche Regionen innerhalb der sp3-Kohlenstoff-Barrieren und insbesondere innerhalb der Barriere, die dem Elektronen-Injektor benachbart ist. Dies begrenzt die elektrische Leitung bei niedriger Vorspannung. Zusätzlich kann dies beinhalten die Orientierung von n-Orbitalen von sp2-gebundenen Kohlenstoff-Molekühlen, wenn sie einem großen elektrischen Feld ausgesetzt sind, was zu erhöhter Elektronen-Transmission führt.
  • Ein Anlegen eines Stromes mit umgekehrter Polarität kehrt die Migration von sp2-Domänen in der sp3-reichen ersten Schicht 904 um, reduziert das sp2-Filament 950 und die Leitfähigkeit (und erhöht somit den Widerstand) des Kohlenstoff-Bi-Schicht-Systems 902. Ähnlich wie bei anderen Ausführungsbeispielen bewirkt die Veränderung in dem Widerstand des Kohlenstoff-Bi-Schicht-Systems 902 Veränderungen in der Kopplung der Gate-Elektrode mit dem Transistorkanal und deshalb eine Veränderung der Schwellenspannung oder des An-Widerstands der Zelle. Optional kann eine zusätzliche leitfähige sp2-reiche Kohlenstoffschicht (nicht dargestellt) auf oder über der Gateoxidschicht 908 angeordnet werden, zum Erreichen einer Funktion, die ähnlich ist der Funktion der Gate-Platten-Schicht in anderen Ausführungsbeispielen. Andere Materialien, wie beispielsweise ein Nickeloxid/Nickel-Stapel, in welchem leitfähige Elemente ausgebildet werden können, können in gleicher Weise verwendet werden wie das Kohlenstoff-Bi-Schicht-System in einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung.
  • Bezug nehmend auf 10 wird ein Verfahren 1000 zum Herstellen eines integrierten Schaltkreises mit einer Kohlenstoff-Bi-Schicht-basierten Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung, wie sie in 9 dargestellt ist, beschrieben. In Schritt 1002 wird ein herkömmliches Prozessieren verwendet zum Bereitstellen eines Substrats, auf oder über welchem eine 1 nm bis 3 nm dicke Gateoxidschicht aufgebracht worden ist. In Schritt 1004 wird eine 2 nm bis 3 nm dicke Schicht aus nicht-leitfähigem sp3-reichem amorphem Kohlenstoff abgeschieden. In Schritt 1006 wird eine Schicht aus leitfähigem sp2-reichem amorphem Kohlenstoff abgeschieden. Während diese Schicht fast jede beliebige geeignete Dicke aufweisen kann, ist die Schicht in einem Ausführungsbeispiel der Erfindung ungefähr 10 nm bis 50 nm dick. In Schritt 1008 kann diese Kohlenstoffschicht bedeckt werden von einer leitfähigen Schicht, beispielsweise einem Metall, wie beispielsweise Mo, Ti, Ta oder einem anderen Metall oder einem anderen geeigneten hoch-leitfähigen Material. In Schritt 1010 werden herkömmliche Kohlenstoff-Hartmasken-Techniken verwendet werden zum Ätzen des Stapels. Prozessieren der Einrichtung kann weitergeführt werden gemäß herkömmlicher Fabrikations-Techniken.
  • Optional kann eine zusätzliche leitfähige Kohlenstoffschicht mit einer Dicke von ungefähr 1 nm zwischen die Gateoxidschicht und der sp3-reichen amorphen Kohlenstoffschicht abgeschieden werden. Eine solche Schicht kann abgeschieden werden vor dem Schritt 1004.
  • Zusätzlich zum Verwenden CBRAM-artiger nicht Ladungsträgerbasierter Mittel zum Verändern der Kopplung eines Gates mit dem Kanal können andere Formen von Materialien mit modifizierbarer Leitfähigkeit in dem Gate-Stapel verwendet werden. Beispielsweise kann ein Phasenänderungs-Material, wie es beispielsweise in einem PCRAM verwendet wird, verwendet werden.
  • 11 zeigt ein Ausführungsbeispiel basierend auf einem temperaturabhängigen Phasenänderungs-Material, wie beispielsweise Silizium, Polysilizium, amorpher Kohlenstoff, einem Chalkogenid oder einem anderen geeigneten Phasenänderungs-Material. Die Speicherzelle 1100, welche auch einen Transistor bildet, weist einen Source-Bereich 1102 und einen Drain-Bereich 1104 in einem Substrat 1106 auf. Eine Gateoxidschicht 1108, welche beispielsweise ein 1 nm bis 3 nm dickes Siliziumoxid (SiO2) enthalten kann, wird auf oder über dem Source-Bereich 1102, dem Drain-Bereich 1104 und dem Kanal-Bereich 1105 in dem Substrat 1106 abgeschieden. Ein Phasenänderungs-Material 1110, welches seine Leitfähigkeit verändert, wenn es erhitzt wird, ist auf oder über der Gateoxidschicht 1108 angeordnet und ist verbunden mit einer Gate-Kontaktschicht 1112, welche ein hoch-leitfähiges Material, wie beispielsweise W, WSi, Polysilizium, Ni, NiSi oder ein anderes geeignetes leitfähiges Material enthält. Eine „Innen"-Leitung 1114 und eine „Außen"-Leitung 1116 sind mit dem Phasenänderungs-Material 1110 verbunden, so dass ein Strom bereitgestellt wird zum Erhitzen des Phasenänderungs-Materials zum Verändern seiner Leitfähigkeit. Isolatoren 1118, welche beispielsweise Siliziumoxid enthalten, trennen die „Innen"-Leitung 1114 und die „Außen"-Leitung 1116 von der Gate-Kontaktschicht 1112.
  • Im Betrieb werden die „Innen"-Leitung 1114 und die „Außen"-Leitung 1116 verwendet zum Anlegen eines Stroms durch das Phasenänderungs-Material 1110 zum Aufheizen des Phasenänderungs-Materials 1110. Abhängig von Temperatur, auf welche das Phasenänderungs-Material 1110 geheizt wird, kann das Phasenänderungs-Material 1110 hoch-leitfähig werden (typischerweise eine leitfähige Kristall-Gestalt annehmen) oder einen hohen Widerstand bekommen (im Allgemeinen eine nicht-leitfähige amorphe Gestalt annehmen). Typischerweise schaltet das Material in einen Leitfähig-Zustand bei einer Temperatur oberhalb einer Kristallisations-Temperatur des Materials, aber unterhalb einer Schmelz-Temperatur, während ein Widerstands-Zustand erreicht wird, indem das Material über seine Schmelz-Temperatur geheizt wird. Zwischenwerte der Leitfähigkeit können ebenfalls erreicht werden, abhängig von der Temperatur. Wie in anderen Ausführungsformen der Erfindung können Veränderungen in den Leitfähigkeiten des Materials Veränderungen in der Schwellenspannung oder dem An- Widerstand bei einer gegebenen Gate-Spannung für die Speicherzelle 1100 bewirken.
  • Speicherzellen wie beispielsweise die oben beschriebenen Speicherzellen können in Speichereinrichtungen verwendet werden, die eine große Anzahl von solchen Zellen enthalten. Diese Zellen können beispielsweise organisiert sein in einem Array von Speicherzellen mit einer Vielzahl von Zeilen und Spalten von Zellen, wobei jede Zelle ein Bit oder mehrere Bits von Information speichert. Speichereinrichtungen dieser Art können verwendet werden in einer Vielzahl von Anwendungen oder Systemen.
  • Wie in den 12A und 12B dargestellt ist, können solche Speichereinrichtungen verwendet werden in Speichermodulen.
  • In 12A ist ein Speichermodul 1200 dargestellt, auf dem ein oder mehrere Speichereinrichtungen 1204 auf einem Substrat 1202 angeordnet sind. Die Speichereinrichtung 1204 kann eine Vielzahl von Speicherzellen enthalten, wobei jede Speicherzelle ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung verwendet. Das Speichermodul 1200 kann ferner eine oder mehrere elektronische Einrichtungen 1206 enthalten, welche beispielsweise enthalten Speicher, Verarbeitungs-Schaltkreise, Steuer-Schaltkreise, Adressier-Schaltkreise, Bus-Verbindungs-Schaltkreise oder andere Schaltkreise oder elektronische Einrichtungen, welche auf einem Modul mit einer Speichereinrichtung kombiniert werden können, wie beispielsweise der Speichereinrichtung 1204. Zusätzlich weist das Speichermodul 1200 mehrere elektrische Verbindungen 1208 auf, welche verwendet werden können zum Verbinden des Speichermoduls 1200 mit anderen elektronischen Komponenten, inklusive anderer Module.
  • Wie in 12B dargestellt ist, können in einigen Ausführungsformen diese Module übereinander stapelbar sein, so dass ein Stapel 1250 gebildet wird. Beispielsweise kann ein stapelbares Speichermodul 1252 eine oder mehrere Speichereinrichtungen 1256 enthalten, die auf einem stapelbaren Substrat 1254 angeordnet sind. Die Speichereinrichtung 1256 weist Speicherzellen auf, die Speicherelemente enthalten gemäß einem Ausführungsbeispiel der Erfindung. Das stapelbare Speichermodul 1252 kann ferner eine oder mehrere elektronische Einrichtungen 1258 enthalten, inklusive einem Speicher, einem Verarbeitungs-Schaltkreis, einem Steuer-Schaltkreis, einem Adressier-Schaltkreis, einem Bus-Verbindungs-Schaltkreis oder einem anderem Schaltkreis oder andere elektronische Einrichtungen, welche mit einem Modul mit einer Speichereinrichtung kombiniert werden können, wie der Speichereinrichtung 1256. Elektrische Verbindungen 1260 werden verwendet zum Verbinden des stapelbaren Speichermoduls 1252 mit anderen Modulen in dem Stapel 1250 oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 1250 können beinhalten zusätzliche stapelbare Speichermodule, ähnlich denen des stapelbaren Speichermoduls 1252, wie es oben beschrieben wurde, oder andere Arten von stapelbaren Modulen, wie beispielsweise stapelbaren Verarbeitungs-Modulen, Steuer-Modulen, Kommunikations-Modulen oder anderen Modulen, welche elektronische Komponenten enthält.
  • In einigen Ausführungsbeispielen kann ein Speicher, wie er oben beschrieben wurden ist, in einem System verwendet werden, welches eine Vielzahl anderer Komponenten enthält, wie beispielsweise Eingabe-/Ausgabe-Einrichtungen, Prozessoren und/oder zusätzliche Speichereinrichtungen.
  • 13 zeigt ein System 1300, in welchem ein nicht-flüchtiger Speicher 1302 gemäß einem Ausführungsbeispiel der Erfindung verwendet wird zum Emulieren einer Festplatte oder einer anderen Massenspeichereinrichtung. Da der nicht-flüchtige Speicher 1302 eine kürzere Zugriffszeit aufweist als ein typisches Festplattenlaufwerk, kann die Leistungsfähigkeit des Systems verbessert werden, indem herkömmlich verwendete Software und Daten auf der nicht-flüchtigen Speichereinrichtung gespeichert werden.
  • In diesem Beispiel weist das System 1300 einen Systemspeicher 1304, einen Systemprozessor 1306 und ein Integrierter-Schaltkreis-Gehäuse 1308 auf. Das Integrierter-Schaltkreis-Gehäuse 1308 weist den nicht-flüchtigen Speicher 1302 sowie einen Controller 1310 auf. Ein Systembus 1312 verbindet den System-Speicher 1304, den System-Prozessor 1306 und das Integrierter-Schaltkreis-Gehäuse 1308. Es ist anzumerken, dass eine Vielzahl anderer Einrichtungen (nicht gezeigt) ebenfalls mit dem Systembus 1312 verbunden sein können, wie beispielsweise eine Vielzahl von Eingabe-/Ausgabe-Einrichtungen (nicht dargestellt), zusätzliche Prozessoren (nicht gezeigt) oder andere Einrichtungen, die zur Verwendung mit einem Computersystem geeignet sind.
  • Der nicht-flüchtige Speicher 1302 weist Speicherzellen gemäß einem Ausführungsbeispiel der Erfindung auf, wie sie oben beschrieben worden sind. Innerhalb des Integrierter-Schaltkreis-Gehäuses 1308 ist der nicht-flüchtige Speicher 1302 verbunden mit dem Controller 1310, welcher eine Schnittstelle für den nicht-flüchtigen Speicher 1302 mit dem System-Bus 1312 bereitstellt. Abhängig von der Art des System-Busses 1312 kann der Controller 1310 die Schnittstelle einer Festplatte oder einer anderen Massenspeichereinrichtung emulieren. Der System-Speicher 1304 kann einen herkömmlichen Speicher enthalten, wie beispielsweise ein herkömmliches DRAM oder kann Speicherzellen gemäß den oben beschriebenen Ausführungsbeispielen der Erfindung enthalten.
  • Der nicht-flüchtige Speicher 1302 kann verwendet werden zum Verbessern der Leistungsfähigkeit und Zuverlässigkeit des Systems 1300, in dem gemeinsam verwendete Applikationen und Daten gespeichert werden. Beispielsweise kann der nicht-flüchtige Speicher 1302 Komponenten eines Betriebssystems speichern. In einigen Ausführungsformen kann der nicht-flüchtige Speicher 1302 Software zum Emulieren einer Festplatte oder einer anderen Massenspeichereinrichtung speichern. In einigen solcher Systeme kann der Controller 1310 die Fähigkeit aufweisen zum Unterbrechen eines System-Hochfahr-Prozesses (wie beispielsweise einem RIOS-Hochfahr-Prozess auf einigen Computersystemen) und dazu die Software zum Emulieren einer Festplatte von dem nicht-flüchtigen Speicher 1302 auf dem System-Speicher 1304 zu installieren. In einigen Ausführungsformen kann der nicht-flüchtige Speicher 1302 derart angeordnet und derart eingerichtet sein, dass auf ihn in Block-orientierter Weise zugegriffen werden kann, womit ein Zugriff auf Datenblöcke geschaffen wird, ähnlich der Block-orientierten Weise, in der Daten auf einem herkömmlichen Festplatten-Laufwerk angeordnet sind. Im Allgemeinen hängt die Größe eines Datenblocks ab von der Menge von Speicher in dem nicht-flüchtigen Speicher und liegt typischerweise in einem Bereich von 512 Bytes bis 64 KBytes oder mehr, obwohl andere Blockgrößen ebenfalls verwendet werden können.
  • Es ist anzumerken, dass das in 13 dargestellte System ein Beispiel ist und dass viele andere System-Konfigurationen gemäß anderen Ausführungsbeispielen der Erfindung verwendet werden können. Alternative System-Konfigurationen können eine Vielzahl von Eingabe-/Ausgabe-Einrichtungen, mehrere Prozessoren, alternative Bus-Konfigurationen und viele andere Konfigurationen eines Computersystems aufweisen. Zusätzlich. ist anzumerken, dass die Komponenten, die in 3 gezeigt sind, separat sein können oder sie können in eine einzelne Einrichtung oder in ein einzelnes Modul integriert sein oder in mehrere Einrichtungen oder Module. Beispielsweise kann der System-Prozessor 1306 in eine einzelne Einrichtung mit dem System-Speicher 1304 und einer oder mehreren Eingabe/Ausgabe-Einrichtungen integriert sein. Es ist ferner anzumerken, dass ein System, wie es in 13 dargestellt ist, zur allgemeinen Verwendung eingerichtet sein kann oder für spezielle Zwecke, wie beispielsweise für eine Zellular-Kommunikation oder Drahtlos-Kommunikation, zur Photographie, zum Abspielen von Musik oder anderen digitalen Medien oder für andere Zwecke.
  • In einigen Ausführungsformen kann ein Speicher, wie er oben beschrieben worden ist, verwendet werden in einer hybriden Massenspeichereinrichtung, wie beispielsweise einem hybriden Festplattenlaufwerk, wie es in 14 dargestellt ist. Das hybride Laufwerk 1400, welches in 14 dargestellt ist, weist einen nicht-flüchtigen Speicher 1402 auf, welcher Speicherzellen gemäß einem Ausführungsbeispiel der Erfindung enthält, wie sie oben beschrieben worden sind.
  • Zusätzlich weist das hybride Laufwerk 1400 ein zweites Massenspeichermedium 1404 auf, wie beispielsweise eine herkömmliche magnetische Festplatte oder eine optische Platte, und einen Controller 1406. Der Controller 1406 ist mit dem nicht-flüchtigen Speicher 1402 und mit dem zweiten Massenspeichermedium 1402 verbunden und leitet Anforderungen zum Zugreifen auf Daten, die in entweder dem nicht-flüchtigen Speicher 1402, dem zweiten Massenspeichermedium 1404 oder in beiden gespeichert sind, weiter.
  • In einigen Ausführungsformen der Erfindung kann der Controller 1406 kombiniert werden mit einem Massenspeichereinrichtungs-Controller, wie beispielsweise einem Festplattenlaufwerk-Controller oder einem Optisches-Laufwerk-Controller, und kann die Funktionen eines herkömmlichen Massenspeichereinrichtungs-Controllers erledigen zusätzlich zu dem Weiterleiten von Zugriffs-Anforderungen an den nicht-flüchtigen Speicher 1402 oder das zweite Massenspeichermedium 1404.
  • Das hybride Laufwerk 1400 wird in der gleichen Weise verwendet wie ein herkömmliches Festplatten-Laufwerk und weist im Allgemeinen ähnliches oder gleiches Aussehen, ähnliche oder gleiche Ausmaße und ähnliche oder gleiche Schnittstellen auf wie eine herkömmliche Festplatteneinrichtung oder eine andere herkömmliche Massenspeichereinrichtung. Jedoch kann das hybride Laufwerk 1400 eine höhere Leistungsfähigkeit und geringeren Energiebedarf erreichen als ein herkömmliches Festplattenlaufwerk, indem ein Teil der Daten, wie regelmäßig verwendete Daten, in dem nicht-flüchtigen Speicher gespeichert werden anstelle eines Speicherns in dem zweiten Massenspeichermedium, da der nicht-flüchtige Speicher 1402 typischerweise eine kürzere Zugriffszeit aufweist als das zweite Massenspeichermedium 1404 und typischerweise weniger Energie benötigt.
  • Auf Datenblöcke in dem hybriden Laufwerk 1400 kann gemäß einer Block-Adresse in gleicher Weise zugegriffen werden, wie sie verwendet werden bei einem herkömmlichen Festplattenlaufwerk oder einer anderen herkömmlichen Massenspeichereinrichtung. Basierend auf der Adresse kann der Controller 1406 die Anforderung an den nicht-flüchtigen Speicher 1402 oder an das zweite Massenspeichermedium 1404 richten. In einigen Ausführungsbeispielen wird dies erreicht unter Verwendung einer Adressen-Abbildung zum Bestimmen, wie bzw. an wen die Zugriffs-Anforderungen zu richten sind. Dieses Abbilden kann in einer Tabelle oder in einer anderen Datenstruktur gespeichert werden, welche von dem Controller 1406 zum Weiterleiten der Zugriffs-Anforderungen verwendet wird. Da die meisten herkömmlichen Massenspeichereinrichtung auf Daten in Block-orientierter Weise zugreifen, kann in einigen Ausführungsformen der Erfindung der nicht-flüchtige Speicher 1402 in einer Block-orientierten Weise organisiert sein mit Blockgrößen typischerweise in einem Bereich von 512 Bytes bis 64 KBytes, obwohl andere Blockgrößen ebenfalls möglich sind. Typischerweise ist die für den nicht-flüchtigen Speicher 1402 verwendete Blockgröße gleich der Blockgröße, die für das zweite Massenspeichermedium verwendet wird, obwohl unterschiedliche Blockgrößen ebenfalls möglich sind und in einigen Ausführungsbeispielen der Erfindung verwendet werden können.
  • Es ist anzumerken, dass andere Konfigurationen eines hybriden Laufwerks, inklusive einem nicht-flüchtigen Speicher, in einer alternativen Ausführungsform der Erfindung verwendet werden können. Beispielsweise kann ein hybrides Laufwerk zusätzliche Massenspeichereinrichtungen enthalten, zusätzlichen Speicher zur Verwendung als einen Cache oder andere Konfigurationen.
  • Während die Erfindung gezeigt und beschrieben wurde mit Bezugnahme auf spezifische Ausführungsformen ist anzumerken, dass ein Fachmann erkennen wird, dass verschiedene Veränderungen in Form und Detail durchgeführt werden können, ohne das Wesen und den Bereich der Erfindung, wie er durch die angefügten Ansprüche definiert ist, zu verlassen. Beispielsweise gibt es viele Materialien, die als Festkörperelektrolyten oder als Phasenänderungs-Materialien verwendet werden können und es gibt andere Arten von Materialien mit veränderbarer Leitfähigkeit, welche in dem Gate-Stapel eines Transistors/einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung eingefügt werden können.
  • Es ist ferner anzumerken, dass ein solches veränderbares Leitfähigkeits-Element eingefügt werden kann in andere Transistor-Designs, wie beispielsweise FinFETs, Nanodraht-Transistoren oder andere Transistor-Designs zum Bereitstellen einer Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung.
  • Ferner ist anzumerken, dass andere Ausführungsbeispiele, wie beispielsweise unter Verwendung von Poly-Gate-Substitutionen, gemäß alternativen Ausführungsformen der Erfindung verwendet werden können. Viele andere Varianten sind ebenfalls möglich. Der Bereich der Erfindung wird somit dargestellt mittels der beigefügten Ansprüche und alle Veränderungen, welche sich innerhalb der Bedeutung und des Bereichs von Äquivalenten der Patentansprüche liegen, sollen durch die Erfindung und die Ansprüche umfasst sein.

Claims (60)

  1. Integrierter Schaltkreis, aufweisend: • einen Halbleiter-Transistor mit einem Kanal; • eine Gateoxidschicht, angeordnet auf oder über dem Kanal; • eine Gateelektrode; und • eine veränderbare Gate-Stapel-Schicht, angeordnet zwischen der Gateoxidschicht und der Gateelektrode, wobei die modifizierbare Gate-Stapel-Schicht ein resistives Schaltelement aufweist, wobei eine Leitfähigkeit des resistiven Schaltelements veränderbar ist zum Verändern eines An-Widerstands des Halbleiter-Transistors.
  2. Integrierter Schaltkreis gemäß Anspruch 1, wobei der Halbleiter-Transistor Information speichert basierend auf Veränderungen des An-Widerstands des Halbleiter-Transistors bei einer gegebenen Gate-Spannung.
  3. Integrierter Schaltkreis gemäß Anspruch 1 oder 2, wobei die Gateoxidschicht eine Dicke aufweist von ungefähr 3 nm oder weniger.
  4. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 3, wobei das resistive Schaltelement ein isolierendes Material aufweist, und wobei die Leitfähigkeit des resistiven Schaltelements verändert wird mittels reversiblen Ausbildens eines leitfähigen Filaments in dem isolierenden Material.
  5. Integrierter Schaltkreis gemäß Anspruch 4, wobei das isolierende Material einen Festkörperelektrolyten aufweist.
  6. Integrierter Schaltkreis, gemäß Anspruch 4, wobei das isolierende Material eine sp3-reiche Kohlenstoffschicht aufweist und wobei das leitfähige Filament ein sp2-reiches Kohlenstoff-Filament aufweist, welches in der sp3-reichen Kohlenstoffschicht ausgebildet ist.
  7. Integrierter Schaltkreis gemäß einem der Ansprüche 4 bis 6, wobei das Ausbilden des leitfähigen Filaments induziert wird mittels Anlegens eines Stroms durch das isolierende Material.
  8. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 7, wobei das resistive Schaltelement ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit basierend auf seiner Phase ändert.
  9. Integrierter Schaltkreis, aufweisend: • eine Speicherzelle mit einem Transistor, welcher aufweist einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine veränderbare Gate-Stapel-Schicht, • wobei eine in der Speicherzelle gespeicherte Information abhängig ist von einer veränderbaren Leitfähigkeit der veränderbaren Gate-Stapel-Schicht.
  10. Integrierter Schaltkreis gemäß Anspruch 9, wobei die Gateoxidschicht eine Dicke aufweist von ungefähr 3 nm oder weniger.
  11. Integrierter Schaltkreis gemäß Anspruch 9 oder 10, • wobei die veränderbare Gate-Stapel-Schicht aufweist ein Material niedriger Leitfähigkeit; und • wobei ein Ausbilden eines Filaments hoher Leitfähigkeit in dem Material niedriger Leitfähigkeit eine Veränderung der Leitfähigkeit der veränderbaren Gate-Stapel-Schicht bewirkt.
  12. Integrierter Schaltkreis gemäß Anspruch 11, wobei das Material niedriger Leitfähigkeit einen Festkörperelektrolyten aufweist.
  13. Integrierter Schaltkreis gemäß Anspruch 11, • wobei das Material niedriger Leitfähigkeit eine sp3-reiche Kohlenstoffschicht aufweist; und • wobei das Filament hoher Leitfähigkeit ein sp2-reiches Kohlenstoff-Filament aufweist, welches in der sp3-reichen Kohlenstoffschicht ausgebildet ist.
  14. Integrierter Schaltkreis gemäß einem der Ansprüche 9 bis 13, wobei die veränderbare Gate-Stapel-Schicht ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit basierend auf seiner Phase ändert.
  15. Verfahren zum Herstellen eines integrierten Schaltkreises, aufweisend: • Bereitstellen eines Substrats dotiert mit einem Source-Bereich, einem Drain-Bereich und einem Kanal-Bereich; • Aufbringen einer Gateoxidschicht auf oder über dem Kanal-Bereich, wobei die Gateoxidschicht eine Dicke von ungefähr 3 nm oder weniger aufweist; • Abscheiden einer veränderbaren Gate-Stapel-Schicht auf oder über der Gateoxidschicht, wobei die veränderbare Gate-Stapel-Schicht ein Material aufweist, welches eine nicht-Ladungsträgerspeicherbasiert-veränderbare Leitfähigkeit aufweist; und • Abscheiden einer Gate-Kontaktschicht auf oder über der veränderbaren Gate-Stapel-Schicht.
  16. Verfahren gemäß Anspruch 15, wobei das Abscheiden der veränderbaren Gate-Stapel-Schicht aufweist: • Abscheiden einer Schicht aus einem Chalkogenid-Glas; • Abscheiden einer Schicht aus einem Metall; und • Diffundieren eines Teils des Metalls in das Chalkogenid-Glas.
  17. Verfahren gemäß Anspruch 15 oder 16, wobei das Abscheiden der veränderbaren Gate-Stapel-Schicht aufweist ein Abscheiden eines binären Übergangsmetalloxids.
  18. Verfahren gemäß einem der Ansprüche 15 bis 17, bei dem eine leitfähige Gate-Platten-Schicht vor dem Abscheiden der veränderbaren Gate-Stapel-Schicht abgeschieden wird.
  19. Verfahren gemäß einem der Ansprüche 15 bis 18, wobei das Abscheiden der veränderbaren Gate-Stapel-Schicht aufweist: • Abscheiden einer Schicht, welche reich ist an sp2-hybridisiertem amorphem Kohlenstoff; und • Abscheiden einer Schicht, welche reich ist an sp3-hybridisiertem amorphem Kohlenstoff.
  20. Speichermodul mit einer Vielzahl integrierter Schaltkreise, • wobei die integrierten Schaltkreise eine Speicherzelle aufweisen mit einem Transistor, wobei der Transistor einen Kanal, eine Gateoxidschicht, eine Gateelektrode und eine veränderbare Gate-Stapel-Schicht aufweist; und • wobei Information in der Speicherzelle gespeichert ist mittels Veränderns einer Leitfähigkeit der veränderbaren Gate-Stapel-Schicht.
  21. Speichermodul gemäß Anspruch 20, wobei die Gateoxidschicht eine Schichtdicke aufweist von ungefähr 3 nm oder weniger.
  22. Speichermodul gemäß Anspruch 20 oder 21, • wobei die veränderbare Gate-Stapel-Schicht aufweist ein Material niedriger Leitfähigkeit; und • wobei ein Ausbilden eines Filaments hoher Leitfähigkeit in dem Material niedriger Leitfähigkeit eine Leitfähigkeit der veränderbaren Gate-Stapel-Schicht verändert.
  23. Speichermodul gemäß Anspruch 22, wobei das Material niedriger Leitfähigkeit einen Festkörperelektrolyten aufweist.
  24. Speichermodul gemäß Anspruch 22, wobei das Material niedriger Leitfähigkeit eine sp3-reiche Kohlenstoffschicht aufweist und wobei das Filament hoher Leitfähigkeit ein sp2-reiches Kohlenstoff-Filament aufweist, welches in der sp3-reichen Kohlenstoffschicht ausgebildet ist.
  25. Speichermodul gemäß einem der Ansprüche 20 bis 24, wobei die veränderbare Gate-Stapel-Schicht ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit basierend auf seiner Phase ändert.
  26. Speichermodul gemäß einem der Ansprüche 20 bis 25, wobei das Speichermodul ein stapelbares Speichermodul ist.
  27. System, aufweisend: • einen System-Speicher; • einen Prozessor; • eine Integrierte-Schaltkreis-Speichereinrichtung; und • einen Bus, welcher den Systemspeicher, den Prozessor und die Integrierte-Schaltkreis-Speichereinrichtung verbindet; • wobei die Integrierte-Schaltkreis-Speichereinrichtung aufweist einen Controller, welcher eine Schnittstelle darstellt für die Integrierte-Schaltkreis-Speichereinrichtung zu dem Bus, sowie eine Speicherzelle, welche einen Transistor aufweist mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer veränderbaren Gate-Stapel-Schicht; • wobei Information in der Speicherzelle gespeichert ist mittels Veränderns einer Leitfähigkeit der veränderbaren Gate-Stapel-Schicht.
  28. System gemäß Anspruch 27, wobei der nicht-flüchtige Speicher Software speichert, welche eine Massenspeichereinrichtung emuliert.
  29. System gemäß Anspruch 28, wobei der Controller ein System-Hochfahr-Prozess unterbricht und die Software, welche eine Massenspeichereinrichtung emuliert, von dem nicht-flüchtigen Speicher auf dem System-Speicher installiert.
  30. System gemäß einem der Ansprüche 27 bis 29, wobei der nicht-flüchtige Speicher Software und Daten, welche regelmäßig von dem System verwendet werden, speichert.
  31. System gemäß einem der Ansprüche 27 bis 30, wobei der nicht-flüchtige Speicher Teile einer Betriebssystem-Software für das System speichert.
  32. System gemäß einem der Ansprüche 27 bis 31, wobei der nicht-flüchtige Speicher ein Blockorientierter Speicher ist.
  33. Hybrides Massenspeichersystem, aufweisend: • einen nicht-flüchtigen Speicher mit einer Speicherzelle, wobei die Speicherzelle einen Transistor aufweist mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer Gate-Stapel-Schicht; • wobei Information in der Speicherzelle gespeichert ist mittels Veränderns einer Leitfähigkeit der veränderbaren Gate-Stapel-Schicht; und • ein zweites Massenspeichermedium.
  34. Hybrides Massenspeichersystem gemäß Anspruch 33, wobei das zweite Massenspeichermedium ein Festplattenlaufwerk aufweist.
  35. Hybrides Massenspeichersystem gemäß Anspruch 33, wobei das zweite Massenspeichermedium ein optisches Laufwerk aufweist.
  36. Hybrides Massenspeichersystem gemäß Anspruch 33, wobei der nicht-flüchtige Speicher eine kürzere Zugriffszeit aufweist als das zweite Massenspeichermedium.
  37. Hybrides Massenspeichersystem gemäß Anspruch 33, wobei der nicht-flüchtige Speicher einen geringeren Energiebedarf aufweist als das zweite Massenspeichermedium.
  38. Hybrides Massenspeichersystem gemäß einem der Ansprüche 33 bis 37, wobei der nicht-flüchtige Speicher ein Blockorientierter Speicher ist.
  39. Hybrides Massenspeichersystem gemäß einem Ansprüche 33 bis 38, wobei der nicht-flüchtige Speicher und das zweite Massenspeichermedium in einer Plattenlaufwerk-Einrichtung enthalten sind.
  40. Hybrides Massenspeichersystem gemäß einem der Ansprüche 33 bis 39, ferner aufweisend: • einen Controller, welcher mit dem nicht-flüchtigen Speicher und mit dem zweiten Massenspeichermedium gekoppelt ist; • wobei der Controller eingerichtet ist zum selektiven Weiterleiten von Zugriffs-Anforderungen an den nicht-flüchtigen Speicher und das zweite Massenspeichermedium.
  41. Hybrides Massenspeichersystem gemäß Anspruch 40, wobei der Controller eingerichtet ist zum selektiven Weiterleiten von Zugriffs-Anforderungen an den nicht-flüchtigen Speicher und das zweite Massenspeichermedium basierend auf einer Adresse der Anforderung.
  42. Hybrides Massenspeichersystem gemäß Anspruch 41, wobei der Controller eingerichtet ist zum Verwenden einer Adressen-Abbildung zum selektiven Weiterleiten von Zugriffsanforderungen.
  43. Festplattenlaufwerk-Einrichtung aufweisend: • ein Festplatten-Speichermedium; • einen nicht-flüchtigen Speicher mit einer Speicherzelle, wobei die Speicherzelle einen Transistor aufweist mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer veränderbaren Gate-Stapel-Schicht; • wobei Information in der Speicherzelle gespeichert ist mittels Veränderns einer Leitfähigkeit der veränderbaren Gate-Stapel-Schicht; und • einen Controller, welcher gekoppelt ist mit dem Festplatten-Speichermedium und dem nicht-flüchtigen Speicher, wobei der Controller eingerichtet ist zum selektiven Weiterleiten von Zugriffs-Anforderungen zu dem nicht-flüchtigen Speicher und dem Festplatten-Speichermedium basierend auf einer angeforderten Adresse.
  44. Festplattenlaufwerk-Einrichtung gemäß Anspruch 33, wobei der Controller mit einem Festplatten-Controller integriert ist.
  45. Festplattenlaufwerk-Einrichtung gemäß Anspruch 43 oder 44, wobei der nicht-flüchtige Speicher ein Blockorientierter Speicher ist.
  46. Festplattenlaufwerk-Einrichtung gemäß einem der Ansprüche 43 bis 45, wobei der nicht-flüchtige Speicher eine kürzere Zugriffszeit aufweist als das Festplatten-Speichermedium.
  47. Halbleiter-Transistor, aufweisend: • einen Source-Bereich, einen Drain-Bereich und einen Kanal-Bereich; • eine Gateoxidschicht, angeordnet auf oder über dem Kanal-Bereich; • eine Gateelektrode; und • eine veränderbare Gate-Stapel-Schicht, angeordnet zwischen der Gateoxidschicht und der Gateelektrode; • wobei die veränderbare Gate-Stapel-Schicht aufweist ein resistives Schaltelement, wobei eine Leitfähigkeit des resistiven Schaltelements veränderbar ist zum Verändern des An-Widerstands des Halbleiter-Transistors.
  48. Halbleiter-Transistor gemäß Anspruch 47, wobei der Halbleiter-Transistor Information speichert basierend auf Veränderungen des An-Widerstands des Halbleiter-Transistors bei einer gegebenen Gate-Spannung.
  49. Halbleiter-Transistor gemäß Anspruch 47 oder 48, wobei die Gateoxidschicht eine Schichtdicke von 3 nm oder weniger aufweist.
  50. Halbleiter-Transistor gemäß einem der Ansprüche 47 bis 49, wobei das resistive Schaltelement ein isolierendes Material aufweist, wobei die Leitfähigkeit des resistiven Schaltelements verändert wird mittels reversiblen Ausbildens eines leitfähigen Filaments in dem isolierenden Material.
  51. Halbleiter-Transistor gemäß Anspruch 50, wobei das isolierende Material einen Festkörperelektrolyten aufweist.
  52. Halbleiter-Transistor gemäß Anspruch 51, wobei der Festkörperelektrolyt ein Chalkogenid-Glas aufweist.
  53. Halbleiter-Transistor gemäß einem der Ansprüche 50 bis 52, wobei das isolierende Material ein Material aufweist, welches ausgebildet ist aus einer Gruppe von Materialien bestehend aus: • eine Kupferoxidschicht; • eine Nickeloxidschicht; • eine Zirkoniumoxidschicht; • eine Titanoxidschicht; • eine Aluminiumoxidschicht; und • eine Strontium-Zirkonium-Oxid-Schicht.
  54. Halbleiter-Transistor gemäß Anspruch 50, wobei das isolierende Material ein Metall-Vakuum-System aufweist.
  55. Halbleiter-Transistor gemäß Anspruch 50, wobei das isolierende Material eine sp3-reiche Kohlenstoffschicht aufweist, und wobei das leitfähige Filament ein sp2-reiches Kohlenstoff-Filament, welches in der sp3-reichen Kohlenstoffschicht ausgebildet ist.
  56. Halbleiter-Transistor gemäß einem der Ansprüche 50 bis 54, wobei das Ausbilden des leitfähigen Filaments induziert ist mittels Anlegens eines Stroms durch das isolierende Material.
  57. Halbleiter-Transistor gemäß einem der Ansprüche 47 bis 55, wobei das resistive Schaltelement ein Phasenänderungs-Material aufweist, welches seine Leitfähigkeit ändert basierend auf seiner Phase.
  58. Halbleiter-Transistor gemäß Anspruch 57, wobei das Phasenänderungs-Material seine Phase verändert in Antwort auf eine Temperatur des Phasenänderungs-Materials.
  59. Verfahren zum Speichern von Information, aufweisend: • Bereitstellen eines Transistors mit einem Kanal, einer Gateoxidschicht, einer Gateelektrode und einer veränderbaren Gate-Stapel-Schicht; und • Verändern eines An-Widerstands des Transistors mittels Bewirkens einer nicht-Ladungsträger-Speicher-basierten physikalischen Veränderung in der veränderbaren Gate-Stapel-Schicht zum Speichern von Information.
  60. Verfahren zum Herstellen einer Speicherzelle, aufweisend: • Bereitstellen eines Substrats, dotiert mit einem Source-Bereich, einem Drain-Bereich und einem Kanal-Bereich; • Aufbringen einer Gateoxidschicht auf oder über dem Kanal-Bereich, wobei die Gateoxidschicht eine Schichtdicke von ungefähr 3 nm oder weniger aufweist; • Abscheiden einer veränderbaren Gate-Stapel-Schicht auf oder über der Gateoxidschicht, wobei die veränderbare Gate-Stapel-Schicht ein Material aufweist, dessen Leitfähigkeit nicht-Ladungsträger-Speicher-basiert veränderbar ist; und • Abscheiden einer Gate-Kontaktschicht auf oder über der veränderbaren Gate-Stapel-Schicht.
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