DE102007049927B4 - Bitleitungs-Dummy-Kernzelle und Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle - Google Patents

Bitleitungs-Dummy-Kernzelle und Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle Download PDF

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Abstract

Bitleitungs-Dummy-Kernzelle, aufweisend:
– zumindest einen ersten Inverter und zumindest einen zweiten Inverter, welche kreuzgekoppelt sind, um ein bistabiles Flip-Flop zu bilden, wobei der erste Invertor einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, welche in Serie mittels eines ersten internen Speicherknotens zwischen einem hohen Bezugspotential und einem niedrigen Bezugspotential verbunden sind, und wobei der zweite Inverter einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, welche in Serie mittels eines zweiten internen Speicherknotens verbunden sind, wobei der Source-Anschluss des zweiten PMOS-Transistors und der zweite interne Speicherknoten mit dem niedrigen Bezugspotential verbunden sind, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert;
– eine Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; und
– einen ersten Auswahltransistor, welcher zwischen der Dummy-Bitleitung und dem ersten internen Speicherknoten gekoppelt ist, welcher den logischen hohen Level speichert.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine Bitleitungs-Dummy-Kernzelle und ein Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle.
  • US 6 172 925 B1 offenbart einen Schaltkreis für die Erzeugung von Timing-Signalen in einem statischen Speicher (SRAM). Der Schaltkreis umfasst eine Dummy-Bitleitung, eine Vielzahl von Dummy-Speicherzellen, die mit der Dummy-Bitleitung verbunden sind, eine Vorrichtung für den parallelen Zugriff auf eine Vielzahl von Dummy-Speicherzellen und einen Schaltkreis, der als Reaktion auf einen Wert der Dummy-Bitleitung Taktsignale für das Speicherarray erzeugt.
  • US 2004/0027852 A1 betrifft einen statischen Halbleiterspeicher mit Dummy-Speicherzellen. Eine Dummy-Speicherzelle entspricht dabei einer normalen Speicherzelle mit einem ersten und zweiten P-Kanal MOS-Transistor, wobei in der Dummy-Speicherzelle diese Transistoren durch erste und zweite N-Kanal MOS-Transistoren ersetzt sind.
  • Die elementaren Funktion von Halbleiterspeichervorrichtungen, wie statische Schreib-Lese-Speicher (static random access memories; SRAMS), sind Lesen und Schreiben von Daten. In einer konventionellen zweidimensionalen Speicherarchitektur verbindet eine Wortleitung die Gate-Anschlüsse der Speicherzellentransistoren in einer Reihe von Speicherzellen und eine Bitleitung verbindet die Source-Anschlüsse oder Drain-Anschlüsse der Speicherzellentransistoren in einer Spalte von Speicherzellen. Die Funktion des Lesens von Daten in einer typischen Halbleiterspeichervorrichtung wird durch ein Signal gesteuert, welches als Lesefreigabe-Signal referenziert wird.
  • Das Lesefreigabe-Signal wird generiert und bereitgestellt durch einen logischen SRAM-Speichercompiler. In fortgeschrittenen Technologien ist die Realisierung der logischen SRAM-Speichercompiler stark von einigen Schlüssel-Designtechniken abhängig. Eine dieser Schlüsselimplementierungen ist die Realisierung des sogenannten Bitleitungs-Dummykonzepts.
  • Das Bitleitungs-Dummykonzept beinhaltet eine Dummybitleitung, welche als ein Teil des Selbst-Timing-Blockes in einem Speichermakro genutzt wird, welches ein Selbst-Timingsignal bereitstellt. Der logische SRAM-Compiler generiert das Lesefreigabe-Signal abhängig von dem Selbst-Timingsignal. Das Ziel der Dummybitleitung ist es, die Kapazität, den Widerstand und den Re-Catch des schlimmsten Falles einer aktiven Array-Bitleitung während einer Lese- und Schreiboperation zu repräsentieren und nachzubilden.
  • Die Bitleitungs-Dummy-Kernzelle sollte dieselben Eigenschaften und Abhängigkeiten von Prozessen und Technologie nachführen und reflektieren wie die Array-Bitleitung. Somit ist es zwingend, dass die Kernzelle der Dummybitleitung in Bezug auf Design und Layout so nahe wie möglich der SRAM-Array-Kernzelle kommt.
  • 1 zeigt eine schematische Ansicht eines konventionellen Bitleitungs-Dummy-Kernzellen-Arrays mit m Bitleitungs-Dummy-Kernzellen, wobei m die Anzahl der Reihen der Speicherzellen bezeichnet.
  • Im Folgenden wird ohne Beschränkung der Allgemeinheit nur die erste Bitleitungs-Dummy-Kernzelle 1 detailliert erläutert. Die Bitleitungs-Dummy-Kernzelle 1 weist einen ersten Inverter 2 und einen zweiten Inverter 3 auf. Der erste Inverter 2 und der zweite Inverter 3 sind kreuzgekoppelt, um ein bistabiles Flip-Flop zu bilden. Der erste Inverter 2 weist vorzugsweise einen ersten PMOS-Transistor 4 und einen ersten NMOS-Transistor 5 auf, welche in Serie durch einen ersten internen Speicherknoten 6 zwischen einem hohen Bezugspotential VDD und einem niedrigen Bezugspotential VSS verbunden sind. Das hohe Bezugspotential VDD ist ein Energieversorgungspotential und das niedrige Bezugspotential ist ein Massepotential. Der zweite Inverter 3 weist einen zweiten PMOS-Transistor 7 und einen zweiten NMOS-Transistor 8 auf, welche in Serie mittels eines zweiten internen Speicherknotens 9 zwischen dem hohen Bezugspotential VDD und dem niedrigen Bezugspotential VSS verbunden sind.
  • Weiter ist ein erster Auswahltransistor 11 zwischen einer Dummybitleitung 10 und dem ersten internen Speicherknoten 6 gekoppelt. Des Weiteren ist ein zweiter Auswahltransistor 12 zwischen dem zweiten internen Speicherknoten 9 und einem Bitleitungs-Gegenstück 13 gekoppelt.
  • Der erste interne Speicherknoten 6 verbindet den Drain-Anschluss des ersten PMOS-Transistors 4 und den Source-Anschluss des ersten NMOS-Transistors 5. Der erste interne Speicherknoten 9 verbindet den Drain-Anschluss des zweiten PMOS-Transistors 7 und den Source-Anschluss des zweiten NMOS-Transistors 8. Der Gate-Anschluss des ersten Auswahltransistors 11 ist mit einer ersten Wortleitung 14 verbunden und der Gate-Anschluss des zweiten Auswahltransistors 12 ist mit einer zweiten Wortleitung 15 verbunden. Die beiden Wortleitungen 14, 15 sind insbesondere mit dem niedrigen Bezugspotential VSS vorgespannt. Weiter ist auch das Bitleitungs-Gegenstück 13, welches mit dem zweiten Auswahltransistor 12 gekoppelt ist, mit dem niedrigen Bezugspotential VSS verbunden.
  • Während der Leseoperation des Speicher-Makros, welches die Vielzahl der Speicherzellen aufweist, triggert das Entladen der Dummy-Bitleitung 10 die Leseerfassungs-Schaltung als Teil des logischen SRAM-Compilers. Das bedeutet, dass die Dummy-Bitleitung 10 die Kapazität, den Widerstand und den Leckstrom des ungünstigsten Falls einer jeden Speicher-Kernzellen-Konfiguration repräsentieren muss, welcher entlang einer Bitleitung auftreten könnte.
  • Das Leckstrom-Kriterium ist von spezieller Wichtigkeit für das Abstimmen des Selbst-Timing-Pfades der Dummy-Bitleitung, welche mit den m Bitleitungs-Dummy-Kernzellen für Hochleistungs-Speicher verbunden ist. Während der Leseoperation resultiert die Entwicklung des differenziellen Signals auf der Bitleitung und dem Bitleitungs-Gegenstück aus dem Lesestrom der ausgewählten Zelle in Relation zu der Summe der Leckströme auf den nicht ausgewählten Zellen derselben Bitleitung. Der Leckstrom der nicht ausgewählten Zellen reduziert das differenzielle Signal, welches für die Erfassung des Inhalts der Zelle während der Leseoperation verfügbar ist. Eine längere Zeit wird benötigt, um eine ausreichende Signalamplitude zu lesen. Weil die Zeit für die Signalentwicklung durch die Selbst-Timing-Schaltung basierend auf der Dummy-Bitleitung definiert ist, welche implementiert ist, muss eine zu schnelle Entladung der Dummy-Bitleitung wegen dem Leckstrom und demnach eine ungenügende Signalamplitude des Lesesignals verhindert werden.
  • Um den Betrag des Leckstroms, welcher durch die Dummy-Bitleitung fließt, zu minimieren, müssen alle entsprechenden Bitleitungs-Dummy-Kernzellen einen logischen hohen Level oder einen logischen 1-Wert speichern. Unter diesen Bedingungen wird der Unterschwellwert-Leckstrom durch den Auswahltransistor der Zellen dramatisch reduziert. Für das Timing des Speichers entspricht dies der Worst-Case-Situation und als ein Ergebnis kann das optimale Selbst-Timingsignal bereitgestellt werden.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einem ersten Aspekt der Erfindung wird eine Bitleitungs-Dummy-Kernzelle bereitgestellt, aufweisend:
    zumindest einen ersten Inverter und zumindest einen zweiten Inverter, welche kreuzgekoppelt sind, um ein bistabiles Flip-Flop zu bilden, wobei der erste Invertor einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, welche in Serie mittels eines ersten internen Speicherknotens zwischen einem hohen Bezugspotential und einem niedrigen Bezugspotential verbunden sind, und wobei der zweite Inverter einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, welche in Serie mittels eines zweiten internen Speicherknotens verbunden sind, wobei der Source-Anschluss des zweiten PMOS-Transistors und der zweite interne Speicherknoten mit dem niedrigen Bezugspotential verbunden sind, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert;
    eine Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; und
    einen ersten Auswahltransistor, welcher zwischen der Dummy-Bitleitung und dem ersten internen Speicherknoten gekoppelt ist, welcher den logischen hohen Level speichert.
  • Gemäß einem zweiten Aspekt der Erfindung wird ein Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle bereitgestellt, welches die Schritte aufweist:
    Bereitstellen einer SRAM-Zelle mit zumindest einem ersten Inverter, welcher einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, und mit einem zweiten Inverter, welcher einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, wobei der erste Inverter und der zweite Inverter kreuzgekoppelt sind, um ein bistabiles Flip-Flop auszubilden;
    Koppeln des Drain-Anschlusses des ersten PMOS-Transistors und des Source-Anschlusses des ersten NMOS-Transistors mittels eines ersten internen Speicherknotens;
    Koppeln des Drain-Anschlusses des zweiten PMOS-Transistors und des Source-Anschlusses des zweiten NMOS-Transistors mittels eines zweiten internen Speicherknotens, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert;
    Koppeln des ersten internen Speicherknotens mittels eines ersten Auswahltransistors mit einer Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt;
    Verbinden des zweiten Speicherknotens und des Source-Anschlusses des zweiten PMOS-Transistors mit Masse, um die Bitleitungs-Dummy-Kernzelle bereitzustellen.
  • Als ein Vorteil der vorliegenden Erfindung wird sichergestellt, dass der erste interne Speicherknoten, welcher mit der Dummy-Bitleitung gekoppelt ist, die das Selbst-Timingsignal bereitstellt, einen logischen hohen Level beziehungsweise eine logische 1 speichert. Somit bildet die Bitleitungs-Dummy-Kernzelle der vorliegenden Erfindung die Kapazität und den Widerstand und die Leckstrom-Konfiguration des ungünstigsten Falls ab. Als ein Ergebnis ist das Selbst-Timingsignal optimal für das Generieren des Lesefreigabe-Signals, welches das optimale Zeitfenster zum Lesen einer Speicherzelle sicherstellt.
  • Als ein weiterer Vorteil der vorliegenden Erfindung wird das Risiko eines ESD-Fehlers verhindert, weil der zweite PMOS-Transistor, dessen Gate-Anschluss einen logischen niedrigen Level beziehungsweise einen logischen Null-Wert empfängt, geblockt ist. Dies wird durch ein Verbinden des Source-Anschlusses dieses PMOS-Transistors mit Masse erreicht und somit existiert keine Potentialdifferenz zwischen dem Source-Anschluss und dem Drain-Anschluss dieses PMOS-Transistors.
  • Als ein weiterer Vorteil ist die vorliegende Erfindung sehr einfach zu realisieren, um geringe Kosten zum Herstellen einer Bitleitungs-Dummy-Kernzelle der vorliegenden Erfindung zu verursachen.
  • Weil der Worst Case durch das Selbst-Timingsignal der vorliegenden Erfindung nachgebildet wird, kann die Speicherzelle sehr schnell entladen werden.
  • Als ein Ausführungsbeispiel der Bitleitungs-Dummy-Kernzelle der vorliegenden Erfindung wird ein zweiter Auswahltransistor zwischen einem Bitleitungs-Gegenstück und einem zweiten internen Speicherknoten angeordnet.
  • Vorzugsweise verbindet der erste interne Speicherknoten den Drain-Anschluss des ersten PMOS-Transistors und den Source-Anschluss des ersten NMOS-Transistors.
  • Als eine Variante der Bitleitungs-Dummy-Kernzelle der vorliegenden Erfindung verbindet der zweite interne Speicherknoten den Drain-Anschluss des zweiten PMOS-Transistors und den Source-Anschluss des zweiten NMOS-Transistors.
  • Vorzugsweise ist das hohe Bezugspotential ein Energieversorgungspotential und/oder das niedrige Bezugspotential ist ein Massepotential.
  • Als eine Variante der Bitleitungs-Dummy-Kernzelle der vorliegenden Erfindung sind der Gate-Anschluss des ersten Auswahl-Transistors und/oder der Gate-Anschluss des zweiten Auswahltransistors mit einer Wortleitung verbunden, welche mit dem niedrigen Bezugspotential verbunden ist.
  • Vorzugsweise ist das Bitleitungs-Gegenstück mit dem niedrigen Bezugspotential verbunden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine SRAM-Speicherzelle bereitgestellt, welche aufweist:
    • – eine Vielzahl von SRAM-Speicherzellen, welche in m Zeilen und n Spalten angeordnet sind;
    • – wie oben beschriebene m Bitleitungs-Dummy-Kernzellen, welche in der Nähe der m Zeilen der SRAM-Speicherzellen angeordnet sind und zumindest mit der Dummy-Bitleitung verbunden sind, welche das Selbst-Timing-Signal bereitstellt; und
    • – eine Zeitgeber-Nachführungsschaltung, welche mit der Dummy-Bitleitung verbunden ist, das Selbst-Timing-Signal empfängt und die Lese- und Schreiboperationen der SRAM-Speicherzellen steuert.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER FIGUREN
  • 1 ist eine schematische Ansicht eines herkömmlichen Bitleitungs-Dummy-Kernzellen-Arrays;
  • 2 ist eine schematische Ansicht eines Bitleitungs-Dummy-Kernzellen-Arrays mit einer Vielzahl von Bitleitungs-Dummy-Kernzellen; und
  • 3 ist ein schematisches Ablaufdiagramm eines Verfahrens zum Herstellen einer Bitleitungs-Dummy-Kernzelle.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • In den Figuren sind identische oder funktional identische Elemente – wenn nicht etwas anderes angegeben ist – mit denselben Bezugszeichen versehen.
  • 2 zeigt eine schematische Ansicht eines Bitleitungs-Dummy-Kernzellen-Arrays mit einer Vielzahl von Bitleitungs-Dummy-Kernzellen 1, m.
  • Ohne Einschränkung der Allgemeinheit wird im Folgenden nur die erste Bitleitungs-Dummy-Kernzelle 1 erläutert.
  • Gemäß der vorliegenden Erfindung weist die Bitleitungs-Dummy-Kernzelle 1 zumindest einen ersten Inverter 2 und zumindest einem zweiten Inverter 3 auf. Der erste Inverter 2 weist einen ersten PMOS-Transistor 4 und einen ersten NMOS-Transistor 5, welche in Serie mittels eines ersten internen Speicherknotens 6 zwischen einem hohen Bezugspotential VDD und einem niedrigen Bezugspotential VSS verbunden sind.
  • Der zweite Inverter 3 weist einen zweiten PMOS-Transistors 7 und einen zweiten NMOS-Transistor 8 auf, welche in Serie mittels eines zweiten internen Speicherknotens 9 verbunden sind.
  • Der Source-Anschluss des zweiten PMOS-Transistors 8 und der zweite interne Speicherknoten 9 sind mit dem niedrigen Bezugspotential VSS verbunden. Als ein Ergebnis ist der zweite interne Speicherknoten 9 geerdet. Somit wird die Bitleitungs-Dummy-Kernzelle 1 gezwungen, zu der benötigten logischen 1 ohne Verursachen einer ESD-Verletzung oder eines Risikos einer Entladung zu flippen, nämlich der erste interne Speicherknoten 6 speichert eine logische 1. Weiter existiert vorzugsweise keine Potentialdifferenz zwischen dem Source-Anschluss und dem Drain-Anschluss des zweiten PMOS-Transistors 7.
  • Des Weiteren wird ein erster Auswahltransistor 11 bereitgestellt, welcher zwischen einer Dummy-Bitleitung 10, die ein Selbst-Timingsignal ST bereitstellt, und mit dem ersten internen Speicherknoten 6 gekoppelt ist, der eine logische 1 beziehungsweise einen logischen hohen Level speichert.
  • Vorzugsweise ist der zweite Auswahltransistor 12 zwischen einem Dummy-Bitleitungs-Gegenstück 13 und einem zweiten internen Speicherknoten 9 gekoppelt.
  • Vorzugsweise verbindet der erste interne Speicherknoten 9 den Drain-Anschluss des ersten PMOS-Transistors 4 und den Source-Anschluss des ersten NMOS-Transistors 5. Vorzugsweise verbindet der zweite interne Speicherknoten 9 den Drain-Anschluss des zweiten PMOS-Transistors 7 und den Source-Anschluss des zweiten NMOS-Transistors 8. Ein hohes Bezugspotential VDD kann als ein Energieversorgungspotential und/oder das niedrige Bezugspotential VSS kann als ein Massepotential ausgebildet sein.
  • Vorzugsweise ist der Gate-Anschluss des ersten Auswahltransistors 11 mit einer ersten Wortleitung 14 verbunden, die mit dem niedrigen Bezugspotential VSS verbunden ist. Weiter kann der Gate-Anschluss des zweiten Auswahltransistors 12 mit einer zweiten Wortleitung 15 verbunden werden, welche auch mit dem niedrigen Bezugspotential VSS verbunden ist.
  • Insbesondere ist auch das Bitleitungs-Gegenstück 13 mit dem niedrigen Bezugspotential VSS verbunden.
  • Vorzugsweise ist der Source-Anschluss des ersten Auswahltransistors 11 mit dem ersten internen Speicherknoten 6 verbunden. Der Drain-Anschluss des ersten Auswahltransistors 11 ist beispielsweise mit der Dummy-Bitleitung 10 verbunden. Der Source-Anschluss des zweiten Auswahltransistors 12 kann mit dem Bitleitungs-Gegenstück 13 verbunden werden und der Drain-Anschluss des zweiten Auswahltransistors 12 kann mit dem zweiten Speicherknoten 9 verbunden werden.
  • 3 zeigt ein schematisches Abflussdiagramm eines Verfahrens zum Herstellen einer Bitleitungs-Dummy-Kernzelle 1, welches die Schritte S1 bis S5 aufweist:
  • Verfahrensschritt S1:
  • Eine SRAM-Zelle mit zumindest einem ersten Inverter 2 und einem zweiten Inverter 3 wird bereitgestellt. Der erste Inverter 2 weist einen ersten PMOS-Transistor 4 und einen zweiten NMOS-Transistor 5 auf. Der zweite Inverter 3 weist einen zweiten PMOS-Transistor 7 und einen zweiten NMOS-Transistor 8 auf. Der erste Inverter 2 und der zweite Inverter 3 sind kreuzgekoppelt, um ein bistabiles Flip-Flop zu bilden.
  • Verfahrensschritt S2:
  • Der Drain-Anschluss des ersten PMOS-Transistors 4 und der Source-Anschluss des ersten NMOS-Transistors 5 werden mittels eines ersten internen Speicherknotens 6 gekoppelt.
  • Verfahrensschritt S3:
  • Der Drain-Anschluss des zweiten PMOS-Transistors 7 und der Source-Anschluss des zweiten NMOS-Transistors 8 werden mittels eines zweiten internen Speicherknotens 9 gekoppelt, so dass der erste interne Speicherknoten 6 stets einen logischen hohen Level beziehungsweise eine logische 1 speichert.
  • Verfahrensschritt S4:
  • Der erste interne Speicherknoten 6 ist mit einer Dummy-Bitleitung 10 mittels eines ersten Auswahltransistors 11 gekoppelt, wobei die Dummy-Bitleitung 10 das Selbst-Timingsignal ST bereitstellt.
  • Verfahrensschritt S5:
  • Der zweite Speicherknoten 9 und der Source-Anschluss des zweiten PMOS-Transistors 7 werden mit Masse verbunden, um die Bitleitungs-Dummy-Kernzellen 1 bereitzustellen.
  • Die Bitleitungs-Dummy-Kernzelle des erläuterten Ausführungsbeispiels basiert auf einem einzel-anschluss-synchronen RAM, könnte aber auch auf einem dualen-anschluss-synchronen RAM basieren.
  • Bezugszeichenliste
    • 1
    Bitleitungs-Dummy-Kernzelle
    2
    erster Inverter
    3
    zweiter Inverter
    4
    erster PMOS-Transistor
    5
    erster NMOS-Transistor
    6
    erster interner Speicherknoten
    7
    zweiter PMOS-Transistor
    8
    zweiter NMOS-Transistor
    9
    zweiter interner Speicherknoten
    10
    Dummy-Bitleitung
    11
    erster Auswahltransistor
    12
    zweiter Auswahltransistor
    13
    Dummy-Bitleitungs-Gegenstück
    14
    erste Wortleitung
    15
    zweite Wortleitung
    ST
    Selbst-Timingsignal
    VDD
    hohes Bezugspotential
    VSS
    niedriges Bezugspotential

Claims (9)

  1. Bitleitungs-Dummy-Kernzelle, aufweisend: – zumindest einen ersten Inverter und zumindest einen zweiten Inverter, welche kreuzgekoppelt sind, um ein bistabiles Flip-Flop zu bilden, wobei der erste Invertor einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, welche in Serie mittels eines ersten internen Speicherknotens zwischen einem hohen Bezugspotential und einem niedrigen Bezugspotential verbunden sind, und wobei der zweite Inverter einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, welche in Serie mittels eines zweiten internen Speicherknotens verbunden sind, wobei der Source-Anschluss des zweiten PMOS-Transistors und der zweite interne Speicherknoten mit dem niedrigen Bezugspotential verbunden sind, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert; – eine Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; und – einen ersten Auswahltransistor, welcher zwischen der Dummy-Bitleitung und dem ersten internen Speicherknoten gekoppelt ist, welcher den logischen hohen Level speichert.
  2. Bitleitungs-Dummy-Kernzelle nach Anspruch 1, mit einem zweiten Auswahltransistor, welcher zwischen einem Dummy-Bitleitungs-Gegenstück und dem zweiten internen Speicherknoten gekoppelt ist.
  3. Bitleitungs-Dummy-Kernzelle nach Anspruch 1, wobei der erste interne Speicherknoten den Drain-Anschluss des ersten PMOS-Transistors und den Source-Anschluss des ersten NMOS-Transistors verbindet.
  4. Bitleitungs-Dummy-Kernzelle nach Anspruch 1, wobei der zweite interne Speicherknoten den Drain-Anschluss des zweiten PMOS-Transistors und den Source-Anschluss des zweiten NMOS-Transistors verbindet.
  5. Bitleitungs-Dummy-Kernzelle nach Anspruch 1, wobei das hohe Bezugspotential ein Energieversorgungspotential ist und/oder das niedrige Bezugspotential ein Massepotential ist.
  6. Bitleitungs-Dummy-Kernzelle nach Anspruch 2, wobei der Gate-Anschluss des ersten Auswahltransistors und/oder der Gate-Anschluss des zweiten Auswahltransistors jeweils zu einer Wortleitung verbunden sind, welche mit dem niedrigen Bezugspotential verbunden ist.
  7. Bitleitungs-Dummy-Kernzelle nach Anspruch 2, wobei das Dummy-Bitleitungs-Gegenstück zu dem niedrigen Bezugspotential verbunden ist.
  8. SRAM-Speicherarray, aufweisend: – eine Vielzahl von SRAM-Speicherzellen, welche in m Zeilen und n Spalten angeordnet sind; – m Bitleitungs-Dummy-Kernzellen nach Anspruch 1, welche in der Nähe der m Zeilen der SRAM-Speicherzellen angeordnet sind und zumindest mit der Dummy-Bitleitung verbunden sind, welche das Selbst-Timing-Signal bereitstellt; und – eine Zeitgeber-Nachführungsschaltung, welche mit der Dummy-Bitleitung verbunden ist, das Selbst-Timing-Signal empfängt und die Lese- und Schreiboperationen der SRAM-Speicherzellen steuert.
  9. verfahren zur Herstellung einer Bitleitungs-Dummy-Kernzelle, welches die Schritte aufweist: – Bereitstellen einer SRAM-Zelle mit zumindest einem ersten Inverter, welcher einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, und mit einem zweiten Inverter, welcher einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, wobei der erste Inverter und der zweite Inverter kreuzgekoppelt sind, um ein bistabiles Flip-Flop auszubilden; – Koppeln des Drain-Anschlusses des ersten PMOS-Transistors und des Source-Anschlusses des ersten NMOS-Transistors mittels eines ersten internen Speicherknotens; – Koppeln des Drain-Anschlusses des zweiten PMOS-Transistors und des Source-Anschlusses des zweiten NMOS-Transistors mittels eines zweiten internen Speicherknotens, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert; – Koppeln des ersten internen Speicherknotens mittels eines ersten Auswahltransistors mit einer Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; – verbinden des zweiten Speicherknotens und des Source-Anschlusses des zweiten PMOS-Transistors mit Masse, um die Bitleitungs-Dummy-Kernzelle bereitzustellen.
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