DE102008001531A1 - Doppelgate-FinFET - Google Patents

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Abstract

Eine Schaltung weist einen von einem Substrat getragenen Steg auf. Eine Sourceelektrode ist an einem ersten Ende des Stegs ausgebildet und eine Drainelektrode ist an einem zweiten Ende des Stegs ausgebildet. Ein Paar von unabhängig zugänglichen Gateelektroden ist seitlich entlang des Stegs zwischen der Sourceelektrode und der Drainelektrode beabstandet. Jede Gateelektrode ist um etwa drei Seiten des Stegs herum ausgebildet.

Description

  • Allgemeiner Stand der Technik
  • Die Leistung von integrierten Schaltungsbauelementen im Sub-100-nm-Bereich wird oftmals von Kurzkanaleffekten begrenzt. Solche Kurzkanaleffekte machen eine weitere Skalierung schwierig, wenn nicht sogar unmöglich. Diese Effekte zeigen sich üblicherweise als eine Reduzierung der Transkonduktanz, eine Steigerung bei der Ausgangskonduktanz und eine Verschiebung bei der Schwellwertspannung, wenn die Transistorgatelänge reduziert wird.
  • Eine weitere Manifestierung von Kurzkanaleffekten ist eine Zunahme bei dem Strom unterhalb der Schwelle. Für Anwendungen mit geringer Leistung oder hoher Leistung wird eine strenge Kontrolle des Stroms und der Spannung unter dem Schwellwert benötigt. Die Herausforderungen an die Source-Drain-Dotierung und die Anforderung nach skalierten ultraflachen Übergängen, die eine adäquate Dotierungsabruptheit mit hoher Dotierungsaktivierung erfordern, können eine größere begrenzende Barriere zur Technologieentwicklung über den 65 nm-Bereich hinaus sein.
  • Kurze Beschreibung der Zeichnungen
  • 1A ist ein Schaltungsdiagramm eines Doppelgate-FinFET (Feldeffekttransistor vom Stegtyp) gemäß einem Ausführungsbeispiel.
  • 1B ist ein Schaltungsdiagramm eines einzelnen Doppelgate-FinFET-Bauelements mit zwei äquivalenten, in Reihe geschalteten Einzelgate-FinFETs gemäß einem Ausführungsbeispiel.
  • 2 ist eine perspektivische Innenansicht eines Doppelgate-FinFET gemäß einem Ausführungsbeispiel.
  • 3 ist ein Querschnitt durch eine Gateelektrode des teilweise ausgebildeten Doppelgate-FinFET gemäß einem Ausführungsbeispiel.
  • 4 ist eine Perspektivansicht eines Doppelgate-FinFET gemäß einem Ausführungsbeispiel.
  • 5 ist eine perspektivische Innenansicht eines Dreifachgate-FinFET gemäß einem Ausführungsbeispiel.
  • 6A und 6B sind beispielhafte Graphen von simulierten Strom-Spannungs-Kennlinien (I-U) eines 50-nm-Doppelgate-FinFET mit einem 50 nm-Abstand zwischen den Gateelektroden gemäß einem Ausführungsbeispiel.
  • 7A und 7B sind beispielhafte Graphen von simulierten I-U eines 50-nm-Doppelgate-FinFET mit einem vergrößerten Abstand von 100 nm zwischen den Gateelektroden gemäß einem Ausführungsbeispiel.
  • 8A und 8B sind beispielhafte Graphen von simulierten I-U eines 50-nm-Doppelgate-FinFET mit unterschiedlichen Gateabständen von 50 nm und 100 nm gemäß einem Ausführungsbeispiel.
  • Ausführliche Beschreibung
  • In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen veranschaulichend spezifische Ausführungsformen gezeigt sind, die praktiziert werden können. Diese Ausführungsformen werden ausreichend detailliert beschrieben, damit der Fachmann die Erfindung praktizieren kann, und es versteht sich, dass andere Ausführungsformen genutzt werden können und dass strukturelle, logische und elektrische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende Beschreibung von Ausführungsbeispielen ist deshalb nicht in einem beschränkenden Sinne zu verstehen und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • 1A ist ein Schaltungsdiagramm eines Doppelgate-FinFET (Feldeffekttransistor vom Stegtyp) 100 gemäß einem Ausführungsbeispiel. Eine erste Gateelektrode 110 und eine zweite Gateelektrode 120 sind an einen Kanal zwischen einer Drainelektrode 130 und einer Sourceelektrode 140 gekoppelt. Bei einer Ausführungsform sind die Gateelektroden 110 und 120 unabhängig zugänglich. Der Doppelgate-FinFET 100 ist eine dreidimensionale vertikale Struktur, wie in weiteren Figuren gezeigt.
  • Der Doppelgate-FinFET 100 kann für viele Anwendungen verwendet werden, einschließlich analoge HF-Anwendungen wie etwa Regelverstärker, Oszillatoren, Phasenschieber, Dämpfungsglieder und Mischstufen. Ein Doppelgate-Designansatz liefert mögliche Vorteile gegenüber herkömmlichen Tetroden-MOS-Strukturen (metal Oxide semiconductor-Metalloxidhalbleiter) wie etwa eine reduzierte Miller-Rückkopplungskapazität und Ausgangskonduktanz. Die reduzierte Rückkopplung und die resultierende Zunahme bei der Leistungsverstärkung und Stabilität gestatten in Verbindung mit der erhöhten funktionalen Kapazität, die von dem Vorliegen von zwei unabhängigen Steuergates 110 und 120 stammt, ein Abstimmen auf verschiedene Schwellwertspannungsanforderungen.
  • Bei einer Ausführungsform können verschiedene Gatelängen zum Abstimmen der Schwellwertanforderungen verwendet werden. Durch Steuern der Vorspannung von Elektroden kann ein Einzelgate-FinFET-Bauelement in einer Vielzahl von Signaltransferfunktionen in kompakter Form verwendet werden. Verschiedene Kombinationen der Vorspannung an den beiden Gateelektroden für den Doppelgate-FinFET können verwendet werden, um eine andere nichtlineare Kennlinie bereitzustellen. Zudem bietet das Design des Doppelgate-FinFET 100 intrinsische Trennung von Signal- und Überlagerungsoszillatorports (bei Mischstufenanwendungen hilfreich) und getrennt durch leichtere Anpassung und direkte Kombination der entsprechenden Leistungen innerhalb des Bauelements.
  • 1A ist eine symbolische Darstellung eines einzelnen Doppelgate-FinFET-Bauelements mit zwei Seite an Seite sitzenden unabhängigen Gateelektroden, wobei eine Gateelektrode für den HF-Signaleingang verwendet werden kann und die andere Gateelektrode für einen Überlagerungsoszillatorport verwendet werden kann. Eine Zerlegung eines einzelnen Doppelgate-FinFET-Bauelements mit zwei äquivalenten, in Reihe geschalteten Einzelgate-FinFETs ist in 1B bei 150 mit Gateelektroden 160 und 170 gezeigt.
  • 2 ist eine Perspektivansicht eines teilweise ausgebildeten Doppelgate-FinFET 200 gemäß einem Ausführungsbeispiel. Bei einer Ausführungsform weist ein Siliziumsubstrat 210 vom p-Typ eine dort entlang ausgebildete vergrabene Oxidschicht 215 mit einem oberen Silizium-FinFET-Körper 220 auf. Der FinFET-Körper 220 enthält einen Steg 225. Bei einer oder mehreren Ausführungsformen wird der Steg 225 von der vergrabenen Oxidschicht 215 oder einer anderen Art von Isolator zur elektrischen Isolation gestützt. Bei einer oder mehreren Ausführungsformen ist der Steg 225 eine schmale stegförmige Struktur mit einem Verhältnis Breite zu Höhe oder einem Seitenverhältnis, das je nach gewünschten Kennlinien variieren kann. Typische Abmessungen für die Stege in gegenwärtigen Ausführungsformen können im Bereich von 5 bis 100 nms liegen, können aber in zukünftigen Ausführungsformen mit dem Fortschritt der Verarbeitungstechniken signifikant variieren.
  • Eine elektrische Isolation des Stegs kann auch durch ein Raumladungsgebiet bereitgestellt werden, wenn die Stege auf einem Volumensiliziumsubstrat ausgebildet werden. Ein Gatedielektrikum 310 (in 3 im Querschnitt gezeigt) ist über den oberen und Seitenwänden oberflächen der Stege 225 ausgebildet. Das Gatedielektrikum 310 kann beispielsweise ein thermisch aufgewachsenes Oxid aus SiO2 oder ein einen hohen K-Wert aufweisendes Material wie etwa TaO5, HFO2 oder irgendein anderes Gatedielektrikummaterial sein. Bei einer Ausführungsform ist die Gatedielektrikumschicht 310 1–3 nm dick.
  • Die Gateelektroden 230 und 235 werden über den oberen und Seitenwandoberflächen des Gatedielektrikums 310 ausgebildet und können eine Metallschicht enthalten. Die Gateelektroden umgeben den Steg 225 auf mindestens ungefähr drei Seiten, einschließlich der oberen und Seitenwandoberflächen des Stegs 225, was zu dem Ausdruck Mehrfachgate-FET oder MugFET führt. Gateelektroden 230 und 235 können abgeschiedenes Polysilizium oder irgendein anderes geeignetes Material mit einer gewünschten Austrittsarbeit wie etwa Metall sein. Bei einer oder mehreren Ausführungsformen der Erfindung können die Gateelektroden 230 und 235 ein beliebiges leitendes Material umfassen. Bei einer oder mehreren Ausführungsformen der Erfindung können die beiden Gateelektroden identisch sein. Bei einer oder mehreren Ausführungsformen der Erfindung können die beiden Gateelektroden verschieden sein. Bei einer oder mehreren Ausführungsformen der Erfindung können die beiden Gateelektroden 230 und 235 aus verschiedenen Materialien ausgebildet sein. Bei einer oder mehreren Ausführungsformen der Erfindung können die beiden Gateelektroden 230 und 235 verschiedene Gatelängen aufweisen (wobei die Gatelänge im Allgemeinen die Länge des Stegs ist, der von einer Gateelektrode umgeben ist). Bei einer oder mehreren Ausführungsformen ist es möglich, dass die unter einer der Gateelektroden liegende Oxidschicht 310 eine andere Dicke als die unter den anderen Gateelektroden liegende Oxidschicht aufweist.
  • Wieder unter Bezugnahme auf 3 wird angemerkt, dass bei einer oder mehreren Ausführungsformen der Erfindung ein zusätzliches dielektrisches Material wie etwa ein Oxid oder ein Nitrid über der oberen Oberfläche des Dielektrikums 310 ausgebildet sein kann. Dieses zusätzliche dielektrische Material kann eine zusätzliche elektrische Isolation zwischen der oberen Oberfläche des Stegs 225 und der Gateelektrode 230 (und/oder zwischen der oberen Oberfläche des Stegs 225 und der in 2 gezeigten Gateelektrode 235) liefern. Das Dotieren des FinFET-Körpers 220 (einschließlich des Stegs 225) kann eine Dotierung vom p-Typ und/oder vom n-Typ beinhalten, was zusammen mit der Gateaustrittsarbeit (die zumindest teilweise durch das Gatematerial definiert sein kann) zumindest teilweise die Schwellwertspannung des Bauelements definieren kann.
  • Bei einer oder mehreren Ausführungsformen der Erfindung kann der FinFET-Körper 220 auch ein breites Sourcegebiet 240 und ein breites Draingebiet 245 enthalten. Das breite Sourcegebiet 240 und das breite Draingebiet 245 können optional so ausgebildet werden, dass sie das Source- und Draingebiet (die auch Teil des Stegs 225 sein können) über die Enden des Stegs 225 verlängern.
  • Somit kann bei einer oder mehreren Ausführungsformen der Erfindung ein Sourcegebiet ausgebildet werden, das sich ungefähr von der Gateelektrode 230 zum Ende des breiten Sourcegebiets 240 erstreckt. Gleichermaßen kann ein Draingebiet ausgebildet sein, das sich ungefähr von der Gateelektrode 235 zum Ende des Draingebiets 245 erstreckt. Bei einer anderen Ausführungsform der Erfindung kann ein FinFET-Körper ausgebildet sein, der den Steg 225 enthält, der aber nicht das breite Sourcegebiet 240 oder das breite Draingebiet 245 enthält. In diesem Fall können die Source- und Draingebiete so ausgebildet sein, dass sie nur als Teil des Stegs 225 enthalten sind.
  • Bei der gezeigten Ausführungsform sind die breiten Source- und Draingebiete 240, 245 breiter als der Steg 225. Die breiten Source- und Draingebiete 240, 245 können als Kontaktpads für elektrische Source- und Drainkontakte oder -elektroden dienen. Die Source- und Draingebiete einschließlich des breiten Sourcegebiets 240 und des breiten Draingebiets 245 können mit einem Dotierstoff vom n-Typ wie etwa As (Arsen) für nFinFETs implantiert sein, oder sie können mit einem Dotierstoff vom p-Typ wie etwa B (Bor) für pFinFETs implantiert sein. Das Gebiet zwischen den beiden Gateelektroden 230 und 235 kann während eines derartigen Source-Drain-Dotierungsprozesses mit einer geeigneten Maske bedeckt sein. Oxid- und/oder Nitridabstandshalterschichten 410 und 415 können etwa durch Abscheidung um das Gategebiet herum ausgebildet werden, wie in 4 zu sehen. Bei einer Ausführungsform können die Abstandshalter Nitridabstandshalter sein und können eine Dicke im Bereich von etwa 25 nm bis etwa 75 nm aufweisen. Ein Gebiet 420 zwischen den Gateelektroden 230 und 235 kann auch mit einem geeigneten Dielektrikum wie etwa Si3N4 gefüllt sein.
  • Dann kann ein Source-Drain-Implantierungsschritt durchgeführt werden, um Source- und Draingebiete des Bauelements auszubilden. Die Source-Drain-Implantierung kann ein Dotierstoff vom n-Typ wie etwa As für nFinFETs oder ein Dotierstoff vom p-Typ wie etwa B für pFinFETs sein. Andere geeignete Dotierstoffe können auch in verschiedenen Ausführungsformen verwendet werden. Source- bzw. Drainmetallkontaktschichten können über dem breiten Sourcegebiet 240 bzw. über dem breiten Draingebiet 245 ausgebildet sein. Viele verschiedene geeignete leitende Materialien können verwendet werden. Gatekontaktschichten 250 und 255 können dann etwa durch Abscheidung auf den Gateelektroden ausgebildet werden. Bei einer Ausführungsform werden die Gatekontakt schichten aus leitendem Metall ausgebildet. Die Gatekontaktschichten 250 und 255 können an eine andere Schaltungsanordnung gekoppelt sein, die unabhängigen Zugang zu den beiden Gateelektroden liefert.
  • 5 ist eine Perspektivansicht eines teilweise ausgebildeten Dreifachgate-FinFET gemäß einem Ausführungsbeispiel. Eine dritte Gateelektrode 510 ist um den Steg 225 herum ausgebildet, benachbart der Gateelektrode 235, aber von ihr getrennt. Die dritte Gateelektrode liefert noch größere Flexibilität beim Auslegen von Transistoren mit gewünschten Kennlinien. Gatelänge und Austrittsarbeit können auch an der dritten Gateelektrode 510 modifiziert werden, um solche gewünschten Kennlinien zu erhalten. Bei weiteren Ausführungsformen können zusätzliche Gateelektroden hinzugefügt werden.
  • 6A und 6B sind beispielhafte Graphen von simulierten Strom-Spannungs-Kennlinien (I-U) eines 50-nm-Doppelgate-FinFET mit einem 50 nm-Abstand zwischen den Gateelektroden. 6A besitzt eine lineare Skala für Strom und 6B eine logarithmische Skala. Bei einer festen Drainvorspannung und Rampenbildung der Spannung an einer ersten Gateelektrode kann die Schwellwertspannung des Bauelements variiert werden, die mit dem Abstand zwischen den Gateelektroden empfindlicher ist. Der Einschaltstrom des Bauelements nimmt mit der Spannung an der zweiten Gateelektrode zu. Das FinFET-Bauelement befindet sich auf verschiedenen zweiten Gatevorspannungen im linearen (Vds = 0,05 V) und Sättigungsgebiet (Vds = 1,2 V) des Bauelementbetriebs.
  • 7A und 7B sind beispielhafte Graphen von simulierten I-U-Kennlinien eines 50-nm-Doppelgate-FinFET mit einem vergrößerten Abstand von 100 nm zwischen den Gateelektroden. 7A weist eine lineare Skala für den Strom auf und 7B eine logarithmische Skala. Das FinFET-Bauelement befindet sich auf verschiedenen zweiten Gatevorspannungen im linearen (Vds = 0,05 V) und Sättigungsgebiet (Vds = 1,2 V) des Bauelementbetriebs.
  • Ein Vergleich von unterschiedlichen Abständen (wobei Quadrate einen Abstand von 50 nm und Kreise einen Abstand von 100 nm darstellen) zwischen zwei Gateelektroden ist in 8A (lineare Skala) und 8B (logarithmische Skala) gezeigt. In den Beispielgraphen der simulierten I-U-Kennlinien besitzt der Doppelgate-FinFET Gateelektroden von 50 nms. Der Einschaltstrom des Bauelements nimmt mit der Spannung an der zweiten Gateelektrode zu. Das FinFET-Bauelement befindet sich auf verschiedenen zweiten Gatevorspannungen im linearen (Vds = 0,05 V) und Sättigungsgebiet (Vds = 1,2 V) des Bauelementbetriebs.
  • Die Zusammenfassung wird vorgelegt, um 37 C.F.R. § 1.72(b) zu entsprechen, damit der Leser die Natur und das Wesen der technischen Offenbarung schnell feststellen kann. Die Zusammenfassung wird mit der Vereinbarung unterbreitet, dass sie nicht dazu verwendet wird, den Schutzbereich oder die Bedeutung der Ansprüche auszulegen oder zu beschränken.

Claims (23)

  1. Schaltung, die Folgendes umfasst: ein Substrat; einen über dem Substrat getragenen Steg; ein an einem ersten Ende des Stegs ausgebildetes Sourcegebiet; ein an einem zweiten Ende des Stegs ausgebildetes Draingebiet und ein Paar von unabhängig zugänglichen Gateelektroden, die seitlich entlang des Stegs zwischen dem Sourcegebiet und dem Draingebiet beabstandet sind, wobei jede Gateelektrode um etwa drei Seiten des Stegs herum ausgebildet ist.
  2. Schaltung nach Anspruch 1 und weiterhin umfassend eine dritte unabhängig zugängliche Gateelektrode, die seitlich mit dem Paar von Gateelektroden entlang des Stegs zwischen der Sourceelektrode und der Drainelektrode beabstandet und um etwa drei Seiten des Stegs herum ausgebildet ist.
  3. Schaltung nach Anspruch 1, wobei die Gateelektroden durch ein dielektrisches Material voneinander getrennt sind.
  4. Schaltung nach Anspruch 1, wobei die Gateelektroden durch eine dünne Gatedielektrikumschicht von dem Steg getrennt sich.
  5. Schaltung nach Anspruch 1, und weiterhin umfassend eine vergrabene Oxidschicht auf dem Substrat, wobei der Steg auf der vergrabenen Oxidschicht ausgebildet ist.
  6. Schaltung nach Anspruch 1, wobei die Gateelektroden unterschiedliche Längen aufweisen.
  7. Schaltung nach Anspruch 1, wobei die Gateelektroden eine unterschiedliche Austrittsarbeit aufweisen.
  8. Verfahren, das Folgendes umfasst: Ausbilden eines Stegs mit Source- und Draingebiet, von einem Substrat getragen; Ausbilden von zwei Gateelektroden zwischen dem Source- und Draingebiet, wobei die Gateelektroden voneinander beabstandet sind und dabei den Steg auf mindestens etwa drei Seiten umgeben und Bereitstellen unabhängigen Zugangs von den Gateelektroden.
  9. Verfahren nach Anspruch 8 und weiterhin umfassend das Ausbilden einer dritten unabhängig zugänglichen Gateelektrode, die den Steg auf mindestens ungefähr drei Seiten umgibt und seitlich mit den beiden Gateelektroden entlang des Stegs zwischen der Sourceelektrode und der Drainelektrode beabstandet ist.
  10. Verfahren nach Anspruch 8 und weiterhin umfassend das Ausbilden eines dielektrischen Abstandshalters zwischen den Gateelektroden.
  11. Verfahren nach Anspruch 8, wobei die Gateelektroden durch eine dünne Gatedielektrikumschicht von dem Steg getrennt sind.
  12. Verfahren nach Anspruch 8 und weiterhin umfassend das Isolieren des Stegs von dem Substrat.
  13. Verfahren nach Anspruch 8, wobei die Gates mit verschiedenen Längen ausgebildet sind.
  14. Verfahren nach Anspruch 8, wobei die Gates mit unterschiedlichen Austrittsarbeiten ausgebildet sind.
  15. Bauelement, das Folgendes umfasst: ein Substrat; einen von dem Substrat isolierten und getragenen Steg; eine an einem ersten Ende des Stegs ausgebildete Sourceelektrode; eine an einem zweiten Ende des Stegs ausgebildete Drainelektrode; mehrere unabhängig zugängliche Gateelektroden, die elektrisch von dem Steg isoliert und seitlich davon beabstandet sind, zwischen der Sourceelektrode und der Drainelektrode, wobei jede Gateelektrode um etwa drei Seiten des Stegs herum ausgebildet ist.
  16. Bauelement nach Anspruch 15, wobei zwei oder drei unabhängig zugängliche Gateelektroden vorliegen.
  17. Bauelement nach Anspruch 15, wobei die Gateelektroden unterschiedliche Längen aufweisen.
  18. Bauelement nach Anspruch 15, wobei die Gateelektroden aus verschiedenen Materialien mit verschiedenen Austrittsarbeiten ausgebildet sind.
  19. Bauelement nach Anspruch 15 und weiterhin umfassend eine vergrabene Oxidschicht zwischen dem Substrat und dem Steg, um eine elektrische Isolation des Stegs von dem Substrat bereitzustellen, und wobei das Substrat aus Silizium ausgebildet ist.
  20. Bauelement nach Anspruch 15, wobei die Sourceelektrode, die Drainelektrode und die Gateelektroden darauf ausgebildete Kontakte aufweisen.
  21. FinFET-Bauelement, das Folgendes umfasst: ein Substrat; einen von dem Substrat getragenen Steg und mehrere unabhängig zugängliche Gateelektroden, die elektrisch von dem Steg isoliert sind und seitlich entlang des Stegs beabstandet sind, wobei jede der Gateelektroden über dem Steg liegt.
  22. Bauelement nach Anspruch 21, wobei der Steg ein Sourcegebiet und ein Draingebiet enthält, wobei jede der mehreren Gateelektroden zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist.
  23. Bauelement nach Anspruch 21, wobei jede der Gateelektroden über den oberen und Seitenwandoberflächen des Stegs liegt.
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