DE102008005932A1 - Halbleiter-ESD-Bauelement und Verfahren zum Herstellen desselben - Google Patents
Halbleiter-ESD-Bauelement und Verfahren zum Herstellen desselben Download PDFInfo
- Publication number
- DE102008005932A1 DE102008005932A1 DE102008005932A DE102008005932A DE102008005932A1 DE 102008005932 A1 DE102008005932 A1 DE 102008005932A1 DE 102008005932 A DE102008005932 A DE 102008005932A DE 102008005932 A DE102008005932 A DE 102008005932A DE 102008005932 A1 DE102008005932 A1 DE 102008005932A1
- Authority
- DE
- Germany
- Prior art keywords
- region
- doped region
- type
- doped
- esd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000926 separation method Methods 0.000 claims abstract description 9
- 239000007943 implant Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 1
- 230000008901 benefit Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Abstract
Ein Halbleiterbauelement umfasst eine ESD-Bauelementregion, die innerhalb eines Halbleiterkörpers eines ersten Halbleitertyps angeordnet ist, eine Trennungsregion, die die ESD-Bauelementregion umgibt, eine erste dotierte Region eines zweiten Leitfähigkeitstyps, die an einer Oberfläche des Halbleiterkörpers innerhalb der ESD-Region angeordnet ist, und eine zweite dotierte Region des ersten Leitfähigkeitstyps, die zwischen dem Halbleiterkörper innerhalb der ESD-Region und zumindest einem Abschnitt der ersten dotierten Region angeordnet ist, wobei die Dotierungskonzentration der zweiten dotierten Region höher als der Halbleiterkörper ist. Eine dritte dotierte Region des zweiten Halbleitertyps ist an dem Halbleiterkörper angeordnet und eine vierte Region des ersten Leitfähigkeitstyps ist über der dritten dotierten Region angeordnet. Eine fünfte dotierte Region des zweiten Leitfähigkeitstyps ist an dem Halbleiterkörper angeordnet. Ein Auslösebauelement und ein SCR sind aus denselben gebildet.
Description
- Diese Erfindung bezieht sich allgemein auf Halbleiterbauelemente und Verfahren, und insbesondere auf ein ESD-Schutzbauelement und ein Verfahren.
- Wenn elektronische Komponenten zusammen mit den internen Strukturen in integrierten Schaltungen immer kleiner werden, wird es einfacher, elektronische Komponenten entweder vollständig zu zerstören oder anderweitig zu beeinträchtigen. Insbesondere sind viele integrierte Schaltungen höchst empfindlich für eine Beschädigung von der Entladung statischer Elektrizität. Im Allgemeinen ist eine elektrostatische Entladung (ESD, ESD = electrostatic discharge) die Übertragung einer elektrostatischen Ladung zwischen Körpern auf unterschiedlichen elektrostatischen Potentialen (Spannungen), bewirkt durch einen direkten Kontakt oder verursacht durch ein elektrostatisches Feld. Die Entladung statischer Elektrizität, oder ESD, ist ein entscheidendes Problem für die Elektronikindustrie geworden.
- Bauelementeausfälle, die sich aus ESD-Ereignissen ergeben, sind nicht immer unmittelbar katastrophal oder offensichtlich. Häufig ist das Bauelement lediglich etwas geschwächt, aber ist weniger in der Lage, normalen Betriebsbelastungen standzuhalten, und kann somit zu einem Zuverlässigkeitsproblem führen. Deshalb sollten verschiedene ESD-Schutzschaltungen in dem Bauelement enthalten sein, um die verschiedenen Komponenten zu schützen.
- Wenn ein ESD-Puls an einem Transistor auftritt, kann die extrem hohe Spannung des ESD-Pulses den Transistor durchbrechen und kann möglicherweise eine dauerhafte Beschädigung bewirken. Folglich müssen die Schaltungen, die den Eingang/Ausgang-Anschlussflächen einer integrierten Schaltung zugeordnet sind, vor ESD-Pulsen geschützt werden, so dass dieselben nicht beschädigt werden.
- Integrierte Schaltungen und die Geometrie der Transistoren, die die integrierten Schaltungen bilden, werden weiterhin größenmäßig reduziert und die Transistoren werden näher aneinander angeordnet. Eine physische Größe eines Transistors begrenzt die Spannung, der der Transistor standhalten kann, ohne beschädigt zu werden. Somit sind Durchbruchspannungen von Transistoren gesenkt und Ströme, die zum Überhitzen von Komponenten in der Lage sind, werden häufiger durch die Spannungen und Ströme erreicht, die durch ein ESD-Ereignis verursacht werden. Zusätzlich haben jüngste Technologiefortschritte Bauelemente erzeugt, die bei Spannungspegeln ausfallen können, die niedriger als die Auslösespannungen bekannter ESD-Schutzschaltungen liegen. Deshalb besteht ein Bedarf nach kleinen, kompakten ESD-Schutzschaltungen mit niedrigeren Auslösespannungen.
- Es ist die Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement, ein ESD-Schutzbauelement, ein Verfahren zum Betreiben eines Halbleiterbauelements und ein Verfahren zum Bilden eines Halbleiterbauelements mit verbesserten Charakteristika zu schaffen.
- Diese Aufgabe wird durch ein Bauelement gemäß Anspruch 1, Anspruch 18, Anspruch 25, Anspruch 36 und Anspruch 41 und ein Verfahren gemäß Anspruch 22 und Anspruch 30 gelöst.
- Bei einem Ausführungsbeispiel umfasst ein Halbleiterbauelement eine ESD-Bauelementregion, die innerhalb eines Halbleiterkörpers eines ersten Halbleitertyps angeordnet ist, eine Trennungsregion bzw. Isolationsregion, die die ESD-Bauelementregion umgibt, eine erste dotierte Region eines zweiten Leitfähigkeitstyps, die an einer Oberfläche des Halbleiterkörpers innerhalb der ESD-Region angeordnet ist, wobei der zweite Leitfähigkeitstyp sich von dem ersten Leitfähigkeitstyp unterscheidet. Ferner enthalten ist eine zweite dotierte Region des ersten Leitfähigkeitstyps, die zwischen dem Halbleiterkörper innerhalb der ESD-Region und zumindest einem Abschnitt der ersten dotierten Region angeordnet ist, wobei die zweite dotierte Region mit einer höheren Konzentration als der Halbleiterkörper dotiert ist. An dem Halbleiterkörper ist eine dritte dotierte Region des zweiten Halbleitertyps angeordnet und über der dritten dotierten Region ist eine vierte dotierte Region des ersten Leitfähigkeitstyps angeordnet, wobei die Kante der dritten dotierten Region sich einen ersten Abstand weg von der Kante der vierten dotierten Region befindet. Eine fünfte dotierte Region des zweiten Leitfähigkeitstyps ist an dem Halbleiterkörper in einem zweiten Abstand von der dritten dotierten Region angeordnet. Die erste, die zweite und die fünfte dotierte Region und der Halbleiterkörper innerhalb der ESD-Region bilden ein Auslösebauelement und die dritte, die vierte und die fünfte Region und der Halbleiterkörper innerhalb der ESD-Region bilden einen SCR.
- Die Einzelheiten von einem oder mehreren Ausführungsbeispielen der Erfindung sind in den zugehörigen Zeichnungen und der Beschreibung unten dargelegt. Andere Merkmale, Aufgaben und Vorteile der Erfindung werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.
- Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nun Bezug auf die folgenden Beschreibungen in Verbindung mit den zugehörigen Zeichnungen genommen.
- Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
-
1a –1c Schaltungsdiagramme eines Ausführungsbeispiels der vorliegenden Erfindung; -
2 einen Querschnitt eines NPN-Transistors, der bei Ausführungsbeispielen der vorliegenden Erfindung verwendet wird; -
3a –3d Layoutansichten von Ausführungsbeispielen der vorliegenden Erfindung; -
4a –4c Querschnittsansichten der in3a gezeigten Layoutansicht und ein Funktionsschema der in -
3a –3b gezeigten Layoutansichten; -
5a –5b Graphen, die die Charakteristik von Strom über Spannung eines Ausführungsbeispiels der vorliegenden Erfindung zeigen; -
6 einen Graphen, der das relative Dotierungsprofil eines Ausführungsbeispiels der vorliegenden Erfindung zeigt; und -
7a –7d Querschnittsansichten eines alternativen Ausführungsbeispiels der vorliegenden Erfindung. - Das Herstellen und Verwenden der gegenwärtigen bevorzugten Ausführungsbeispiele wird unten detailliert erörtert. Es ist jedoch zu beachten, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer breiten Vielfalt spezifischer Zusammenhänge ausgeführt sein können. Die erörterten spezifischen Ausführungsbeispiele sind lediglich veranschaulichend für spezifische Arten und Weisen, die Erfindung herzustellen und zu verwenden, und begrenzen den Schutzbereich der Erfindung nicht.
- Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einer ESD-Struktur mit gesteuertem Siliziumgleichrichter (SCR = silicon controlled rectifier) mit einem NPN-Auslöser bzw. NPN-Trigger. Die Erfindung kann jedoch auch auf andere Halbleiterstrukturen angewandt werden.
-
1a stellt ein bekanntes ESD-Schutzbauelement100 dar. Diese Schaltung umfasst einen SCR101 , der eine p-Typ-Anode110 , eine n-Typ-Kathode116 , eine n-Typ-n-Basis-SCR-Region112 und eine p-Typ-p-Basis-SCR-Region114 umfasst. Die Anode110 und ein Auslöseelement104 sind mit einem Knoten106 , der geschützt werden soll, und einem Referenzknoten108 gekoppelt, der typischerweise Masse ist. Das Auslöseelement104 bewirkt, dass ein Auslösestrom It109 immer dann fließt, wenn die Spannung an dem Knoten106 eine bestimmte Schwelle überschreitet. Typische erforderliche Auslöseschwellen liegen zwischen 2 V und 20 V. Das Vorliegen eines Auslösestroms It109 bewirkt, dass der SCR einen großen Strom IESD107 leitet. -
1b ist eine Äquivalentschaltungsdarstellung des ESD-Schutzbauelements in einem nichtleitenden Zustand, wobei die Spannung an dem Knoten106 geringer als die Schwelle des Auslösebauelements ist und der SCR keinen großen Strom IESD107 leitet. In dem nichtleitenden Zustand kann der SCR als ein bipolares Latch119 modelliert sein, das ein BJT-PNP-Bauelement120 und ein BJT-NPN-Bauelement122 umfasst. Das darstellende PNP-Bauelement ist aus der p-Typ-Anode110 als dem Emitter, der n-Basis-Region112 als der Basis und der p-Basis-Region114 als dem Kollektor gebildet. Das darstellende NPN-Bauelement ist aus der n-Basis-Region112 als dem Kollektor, der p-Basis-Region114 als der Basis und der n-Typ-Kathode116 als dem Emitter gebildet. Wenn der Auslösestrom It109 ansprechend auf einen Spannungstransientenübergang an dem Knoten106 in die Basis des darstellenden NPN122 fließt, wird der Kollektor des darstellenden NPN122 heruntergezogen, was den PNP120 einschaltet, was die Basis des NPN122 zu dem Potential an dem Knoten106 heraufzieht, wodurch das bipolare Latch119 latcht und bewirkt, dass ein großer Strom IESD107 fließt. Es kann ein optionaler Widerstand124 zu der Schaltung hinzugefügt sein, um den Auslösepegel durch ein Entnehmen eines Basisstroms von dem PNP120 einzustellen, wodurch ein höherer Auslösestrom benötigt wird, um das bipolare Latch119 zu aktivieren. - Unter Bezugnahme auf
1c kann, sobald der SCR101 gelatcht ist, der SCR als eine vorwärts vorgespannte PIN-Diode modelliert sein, wobei die intrinsische Region118 die n-Basis-Region112 und die p-Basis-Region114 in einem Lawinendurchbruch umfasst. Wenn der SCR101 eingeschaltet ist, fließt IESD107 weiterhin, selbst falls It109 nicht mehr angelegt ist. Ein SCR, der in einem Submikrometerprozess gefertigt ist, leitet typischerweise 10 mA bis 100 mA pro μm Breite. Der SCR beendet eine Leitung, sobald IESP107 unter einen Haltestrom fällt, typischerweise 1 μA bis 1 mA pro μm Breite. -
2 stellt einen Querschnitt des NPN-Auslöseelements104 eines Ausführungsbeispiels der vorliegenden Erfindung dar. Das NPN-Auslöseelement104 ist als ein lateraler NPN gefertigt, der einen n-Typ-Kollektor202 , einen n-Typ-Emitter204 , eine p-Typ-Basisregion208 und eine p-Typ-Basiskontaktregion206 umfasst. Das Bauelement umfasst ferner eine p-Typ-ESD-Region203 zwischen der Kollektorregion202 und der Basisregion208 sowie Trennungsregionen216 . - Der n-Typ-Kollektor
202 und der n-Typ-Emitter204 sind vorzugsweise aus einem n-Typ-Source/Drain-Implantat hergestellt. Typischerweise weisen der Kollektor202 und der Emitter204 die gleiche Dotierung auf, weil der Kollektor202 und der Emitter204 bei dem gleichen Maskierungs- und Verarbeitungsschritt implantiert werden können. Zum Beispiel können typischerweise Arsenionen mit einer Dosis von etwa 1 × 1014 cm 2 bis etwa 5 × 1015 cm–2 und einer Implantationsenergie zwischen etwa 10 keV und etwa 50 keV implantiert werden. Bei anderen Ausführungsbeispielen können andere Materialien implantiert werden, wie beispielsweise Phosphor oder Germanium. Die sich ergebende Dotierungskonzentration für den n-Typ-Kollektor202 ist typischerweise größer als 1020 cm–3. - Die p-Typ-Basiskontaktregion
206 jedoch ist vorzugsweise aus einem p-Typ-Source/Drain-Implantat hergestellt. Zum Beispiel können Borionen mit einer Dosis von etwa 5×1013 cm2 bis etwa 5×1015 cm–2 und einer Implantationsenergie zwischen etwa 5 keV und etwa 50 keV implantiert werden. Bei anderen Ausführungsbeispielen können andere Materialien implantiert werden, wie beispielsweise BF2. Die endgültige Dotierungskonzentration für die p-Typ-Basiskontaktregion206 ist typischerweise größer als 1020 cm–3. - Die p-Typ-ESD-Region ist durch ein Implantieren von beispielsweise Borionen mit einer Dosis von 1×1013 cm–2 bis etwa 5×1014 cm–2 und einer Implantationsenergie zwischen etwa 20 kV und etwa 80 kV gebildet. Bei anderen Ausführungsbeispielen können andere Materialien implantiert werden, wie beispielsweise BF2 oder In, das für steilere Profile ein geringeres Diffusionsvermögen aufweist. Die endgültige Dotierungskonzentration der p-Typ-ESD-Region liegt typischerweise zwischen 2×1018 cm–3 und 2×1019 cm–3.
- Ein Abschnitt der oberen Oberfläche der Regionen des Kollektors
202 , des Emitters204 und des Basiskontakts206 umfasst silizidbeschichtete Regionen212 , auf denen die Kontakte214 gefertigt sind. In2 befinden sich die silizidbeschichteten Regionen unterhalb der Kontakte, obwohl bei anderen Ausführungsbeispielen die silizidbeschichteten Regionen die gesamte Oberfläche der Regionen des Kollektors202 , des Emitters204 und des Basiskontakts206 überlagern können. Das Silizid, das über diesen Teilen dieser Regionen, die nicht unterhalb der Kontakte liegen, blockiert, ist erwünscht, weil dasselbe das Bauelement mit Bezug auf eine ESD-Leistungsfähigkeit robuster macht. - Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist der Kollektor
202 mit einem Knoten106 , der geschützt werden soll, gekoppelt, ist die Basis208 mit dem SCR101 (1a ) gekoppelt und ist der Emitter204 mit dem Referenzknoten108 gekoppelt. Das NPN-Auslöseelement202 erzeugt einen Zurückschnapp-Auslösestrom It1109 (Snapback-Auslösestrom), wenn die Kollektor-Basis-Übergangsspannung die Zurückschnapp-Auslösespannung (Vt1) überschreitet. Vt1 für NPN-Bauelemente liegen typischerweise zwischen 9 V und 15 V bei Submikrometerprozessen des Stands der Technik. Leider überschreitet dieser Bereich von Spannungen die erwünschte Auslösespannung bei den meisten ESD-Anwendungen. Durch ein Hinzufügen einer zusätzlichen Schicht einer p-Dotierung203 zwischen zumindest einem Abschnitt des Kollektors202 und der Basis208 wird die VT1 für das Bauelement auf einen Bereich von 5 V bis 9 V verringert. Die Verringerung einer Durchbruchsspannung wird erzielt, weil die Verarmungsregion, die an dem Übergang des p-Typ-ESD-Implantats203 und dem n-Typ-Kollektor202 gebildet ist, dünner ist als eine Verarmungsregion, die zwischen der p-Mulde-Basis208 und dem n-Typ-Kollektor202 gebildet würde, falls das p-Typ-ESD-Implantat203 nicht vorhanden wäre. Zusätzlich ist das elektrische Feld über die Verarmungsregion, wenn das ESD-Implantat203 vorhanden ist, bei der gleichen angelegten Spannung höher als dann, wenn das ESD-Implantat203 nicht vorhanden wäre. -
3a stellt eine Layoutansicht eines Ausführungsbeispiels der vorliegenden Erfindung dar. In der Figur sind das Auslöseelement104 (1 ) und das SCR-Element104 (1 ) in dem Layout kombiniert. Die n-Typ-Region204 wirkt sowohl als der Emitter des NPN-Auslöseelements als auch als die Kathode des SCR-Bauelements, die p-Muldenregion310 wirkt sowohl als die Basis des NPN-Auslöseelements als auch der p-Basis-Knoten des SCR, die n-Muldenregion304 wirkt als der n-Basis-Knoten des SCR-Bauelements, eine p-Typ-Region302 , die innerhalb der n-Mulde304 sitzt, wirkt als die p-Typ-Anode des SCR-Bauelements und die n-Typ-Region202 wirkt als der Kollektor des NPN-Auslöseelements. Das p-Typ-ESD-Implantat203 ist unter der n-Typ-Kollektorregion gefertigt. Das p-Typ-ESD-Implantat203 erhöht die Dotierungskonzentration lokal und in der p-Mulde und unter der n-Typ-Kollektorregion. Ein optionaler p-Typ-Ring306 umgibt das ESD-Bauelement und ist bei einem Massepotential vorgespannt, um bei einigen Ausführungsbeispielen eine Substratladung zu verhindern, oder ist bei anderen Ausführungsbeispielen schwebend bzw. floatend gelassen. Bei anderen Ausführungsbeispielen kann ferner die n-Mulde304 durch einen Widerstand (124 ,1b ) mit einer Referenzspannung oder mit der Leistungsversorgung verbunden sein, um die Auslösespannung des ESD-Bauelements einzustellen. Dieser Widerstand ist vorzugsweise ein n-Mulde-Widerstand. - Die p-Typ-Anode
302 und der p-Typ-Ring306 sind vorzugsweise aus einem p-Typ-Source/Drain-Implantat hergestellt, wie es hierin oben beschrieben ist. Alternativ können andere Formen von Dotierungsschemata für diese Regionen bei anderen Ausführungsbeispielen verwendet werden. Es ist ferner zu beachten, dass die Ausführungsbeispiele der Erfindung, die hierin beschrieben sind, auch mit einer umgekehrten Polarität gefertigt werden können, wie beispielsweise wenn ein PNP verwendet wird, um das SCR-Bauelement auszulösen, anstelle des NPN-Bauelements, wie es hierin beschrieben ist. Alternativ können Ausführungsbeispiele der vorliegenden Erfindung gefertigt werden, bei denen die n-Typ-Regionen durch p-Typ-Regionen ersetzt sind und p-Typ-Regionen durch n-Typ-Regionen ersetzt sind. - Bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung ist der NPN-Auslöseelementkollektor
202 in enger Nähe zu der NPN-Emitter-/SCR-Kathodenregion204 und in enger Nähe zu der SCR-Anodenregion302 platziert. Der Abstand312 von der Kante der Anode302 zu der Kante der n-Muldenregion304 liegt zwischen 50 nm und 1000 nm und beträgt typischerweise etwa 150 nm. Der Abstand310 von der Kante der n-Muldenregion304 zu der Kante der NPN-Emitter-/SCR-Kathodenregion204 liegt zwischen 50 nm und 1000 nm und beträgt ebenfalls typischerweise etwa 150 nm. Der Abstand314 von der Kante des n-Muldenelements304 zu der p-Typ-Substratverbindung306 beträgt typischerweise et wa 1 μm und der Abstand318 von der Kante der NPN-Emitter-/SCR-Kathodenregion204 zu der p-Typ-Substratverbindung beträgt ebenfalls typischerweise 1 μm. Der Zweck eines Platzierens der NPN-Emitter-/SCR-Kathodenregion204 nahe an der p-Typ-Anodenregion302 besteht darin, ein schnell auslösendes SCR-Bauelement zu erreichen. -
4a , die eine Querschnittsansicht der Layoutansicht in3a an einer Linie301a umfasst, zeigt den Querschnitt des NPN-Auslösebauelements400 . Bei dem ersten Ausführungsbeispiel der vorliegenden Erfindung ist die p-Mulde208 typischerweise über einem p-Typ-Substrat402 gefertigt. Bei alternativen Ausführungsbeispielen jedoch kann das Substrat ein SOI oder n-Typ sein. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind die implantierten Regionen306 ,202 und204 silizidbeschichtet406 , um einen Kontaktwiderstand zu verringern, und Kontakte (nicht gezeigt) sind über den silizidbeschichteten Regionen gefertigt. -
4b , die eine Querschnittsansicht von3a an einer Linie301b umfasst, zeigt den Querschnitt des SCR-Bauelements410 . Der NPN-Emitter/die SCR-Kathode204 und die Substratanbindungen306 werden mit der NPN-Auslöseregion (101 in1a ) gemeinschaftlich verwendet und sind hierin oben erörtert. Eine n-Mulde304 , die als eine n-Typ-Basisregion für den PNP (120 in1b ) oder eine n-Typ-Basisregion des SCR fungiert, ist benachbart zu der p-Mulde208 gefertigt und besteht typischerweise aus Phosphor mit einer Spitzenkonzentration von typischerweise etwa 1×1018 cm–3. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die p-Typ-Anode302 silizidbeschichtet und sind Kontakte (nicht gezeigt) vorgesehen, um das SCR-Bauelement mit der Schaltung zu koppeln, die geschützt werden soll. -
3b zeigt eine Layoutansicht eines alternativen Ausführungsbeispiels der vorliegenden Erfindung, bei dem N- Muldenregionen304a durch eine n-Muldenregion304b verbunden sind. Der Zweck eines Verbindens dieser Regionen besteht darin, die Einschaltcharakteristika beider Hälften des Bauelements300 zu verbessern. Wie es zuvor während des Auslösens des SCR erörtert wurde, wird die n-Muldenregion304a heruntergezogen (unter der Annahme von lediglich einer Hälfte des Bauelements). Dann „überträgt" die verbindende n-Mulde304b dieses verringerte Potential an die andere SCR-Hälfte, um die Auslöseregion dort freizugeben. Bei einigen Ausführungsbeispielen sind diese n-Muldenregionen mit einem Versorgungspotential (nicht gezeigt) verbunden. Diese Widerstandsverbindung mit der Leistungsversorgung nimmt einen Strom weg von dem SCR während eines Auslösens, wodurch die Auslösespannung und Auslösezeit erhöht werden. Die Widerstandsverbindung kann deshalb verwendet werden, um die Auslösecharakteristika des ESD-Schutzbauelements300 bei einigen Ausführungsbeispielen feinabzustimmen. - Bei dem alternativen Ausführungsbeispiel kann das dotierte p-ESD-Implantat
203a /203b /203c , das unter der n-Typ-Kollektorregion gefertigt ist, größenmäßig variieren. Bei einigen Ausführungsbeispielen deckt das ESD-Implantat lediglich einen Abschnitt der Kollektorregion202 ab, wie es in der Region203c gezeigt ist, bei einigen Ausführungsbeispielen ist das ESD-Implantat von der gleichen Größe wie die Kollektorregion202 , wie es in der Region203b gezeigt ist, und bei anderen Ausführungsbeispielen ist die Maske für das ESD-Implantat breiter und länger als die Kollektorregion202 gezogen, wie es in der Region203a gezeigt ist. Durch ein Variieren der Größe der ESD-Implantate203 können eine Übergangskapazität und ein Übergangsleckstrom für ein schnelleres und effizienteres Auslösen zu einem Kompromiss gebracht werden. Weil die p-Typ-ESD-Region203 eine höhere Dotierungskonzentration als die niedriger dotierte p-Typ-Region direkt unter derselben aufweist, wird die Schnittstelle zwischen dem n+-Kollektor202 und der P-Typ-ESD-Region203 kapazitiver und zeigt einen höheren Übergangsleckstrom. Wenn die ESD-Region203 gezogen ist, um größer als die Kollektorregion202 zu sein, beispielsweise die Region203c , und wenn das ESD-Implantat203 flacher als eine Flachgrabenisolation (STI = shallow trench isolation) ist, ist die sich ergebende ESD-Region203 von im Wesentlichen der gleichen Größe wie die Kollektorregion202 , weil das ESD-Implantat mit dem n+-Kollektorimplantat selbstausgerichtet wird. -
4c zeigt eine äquivalente funktionale schematische Darstellung des anderen Ausführungsbeispiels der vorliegenden Erfindung. Die SCR-Bauelemente von jeder Hälfte des ESD-Bauelements sind durch Bipolar-Latches dargestellt, die aus NPN-Bauelementen122a und122b und PNP-Bauelementen120a und120b gebildet sind. N-Muldenverbindungen mit dem Knoten, der geschützt werden soll, sind durch die gepunkteten Linien dargestellt. Das Auslösebauelement ist durch ein NPN-Bauelement420 und die Zener-Diode422 dargestellt, die zwischen der Basis und dem Kollektor des NPN420 platziert ist. Das Zener-Diodensymbol422 bedeutet, dass das Bauelement420 bei einer bestimmten Spannung durchbricht. Es gibt jedoch keine getrennte Zener-Diode in der Schaltung. Ein Widerstand424 stellt den Substratwiderstandswert von der p-Typ-Basis zu der SCR-Masse108 dar. Der Knoten106 , der geschützt werden soll, ist mit der SCR-Anode und dem Kollektor des Auslöse-NPN420 sowie dem n-Muldenwiderstand124a /124b verbunden gezeigt. -
3c zeigt eine Layoutansicht eines zweiten alternativen Ausführungsbeispiels der vorliegenden Erfindung, das eine vollständig symmetrische Version des in3a gezeigten Ausführungsbeispiels ist. Bei dem alternativen Ausführungsbeispiel ist eine zusätzliche Region eines NPN-Emitters/einer SCR-Kathode204 über dem NPN-Kollektor202 , der SCR-Anode302 und der SCR-n-Mulde-n-Basis-Region304 platziert. Das Hinzufügen der zusätzlichen Region des NPN-Emitters/der SCR-Kathode204 erzeugt ein effizienteres ESD-Bauelement durch ein Effizientermachen einer Auslösestrom injizierung, weil weniger Auslösestrom und ESD-Strom in das Substrat injiziert wird. -
3d zeigt eine Layoutansicht eines dritten alternativen Ausführungsbeispiels der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist ähnlich dem in3b gezeigten Ausführungsbeispiel, mit der Hinzufügung eines n-Muldenrings304 um die aktiven Regionen des ESD-Bauelements340 herum. Der geschlossene n-Muldenring304 ermöglicht eine bessere Kopplung und ein effizienteres Substratpumpen. Während des Auslösens des SCR erhöht das p-Substrat oder die p-Mulde (d. h. Basisregion des NPN) das Potential desselben, weil der PNP einschaltet. Diese Potentialerhöhung wird auch „Pumpen" genannt. Je einheitlicher das Substrat gepumpt wird, desto schneller und einheitlicher schaltet das Schutzbauelement ein. Der n-Muldenring304 erhöht den wirksamen Substratwiderstandswert für die bestmögliche Eingrenzung der injizierten Träger während eines Auslösens. Durch das Eingrenzen von Trägern löst das ESD-Bauelement schneller aus, weil mehr Ladung verfügbar ist, um den SCR auszulösen, und weniger Ladung in das Substrat verloren geht. - Ein Vorteil von einem oder mehreren Ausführungsbeispielen, die hierin oben beschrieben sind, umfasst eine niedrige Auslösespannung während eines ESD-Ereignisses. Bei verschiedenen Ausführungsbeispielen der vorliegenden Erfindung ist es möglich, Auslösespannungen von nur 5 V zu erreichen. Ein anderer Vorteil von einem oder mehreren der hierin beschriebenen Ausführungsbeispiele ist die niedrige Kapazität des SCR, während sich derselbe in dem nichtleitenden Zustand desselben befindet. Diese Struktur weist im Allgemeinen eine niedrigere Kapazität als andere ESD-Strukturen auf, weil das Bauelement sehr kompakt und flächenausnutzend ist. Ein weiterer Vorteil von einem oder mehreren hierin beschriebenen Ausführungsbeispielen ist die relativ kleine und kompakte Größe dieser ESD-Bauelemente. Erstens wird eine Layoutfläche bewahrt, weil zwischen dem Auslöseelement und dem SCR keine Führungsleitungen bzw. Routing-Leitungen erforderlich sind. Weil zweitens SCRs eine höhere Menge an Strom pro Einheitsfläche handhaben können, ist die gesamt benötigte Layoutfläche typischerweise kleiner als bei ESD-Schutzbauelementen, die MOS-Bauelemente entweder als die Auslöseschaltung oder als das ESD-Bauelement selbst verwenden.
- Ein Leistungsfähigkeitsgraph
500 ist in5a für ein Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Die x-Achse stellt die Spannung an dem Knoten106 , der geschützt werden soll (1 ), dar und die y-Achse stellt den sich ergebenden Strom IESD107 dar, der durch das ESD-Bauelement geleitet wird. Eine typische Auslösespannung506 für ein Ausführungsbeispiel der vorliegenden Erfindung beträgt 6,4 V. Ein typischer maximaler Strom für IESD107 beträgt 52 μA/μm, einen Übertragungsleitungspuls (TLP, TLP = Transmission Line Pulse) von 100 ns vorausgesetzt. Eine vergrößerte Ansicht502 des Leistungsfähigkeitsgraphen ist in5b gezeigt. -
6 zeigt eine Auftragung600 einer relativen Dotierungskonzentration über einer Tiefe von der Oberfläche des Siliziums aus. Eine Linie602 stellt die Konzentration der n+-Source/Drain-Implantate dar, die für die Anode und die Kathode verwendet werden, eine Linie604 stellt die Dotierungskonzentration des p-Typ-ESD-Implantats unter dem NPN-Auslösebauelementkollektor dar, eine Linie606 stellt die p-Muldendotierungskonzentration dar und eine Linie608 stellt die n-Muldendotierungskonzentration dar. Bei diesen Ausführungsbeispielen werden die n-Mulden- und p-Muldenregionen typischerweise ausschließlich verwendet (d. h. nicht überlappend). Die Implantationsbedingungen für alle dotierten Regionen, wie es hierin beschrieben ist, bestimmen die tatsächlichen Dotierungskonzentrationen und das Verhältnis der zwei Konzentrationen bestimmt die Durchbruchsspannung. - Unter Bezugnahme auf
7a ist ein alternatives Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Anstelle eines Aufweisens eines Lateral-NPN-Auslösebauelements, wie es hierin oben beschrieben ist, wird ein Vertikal-NPN-Bauelement verwendet und in einem Layout mit dem SCR zusammengeführt. Bei einem alternativen Ausführungsbeispiel der vorliegenden Erfindung ist eine n-Mulde304 über dem Substrat402 gebildet. Wie es bei anderen Ausführungsbeispielen der Fall war, ist eine p-Typ-Anode714 über der n-Mulde gebildet. Bei diesem Ausführungsbeispiel jedoch ist eine n-Typ-Kathode716 über einer p-Typ-ESD-Region712 gebildet. Die Kathode716 , die p-Typ-ESD-Region712 und die n-Mulde304 bilden einen Vertikal-NPN-Transistor. Die obere Oberfläche der Anode714 und der Kathode716 sind silizidbeschichtet und Kontakte sind über die silizidbeschichteten Regionen platziert. Der Knoten106 , der geschützt werden soll, ist mit der Anode714 gekoppelt und die Kathode716 ist typischerweise mit Masse108 oder einem Referenzknoten gekoppelt. Wenn die Spannung an dem Knoten, der geschützt werden soll, die Umkehrdurchbruchsspannung des NPN-Transistors überschreitet, die durch die Konzentrationspegel des p-ESD-Implantats und der n-Mulde bestimmt ist, wird das SCR-Bauelement ausgelöst und fließt ein Strom von dem Knoten106 , der geschützt werden soll, zu Masse108 . -
7b zeigt einen Querschnitt eines alternativen Ausführungsbeispiels des in7a gezeigten Querschnitts. Bei diesem alternativen Ausführungsbeispiel ist eine n-Typ-Auslöseverbindung704 zu der n-Mulde304 hergestellt. Bei diesem Ausführungsbeispiel kann ein externer Auslösestrom verwendet werden, um das Bauelement auszulösen, falls nötig. Die n-Muldenverbindung714 ist eine stark n+-dotierte Region und es wird eine n-Typ-Source/Drain-Diffusion verwendet. Die obere Oberfläche der n-Muldenverbindung ist typischerweise silizidbeschichtet und es ist ein Kontakt710 über der silizidbeschichteten Region406 platziert. Die Auslöseverbindung704 ist mit einem Auslösebauelement gekoppelt und löst vorzugsweise bei einer Auslösespannung von weniger als der Durchbruchsspannung des NPN-Transistors aus, der durch die n-Mulde204 , die ESD-Region712 und die Kathode716 gebildet ist. - Bei einem Ausführungsbeispiel kann die Auslöseverbindung
704 beispielsweise mit einem NPN-Auslösebauelement verbunden sein, wie es in7c gezeigt ist, um ein ESD-Schutzbauelement730 zu bilden. Das NPN-Auslösebauelement735 , das auf der linken Seite von7c gezeigt ist, ist dem NPN-Bauelement ähnlich, das in2 gezeigt ist. Ein n+-Kollektor202 überlagert eine p-Typ-ESD-Region203 . Die p-Typ-ESD-Region203 in Reihe mit einer p-Mulde208 bildet die Basis des Transistors. Ein n+-Emitter204 ist mit Masse verbunden, während der Kollektor202 über eine Metall- oder andere Verbindung mit der Auslöseverbindung704 verbunden ist. Während eines ESD-Ereignisses ist der Diodenübergang732 , der zwischen der SCR-Anode714 und der SCR-n-Basisregion304 gebildet ist, vorwärts vorgespannt und befindet sich in Reihe mit dem Kollektor202 des NPN-Auslösebauelements735 . Wenn die Spannung an dem Kollektor202 des NPN-Auslösebauelements735 die Zurückschnapp-Auslösespannung Vt1 überschreitet, leitet ein Strom ITRIG737 und wird das SCR-Bauelement702 ausgelöst, wie es hierin oben beschrieben ist. - Bei einem anderen Ausführungsbeispiel der vorliegenden Erfindung, das in
7d gezeigt ist, ist das SCR-Bauelement700 von7a mit einem NPN-Auslösebauelement730 verschmolzen. Das NPN-Auslösebauelement, wie dasselbe durch das schematische Symbol in7d dargestellt ist, weist einen n+-Kollektor726 auf, der eine p-Typ-ESD-Schicht728 überlagert. Die N+-Kollektorregion726 ist ähnlich der Region202 , die in7c gezeigt ist, und die p-Typ-ESD-Schicht728 ist ähnlich der Region203 , die in7c gezeigt ist. Der Emitter724 des NPN-Auslösebauelements730 verwendet die gleiche n+-Region wie die Kathode des SCR-Bauelements gemeinschaftlich. Die Basis des NPN-Auslösebauelements730 ist aus der p-Typ-ESD-Region728 unter dem Kollektor726 , der p-Muldenregion208 und einer zusätzlichen p-Typ-ESD-Region715 hergestellt, die mit der p-Basis-Region des SCR-Bauelements gemeinschaftlich verwendet wird. - Das SCR-Bauelement ist aus einer p+-Anode
722 , einer n-Basis-Region304 , einer p-Basis-Region715 , die aus einer p-Typ-ESD-Region gebildet ist, und einer n+-Kathode724 hergestellt. Die Schnittstelle zwischen der n-Mulde304 und der p-Mulde208 ist unterhalb der Regionen715 und724 , die die Kathode des SCR und den Emitter des Auslöse-NPN bilden, sowie der p-Typ-ESD-Region positioniert, die die p-Basis-Region des SCR und einen Abschnitt der Basis des Auslöse-NPN bildet. Der Knoten106 , der geschützt werden soll, ist mit der SCR-Anode722 und dem Auslöse-NPN-Kollektor726 gekoppelt. Der NPN-Kollektor/die SCR-Kathode724 ist mit Masse verbunden. - Während eines ESD-Ereignisses bricht das NPN-Auslösebauelement
730 durch und leitet den Auslösestrom ITRIG109 . Der Auslösestrom ITRIG109 löst das Bipolar-Latch aus, das durch das NPN-Bauelement732 und das PNP-Bauelement734 inhärent in dem SCR dargestellt ist. Es wird dann ein großer Strom, IESD, geleitet, wie es hierin oben bei den anderen Ausführungsbeispielen beschrieben ist. - Während diese Erfindung mit Bezug auf darstellende Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht in einem einschränkenden Sinn aufgefasst werden. Verschiedene Modifikationen und Kombinationen der darstellenden Ausführungsbeispiele sowie anderer Ausführungsbeispiele der Erfindung werden Fachleuten auf dem Gebiet auf Bezugnahme auf die Beschreibung hin ersichtlich. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche jegliche derartigen Modifikationen oder Ausführungsbeispiele einschließen sollen.
Claims (46)
- Halbleiterbauelement, das folgende Merkmale aufweist: eine ESD-Bauelementregion, die innerhalb eines Halbleiterkörpers angeordnet ist, wobei der Halbleiterkörper von einem ersten Leitfähigkeitstyp ist; eine Trennungsregion, die die ESD-Bauelementregion umgibt; eine erste dotierte Region eines zweiten Leitfähigkeitstyps, die an einer Oberfläche des Halbleiterkörpers innerhalb der ESD-Bauelementregion angeordnet ist, wobei der zweite Leitfähigkeitstyp sich von dem ersten Leitfähigkeitstyp unterscheidet; eine zweite dotierte Region des ersten Leitfähigkeitstyps, die zwischen dem Halbleiterkörper innerhalb der ESD-Bauelementregion und zumindest einem Abschnitt der ersten dotierten Region angeordnet ist, wobei die zweite dotierte Region mit einer höheren Konzentration als der Halbleiterkörper dotiert ist; eine dritte dotierte Region des zweiten Halbleitertyps, die in dem Halbleiterkörper innerhalb der ESD-Bauelementregion angeordnet ist; eine vierte dotierte Region des ersten Leitfähigkeitstyps, die innerhalb der dritten dotierten Region angeordnet ist, wobei die Kante der dritten dotierten Region sich in einem ersten Abstand von der Kante der vierten dotierten Region befindet; und eine fünfte dotierte Region des zweiten Leitfähigkeitstyps, die in dem Halbleiterkörper innerhalb der ESD-Bauelementregion in einem zweiten Abstand von der dritten dotierten Region angeordnet ist, wobei die erste dotierte Region, die zweite dotierte Region, der Halbleiterkörper innerhalb der ESD-Bauelementregion und die fünfte dotierte Region ein Auslösebauelement bilden; und wobei die vierte dotierte Region, die dritte dotierte Region, der Halbleiterkörper innerhalb der ESD-Bauelementregion und die fünfte dotierte Region einen SCR bilden.
- Halbleiterbauelement gemäß Anspruch 1, das ferner eine sechste dotierte Region des ersten Leitfähigkeitstyps aufweist, die in dem Halbleiterkörper innerhalb der ESD-Bauelementregion in einem dritten Abstand von der dritten dotierten Region angeordnet ist.
- Halbleiterbauelement gemäß Anspruch 2, bei dem der erste Abstand zwischen 50 nm und 1000 nm liegt, der zweite Abstand zwischen 50 nm und 1000 nm liegt und der dritte Abstand etwa 1000 nm beträgt.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 3, bei dem der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist.
- Halbleiterbauelement gemäß Anspruch 4, bei dem die dritte dotierte Region eine n-Mulde aufweist und die fünfte dotierte Region eine stark dotierte Region ist.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 3, bei dem der erste Leitfähigkeitstyp ein n-Typ ist und der zweite Leitfähigkeitstyp ein p-Typ ist.
- Halbleiterbauelement gemäß Anspruch 6, bei dem die dritte dotierte Region eine p-Mulde aufweist und die fünfte dotierte Region eine stark dotierte Region ist.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 7, bei dem die dritte dotierte Region eine Mehrzahl von dritten dotierten Regionen aufweist und bei dem eine vierte dotierte Region des ersten Leitfähigkeitstyps an jeder der dritten dotierten Regionen angeordnet ist.
- Halbleiterbauelement gemäß Anspruch 8, bei dem eine sechste Region des zweiten Leitfähigkeitstyps zumindest zwei der dritten dotierten Regionen miteinander verbindet.
- Halbleiterbauelement gemäß Anspruch 9, bei dem die sechste Region die gleiche Dotierungskonzentration wie die dritten dotierten Regionen aufweist.
- Halbleiterbauelement gemäß einem der Ansprüche 8 bis 10, bei dem die fünfte dotierte Region eine Mehrzahl von fünften dotierten Regionen aufweist und bei dem die Mehrzahl von dritten dotierten Regionen und fünften dotierten Regionen symmetrisch um die erste dotierte Region herum angeordnet sind.
- Halbleiterbauelement gemäß Anspruch 11, wobei das Halbleiterbauelement ferner eine sechste dotierte Region des zweiten Leitfähigkeitstyps aufweist, die an der Oberfläche der aktiven Region angeordnet ist, wobei die sechste dotierte Region einen Ring um die erste, die dritte und die fünfte Region herum bildet, wobei die sechste Region die dritten dotierten Regionen berührt und wobei die sechste dotierte Region die gleiche Dotierungskonzentration wie die dritten dotierten Regionen aufweist.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 12, bei dem die erste dotierte Region ein ESD-Schutzbauelement aufweist und bei dem die vierte dotierte Region mit einer Schaltung gekoppelt ist, die geschützt wird, wobei die erste dotierte Region mit der Schaltung gekoppelt ist, die geschützt wird, und die fünfte dotierte Region mit einem ersten Referenzpotential gekoppelt ist.
- Halbleiterbauelement gemäß Anspruch 13, bei dem die dritte dotierte Region mit einem zweiten Referenzpotential widerstandsgekoppelt ist.
- Halbleiterbauelement gemäß Anspruch 14, bei dem das erste Referenzpotential Masse ist, das zweite Referenzpotential bei einer Spannung liegt, die sich von Masse unterscheidet, der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 15, bei dem die erste, die vierte und die fünfte dotierte Region ferner eine silizidbeschichtete Region an der oberen Oberfläche jeder Region aufweisen.
- Halbleiterbauelement gemäß einem der Ansprüche 1 bis 16, bei dem die dritte dotierte Region eine n-Mulde aufweist und die verbleibenden Abschnitte der ESD-Region in einer p-Mulde gebildet sind.
- ESD-Schutzbauelement, wobei das ESD-Schutzbauelement folgende Merkmale aufweist: eine SCR-Struktur, die eine p-Typ-Anodenregion, ein n-Typ-n-Basis-Region, die mit der Anodenregion gekoppelt ist, eine p-Typ-p-Basis-Region, die mit der n-Typ-n-Basis-Region gekoppelt ist, und eine n-Typ-Kathodenregion, die mit der p-Typ-p-Basis-Region gekoppelt ist, aufweist; und ein BJT-Auslöseelement, das einen n-Typ-Kollektor, eine p-Typ-ESD-Region, die mit der n-Typ-Kollektorregion gekoppelt ist, eine p-Typ-Basis-Region, die mit der SCR-p-Typ-p-Basis-Region gekoppelt ist, und wobei die Dotierungskonzentration der p-Typ-Basis-Regionen geringer als die Dotierungskonzentration der ESD-Region ist, und eine n-Typ-Kathodenregion, die mit der p-Typ-Basis gekoppelt ist, aufweist.
- ESD-Schutzbauelement gemäß Anspruch 18, bei dem: die SCR-p-Typ-Anodenregion eine p+-Region aufweist; die SCR-n-Typ-n-Basis-Region eine n-Mulde aufweist; die SCR-p-Typ-p-Basis-Region eine p-Mulde aufweist; die SCR-n-Typ-Kathodenregion eine n+-Region aufweist; der BJT-Auslöse-n-Typ-Kollektor eine n+-Region aufweist; und die BJT-Auslöse-p-Typ-Basis eine p-dotierte Region mit einer Konzentration aufweist, die größer als die p-Mulde ist, und der BJT-Auslöseemitter eine n+-Region aufweist.
- ESD-Schutzbauelement gemäß Anspruch 19, bei dem: die SCR-n-Typ-Kathodenregion und der BJT-Auslöseemitter die gleiche Region aufweisen, die SCR-p-Typ-p-Basis-Region und das Auslöse-BJT-p-Typ-Material die gleiche Region aufweisen.
- ESD-Schutzbauelement gemäß einem der Ansprüche 18 bis 20, bei dem die SCR-p-Typ-Anodenregion mit der Schaltung gekoppelt ist, die geschützt werden soll, und der BJT-Auslösekollektor mit der Schaltung gekoppelt ist, die geschützt werden soll.
- Verfahren zum Betreiben eines Halbleiterbauelements, wobei das Verfahren folgende Schritte aufweist: Bereitstellen eines Schutzbauelements an einem geschützten Knoten, wobei der geschützte Knoten mit einer Schaltungsanordnung in einem Halbleitersubstrat gekoppelt ist, wobei der geschützte Knoten mit einer Anode eines SCR-Bauelements gekoppelt ist; und Schützen der Schaltungsanordnung vor einer hohen Spannung; wobei, wenn die hohe Spannung einen Pegel erreicht, der größer als ein Betriebspegel ist, die Schutzschaltungsanordnung bewirkt, dass ein Strom von einem Auslösesensorbauelement zu einem Auslöseknoten in dem SCR-Bauelement fließt, wobei das Auslösebauelement ein BJT-Bauelement ist und wobei der Auslösepegel des BJT-Bauelements durch eine stark dotierte Region zwischen dem Kollektor des BJT und dem Emitter des BJT beeinflusst ist, wobei die stark dotierte Region den gleichen Leitfähigkeitstyp wie die Basis des BJT aufweist; und wobei, wenn der Strom von dem Auslösebauelement in den Auslöseknoten des SCR fließt, der SCR latcht, wobei bewirkt wird, dass ein hoher Strom von einer Anode des SCR-Bauelements zu der Kathode des SCR-Bauelements fließt.
- Verfahren gemäß Anspruch 22, bei dem der BJT einen NPN aufweist.
- Verfahren gemäß Anspruch 22 oder 23, bei dem das SCR-Bauelement und das Auslösebauelement das gleiche Halbleitersubstrat gemeinschaftlich verwenden, in enger Nähe positioniert sind und miteinander nicht durch eine Metallisierungsschicht gekoppelt sind.
- ESD-Schutzbauelement, wobei das ESD-Schutzbauelement folgende Merkmale aufweist: eine SCR-Struktur, die folgende Merkmale aufweist: eine p-Typ-Anodenregion, eine n-Typ-n-Basis-Region, die mit der Anodenregion gekoppelt ist, eine p-Typ-p-Basis-Region, die mit der n-Basis-Region gekoppelt ist, und eine n-Typ-Kathodenregion, die mit der p-Basis-Region gekoppelt ist, wobei die p-Basis-Region, die n-Basis-Region und die Kathodenregion eine Vertikal-NPN-Struktur bilden, und wobei die Anodenregion mit einer Schaltung gekoppelt ist, die geschützt werden soll.
- ESD-Schutzbauelement gemäß Anspruch 25, wobei das ESD-Schutzbauelement an einem Halbleitersubstrat gefertigt ist.
- ESD-Schutzbauelement gemäß Anspruch 25 oder 26, das ferner eine n-Basis-Verbindung aufweist, wobei die n-Basis-Verbindung mit der n-Basis-Region gekoppelt ist, wobei die n-Basis-Verbindung mit einem externen Auslösebauelement gekoppelt ist.
- ESD-Schutzbauelement gemäß Anspruch 27, das ferner eine NPN-Struktur aufweist, die einen n-Typ-Emitter, eine p-Typ-Basis und einen n-Typ-Kollektor aufweist, wobei der n-Typ-Kollektor mit der n-Basis-Verbindung gekoppelt ist, und wobei die p-Typ-Basis eine erste p-dotierte Region, die mit dem Emitter gekoppelt ist, und eine zweite p-dotierte Region aufweist, die mit der ersten p-dotierten Region gekoppelt ist und mit dem Kollektor gekoppelt ist, wobei die zweite p-dotierte Region eine höhere Dotierungskonzentration als die erste p-dotierte Region aufweist.
- ESD-Schutzbauelement gemäß Anspruch 28, bei dem der Kollektor mit der n-Basis-Verbindung durch eine Metallleitung gekoppelt ist.
- Verfahren zum Bilden eines Halbleiterbauelements, wobei das Verfahren folgende Schritte aufweist: Bilden einer Trennungsregion in einem Halbleiterkörper, wobei die Trennungsregion einen aktiven Bereich eines ersten Leitfähigkeitstyps definiert; Bilden einer ersten dotierten Region innerhalb des aktiven Bereichs, wobei die erste dotierte Region von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp ist; Bilden einer zweiten dotierten Region an der Oberfläche der ersten dotierten Region, wobei die zweite dotierte Region von dem ersten Leitfähigkeitstyp ist; Bilden einer dritten dotierten Region an der Oberfläche der ersten dotierten Region, wobei die dritte dotierte Region von dem ersten Leitfähigkeitstyp ist und wobei die dritte dotierte Region eine höhere Dotierungskonzentration als der aktive Bereich aufweist; und Bilden einer vierten dotierten Region in der dritten dotierten Region, wobei die vierte dotierte Region von dem zweiten Leitfähigkeitstyp ist.
- Verfahren gemäß Anspruch 30, wobei das Verfahren ferner ein Bilden einer sechsten dotierten Region an dem Umfang der aktiven Region aufweist, wobei die sechste dotierte Region von dem ersten Leitfähigkeitstyp ist.
- Verfahren gemäß Anspruch 30 oder 31, wobei das Verfahren ferner ein Bilden einer fünften dotierten Region in der aktiven Region aufweist, wobei die fünfte dotierte Region von dem zweiten Leitfähigkeitstyp ist.
- Verfahren gemäß Anspruch 32, bei dem: die erste dotierte Region eine n-Mulde aufweist; die zweite dotierte Region ein p-Typ-Implantat aufweist; die dritte dotierte Region ein p-Typ-Material aufweist; die vierte dotierte Region ein n-Typ-Implantat aufweist; und die fünfte dotierte Region ein n-Typ-Implantat aufweist.
- Verfahren gemäß einem der Ansprüche 30 bis 33, wobei das Verfahren ferner ein Bilden einer Flachgrabenisolation über Abschnitten des aktiven Bereichs aufweist, die die zweite dotierte Region, die vierte dotierte Region und die fünfte dotierte Region nicht aufweisen.
- Verfahren gemäß einem der Ansprüche 30 bis 34, wobei das Verfahren ferner ein Bilden von Silizidregionen an der Oberfläche der zweiten dotierten Region, der vierten dotierten Region und der fünften dotierten Region aufweist.
- Halbleiterbauelement, das folgende Merkmale aufweist: einen Bipolartransistor, der folgende Merkmale aufweist: eine erste ESD-Bauelementregion, die innerhalb eines Halbleiterkörpers angeordnet ist, wobei der Halbleiterkörper von einem ersten Leitfähigkeitstyp ist, eine Trennungsregion, die die erste ESD-Bauelementregion umgibt, eine erste dotierte Region eines zweiten Leitfähigkeitstyps, die an einer Oberfläche des Halbleiterkörpers innerhalb der ersten ESD-Bauelementregion angeordnet ist, wobei der zweite Leitfähigkeitstyp sich von dem ersten Leitfähigkeitstyp unterscheidet, eine zweite dotierte Region des zweiten Leitfähigkeitstyps, die an der Oberfläche des Halbleiterkörpers innerhalb der ersten ESD-Bauelementregion angeordnet ist, und eine dritte dotierte Region des ersten Leitfähigkeitstyps, die zwischen dem Halbleiterkörper innerhalb der ersten ESD-Bauelementregion und zumindest einem Abschnitt der zweiten dotierten Region angeordnet ist; und ein SCR-Bauelement, das folgende Merkmale aufweist: eine zweite ESD-Bauelementregion, die innerhalb des Halbleiterkörpers angeordnet ist, eine Trennungsregion, die die zweite ESD-Bauelementregion umgibt, eine vierte dotierte Region des zweiten Halbleitertyps, die in dem Halbleiterkörper innerhalb der zweiten ESD-Bauelementregion angeordnet ist, eine fünfte dotierte Region des zweiten Leitfähigkeitstyps, die an einer Oberfläche der vierten dotierten Region innerhalb der zweiten ESD-Bauelementregion angeordnet ist, eine sechste dotierte Region des ersten Leitfähigkeitstyps, die zwischen der vierten dotierten Region innerhalb der zweiten ESD-Bauelementregion und der fünften dotierten Region angeordnet ist, wobei die sechste dotierte Region mit einer höheren Konzentration als der Halbleiterkörper dotiert ist, eine siebte dotierte Region des ersten Leitfähigkeitstyps, die an einer Oberfläche der vierten dotierten Region innerhalb der zweiten ESD-Bauelementregion angeordnet ist, und eine achte dotierte Region des zweiten Leitfähigkeitstyps, die an einer Oberfläche der vierten dotierten Region innerhalb der zweiten ESD-Bauelementregion angeordnet ist, wobei die achte dotierte Region in der zweiten ESD-Bauelementregion mit der ersten dotierten Region in der ersten ESD-Bauelementregion gekoppelt ist.
- Halbleiterbauelement gemäß Anspruch 36, bei dem die erste dotierte Region der ersten ESD-Bauelementregion mit einem Massepotential gekoppelt ist, die fünfte dotierte Region in der zweiten ESD-Bauelementregion mit einem Massepotential gekoppelt ist und die siebte dotierte Region in der zweiten ESD-Bauelementregion mit einem Knoten gekoppelt ist, der geschützt werden soll.
- Halbleiterbauelement gemäß Anspruch 36 oder 37, bei dem der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist.
- Halbleiterbauelement gemäß Anspruch 38, bei dem die vierte dotierte Region eine n-Mulde aufweist.
- Halbleiterbauelement gemäß Anspruch 39, bei dem der Halbleiterkörper innerhalb der ersten ESD-Bauelementregion eine p-Mulde aufweist.
- Halbleiterbauelement, das folgende Merkmale aufweist: eine ESD-Bauelementregion, die innerhalb eines Halbleiterkörpers angeordnet ist, wobei der Halbleiterkörper von einem ersten Leitfähigkeitstyp ist; eine Trennungsregion, die die ESD-Bauelementregion umgibt; eine erste dotierte Region eines zweiten Leitfähigkeitstyps, die in dem Halbleiterkörper innerhalb der ESD-Bauelementregion angeordnet ist, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähig keitstyp unterscheidet und wobei die erste dotierte Region und der Halbleiterkörper innerhalb der ersten ESD-Bauelementregion eine Schnittstelle in einer Ebene bilden, die im Wesentlichen senkrecht zu der Oberfläche des Halbleiterkörpers ist; eine zweite dotierte Region des zweiten Leitfähigkeitstyps, die über der Schnittstelle zwischen der ersten dotierten Region und dem Halbleiterkörper angeordnet ist, wobei ein erster Abschnitt der zweiten dotierten Region einen Abschnitt der ersten dotierten Region überlagert und ein anderer Abschnitt der zweiten dotierten Region einen Abschnitt des Halbleiterkörpers innerhalb der ESD-Region überlagert; eine dritte dotierte Region des ersten Leitfähigkeitstyps, die über der Schnittstelle und unter zumindest einem Abschnitt der zweiten dotierten Region angeordnet ist, wobei die dritte dotierte Region mit einer höheren Konzentration als der Halbleiterkörper dotiert ist; eine vierte dotierte Region des zweiten Leitfähigkeitstyps, die über dem Halbleiterkörper innerhalb der ESD-Region angeordnet ist; eine fünfte dotierte Region des ersten Leitfähigkeitstyps, die zwischen dem Halbleiterkörper und zumindest einem Abschnitt der vierten dotierten Region angeordnet ist, wobei die fünfte dotierte Region mit einer höheren Konzentration als der Halbleiterkörper dotiert ist; und eine sechste dotierte Region des ersten Leitfähigkeitstyps, die in der ersten dotierten Region angeordnet ist, wobei die sechste dotierte Region mit einer höheren Konzentration als die erste dotierte Region dotiert ist, wobei die zweite, die dritte, die vierte und die fünfte dotierte Region und der Halbleiterkörper ein Auslösebauelement bilden und wobei die erste, die zweite, die dritte und die sechste dotierte Region ein SCR-Bauelement bilden.
- Halbleiterbauelement gemäß Anspruch 41, bei dem die zweite dotierte Region mit einem Referenzpotential gekoppelt ist und die vierte dotierte Region und die sechste dotierte Region mit einem Knoten gekoppelt ist, der geschützt werden soll.
- Halbleiterbauelement gemäß Anspruch 42, bei dem das Referenzpotential Masse ist.
- Halbleiterbauelement gemäß einem der Ansprüche 41 bis 43, bei dem der erste Leitfähigkeitstyp ein p-Typ ist und der zweite Leitfähigkeitstyp ein n-Typ ist.
- Halbleiterbauelement gemäß Anspruch 44, bei dem die erste dotierte Region eine n-Mulde aufweist.
- Halbleiterbauelement gemäß Anspruch 45, bei dem der Halbleiterkörper innerhalb der ESD-Bauelementregion benachbart zu und außerhalb von der ersten dotierten Region eine p-Mulde aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/698,674 | 2007-01-26 | ||
US11/698,674 US7732834B2 (en) | 2007-01-26 | 2007-01-26 | Semiconductor ESD device and method of making same |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008005932A1 true DE102008005932A1 (de) | 2008-08-14 |
DE102008005932B4 DE102008005932B4 (de) | 2011-02-24 |
Family
ID=39597764
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008005932A Active DE102008005932B4 (de) | 2007-01-26 | 2008-01-24 | Halbleiter-ESD-Bauelement und Verfahren zum Betreiben desselben |
DE102008064703.9A Active DE102008064703B4 (de) | 2007-01-26 | 2008-01-24 | Halbleiter-ESD-Bauelement |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008064703.9A Active DE102008064703B4 (de) | 2007-01-26 | 2008-01-24 | Halbleiter-ESD-Bauelement |
Country Status (2)
Country | Link |
---|---|
US (2) | US7732834B2 (de) |
DE (2) | DE102008005932B4 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014009032A1 (de) * | 2014-06-16 | 2015-12-17 | Elmos Semiconductor Aktiengesellschaft | ESD Schutzstruktur für die Verwendung in integrierten CMOS Schaltkreisen |
DE102009035953B4 (de) | 2008-10-13 | 2019-04-25 | Infineon Technologies Ag | Einrichtung zum Schutz vor elektrostatischen Entladungen |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8022498B1 (en) * | 2007-03-26 | 2011-09-20 | Synopsys, Inc. | Electrostatic discharge management apparatus, systems, and methods |
US7910998B2 (en) * | 2007-07-11 | 2011-03-22 | United Microelectronics Corp. | Silicon controlled rectifier device for electrostatic discharge protection |
JP2010087195A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体装置 |
US8896064B2 (en) * | 2010-10-18 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection circuit |
US8598625B2 (en) * | 2010-12-30 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection device with tunable design windows |
US9025296B2 (en) * | 2011-01-06 | 2015-05-05 | Littelfuse, Inc. | Transient voltage suppressor |
JP5820311B2 (ja) | 2012-03-02 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8692289B2 (en) * | 2012-07-25 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fast turn on silicon controlled rectifiers for ESD protection |
US9589904B2 (en) | 2013-02-14 | 2017-03-07 | Infineon Technologies Austria Ag | Semiconductor device with bypass functionality and method thereof |
TWI582986B (zh) | 2015-05-08 | 2017-05-11 | 創意電子股份有限公司 | 矽控整流器 |
US9461032B1 (en) * | 2015-11-05 | 2016-10-04 | Texas Instruments Incorporated | Bipolar ESD protection device with integrated negative strike diode |
US9735291B1 (en) * | 2016-03-10 | 2017-08-15 | Macronix International Co., Ltd. | Semiconductor device and Zener diode |
KR20210034725A (ko) | 2019-09-20 | 2021-03-31 | 삼성전자주식회사 | 반도체 장치 |
CN110896072B (zh) * | 2019-11-19 | 2021-12-03 | 江南大学 | 一种具有复合结构的双向esd防护器件 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5274262A (en) | 1989-05-17 | 1993-12-28 | David Sarnoff Research Center, Inc. | SCR protection structure and circuit with reduced trigger voltage |
US5343053A (en) | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
US5374565A (en) | 1993-10-22 | 1994-12-20 | United Microelectronics Corporation | Method for ESD protection improvement |
US5982601A (en) * | 1998-07-30 | 1999-11-09 | Winbond Electronics Corp. | Direct transient-triggered SCR for ESD protection |
US6621126B2 (en) | 2000-10-10 | 2003-09-16 | Sarnoff Corporation | Multifinger silicon controlled rectifier structure for electrostatic discharge protection |
DE60130028T2 (de) | 2000-11-06 | 2008-06-26 | Sarnoff Corp. | Schutzvorrichtung gegen elektrostatische Entladung mit gesteuertem Siliziumgleichrichter mit externem On-Chip-Triggern und kompakten inneren Abmessungen für schnelles Triggern |
TW493265B (en) * | 2001-08-16 | 2002-07-01 | Winbond Electronics Corp | ESD protection circuit with high trigger current |
US6770918B2 (en) | 2001-09-11 | 2004-08-03 | Sarnoff Corporation | Electrostatic discharge protection silicon controlled rectifier (ESD-SCR) for silicon germanium technologies |
JP2004319696A (ja) * | 2003-04-15 | 2004-11-11 | Toshiba Corp | 半導体装置 |
DE102004009981B4 (de) | 2004-03-01 | 2005-12-29 | Infineon Technologies Ag | ESD-Schutzschaltkreis mit Kollektorstrom-gesteuerter Zündung für eine monolithisch integrierte Schaltung |
KR100680467B1 (ko) * | 2004-11-10 | 2007-02-08 | 매그나칩 반도체 유한회사 | 정전기 방전 보호 소자 |
US7285828B2 (en) * | 2005-01-12 | 2007-10-23 | Intersail Americas Inc. | Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply |
US7242561B2 (en) * | 2005-01-12 | 2007-07-10 | Silicon Integrated System Corp. | ESD protection unit with ability to enhance trigger-on speed of low voltage triggered PNP |
US7535057B2 (en) * | 2005-05-24 | 2009-05-19 | Robert Kuo-Chang Yang | DMOS transistor with a poly-filled deep trench for improved performance |
US20070023866A1 (en) * | 2005-07-27 | 2007-02-01 | International Business Machines Corporation | Vertical silicon controlled rectifier electro-static discharge protection device in bi-cmos technology |
US9165920B2 (en) * | 2005-10-15 | 2015-10-20 | Globalfoundries Singapore Pte. Ltd. | Tunable protection system for integrated circuits |
US7538997B2 (en) * | 2006-05-31 | 2009-05-26 | Alpha & Omega Semiconductor, Ltd. | Circuit configurations to reduce snapback of a transient voltage suppressor |
-
2007
- 2007-01-26 US US11/698,674 patent/US7732834B2/en active Active
-
2008
- 2008-01-24 DE DE102008005932A patent/DE102008005932B4/de active Active
- 2008-01-24 DE DE102008064703.9A patent/DE102008064703B4/de active Active
-
2010
- 2010-04-28 US US12/769,021 patent/US7985983B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009035953B4 (de) | 2008-10-13 | 2019-04-25 | Infineon Technologies Ag | Einrichtung zum Schutz vor elektrostatischen Entladungen |
DE102014009032A1 (de) * | 2014-06-16 | 2015-12-17 | Elmos Semiconductor Aktiengesellschaft | ESD Schutzstruktur für die Verwendung in integrierten CMOS Schaltkreisen |
DE102014009032B4 (de) * | 2014-06-16 | 2018-11-15 | Elmos Semiconductor Aktiengesellschaft | Laterale ESD Schutzdioden und integrierte Schaltkreise mit diesen sowie laterale Bipolartransistoren und laterale PN-Diode |
Also Published As
Publication number | Publication date |
---|---|
US7732834B2 (en) | 2010-06-08 |
US20100208405A1 (en) | 2010-08-19 |
US7985983B2 (en) | 2011-07-26 |
DE102008064703B4 (de) | 2018-05-09 |
DE102008005932B4 (de) | 2011-02-24 |
US20080179624A1 (en) | 2008-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008005932B4 (de) | Halbleiter-ESD-Bauelement und Verfahren zum Betreiben desselben | |
DE102009013331B4 (de) | Halbleiter-Bauelement | |
DE60130028T2 (de) | Schutzvorrichtung gegen elektrostatische Entladung mit gesteuertem Siliziumgleichrichter mit externem On-Chip-Triggern und kompakten inneren Abmessungen für schnelles Triggern | |
DE102017111285B4 (de) | Vorrichtung und verfahren für einen aktiv gesteuerten auslöse- und latch-löse-thyristor | |
DE102007063829B3 (de) | ESD-Schutzanordnung mit Dioden-basierter Gate-Kopplung für verbesserte ESD-Eigenschaften und Verfahren zum Betreiben hierfür | |
DE102011054700B4 (de) | Halbleiter-ESD-Bauelement und Verfahren | |
DE19518549C2 (de) | MOS-Transistor getriggerte Schutzschaltung gegen elektrostatische Überspannungen von CMOS-Schaltungen | |
DE102010000531B4 (de) | Halbleiterbauelement, elektronische Komponente und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE3720156C2 (de) | ||
DE10343681B4 (de) | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen | |
DE102007006853B4 (de) | ESD-Schutzvorrichtung und elektrische Schaltung mit derselben | |
DE102011000328A1 (de) | Bauelemente für elektrostatische Entladung | |
DE102008059846A1 (de) | Drain-Erweiterter Feldeffekttransistor | |
DE102008036834B4 (de) | Diodenbasiertes ESE-Konzept für Demos-Schutz | |
DE19654163B4 (de) | Schutzvorrichtung für eine Halbleiterschaltung | |
DE2163596A1 (de) | Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung | |
DE102008034158B4 (de) | Integrierte Schaltungen mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie und Verfahren zur Herstellung derselben | |
DE4017790A1 (de) | Verborgene zenerdiode in einer konfigurierbaren integrierten schaltung | |
DE10228337A1 (de) | Halbleitervorrichtung mit einer ESD-Schutzvorrichtung | |
DE102013103082A1 (de) | Niederspannungs-ESD-Begrenzung unter Verwendung von Hochspannungsbauelementen | |
DE102004035745A1 (de) | Integrierter Schaltkreis | |
DE102019108334A1 (de) | ESD-Schutzbauelement und MOS-Transistor mit (zumindest) einem integrierten ESD-Schutzbauelement | |
DE102005056908B4 (de) | Integrierte Schaltungsanordnung mit Shockleydiode oder Thyristor und Verfahren zum Herstellen | |
DE10148794A1 (de) | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor | |
DE10351014B4 (de) | Diodenstruktur und integrale Leistungsschaltanordnung mit Low-Leakage-Diode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref document number: 102008064703 Country of ref document: DE Kind code of ref document: P |
|
Q171 | Divided out to: |
Ref document number: 102008064703 Country of ref document: DE Kind code of ref document: P |
|
AH | Division in |
Ref document number: 102008064703 Country of ref document: DE Kind code of ref document: P |
|
R020 | Patent grant now final |
Effective date: 20110619 |