DE102008018955A1

DE102008018955A1 - Auf Strombereich abgestimmte Messarchitektur für Multipegel-Phasenänderungsspeicher

Info

Publication number: DE102008018955A1
Application number: DE102008018955A
Authority: DE
Inventors: Thomas Dr. Happ; Thomas Nirschl; Hsiang-Lan Lung
Original assignee: Qimonda AG; Macronix International Co Ltd
Current assignee: Samsung Electronics Co Ltd; Macronix International Co Ltd
Priority date: 2007-01-05
Filing date: 2008-04-15
Publication date: 2008-11-20
Anticipated expiration: 2028-04-16
Also published as: CN101231884B; US7515461B2; TWI365452B; DE102008018955B4; TW200901190A; CN101231884A; US20080165570A1

Abstract

Eine Speichervorrichtung und ein Verfahren zur Lesung derselben weist ein Phasenänderungselement auf mit einem damit assoziierten Datenzustand, welches die Aufrechterhaltung der Konsistenz des Datenzustands des Phasenänderungselements in Anwesenheit eines Lesestroms bietet. Die Speicherschaltung schließt einen Leseverstärker ein, der einen Messknoten definiert. Die Schaltung bringt die Bitleitung selektiv in Datenkommunikation mit dem Messknoten, wodurch eine ausgewählte Bitleitung definiert wird. Eine Stromquelle erzeugt einen Lesestrom, und ein Schalter legt den Lesestrom selektiv an den Messknoten an. Eine Logik steht in elektrischer Kommunikation mit dem Messknoten, um die Gesamtenergie, der das Phasenänderungsmaterial in Anwesenheit des Lesestroms ausgesetzt wird, zu steuern, so dass der Datensatz konsistent bleibt.

Description

JOINT-RESEARCH-VERTRAGSPARTEIEN
International Business Machines Corporation mit Sitz in New York; Macronix International Corporation, Ltd. mit Sitz in Taiwan und Infineon Technologies AG mit Sitz in Deutschland sind Joint-Research-Vertragspartner.
HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft Speichervorrichtungen hoher Dichte auf der Basis von Phasenänderungs- bzw. Phasenwechsel-Speichermaterialien, und insbesondere Fühl- bzw. Messschaltungen für solche Vorrichtungen.
Beschreibung der verwandten Technik
Phasenänderungs- bzw. Phasenwechsel-Speichermaterialien werden in großem Umfang in optischen Schreib/Lese-Speicherplatten verwendet. Diese Materialien weisen mindestens zwei Festphasen auf, einschließlich z. B. einer im Allgemeinen amorphen Festphase und einer im Allgemeinen kristallinen Festphase. Laserimpulse werden in optischen Schreib/Lese-Speicherplatten verwendet, um zwischen Phasen zu wechseln und um die optischen Eigenschaften des Materials nach der Phasenänderung zu lesen.
Phasenänderungsmaterialien, wie Materialien auf Chalcogenidbasis und ähnliche Materialien, können auch dadurch veranlasst werden, ihre Phase zu wechseln, dass man elektrischen Strom mit Pegeln, die sich für die Implementierung in integrierten Schaltungen eignen, an sie anlegt. Die im Allgemeinen amorphe Phase ist durch eine höhere Resistivität als die im Allgemeinen kristalline Phase gekennzeichnet, was ohne Weiteres gemessen werden kann, um Daten anzuzeigen. Diese Eigenschaften machen die Verwendung von programmierbarem resistivem Material für die Ausbildung von nicht-flüchtigen Speicherschaltungen, die mit wahlfreiem Zugriff gelesen und beschrieben werden können, interessant.
Die Modulierung zwischen amorpher und kristalliner Phase wird durch Steuern der Wärmeenergie, welcher das Phasenänderungsmaterial ausgesetzt wird, erreicht. Beispielsweise wird die Modulierung des Phasenänderungsmaterials aus der amorphen Phase in die kristalline Phase dadurch erreicht, dass dieses auf eine Temperatur zwischen der Glasübergangstemperatur des Phasenänderungsmaterials und der Schmelztemperatur aufgeheizt wird. Dies wird als „Setzen" bezeichnet und findet während eines Betriebs mit relativ schwachem Strom statt. Die Modulierung aus der kristallinen Phase in die amorphe Phase, das sogenannten „Zurücksetzen", findet während eines Betriebs mit relativ starkem Strom statt, während dem ein Schmelzen des Phasenänderungsmaterials stattfindet, gefolgt von dessen schnellem Abkühlen auf unter seine Glasübergangstemperatur mit einer Rate, die eine Keimbildung und ein Wachsen von Kristalliten verringert oder gar verhindert. Zu diesem Zweck kann das Phasenänderungsmaterial einem kurzen Impuls hoher Stromdichte ausgesetzt werden, um die Kristallstruktur zu zerschmelzen oder zu zerbrechen, damit zumindest ein Teil der Phasenänderungsstruktur sich bei Umgebungstemperaturen in der amorphen Phase stabilisiert Durch Steuern des jeweiligen Anteils der kristallinen und amorphen Phasen des Materials in einem Phasenänderungselement ist es möglich, mehrere Speicherzustände in dem Element einzurichten, einschließlich eines zurückgesetzten Zustands, der eine im Wesentlichen ganz amorphe Phase in einer aktiven Region des Materials umfasst, eines oder mehrerer Zwischenzustände, in denen Mischungen aus amorpher Phase und kristalliner Phase in der aktiven Region des Materials ausgebildet sind, und eines gesetzten Zustands, der eine im Wesentlichen ganz kristalline Phase in der aktiven Region des Materials umfasst.
Während einer Leseoperation wird das Phasenänderungsmaterial einem Leseimpuls ausgesetzt, um den Widerstand des Speicherelements zu bestimmen, der anzeigt, ob das Phasenänderungsmaterial in einem gesetzten Zustand, einem zurückgesetzten Zustand oder einem Zwischenzustand ist. Es ist jedoch wünschenswert, einen geeigneten Leseimpuls zu wählen, damit die jeweiligen Anteile der amorphen und kristallinen Phasen des Phasenänderungsmaterials während der Leseoperation nicht durcheinander gebracht werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Speichervorrichtung und ein Verfahren zu deren Lesung schließen ein Phasenänderungselement mit einem damit assoziierten Datenzustand ein und bieten eine Aufrechterhaltung der Konsistenz des Datenzustands des Phasenänderungselements in Anwesenheit eines Lesestroms. Genauer wurde bestimmt, dass der Lesestrom ausreichend Wärmeenergie in dem Phasenänderungselement erzeugen kann, um dessen physikalische Eigenschaften zu ändern. Dies kann sich als Datenzustandsänderung darstellen oder die Einrichtung großer Sicherheitsbereiche für die Messung bzw. Fühlung des Datenzustands der Vorrichtung erfordern. Eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung schließt eine Speicherzelle ein, die ein Phasenänderungselement aufweist, mit dem ein Datenzustand assoziiert ist und das mit einer Bitleitung und einer Wortleitung verbunden ist. Ein Mess- bzw. Leseverstärker definiert einen Lese- bzw. Messknoten. Eine Schaltung bringt die Bitleitung selektiv in Datenkommunikation mit dem Messknoten, wodurch eine ausgewählte Bitleitung definiert wird. Eine Stromquelle erzeugt einen Lesestrom, und ein Schalter legt den Lesestrom selektiv an den Messknoten an. Eine Logik kommuniziert elektrisch mit dem Messknoten, um die Gesamtenergie zu steuern, der das Phasenänderungsmaterial in Anwesenheit des Lesestroms ausgesetzt wird, damit der Datenzustand konsistent bleibt. Die Gesamtenergie, die während eines Lesezyklus angelegt wird, wird durch Anlegen eines Lesestromimpulses von einer konstanten Stromquelle gesteuert, damit der Lesestromimpuls eine im Wesentlichen konstante Größe hat, wobei er eine Pulsbreite aufweist, die ansprechend auf den Widerstand des Phasenänderungselements gesteuert wird.
KURZE BESCHREIBUNG DER ZEICHNUNG
1 ist ein Blockschema einer integrierten Schalteinrichtung gemäß der vorliegenden Erfindung.
2 ist eine Teilskizze eines stellvertretenden Speicherfelds wie in 1 dargestellt.
3 ist eine perspektivische Darstellung der Struktur eines Paares aus Speicherzellen, die sich für die Verwendung in dem Feld von 2 eignet.
4 ist ein Schaltplan einer Messarchitektur gemäß einer Ausführungsform der vorliegenden Erfindung.
5 ist ein Zeitschema, das die relative Zeitsteuerung eines Lesefreigabesignals, eines Bitleitungsspannungssignals und eines Bitleitungslesestroms für vier verschiedene Datenzustände eines Phasenänderungselements für Ausführungsformen einer Messarchitektur wie in 4 dargestellt zeigt.
6 ist ein Schaltplan einer Messarchitektur gemäß einer ersten alternativen Ausführungsform.
7 ist ein Schaltplan einer Messarchitektur gemäß einer zweiten alternativen Ausführungsform der vorliegenden Erfindung.
8 ist ein Schaltplan einer Messarchitektur gemäß einer dritten alternativen Ausführungsform der vorliegenden Erfindung.
9 ist ein Graph, der eine Beziehung zwischen einer Änderung eines Spannungsabfalls über einem Phasenänderungselement und der Änderung des Widerstands desselben für verschiedene Leseströme zeigt.
10 ist ein Graph, der eine Beziehung zwischen Zeit und Stromabfallsänderung über einem Phasenänderungselement für Phasenänderungselemente mit unterschiedlichem Widerstand zeigt.
11 ist ein Graph, der eine Beziehung zwischen Zeit und Spannungsänderung für Bitleitung unterschiedlicher Kapazität zeigt.
12 ist ein Schaltschema für eine Speicherzelle, die in 2 dargestellt ist, gemäß einer vierten alternativen Ausführungsform der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG
In 1 ist ein vereinfachtes Blockschema einer integrierten Schaltung 10 dargestellt, in der die vorliegende Erfindung implementiert werden kann. Die Schaltung 10 schließt ein Speicherfeld 12 ein, das unter Verwendung von (nicht dargestellten) Phasenänderungs-Speicherzellen auf einem Halbleitersubstrat implementiert ist, wie nachstehend ausführlicher erörtert. Ein Wortleitungs-Decoder 14 kommuniziert elektrisch mit einer Vielzahl von Wortleitungen 16. Ein Bitleitungs-Decoder 18 kommuniziert elektrisch mit einer Vielzahl von Bitleitungen 20, um Daten aus den (nicht dargestellten) Phasenänderungs-Speicherzellen im Feld 12 auszulesen bzw. in diese zu schreiben. Adressen werden auf einem Bus 22 zum Wortleitungs-Decoder und zu Treibern 14 und zum Bitleitungs-Decoder 18 geliefert. Leseverstärker und Dateneingabe- bzw. Data-In-Strukturen in einem Block 24 sind über einen Datenbus 26 mit dem Bitleitungs-Decoder 18 verkoppelt. Daten werden über eine Dateneingabeleitung 28 von Eingabe/Ausgabe-Ports an der integrierten Schaltung 10 oder von anderen Datenquellen innerhalb oder außerhalb der integrierten Schaltung 10 zu Dateneingabestrukturen im Block 24 geliefert. Andere Schalteinrichtungen 30 können in der integrierten Schaltung 10 enthalten sein, beispielsweise ein Mehrzweckprozessor oder eine Sonderzweckschaltung oder eine Kombination von Modulen, die eine System-an-Chip-Funktion bieten, die vom Feld 12 unterstützt wird. Daten werden über eine Datenausgabe- bzw. Data-Out-Leitung 32 von den Leseverstärkern im Block 24 zu Eingabe/Ausgabe-Ports auf der integrierten Schaltung 10 oder anderen Datenbestimmungsorten innerhalb oder außerhalb der integrierten Schaltung 10 geliefert.
Ein Controller 34, der in diesem Beispiel implementiert ist und der eine Vorspannungsanordnungs-Zustandsmaschine verwendet, steuert die Anlegung von Vorspannungs- bzw. Stabilisierungsanordnungs-Versorgungsspannungen 36, wie Lese-, Programmierungs-, Lösch-, Löschungsverifizierungs- und Programmierungsverifizierungs-Spannungen. Ein Controller 34 kann anhand einer Sonderzweckschaltung implementiert werden, wie in der Technik bekannt. In alternativen Ausführungsformen umfasst der Controller 34 einen Mehrzweckprozessor, der auf der gleichen integrierten Schaltung implementiert sein kann, um ein Computerprogramm zum Steuern der Funktionen der Vorrichtung auszuführen. In einer weiteren Ausführungsform kann eine Kombination aus einer logischen Sonderzweckschaltung und einem Mehrzweckprozessor zur Implementierung des Controllers 34 verwendet werden.
Wie in 2 dargestellt, schließt jede der Speicherzellen des Feldes 12 einen Zugriffstransistor (oder eine andere Zugriffseinrichtung, wie eine Diode) ein, von dem vier als 38, 40, 42 und 44 dargestellt sind, sowie ein Phasenänderungselement, das als 46, 48, 50 und 52 dargestellt ist. Sources jedes der Zugriffstransistoren 38, 40, 42 und 44 sind gemeinsam mit einer Source-Leitung 54 verbunden, die in einem Source-Leitungsabschluss 55 endet. In einer anderen Ausführungsform sind die Source-Leitungen der Auswahleinrichtungen nicht elektrisch verbunden, sondern können unabhängig voneinander gesteuert werden. Eine Vielzahl 16 von Wortleitungen, einschließlich von Wortleitungen 56 und 58, verläuft parallel in einer ersten Richtung. Die Wortleitungen 56 und 58 kommunizieren elektrisch mit einem Wortleitungs-Decoder 14. Die Gates von Zugriffstransistoren 38 und 42 sind mit einer gemeinsamen Wortleitung, beispielsweise einer Wortleitung 56, verbunden, und die Gates der Zugriffstransistoren 40 und 44 sind gemeinsam mit einer Wortleitung 58 verbunden. Eine Vielzahl 20 von Bitleitungen, einschließlich von Bitleitungen 60 und 62, weisen ein Ende auf, an dem Phasenänderungselemente 46 und 48 mit der Bitleitung 60 verbunden sind. Genauer ist das Phasenänderungselement 46 zwischen den Drain des Zugriffstransistors 38 und die Bitleitung 60 geschaltet und das Phasenänderungselement 48 ist zwischen den Drain des Zugriffstransistors 48 und die Bitleitung 60 geschaltet. Ebenso ist das Pha senänderungselement 50 zwischen den Drain des Zugriffstransistors 42 und die Bitleitung 62 geschaltet, und das Phasenänderungselement 52 ist zwischen den Drain des Zugriffstransistors 44 und die Bitleitung 62 geschaltet. Es sei darauf hingewiesen, dass zur Vereinfachung der Erörterung vier Speicherzellen dargestellt sind und dass das Feld 12 in der Praxis Milliarden solcher Speicherzellen aufweisen kann. Ebenso können andere Feldstrukturen verwendet werden, z. B. ist das Phasenänderungs-Speicherelement mit einer Source verbunden.
Mit Bezug auf 3 wird eine Grundstruktur eines Beispiels für eine Implementierung von Zugriffstransistoren 38, 40, 42 und 44 und Phasenänderungselementen 46, 48, 50 und 52 in Speicherzellen des Feldes 12 mit Bezug auf Zugriffstransistoren 38 und 40 und Phasenänderungselemente 46 und 48 erörtert. In diesem Beispiel werden Zugriffstransistoren 38 und 40 anhand von Standard-Halbleiterverfahren, wie sie für die Erzeugung von Schaltungen auf einem p-Halbleitersubstrat 64 verwendet werden, ausgebildet Zu diesem Zweck definiert ein n-Anschluss 66 eine gemeinsame Source-Region, und n-Anschlüsse 68 und 70 definieren die Drain-Regionen von Zugriffstransistoren 38 bzw. 40. Polysiliziumschichten 72 und 74 bilden Wortleitungen 56 und 58 und definieren die Gates von Zugriffstransistoren 38 bzw. 40. Eine (nicht dargestellte) dielektrische Füllschicht ist über Polysiliziumschichten 72 und 74 ausgebildet. Die (nicht dargestellte) Füllschicht ist gemustert, und leitfähige Strukturen, einschließlich einer gemeinsamen Source-Leitung 78 und Kontaktstrukturen 80 und 82 sind ausgebildet. Das leitfähige Material kann Wolfram sein oder aus anderen Materialien und Kombinationen bestehen, die sich für die Kontakt- und Leitungsstrukturen eignen. In anderen Ausführungsformen kann die gemeinsame Source-Leitung eine vergrabene Diffusion mit einer Silicid-Schicht oder andere leitfähige Leitungsstrukturen umfassen. Die gemeinsame Source-Leitung 78 kommuniziert elektrisch mit dem Anschluss 66, der als Source-Region fungiert und der einer Source-Leitung 54 des Feldes 12 entspricht. Jede der Kontaktstrukturen 80 und 82 kommuniziert elektrisch mit Anschlüssen 68 bzw. 70. Die (nicht dargestellte) Füllschicht, die gemeinsame Leitung 78 und die Kontaktstrukturen 80 und 82 weisen in dem dargestellten Beispiel eine im Allgemeinen plane Oberseite auf, die sich für die Ausbildung einer Elektrodenschicht 84 eignet.
Die Elektrodenschicht 84 weist Elektrodenelemente 86, 88 und 90 auf, die durch elektrisch isolierende Wände 92 und 94, die von einem elektrisch isolierenden Basiselement 96 ausgehen, gegeneinander isoliert sind. Das Basiselement 96 kann in der Ausführungsform der Struktur dicker sein als die Wände 92 und 94 und trennt das Elektrodenelement 88 von der gemeinsamen Leitung 78.
Eine Dünnschichtbrücke 98 aus Speichermaterial, wie Ge₂Sb₂Te₅ (GST) liegt über der Elektrodenschicht 84, vom Elektrodenelement 88 ausgehend, über die Wand 92 (einschließlich des Elements 35A) hinweg, weg vom Elektrodenelement 90, oberhalb des Elektrodenelements 86 endend. Auf diese Weise definiert die Dünnschichtbrücke 98 ein Phasenänderungselement 46. Eine Dünnschichtbrücke 100 aus Speichermaterial, wie GST, liegt über der Elektrodenschicht 84, vom Elektrodenelement 88 ausgehend, über die Wand 94 (einschließlich des Elements 35B) hinweg, weg vom Elektrodenelement 86, über dem Elektrodenelement 90 endend, wobei sie ein Phasenänderungselement 48 definiert.
Eine dielektrische Füllschicht (nicht dargestellt) liegt über den Dünnschichtbrücken 98 und 100. Die (nicht dargestellte) dielektrische Füllschicht umfasst eine oder mehrere Schichten aus Siliziumdioxid, einem Polyimid, einem Siliziumnitrid oder anderen schützenden und dielektrischen Füllmaterialien. In Ausführungsformen sorgt die Füllschicht für eine thermische und elektrische Isolierung für die Dünnschichtbrücke 98 und die Dünnschichtbrücke 100. Ein Wolframkontakt 102 kommuniziert elektrisch mit dem Elektrodenelement 88. Eine gemusterte leitfähige Schicht 104, die Metall oder ein anderes leitfähiges Material umfasst, einschließlich von Bitleitungen in einer Feldstruktur, liegt über der (nicht dargestellten) dielektrischen Füllschicht. Die gemusterte leitfähige Schicht 104 kommuniziert elektrisch mit dem Kontakt 102, um den Zugriff auf die mit den Dünnschichtbrücken 98 und 100 assoziierten Speicherzellen zu ermöglichen. Genauer kommuniziert der Drain des Zugriffstransistors 38 elektrisch mit dem Elektrodenelement 86, das seinerseits über die Dünnschichtbrücke 98 elektrisch mit dem Elektrodenelement 88 kommuniziert. Ebenso kommuniziert der Drain des Zugriffstransistors 40 elektrisch mit dem Elektrodenelement 90, das seinerseits über die Dünnschichtbrücke 100 elektrisch mit dem Elektrodenelement 88 kommuniziert. Das Elektrodenelement 88 kommuniziert elektrisch mit einer Bitleitung 60. Zur Schematisierung ist das Elektrodenelement 88 an separaten Orten auf der Bitleitung 60 dar gestellt. Es sei klargestellt, dass in anderen Ausführungsformen separate Elektrodenelemente für die separaten Speicherzellenbrücken verwendet werden können. Die Dünnschichtbrücken-Speicherelemente in der dargestellten Ausführungsform können in der Beispielsschaltung durch eine Reihe anderer Speicherelementstrukturen, einschließlich von säulenförmigen Speicherelementen zwischen Elektrodenelementen, herkömmlichen Bodenelektroden-Heizungstypelementen, die kleine Elektroden umfassen, die mit einem größeren Block aus Phasenänderungsmaterial verbunden sind, und sogenannten „Poren"-Zellen, in denen die Kontaktfläche zwischen einer Elektrode und dem Phasenänderungsmaterial in einer kleinen Pore in einer Zwischenschicht ausgebildet ist.
Im Betrieb ist mit jedem Phasenänderungselement 46, 48, 50 und 52 ein Datenzustand assoziiert. Der Datenzustand kann durch Vergleichen der Bitleitungsspannung einer Bitleitung für eine ausgewählte Speicherzelle, die an einen Messknoten gekoppelt ist, mit einer geeigneten Bezugsspannung bestimmt werden. Die Bezugsspannung kann so eingerichtet werden, dass ein vorgegebener Bereich von Bitleitungs-Spannungspegeln einem logischen Wert „00" entspricht, ein davon verschiedener Bereich von Bitleitungs-Spannungspegeln einem logischen Wert „01" entspricht, ein davon verschiedener Bereich von Bitleitungs-Spannungspegeln einem logischen Wert „10" entspricht und ein davon verschiedener Bereich von Bitleitungs-Spannungspegeln einem logischen Wert „11" entspricht, um vier Zustände zu schaffen, die zwei Bits an Informationen entsprechen. In einer anderen Ausführungsform kann jede Anzahl von Zuständen größer zwei verwendet werden, um mehr als ein Bit an Informationen in der Speicherzelle zu speichern. Logische Werte der einzelnen Speicherzellen werden als Funktion der physikalischen Eigenschaften des Phasenänderungselements eingerichtet. Wie oben angegeben, kann der Widerstand jedes Phasenänderungselements 46, 48, 50 und 52 durch Steuern der relativen Anteile von amorphen und kristallinen Phasen des Materials am Volumen des Phasenänderungselements geändert werden. Genauer kann das Volumen des Materials, aus dem die Phasenänderungselemente 46, 48, 50 und 52 gebildet sind, so moduliert werden, dass es in einer hoch amorphen Phase, einer hoch kristallinen Phase und in einer oder mehreren Zwischenformen, die Mischungen aus amorphen und kristallinen Phasen aufweisen, vorliegt. Der Ausdruck kristalline Phase wird verwendet, um eine im Vergleich zum amorphen Zustand relativ geordnete Struktur und einen geringeren elektrischen Widerstand zu bezeichnen. In der hoch amorphen Phase kommt es zu einem Spannungsabfall über den Phasenänderungselementen 46, 48, 50 und 52, der einem vorgegebenen Datenzustand, z. B. einer logischen „11" oder einer logischen „00" entsprechen kann. In der hoch kristallinen Phase ist der Spannungsabfall über den Phasenänderungselementen 46, 48, 50 und 52 geringer als in der amorphen Phase, und dies kann einem Datenzustand entsprechen, der sich von dem Datenzustand, der mit der hoch amorphen Phase assoziiert ist, unterscheidet. Es ist häufig erwünscht, Zwischenzustände zu haben, die mit den Phasenänderungselementen 46, 48 50 und 52 assoziiert sind. Dies wird dadurch erreicht, dass man die Phasenänderungselemente mit unterschiedlichen Verhältnissen von kristalliner zu amorpher Phase versieht. Infolgedessen weisen sowohl jede der Zwischenphasen als auch die hoch amorphen und hoch kristallinen Phasen unterschiedliche mit ihnen assoziierte Verhältnisse von kristallinen und amorphem Material, und daher auch unterschiedliche Widerstandsbereiche, die den verschiedenen Datenzuständen entsprechen, auf. Zu diesem Zweck werden in der Regel Dünnschichtbrücken 98 und 100 aus Chalcogeniden oder Chalcogenidlegierungen gebildet.
Chalcogenide umfassen Verbindungen aus Chalcogen mit einem stärker elektropositiven Element oder Radikal, wobei man sich einig ist, dass Chalcogene beliebige der vier Elemente Sauerstoff (O), Schwefel (S), Selen (Se) und Tellur (Te), die einen Teil der Gruppe VI des Periodensystems der Elemente bilden, einschließen. Chalcogenidlegierungen umfassen Kombinationen aus Chalcogeniden mit anderen Materialien, wie Übergangsmetallen. Eine Chalcogenidlegierung enthält üblicherweise eines oder mehrere Elemente aus der Spalte sechs des Periodensystems der Elemente, wie Germanium (Ge) und Zinn (Sn). Häufig schließen Chalcogenidlegierungen Kombinationen mit einem oder mehreren von Antimon (Sb), Gallium (Ga), Indium (In) und Silber (Ag) ein. Viele auf Phasenänderung beruhende Speichermaterialien wurden in der technischen Literatur beschrieben, einschließlich der Legierungen: Ga/Sb, Ge/Sb, In/Sb, In/Se, Sb/Te, Ge/Te, Ge/Sb/Te, In/Sb/Te, Ga/Se/Te, Sn/Sb/Te, In/Sb/Ge, Ag/In/Sb/Te, Ge/Sn/Sb/Te, Ge/Sb/Se/Te und Te/Ge/Sb/S. In der Familie der Ge/Sb/Te-Legierungen kann ein großer Bereich von Legierungszusammensetzungen brauchbar sein. Die Zusammensetzungen können als Te_aGe_bSb_100-(a+b) charakterisiert werden.
Ein Forscher hat die am besten geeigneten Legierungen als solche beschrieben, die eine durchschnittliche Te-Konzentration in dem abgeschiedenen Material von deutlich unter 70%, in der Regel unter 60% und im Allgemeinen in einem Bereich von immerhin nur etwa 23% bis etwa 58% Te und am meisten bevorzugt etwa 48% bis 58% Te aufweisen. Ge-Konzentrationen lagen über etwa 5% und im Bereich von so wenig wie 8% bis etwa 30% in dem Material, wobei sie im Allgemeinen unter 50% blieben. Am stärksten bevorzugt lagen die Ge-Konzentrationen bei etwa 8% bis etwa 40%. Der Rest der Hauptbestandteilselemente in dieser Zusammensetzung war Sb. Diese Prozentanteile sind Atomprozentanteile, die insgesamt 100% der Atome der Bestandteilselemente ausmachen. (Ovshinsky-Patent '112, Spalten 10–11). Spezielle Legierungen, die von einem anderen Forscher bewertet wurden, schließen Ge₂Sb₂Te₅, GeSb₂Te₄ und GeSb₄Te₇ ein. (Noboru Yamada, „Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording", SPIE v. 3109, S. 28–37 (1997). Allgemeiner können ein Übergangsmetall, wie Chrom (Cr), Eisen (Fe), Nickel (Ni), Niob (Nb), Palladium (Pd), Platin (Pt) und Mischungen oder Legierungen davon mit Ge/Sb/Te kombiniert werden, um eine Phasenänderungslegierung zu bilden, die programmierbare resistive Eigenschaften aufweist. Spezifische Beispiele für Speichermaterialien, die geeignet sein können, werden in Ovshinsky '112 in den Spalten 11–13 angegeben, wobei diese Beispiele hierin durch Bezugnahme aufgenommen sind.
Ein Beispielsverfahren für die Ausbildung von Chalcogenidmaterial verwendet ein PVD-Sputtering- oder Magnetron-Sputtering-Verfahren mit Ar, N₂ und/oder He usw. als Quellgas(e) bei einem Druck von 1 mTorr~100 mTorr.
Phasenänderungslegierungen können durch die Anlegung von elektrischen Impulsen aus einem Widerstandszustand in einen anderen Widerstandszustand geändert werden. Es wurde beobachtet, dass kürzere Impulse mit höherer Amplitude das Phasenänderungsmaterial eher in eine allgemein amorphe Phase ändern. Ein längerer Impuls mit niedrigerer Amplitude ändert das Phasenänderungsmaterial eher in eine allgemein kristalline Phase. Die Energie in einem kürzeren Impuls mit höherer Amplitude ist hoch genug, damit Bindungen der kristallinen Struktur zerbrochen werden können, und kurz genug, um zu verhindern, dass die Atome sich wieder in einer kristallinen Phase ausrichten. Geeignete Impulsprofile, die speziell für eine bestimmte Phasenlegierung ausgelegt sind, können ohne unzumutbaren Versuchsaufwand bestimmt werden.
Das Lesen oder Schreiben in eine Speicherzelle des Feldes 12 wird daher dadurch erreicht, dass eine geeignete Auswahlspannung an eine der Wortleitungen 56 oder 58 angelegt wird und eine der Bitleitungen 60 und 62 mit einer Stromquelle verkoppelt wird. Der Pegel und die Dauer des Stroms, der an eine der angekoppelten Bitleitungen 60 und 62 angelegt wird, hängt von der ausgeführten Operation, z. B. einer Leseoperation oder einer Schreiboperation ab, wenn angenommen wird, dass eine logische „1" der Datenzustand für eines der Phasenänderungselemente 46, 48, 50 und 52 ist. Die Änderung des Datenzustands, der mit einem der Phasenänderungselemente 46, 48, 50 und 52 assoziiert ist, in eine logische „1", würde die Kristallisierung eines gewünschten Teils des Volumens der Dünnschichtbrücke 98 erfordern. Der Wortleitungs-Decoder 14 würde die Versehung der Wortleitung 56 mit einem geeigneten Spannungspegel, um einen Zugriffstransistor 38 zu aktivieren, ermöglichen. Der Bitleitungs-Decoder 18 würde die Zufuhr eines Stromimpulses zur Bitleitung 60 mit geeigneter Amplitude und Dauer, um die Temperatur der aktiven Region in der Dünnschichtbrücke 98 zwischen der Glasübergangstemperatur und der Schmelztemperatur des Materials, aus dem diese hergestellt ist, ausreichend zu erhöhen, um einen gewünschten Teil des Volumens der Dünnschichtbrücke 98 zu kristallisieren, ermöglichen. Dies würde das Phasenänderungselement 46 mit einem Datenzustand einer logischen „0" assoziieren. Zu diesem Zweck ermöglicht der Bitleitungs-Decoder 18 die Zufuhr eines Stroms von geeigneter Stärke und Dauer, um die Temperatur der aktiven Region der Dünnschichtbrücke 98 über die Schmelztemperatur des Materials, aus dem sie gefertigt ist, zu erhöhen, während ihre schnelle Abkühlung ermöglicht wird, um eine Umkristallisierung der Dünnschichtbrücke 98 zu mäßigen, während diese eine Temperatur unterhalb der Glasübergangstemperatur erreicht. Die Zwischendatenzustände werden durch Variieren der Amplitude und/oder Dauer des Schreibimpulses, um ein gewünschtes Verhältnis von Kristallisation zu Amorphität in den einzelnen Phasenänderungselementen 46, 48, 50 und 52 zu erhalten, erreicht.
4 ist ein vereinfachtes Schema einer Messarchitektur zum Steuern der Gesamtenergie, die während eines Lesezyklus in einer Multibit-Zelle angelegt wird, zu steuern. In dem vereinfachten Schema werden eine Zugriffseinrichtung und ein Phasenänderungsele ment für eine Speicherzelle durch einen Transistor 38 modelliert, der mit einer Wortleitung 56 bzw. einem variablen Resistor 46 (welcher das Phasenänderungselement darstellt) verkoppelt ist. Die Bitleitungsschaltung wird durch das Resistor/Kondensator-Netz 60 modelliert. Ein Bitleitungs-Decoder 18 dient dazu, als Antwort auf Adresssignale eine ausgewählte Bitleitung mit einem Messknoten zu verkoppeln. Der Messknoten 116 wird über einen Schalttransistor 112 mit einer Stromquelle 114 verkoppelt. Der Messknoten 116 ist auch mit dem Eingang eines Leseverstärkers 118 verkoppelt, der dazu dient, die Spannung des Messknotens mit einer Bezugsspannung VREF zu vergleichen, die von einer nicht dargestellten Bezugsspannungsschaltung angelegt wird, und um ein Datenausgangssignal D_OUT zu erzeugen. Der Schalttransistor 112 wird von einer logischen Schaltung 110 gesteuert (in der Figur von einem UND-Gatter modelliert), die einen ersten Eingang 108, der mit einem Lesefreigabesignal verkoppelt ist, und einen zweiten Active-Low-Eingang, der mit dem Ausgang eines Detektors 121 verkoppelt ist, aufweist. Der Eingang des Detektors 121 ist mit dem Messknoten 116 verkoppelt. Der Detektor 121 entwickelt eine logisch hohe Ausgabe, wenn der Messknoten 116 seine Zünd- bzw. Auslösespannung kreuzt. Somit wird ein Stromimpuls von der Stromquelle 114 an einen Messknoten 116 angelegt und vom Messknoten 116 durch den Decoder 18 und die Bitleitungsschaltung 60 zu einer ausgewählten Speicherzelle 46 geliefert. Der Stromimpuls weist eine Stärke auf, die von der Stromquelle 114 gesteuert wird, und ist in Ausführungsformen der hierin beschriebenen Technik im Wesentlichen konstant. Der Stromimpuls weist eine Impulsbreite auf, die von der Logikschaltung 110 ansprechend auf das Lesefreigabesignal am Eingang 108, bei dem es sich um eine Ausgabe des Detektors 121 handelt, gesteuert wird. Ein Zeitschema für den Betrieb der Messarchitektur von 4 ist in 5 dargestellt. Somit wird, wie in 4 und 5 dargestellt, während einer Leseoperation ein Lesestromimpuls I_BL an die ausgewählte Bitleitung angelegt, der eine geeignete Amplitude und Dauer einschließt, um den Leseverstärker 118 in die Lage zu versetzen, eine Spannung auf der ausgewählten Bitleitung zu messen. Der Spannungspegel, der auf der ausgewählten Bitleitung vorhanden ist, hängt vom Widerstand des Phasenänderungselements der ausgewählten Speicherzelle und damit von dem mit diesem assoziierten Datenzustand ab. Beispielsweise wird eine Lesung eines Datenzustands, der mit dem Phasenänderungselement assoziiert ist, das vom Resistor 46 modelliert wird, dadurch erreicht, dass man ein Steuersignal, wie ein Lesefreigabesignal 106, an einen Eingang 108 einer logischen Schaltung 110 anlegt, und ebenso ein Wortleitungs-Adresssignal an einen Wortleitungs-Decoder 14 anlegt, um eine ausgewählte Wortleitung 56 anzusteuern, sowie ein Bitleitungs-Adresssignal an den Bitleitungs-Decoder 18, um eine ausgewählte Bitleitung 60 mit dem Messknoten 116 zu verkoppeln. Ein Steuersignal 108 führt zu einer Aktivierung eines Schalttransistors 112, der eine Stromquelle 114 elektrisch mit dem Messknoten 116 verkoppelt. Ein Eingang eines Leseverstärkers 118 ist angekoppelt, um eine Spannung am Messknoten 116 zu erfassen und um diese mit einer Bezugsspannung VREF zu vergleichen, um eine erforderliche Ausgabe an D_OUT bereitzustellen, die einem Datenzustand des Phasenänderungselements 46 entspricht. Bei einer Multibit-Zelle wird die Bezugsspannung VREF durch Bezugsspannungs-Folgenbildungsschaltungen 119 geliefert, so dass sie in einer Abfolge von einem ersten Wert V_REF1, der verwendet wird, um zwischen der Phase mit dem geringsten Widerstand und einer ersten Zwischenphase zu unterscheiden, einem zweiten Wert V_REF2, der verwendet wird, um zwischen der ersten Zwischenphase und einer zweiten Zwischenphase zu unterscheiden, und einem dritten Wert V_REF3, der verwendet wird, um zwischen der zweiten Zwischenphase und eine Phase mit dem höchsten Widerstand zu unterscheiden, gewechselt wird. Solche Folgenbildungsschaltungen 119 können anhand von Spannungsteilern und Schaltern unter der Steuerung einer Lesezustandsmaschine oder anhand von anderen Techniken implementiert werden. Der Detektor 121 weist in der dargestellten Ausführungsform eine normalerweise schwache Ausgabe auf, die auf einen hohen Pegel steigt, wenn der Messknoten 116 eine Auslösespannung erreicht. Wenn der Detektor 121 eine starke Ausgabe erzeugt, wird der Schalttransistor abgestellt, wodurch die Stromquelle 114 vom Messknoten 116 getrennt wird, und der Lesezyklus wird beendet. In einer Ausführungsform arbeitet der Detektor 121 mit einem Auslösepegel, der geschaltet wird, um ihn an die Bezugsspannung anzupassen, die während des Lesezyklus angelegt wird, wie in 5 dargestellt. In einem Beispiel sind drei Detektoren parallel mit jeweiligen Auslösepegeln verkoppelt und werden in der gleichen Abfolge aktiviert, in der die Bezugsspannung angelegt wird. In Ausführungsformen der Technik arbeitet der Detektor mit einem angewendet werden, um sicherzustellen, dass der Spannungsabfall über dem Phasenänderungselement, der während des Lesens stattfindet, niemals den Schwellenwert des Phasenänderungsmaterials im amorphen Zustand überschreitet.
Ein Problem, das von der vorliegenden Erfindung überwunden wird, betrifft die Datenzustandskonsistenz der Phasenänderungselemente 46, 48, 50 und 52 in Anwesenheit des Lesestroms. Der Widerstand der Phasenänderungselemente 46, 48, 50 und 52 im Zwischenzustand kann sich in Anwesenheit eines Lesestroms ändern. Der Lesestrom kann in jedem Lesezyklus genug Wärme im Phasenänderungselement erzeugen, um zu bewirken, dass ein Teil der amorphen Region des Phasenänderungselements kristallisiert, wodurch der Widerstand des Phasenänderungselements herabgesetzt wird. Dies erfordert die Verwendung eines großen Spannungsbereichs für jeden Datenzustand, wodurch der Lesebereich verringert wird und in manchen Fällen bewirkt wird, dass die Zelle in einen anderen, nicht-gewollten Datenzustand wechselt. Die Wärme, die am Phasenänderungselement erzeugt wird, geht auf die Gesamtenergie zurück, der das Phasenänderungselement ausgesetzt wird. Die Energie ist die über der Zeit integrierte Leistung, der das Phasenänderungselement ausgesetzt wird. Daher wird sie vom Widerstand des Phasenänderungselements, der Stärke des Lesestroms und der Impulsbreite des Lesestroms bestimmt. Die angelegte Leistung wird durch die folgende bekannte Beziehung bestimmt: P = I2R; undwo P die Leistung in Watt ist, I der Strom in Ampere ist und R der Widerstand in Ohm ist. Es ist ersichtlich, dass die Leistung P, der die Phasenänderungselemente 46, 48, 50 und 52 ausgesetzt werden, quadratisch mit dem Strom zunimmt. Unter der Annahme einer konstanten Stromstärke bestimmen die Zeit, über welche die Phasenänderungselemente 46, 48, 50 und 52 dem konstanten Strom ausgesetzt werden, und der Widerstand der Elemente die Energiemenge, der die Phasenänderungselemente 46, 48, 50 und 52 ausgesetzt werden. Um die Energie zu steuern, der die Phasenänderungselemente 46, 48, 50 und 52 während eines Lesezyklus ausgesetzt werden, werden die Dauer und die Stärke des Stroms in der hierin beschriebenen Messarchitektur gesteuert.
Zu diesem Zweck ist die Stromquelle 114 in der dargestellten Ausführungsform als konstante Stromquelle ausgelegt. Die konstante Stromquelle liefert beispielsweise zur ausgewählten Bitleitung 1 Mikroampere Strom mit einer Fluktuation von nicht mehr als ±5%. Alternativ dazu kann die Stromquelle 5 Mikroampere Strom mit einer Fluktuation von nicht über ±5% liefern. Zusätzlich kann die Stromquelle 10 Mikroampere Strom mit einer Fluktuation von nicht über 5% liefern. Zu diesem Zweck kann die in 4 dargestellte Strom quelle einen Stromspiegel 214, der in 6 dargestellt ist, oder einen Feldeffekttansistor 314, der in 7 dargestellt ist und der so vorgespannt ist, dass bei einer konstanten Stromquelle arbeitet, umfassen. Es sei darauf hingewiesen, dass jede andere konstante Stromquelle vorgesehen werden kann, einschließlich von Schaltungen, die JFETs und bipolare Transistorschaltungen umfassen, wie in der Technik bekannt. Die Stärke der konstanten Stromquelle wird abhängig von den Eigenschaften der Speicherzelle, den Eigenschaften des Speicherzellenfeldes, den Geschwindigkeitsanforderungen für den Betrieb der Vorrichtung und anderen Design-Parametern ausgewählt. So weist in dieser Ausführungsform der Impuls des Lesestroms als Antwort auf das Lesefreigabesignal RE eine im Wesentlichen konstante Stärke 147 auf und endet als Antwort auf die Ausgabe des Detektors 121.
Beispielsweise steigt während des Tastzyklus DC des Lesefreigabesignals 106, der in 5 dargestellt ist, das Bitleitungsspannungssignal 136 einer Bitleitung 60 am Messknoten 116, angezeigt durch die ansteigende Flanke 136, auf eine Amplitude an, die hierin als Stabilisierungsspannung 13 bezeichnet wird. Die Anstiegsdauer der ansteigenden Flanke des Spannungssignals 136 geht auf die Stärke des Stromimpulses im Lesezyklus, die physikalischen Parameter der Bitleitung 60 und den Widerstand des Phasenänderungselements zurück. Die Stabilisierungsspannung 138 auf der Bitleitung 60 ist so dargestellt, dass sie unter der Bezugsspannung V_REF1 und somit unter einer Leseabschlussspannung V_RT1 liegt, die den Detektor 121 für den gesamten Tastzyklus DC des Lesefreigabe-Steuersignals 106 steuert. Die Amplitude der Stabilisierungsspannung 138 bleibt unter der Leseabschlussspannung V_RT1, da das Phasenänderungselement 46 in dem hochkristallinen Zustand mit dem geringeren Widerstand ist, was zu einem geringeren Spannungsabfall führt. Infolgedessen behält der Lesestromimpuls 147 des Lesesignals für die Dauer des Tastzyklus des Lesesteuersignals 106 einen konstanten Pegel bei.
Die Zeitsteuerung für die Messung eines ersten Zwischenzustands ist mit Bezug auf den Graphen eines Bitleitungs-Spannungssignals 146 dargestellt. Dies entspricht dem Phasenänderungselement 46 in einem Zwischenzustand mit einem höheren Widerstand als eine Zelle in einer hoch kristallinen Phase, aber einem relativ niedrigeren Widerstand als ein anderer Zwischenzustand. Wie in 5 dargestellt, weist das Bitleitungs-Spannungssignal 146 eine Spitzenspannung 148 auf, die größer ist als die Leseabschlussspannung V_RT1. Bei Erreichen der ersten Leseabschlussspannung wird der Lesestromimpuls 150 beendet, so dass die Energiemenge, die der Speicherzelle zugeführt wird, während des Messen des Zwischenzustands beschränkt ist.
Die Zeitsteuerung für die Messung eines zweiten Zwischenzustands ist mit Bezug auf den Graphen der Bitleitungsspannung 170 dargestellt. Die Bitleitungsspannung 170 ist so dargestellt, dass sie während des Lesestromimpulses auf eine Spitzenspannung 172 über einer zweiten Leseabschlussspannung V_RT2, die höher ist als die erste Leseabschlussspannung, hochläuft. Die zweite Leseabschlussspannung V_RT2 wird ausgewählt, um sicherzustellen, dass der Messknoten 116 die zweite Bezugsspannung V_RT2 übertrifft, um eine exakte Erfassung der Daten auf der Bitleitung zu ermöglichen. Es ist ersichtlich, dass das Hochlaufen der Bitleitungsspannung 170 bis zum Erreichen der Leseabschlussspannung V_RT2 bewirkt, dass der Lesestrom 155 endet, bevor der Tastzyklus des Lesefreigabesignals endet, wodurch die Energiemenge, die während der Messung des zweiten Zwischenzustands zur Speicherzelle geliefert wird, begrenzt wird.
Die Zeitsteuerung für die Messung eines Zustands hoher Impedanz ist mit Bezug auf den Graphen der Bitleitungsspannung 175 dargestellt. Die Bitleitungsspannung 175 ist so dargestellt, dass sie während des Lesestromimpulses 176 hochläuft, bis sie eine dritte Leseabschlussspannung V_RT3 erreicht. Die dritte Leseabschlussspannung V_RT3 wird ausgewählt, um sicherzustellen, dass der Messknoten 116 die dritte Bezugsspannung V_RT3 übersteigt, damit eine exakte Erfassung der Daten auf der Bitleitung möglich ist. Nach Erreichen der dritten Leseabschlussspannung wird der Lesestromimpuls 160 beendet, wodurch der Lesezyklus endet.
In einer alternativen Ausführungsform ist der Detektor 121 so konfiguriert, dass er nur die dritte Leseabschlussspannung V_RT3 erfasst. In dieser alternativen Ausführungsform wird die Pulsbreite des Lesestroms trotzdem auf ähnliche Weise gesteuert. Das Messen des Zustands der Speicherzelle kann auf der Zeit basieren, wobei die Leseabschlussspannung V_RT3 für Zustände höheren Widerstands schneller erreicht wird.
8 zeigt eine alternative Ausführungsform der Messarchitektur, in der das Ausgangssignal des Leseverstärkers auf einer Leitung 120 zur logischen Schaltung 122 zurückgemeldet wird, die verwendet wird, um den Schalttransistor 112 zu steuern. In der Ausführungsform von 8 wird die Funktion des Detektors, der in 4 dargestellt ist, vom Leseverstärker 118 erfüllt. Ansonsten sind die Implementierungen ähnlich. Somit wird, wie in 5 und 8 dargestellt, um die Zeit, zu der das Phasenänderungselement dem Lesestrom ausgesetzt wird, zu regeln, eine Rückmeldeleitung 120 verwendet, durch welche D_OUT vom Leseverstärker 18 mit einer logischen Schaltung 122 verkoppelt wird. Die Rückmeldeleitung 120 hat die Funktion, ein Leseabschlusssignal an die logische Schaltung 122 zu schicken. Das Leseabschlusssignal beendet die Steuerspannung zum Schalttransistor 112. Als Antwort darauf bewirkt die logische Schaltung 122 eine Beendigung des Impulses des Lesestroms auf der ausgewählten Bitleitung.
Es sei klargestellt, dass ein minimaler Tastzyklus für den Lesestrom existiert, um den Datenzustand für eines der Phasenänderungselemente 46, 48, 50 und 52 exakt zu erfassen und um Lesegeschwindigkeitsbeschränkungen in einer Konstruktion gerecht zu werden. Beispielsweise ist es in einem stellvertretend genannten Beispiel gewünscht, dass der Spannungspegel, der am Messknoten 116 gemessen wird, sich für jegliche zwei Datenzustände um mindestens 50 Millivolt unterscheidet. Der Umfang der Widerstandsänderung, die in dem Phasenänderungselement nötig ist, um den 50 Millivolt-Unterschied zu ergeben, ist eine Funktion des Lesestroms. Mit Bezug auf das Schema von 9 zeigt für einen Lesestrom von ungefähr 1 Mikroampere der Spannungsabfall über dem Phasenänderungselement von ungefähr 50 Millivolt an, dass das Phasenänderungselement eine Änderung des Widerstands von ungefähr 50.000 Ohm durchgemacht hat. Erwartungsgemäß würde jedoch ein stärkerer Lesestrom, beispielsweise von 5 Mikroampere und 10 Mikroampere, wie im Schema von 9 dargestellt, einen geringeren Widerstand für eine Änderung von 50 Millivolt-Spannungsabfall über dem Phasenänderungselement erfordern. Bevor ein Zustand geringen Widerstands erfasst wird, muss jedoch ausreichend Zeit zur Verfügung stehen, um sicherzustellen, dass der Messknoten 116 eine Stabilisierungsspannung erreicht hat, d. h. eine Spannung, deren Stärke im Wesentlichen stabil ist. Dies hängt teilweise vom Lesestrom ab, ebenso wie vom Widerstand des Phasenänderungselements und daher vom Datenzustand des Phasenänderungselements. Wie von der Kurve in 10 dargestellt, ist ersicht lich, dass es bei einem 5 Mikroampere-Lesestrom etwa 20 Nanosekunden dauert, bis eine Spannungsstabilisierung für das Phasenänderungselement von ungefähr 10.000 Ohm stattfindet. Bei einem Phasenänderungselement von ungefähr 20.000 Ohm dauert es fast 40 Nanosekunden, bis eine Spannungsstabilisierung stattfindet. Somit muss die Lesezyklusdauer, die in der oben beschriebenen Ausführungsform vom Lesefreigabesignal bestimmt wird, lang genug sein, damit die Zelle mit dem geringsten Widerstand gelesen werden kann.
Wie in 4 dargestellt, kann die Bitleitung 60 als RC-Schaltung modelliert sein, die eine Kapazität und einen Widerstand aufweist, die von einem Resistor 126 und von einem Kondensator 128 gezeigt werden. 11 zeigt einen Graphen, in dem der Anstieg der Linien 230, 232 und 234 einem Lesestrom von etwa 5 Mikroampere entspricht, und demonstriert, dass eine Bitleitung mit einer Kapazität von 500 Femtofarad mindestens 10 Nanosekunden länger braucht, um eine Stabilisierungsspannung zu erreichen, als eine Bitleitung mit einer Kapazität von 300 Femtofarad, und mindestens fünfmal länger als eine Bitleitung mit einer Kapazität von 100 Femtofarad. Die Linien 236, 238 und 240 entsprechen einem Lesestrom von ungefähr 10 Mikroampere. Erwartungsgemäß zeigt sich, dass die Zeit für die Spannungsstabilisierung um so kürzer ist, je stärker der Lesestrom ist. Beispielsweise zeigt ein Vergleich der Linie 234 mit der Linie 240, dass eine Bitleitung mit einer Kapazität von 500 Femtofarad im Vergleich zu derjenigen eines 5 Mikroampere-Lesestroms eine Stabilisierungsspannung für einen 10 Mikroampere-Lesestrom in weniger als der halben Zeit erreicht. Dies trifft auch für Bitleitungen zu, die eine geringere Kapazität haben, wie durch einen Vergleich der Steigung der Linien 232 und 238 und der Steigung der Linien 230 und 236 ersichtlich.
12 zeigt eine weitere Ausführungsform einer Messarchitektur zur Steuerung der Menge der Gesamtenergie, die während eines Lesezyklus an die Phasenänderungszelle angelegt wird. In der in 12 dargestellten Ausführungsform weisen Komponenten, die auch die Ausführungsform von 4 aufweist, gleiche Bezugszahlen auf. Somit werden eine Speicherzelle und eine Bitleitung durch die Komponenten 38, 46 und 60 modelliert. Ein Bitleitungs-Decoder 18 dient dazu, eine ausgewählte Bitleitung 62 mit einem Messknoten 116 zu verkoppeln. Die Stromquelle 114 liefert einen Leseimpuls durch den Schalttransistor 120 zum Messknoten 116. Die logische Schaltung 122 antwortet auf ein Lesefreigabesignal am Eingang 108 und auf ein Leseabschlusssignal auf der Leitung 220, um ein Steuersignal an das Gate des Schalttransistors 112 anzulegen. In der in 12 dargestellten Ausführungsform werden eine Vielzahl von Leseverstärkern 221, 222, 223 parallel betrieben, mit jeweiligen Bezugsspannungen V_REF1, V_REF2 und V_REF3 für eine Hochgeschwindigkeitsmessung. Ausgänge D1, D2 und D3 werden parallel an eine Logik (nicht dargestellt) angelegt, welche die mehreren Datenzustände in einer vermessenen Speicherzelle decodiert. Die Funktion des Detektors 121 von 4 wird durch Rückmelden der Ausgabe des Leseverstärkers 223 auf der Leitung 220 zur logischen Schaltung 122 bereitgestellt. Somit entspricht die Leseabschlussspannung für alle Datenzustände in der in 12 dargestellten Ausführungsform V_REF3.
Obwohl die vorliegende Erfindung mit Bezug auf ihre bevorzugten Ausführungsformen und oben ausgeführte Beispiele offenbart wird, sei klargestellt, dass diese Beispiele nur der Erläuterungen dienen sollen, aber nicht als Beschränkungen aufgefasst werden sollen. Es wird in Betracht gezogen, dass Modifikationen und Kombinationen für einen Fachmann nahe liegen, wobei diese Modifikationen und Kombinationen im Gedanken der Erfindung und im Bereich der folgenden Ansprüche liegen.

Claims

Speichervorrichtung, die aufweist: eine Speicherzelle, die mit einer Bitleitung und einer Wortleitung verkoppelt ist und die ein Phasenänderungsmaterial mit einem damit assoziierten Datenzustand aufweist; einen Leseverstärker, der einen Messknoten definiert; eine Schaltung, um die Bitleitung selektiv in Signalkommunikation mit dem Messknoten zu bringen, wodurch eine ausgewählte Bitleitung definiert wird; eine Stromquelle, um einen Lesestrom zu erzeugen; einen Schalter, der angekoppelt ist, um selektiv den Lesestrom an den Messknoten anzulegen; und eine Schaltung, die mit dem Schalter verkoppelt ist und die auf ein Signal von der ausgewählten Bitleitung anspricht, um eine Energiemenge zu steuern, der das Phasenänderungsmaterial in der mit der ausgewählten Bitleitung assoziierten Speicherzelle in Anwesenheit des Lesestroms ausgesetzt wird, damit der Datenzustand konsistent bleibt.
Speichervorrichtung nach Anspruch 1, wobei die Schaltung einen Detektor einschließt, der mit dem Messknoten verkoppelt ist, um eine Spannung am Messknoten zu erfassen, und die Logik, um zu bewirken, dass der Schalter eine elektrische Kommunikation der Stromquelle mit dem Messknoten beendet.
Speichervorrichtung nach Anspruch 1, wobei die Schaltung eine Logik aufweist, die auf ein Lesefreigabesignal anspricht, welches einen Beginn eines Lesezyklus anzeigt, um den Schalter so zu steuern, dass dieser die Stromquelle selektiv in elektrische Kommunikation mit dem Messknoten bringt, wobei die Logik auf eine Ausgabe vom Leseverstärker anspricht, um zu bewirken, dass der Schalter die elektrische Kommunikation der Stromquelle mit dem Messknoten beendet.
Speichervorrichtung nach Anspruch 1, wobei die Schaltung einen Detektor aufweist, der mit dem Messknoten verkoppelt ist, um eine Spannung am Messknoten zu erfas sen, und eine Logik, die auf ein Lesefreigabesignal anspricht, das einen Beginn eines Lesezyklus anzeigt, um den Schalter so zu steuern, dass er die Stromquelle selektiv in elektrische Kommunikation mit dem Messknoten bringt, wobei die Logik auf eine Ausgabe vom Detektor anspricht, um den Schalter zu veranlassen, die elektrische Kommunikation der Stromquelle mit dem Messknoten zu beenden.
Speichervorrichtung nach Anspruch 1, wobei die Stromquelle einen Stromspiegel umfasst.
Speichervorrichtung nach Anspruch 1, wobei die Stromquelle einen Feldeffekttransistor aufweist, der so vorgespannt ist, dass er als konstante Stromvorrichtung wirkt.
Speichervorrichtung nach Anspruch 1, wobei der Leseverstärker einen Bezugseingang aufweist und eine Schaltung aufweist, um eine Bezugsspannung an den Bezugseingang auszugeben, wobei die Bezugsspannung eine Vielzahl von Werten aufweist und der Leseverstärker dafür ausgelegt ist, eine Spannung am Messknoten relativ zu der Vielzahl von Werten in einer Messabfolge zu erfassen, um mehrere Datenbits von einer ausgewählten Speicherzelle zu erfassen.
Speichervorrichtung nach Anspruch 1, die eine Vielzahl von Leseverstärkern aufweist, einschließlich desjenigen Leseverstärkers, der mit dem Messknoten parallel geschaltet ist, wobei die Vielzahl von Leseverstärkern jeweils Bezugseingänge aufweisen und Schaltungen aufweisen, um Bezugsspannungen zu den jeweiligen Bezugseingängen zu liefern, welche eine Vielzahl von Werten aufweisen, und so, dass die Vielzahl der Leseverstärker mehrere Datenbits von einer ausgewählten Speicherzelle erfassen können.
Speichervorrichtung nach Anspruch 1, wobei die Speicherzelle dadurch gekennzeichnet ist, dass sie einen Datenzustand mit relativ hohem Widerstand, mindestens einen Datenzustand mit einem relativ mittelmäßigen Widerstand und einen Datenzustand mit einem relativ niedrigen Widerstands aufweist, und wobei die Schaltung ansprechend auf die Erfassung einer Spannung am Messknoten, die hoch genug ist, um eine angemessene Erfassung des Datenzustands mit relativ hohem Widerstand zu gewährleisten, den Schalter steuert, um die elektrische Kommunikation der Stromquelle mit dem Messknoten zu beenden.
Speichervorrichtung nach Anspruch 1, wobei die Speicherzelle dadurch gekennzeichnet ist, dass sie einen Datenzustand mit relativ hohem Widerstands, mindestens einen Datenzustand mit einem relativ mittelmäßigen Widerstand und einen Datenzustand mit relativ niedrigem Widerstands aufweist, und wobei die Schaltung ansprechend auf die Erfassung einer Spannung am Messknoten, die hoch genug ist, um eine angemessene Erfassung des Datenzustands der Speicherzelle zu gewährleisten, den Schalter steuert, um die elektrische Kommunikation der Stromquelle mit dem Messknoten zu beendenden.
Verfahren zum Lesen einer Speicherzelle, die ein Phasenänderungsmaterial mit einem damit assoziierten Datenzustand aufweist, wobei das Verfahren umfasst: Anlegen eines Lesestroms an die Speicherzelle, um den Datenzustand zu lesen; und Steuern der Gesamtenergie, der das Phasenänderungsmaterial in Anwesenheit des Lesestroms ausgesetzt wird, so dass die Daten, die mit dem Phasenänderungsmaterial assoziiert sind, konsistent bleiben.
Verfahren nach Anspruch 11, wobei das Steuern ferner die Regulierung einer Stärke des Stroms auf vorgegebene Pegelbereiche für eine vorgegebene Zeitdauer einschließt.
Verfahren nach Anspruch 11, wobei das Steuern ferner die Regulierung des Lesestroms einschließt, um eine Kristallisierung eines Volumens des Phasenänderungsmaterials in einem Maß, das eine Änderung des damit assoziierten Datenzustands definiert, zu verhindern.
Verfahren nach Anspruch 11, wobei das Steuern ferner die Regulierung einer Stärke und Impulsbreite des Lesestroms einschließt, um eine Kristallisierung eines Volu mens des Phasenänderungsmaterials in einem Maß, das eine Änderung der Datenzustände, die damit assoziiert sind, definiert, zu verhindern.
Verfahren nach Anspruch 11, das ein Verkoppeln der Speicherzelle mit einem Messknoten einschließt, und wobei das Anlegen die Verbindung der Stromquelle mit einem Messknoten einschließt und das Steuern die Erfassung einer Spannung am Messknoten und ansprechend auf diese Erfassung die Trennung der Stromquelle vom Messknoten einschließt.
Verfahren nach Anspruch 11, welches das Steuern der Stärke des Lesestroms, so dass der Lesestrom während des Lesens der Speicherzelle im Wesentlichen konstant bleibt, einschließt.
Verfahren nach Anspruch 11, das ein Messen einer Spannung am Messknoten relativ zu einer Vielzahl von Bezugsspannungen in einer Messabfolge einschließt, um mehrere Datenbits aus einer ausgewählten Speicherzelle zu lesen.
Verfahren nach Anspruch 11, wobei die Speicherzelle dadurch gekennzeichnet ist, dass sie einen Datenzustand mit relativ hohem Widerstand, mindestens einen Datenzustand mit einem relativ mittelmäßigen Widerstand und einen Datenzustand mit relativ niedrigem Widerstand aufweist und das Verkoppeln der Speicherzelle mit einem Messknoten einschließt, und wobei das Anlegen die Verbindung einer Stromquelle mit einem Messknoten einschließt und das Steuern die Erfassung einer Spannung am Messknoten und ansprechend auf diese Erfassung die Trennung der Stromquelle vom Messknoten einschließt, wobei die erfasste Spannung am Messknoten hoch genug ist, um eine ordnungsgemäße Messung des Datenzustand mit relativ hohem Widerstand zu gewährleisten.
Verfahren nach Anspruch 11, wobei die Speicherzelle dadurch gekennzeichnet ist, dass sie einen Datenzustand mit relativ hohem Widerstand, mindestens einen Datenzustand mit relativ mittelmäßigem Widerstand und einen Datenzustand mit relativ niedrigem Widerstand aufweist und das Verkoppeln der Speicherzelle mit einem Messknoten einschließt, und wobei das Anlegen die Verbindung einer Stromquelle mit einem Messknoten einschließt und das Steuern die Erfassung einer Spannung am Messknoten und ansprechend auf diese Erfassung die Trennung der Stromquelle vom Messknoten einschließt, wobei die erfasste Spannung am Messknoten hoch genug ist, um eine ordnungsgemäße Messung des Datenzustands der Speicherzelle zu gewährleisten.