DE10206148A1 - Einbau einer Sperrschicht aus TCS-SiN in Doppelgate-CMOS-Bauteilen - Google Patents

Einbau einer Sperrschicht aus TCS-SiN in Doppelgate-CMOS-Bauteilen

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Abstract

Es wird ein Verfahren zur Ausbildung einer Diffusionssperrschicht in einem Halbleiterbauteil vorgeschlagen. Eine Gatedielektrikumsschicht mit hohem k-Wert wird über einem Substrat ausgebildet. Eine Siliziumnitrid-Sperrschicht wird daraufhin über der Gatedielektrikumsschicht mit hohem k-Wert dadurch hergestellt, dass Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess reagiert. Die Siliziumnitrid-Sperrschicht sperrt im wesentlichen die Diffusion von Verunreinigungen von einer späteren, darüberliegenden Gateschicht. Ein Halbleiterbauteil, welches die Siliziumnitrid-Sperrschicht aufweist, sowie ein Verfahren zur Herstellung eines derartigen Halbleiterbauteiles werden ebenfalls vorgeschlagen.

Description

  • Die vorliegende Erfindung betrifft allgemein die Herstellung von MOSFET-Bauteilen. Genauer gesagt betrifft die vorliegende Erfindung die Ausbildung einer Diffusionssperrschicht, die besonders gut geeignet zum Einsatz in Doppelgate-CMOS- Bauteilen geeignet ist, welche mit Bor dotierte Gateelektroden in dem pMOS-Teil benötigen.
  • Eine integrierte Schaltung, die sowohl nMOS- als auch pMOS- Bauteile einsetzt, ist allgemein als komplementäre MOS- oder als CMOS-Schaltung bekannt. Bei einem herkömmlichen CMOS- Bauteil wird die Gateelektrode mit Phosphor dotiert, um das n+-Gate sowohl für die nMOS- als auch pMOS-Seite auszubilden. Bei kleineren Kanallängen, also 0,25 µm und darunter, ist es erforderlich p+-dotierte Polysiliziumgates auszubilden, bei denen Bor an der pMOS-Seite eingesetzt wird, um Kurzkanaleffekte zu minimieren. Ein CMOS-Bauteil, das aus einem p-Kanal-MOS-Transistor mit einer Gateelektrode des p-Typs und aus einem n-Kanal-MOS-Transistor mit einer Gateelektrode des n-Typs besteht, wird daher als CMOS mit Doppelgateaufbau bezeichnet.
  • Dielektrika mit hoher Dielektrizitätskonstante (hoher k-Wert), beispielsweise ZrO2, HfO2, Al2O3 und dergleichen wurden als mögliche Gatedielektrika vorgeschlagen, um Skalierprobleme herkömmlicher Gatedielektrika aus thermischem Oxid bei Knotenabständen von 70 nm und darunter zu lösen. Eine Schwierigkeit, die bei Doppelgate-CMOS-Bauteilen auftritt, welche Dielektrika mit hohem k-Wert des Gates verwenden, ist das Eindringen von Bor. Es stellt sich an der pMOS-Seite heraus, dass Bor von der Gateelektrode durch das Dielektrikum mit hohem k-Wert diffundiert, und in den Kanalbereich hinein, während der Wärmebehandlung. Das Eindringen von Bor in den Kanal führt zu einer Abnahme der Lochmobilität bei niedrigen Feldern und zu einer Verschlechterung der Schwellenspannung (Vt). Daher wird mit der vorliegenden Erfindung angestrebt, Doppelgate-CMOS- Bauteile zu erzielen, welche Gatedielektrika mit hohem k-Wert verwenden, ohne dass ein Eindringen von Bor auftritt.
  • Ein Vorteil der Erfindung besteht in der Bereitstellung eines Verfahrens zur Ausbildung einer Diffusionssperrschicht in einem Halbleiterbauteil, um einen Schutz gegen Eindringen von Bor zur Verfügung zu stellen.
  • Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Verfahrens zur Herstellung eines Halbleiterbauteils mit erhöhtem Widerstand in Bezug auf Beeinträchtigungen der Schwellenspannung und der Lochmobilität bei niedrigen Feldern.
  • Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Halbleiterbauteils, das eine Diffusionssperrschicht in dem Gatestapel aufweist, so dass die Diffusionssperrschicht das Eindiffundieren von Verunreinigungen von der Gateelektrode blockiert.
  • Die voranstehenden und weitere Vorteile werden dadurch erreicht, dass eine Siliziumnitridschicht auf Tetrachlorosilangrundlage (SiN auf TCS-Grundlage) zwischen der Gateelektrode und dem Gatedielektrikum mit hohem k-Wert eingefügt wird. Die SiN-Schicht auf TCS-Grundlage dient dazu, das Diffundieren von Bor oder anderen Verunreinigungen von der Gateelektrode in das Substrat zu verhindern. Weiterhin gibt das SiN auf TCS-Grundlage nicht im wesentlichen Umfang Wasserstoff während einer Hochtemperaturbearbeitung ab, wie dies bei herkömmlichem Siliziumnitrid auf Dichlorosilangrundlage (SiN auf DCS-Grundlage) der Fall ist.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zur Ausbildung einer Diffusionssperrschicht in einem Halbleiterbauteil zur Verfügung gestellt, welches folgende Schritte umfaßt: Ausbildung einer Gatedielektrikumsschicht mit hohem k-Wert über einem Substrat; Ausbildung einer Siliziumnitrid-Sperrschicht über der Gatedielektrikumsschicht mit hohem k-Wert dadurch, dass man Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess reagieren läßt, wodurch die Siliziumnitrid-Sperrschicht die Diffusion von Verunreinigungen aus einer danach hergestellten Gateschicht sperrt.
  • Gemäß einem anderen Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauteils auf einem Substrat zur Verfügung gestellt, welches folgende Schritte umfaßt: Ausbildung einer Gatedielektrikumsschicht mit hohem k-Wert über dem Substrat; Ausbildung einer Siliziumnitrid- Sperrschicht dadurch, dass man Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess reagieren läßt; Ausbildung einer Gateelektrodenschicht über der Siliziumnitrid-Sperrschicht; Musterbildung bei der Gatedielektrikumsschicht mit hohem k-Wert, der Siliziumnitrid-Sperrschicht, und der Gateelektrodenschicht zur Ausbildung einer Gatestruktur; und Ausbildung von Source- und Drainbereichen in dem Substrat durch Ionenimplantierung.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Halbleiterbauteil zur Verfügung gestellt, welches eine Siliziumnitrid-Sperrschicht aufweist, die zwischen einer Gateelektrode und einem Gatedielektrikum mit hohem k-Wert angeordnet ist, wobei die Siliziumnitrid-Sperrschicht durch Reaktion von Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess erzeugt wird, so dass die Siliziumnitrid-Sperrschicht die Diffusion von Verunreinigungen von der Gateelektrode sperrt.
  • Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Ziele, Merkmale und Vorteile hervorgehen. Es zeigt:
  • Fig. 1 bis 5 Querschnitte zur Erläuterung der Schritte zur Herstellung eines pMOS-Transistors gemäß einer bevorzugten Ausführungsform der Erfindung;
  • Fig. 6 die Konzentration von SiH-Bindungen in einem SiN-Film auf DCS-Grundlage in Abhängigkeit von der Wärmebehandlungstemperatur;
  • Fig. 7 die Konzentration von NH-Bindungen in einem SiN-Film auf TCS-Grundlage in Abhängigkeit von der Wärmebehandlungstemperatur; und
  • Fig. 8 ein Doppelgate-CMOS-Bauteil, welches eine SiN-Sperrschicht auf TCS-Grundlage in den Gatestapeln aufweist. BEZUGSZEICHEN IN DEN ZEICHNUNGEN 2 CMOS-Bauteil
    4 p-Graben
    6 n-Graben
    8 Grabenisolierung
    10 Halbleitersubstrat
    12 Nitrierte Schicht
    14 Dielektrikumsschicht mit hohem k-Wert
    16 SiN-Schicht auf TCS-Grundlage
    18 Gateelektrodenschicht
    20 Gatestruktur
    21 Ionenimplantierung
    22 Source/Drainbereiche

  • Die nachstehende Ausführungsform wird im Zusammenhang eines pMOS-Teils eines Doppelgate-CMOS-Bauteils beschreiben. Allerdings weiß der Fachmann auf diesem Gebiet, dass der Transistor auch als ein nMOS-Teil des CMOS-Bauteils verwirklicht werden kann, wenn geeignete Änderungen der Dotierpolarität oder des Leitfähigkeitstyps eingesetzt werden.
  • In Fig. 1 ist ein Teilquerschnitt eines Halbleitersubstrats 10 dargestellt. Das Substrat 10 besteht aus einkristallinem Silizium, das leicht mit Verunreinigungen des n-Typs dotiert wurde. Eine dünne, nitrierte Schicht 12 mit einer Dicke von etwa 3 bis 10 Angström ist wahlweise auf dem Substrat 10 vorgesehen, und wird durch Wärmebehandlung in einer Umgebung aus Ammoniak (NH3) oder Stickoxid (NO) hergestellt. Die nitrierte Schicht 12 ist im allgemeinen ein Siliziumnitrid oder Siliziumoxynitrid.
  • Danach wird eine Gatedielektrikumsschicht 14 mit einer wünschenswerten Dicke von 20 bis 200 Angström hergestellt, durch Ablagerung eines Dielektrikummaterials mit hohem k-Wert auf der nitrierten Schicht 12. Die Schicht 14 mit hohem k-Wert kann einen k-Wert von etwa 8 bis 1000 aufweisen, und kann aus Materialien wie Metalloxiden oder Silikaten hergestellt werden. Beispiele für Metalloxide umfassen ZrO2, HfO2, Al2O3, TiO2, und Ta2O5. Beispiele für Silikate umfassen ZrSiO4 und HfSiO4. Die Schicht 124 mit hohem k-Wert kann durch chemische Dampfablagerung (CVD) bei niedrigem Druck abgelagert werden, metallorganische CVD, Düsendampfablagerung, Sputterablagerung, oder ähnliche Verfahren. Bei einer beispielhaften Ausführungsform wird die Schicht 14 dadurch hergestellt, dass ein Metallfilm abgelagert wird, woran sich eine Wärmebehandlung in einer sauerstoffhaltigen Atmosphäre anschließt.
  • Nach der Ausbildung des Gatedielektrikums 14 wird, wie aus Fig. 2 hervorgeht, eine relativ dünne Schicht aus Siliziumnitrid 16 mit einer wünschenswerten Dicke von etwa 5 bis 20 Angström abgelagert, vor der Ablagerung einer Gateelektrodenschicht. Die Siliziumnitridschicht 16 kann danach als Sperrschicht dienen, die im wesentlichen das Eindringen eines Dotiermittels (beispielsweise Bor, Phosphor oder Arsen) in das Substrat 10 verhindert. Gemäß einem wesentlichen Merkmal der vorliegenden Erfindung wird das Siliziumnitrid durch einen chemischen Dampfablagerungsprozess abgelagert, durch Reaktion von Tetrachlorosilan (SiCl4) mit Ammoniak (NH3) (nachstehend bezeichnet als "SiN auf TCS- Grundlage"). Das SiN auf TCS-Grundlage ist thermisch stabiler, verglichen mit Siliziumnitrid, das durch Reaktion von Dichlorosilan (SiH2Cl2) mit Ammoniak (NH3) bei herkömmlichen Verfahren hergestellt wird (nachstehend bezeichnet als "SiN auf DCS-Grundlage"). Wie in Fig. 7 und 8 gezeigt ist, weist das SiN auf DCS-Grundlage Si-H-Bindungen auf, die bei hohen Temperaturen Wasserstoff freigeben, und hierdurch das Eindringen von Bor verstärken. Im Gegensatz hierzu weist das SiN auf TCS-Grundlage N-H-Bindungen auf, die bis zu 1050°C stabil sind. Keine Freigabe von Wasserstoff tritt bei dem SiN auf TCS-Grundlage während der nachfolgenden Hochtemperaturverarbeitung auf. Bei einer beispielhaften Ausführungsform wird die SiN-Schicht 16 auf TCS-Grundlage durch einen chemischen Dampfablagerungsprozess bei niedrigem Druck (LPCVD) bei einer Temperatur im Bereich von etwa 725°C bis 825°C erzeugt.
  • Wie aus Fig. 3 hervorgeht, wird über der SiN-Schicht 16 eine leitfähige Schicht 18 ausgebildet, die als Gateelektrode eines MOS-Transistors dient. Die Schicht 18 kann aus verschiedenen leitfähigen Materialien bestehen, und besteht vorzugsweise aus Polysilizium. Wohlbekannte Verfahren zum Aufbringen von Polysilizium, beispielsweise CVD, können zum Ablagern der Schicht 18 eingesetzt werden. Bei einer beispielhaften Ausführungsform wird das Polysilizium bei 625°C oder darüber in einer Dicke von etwa 750 bis 1800 Angström abgelagert. Spätere Implantierungsvorgänge für die Source/Drainbereiche führen dazu, dass die Schicht 18 leitfähig wird.
  • In Fig. 4 werden die Schichten 18, 16, 14 und 12 durch Ätzen mit einem Muster versehen, um eine Gatestruktur 20 auszubilden, durch reaktive Ionenätzung, chemische Plasmaätzung, oder andere entsprechende anisotrope Ätzverfahren.
  • In Fig. 5 wird Ionenimplantierung, angedeutet durch Pfeile 21, zur Erzeugung von Source- und Drainbereichen 22 eingesetzt. Gleichzeitig wird die Gateelektrodenschicht 18 leitend gemacht. Bei der vorliegenden Ausführungsform wird ein Dotiermittel des p-Typs, beispielsweise Bor oder Bordifluorid, zur Ausbildung eines pMOS-Transistors implantiert. Falls ein nMOS-Transistor gewünscht ist, kann ein Dotiermittel des n-Typs implantiert werden, beispielsweise Arsen oder Phosphor. Die Gatestruktur 20 stellt eine Implantierungsmaske für den darunterliegenden Abschnitt des Substrats 10 zur Verfügung. Die Trennung in Querrichtung der Source/Drainbereiche 22 legt den Kanalbereich 24 unterhalb der Gatestruktur 20 fest. Vorzugsweise weist das Implantierungsmittel eine Dosis im Bereich von 5 × 1014 bis 5 × 1015 Atome/cm2 auf, und ein Energieniveau im Bereich zwischen 2 und 80 keV.
  • Die Aktivierung des Source/Drainbereichs 22 kann mit einem oder mehreren der verschiedenen Hochtemperaturschritte zusammenfallen, die normalerweise an der Metallisierung beteiligt sind. Allerdings kann auch in dieser Stufe eine Wärmebehandlung der Source/Drainbereiche 22 erfolgen, falls dies gewünscht ist. Beispielsweise kann die Wärmebehandlung eine schnelle thermische Wärmebehandlung (RTA) bei etwa 900 bis 1075°C über etwa 30 bis 60 Sekunden sein, und zwar in einer Inertgasatmosphäre aus Argon, Helium oder Stickstoff.
  • Während der voranstehend geschilderten Hochtemperaturschritte können Dotiermittel wie Bor oder andere Verunreinigungen innerhalb der Gateelektrode 18 durch das Gatedielektrikum 14 mit hohem k-Wert diffundieren, und in den Kanalbereich 24 hinein. Die SiN-Schicht 16 auf TCS-Grundlage zwischen der Gateelektrode 18 und dem Gatedielektrikum 14 mit hohem k-Wert sperrt jedoch im wesentlichen die Diffusionswege ab, so dass die Dotiermittel nicht in das Substrat hineingelangen können.
  • Der Prozess gemäß der vorliegenden Ausführungsform führt zu einem pMOS-Transistor, der ein Gatedielektrikum mit hohem k-Wert aufweist, bei dem kein Eindringen von Bor auftritt. Daher ist die vorliegende Erfindung besonders nützlich zur Herstellung von Doppelgate-CMSO-Bauteilen, welche mit Bor dotierte Gateelektroden in dem pMOS-Teil benötigen.
  • Eine beispielhafte Ausführungsform eines Doppelgate-CMOS- Bauteils, bei welchem die SiN-Sperrschicht auf TCS-Grundlage gemäß der Erfindung vorgesehen ist, ist in Fig. 8 dargestellt. Ähnliche Bauteile wie bei der Ausführungsform, die in den Fig. 1 bis 5 dargestellt ist, sind mit denselben Bezugszeichen bezeichnet, und werden nicht unbedingt erneut erläutert. Das CMOS-Bauteil 2 ist mit Gräben versehen, die als Funktionsbereiche der nMOS-Transistoren und der pMOS-Transistoren dienen. Bei der dargestellten Ausführungsform ist die Oberfläche des Halbleitersubstrats 10 mit dem p-Graben 4 und dem n-Graben 6 versehen, deren Leitfähigkeiten voneinander verschieden sind, um so Funktionsbereiche auszubilden, die auch als "Doppelbadewanne" bezeichnet werden. Es wird darauf hingewiesen, dass der Aufbau der Gräben nicht auf die dargestellten Aufbauten beschränkt ist. An der Grenzfläche der beiden Transistorbereiche ist eine Grabenisolierung 8 vorgesehen, um eine Trennung der Transistorbereiche zu erzielen. Bei diesem Doppelgate-CMOS-Bauteil 2 ist die Gateelektrode des MOS-Transistors vom selben Typ wie der Kanal. Daher ist die Gateelektrode 18 in dem pMOS-Teil mit Bor oder anderen Verunreinigungen des p-Typs dotiert. Die Gateelektrode 18 in dem nMOS-Teil ist mit Phosphor, Arsen oder anderen Verunreinigungen des n-Typs dotiert. Die SiN-Schicht 16 auf TCS-Grundlage ist zu dem Zweck in dem Gatestapel 20 vorgesehen, um das Eindringen von Verunreinigungen, insbesondere Bor, in den Kanalbereich zu verhindern.
  • Zwar wurde die Erfindung speziell unter Bezugnahme auf ihre bevorzugte Ausführungsform dargestellt und beschrieben, jedoch wissen Fachleute auf diesem Gebiet, dass verschiedene Änderungen bezüglich der Form und Einzelheiten vorgenommen werden können, ohne vom Wesen und Umfang der Erfindung abzuweichen.

Claims (25)

1. Verfahren zur Ausbildung einer Diffusionssperrschicht in einem Halbleiterbauteil mit folgenden Schritten:
Ausbildung einer Gatedielektrikumsschicht mit hohem k-Wert über einem Substrat;
Ausbildung einer Siliziumnitrid-Sperrschicht über der Gatedielektrikumsschicht mit hohem k-Wert durch Reaktion von Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess, wodurch die Siliziumnitrid- Sperrschicht die Diffusion von Verunreinigungen aus einer später hergestellten Gateschicht blockiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht mit hohem k-Wert einen k-Wert zwischen 8 und 1000 aufweist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht mit hohem k-Wert aus der Gruppe ausgewählt wird, die aus Metalloxiden und Silikaten besteht.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht eine Dicke von etwa 5 bis 20 Angström aufweist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht durch einen chemischen Dampfablagerungsprozess mit niedrigem Druck (LPCVD) bei einer Temperatur von etwa 725°C bis 825°C hergestellt wird.
6. Verfahren nach Anspruch 1, gekennzeichnet durch die Ausbildung einer nitrierten Schicht über dem Substrat vor der Ausbildung der Gatedielektrikumsschicht mit hohem k-Wert.
7. Verfahren zur Herstellung eines Halbleiterbauteils auf einem Substrat mit folgenden Schritten:
Ausbildung einer Gatedielektrikumsschicht mit hohem k-Wert über dem Substrat;
Ausbildung einer Siliziumnitrid-Sperrschicht durch Reaktion von Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess;
Ausbildung einer Gateelektrodenschicht über der Siliziumnitrid-Sperrschicht;
Versehen der Gatedielektrikumsschicht mit hohem k-Wert, der Siliziumnitrid-Sperrschicht, und der Gateelektrodenschicht mit einem Muster zur Ausbildung einer Gatestruktur; und
Ausbildung von Source- und Drainbereichen in dem Substrat durch Ionenimplantierung.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht mit hohem k-Wert einen k-Wert zwischen etwa 8 und 1000 aufweist.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht mit hohem k-Wert aus der Gruppe ausgewählt wird, die aus Metalloxiden und Silikaten besteht.
10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht eine Dicke von etwa 5 bis 20 Angström aufweist.
11. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht durch einen chemischen Dampfablagerungsprozess bei niedrigem Druck (LPCVD) bei einer Temperatur von etwa 725°C bis 825°C erzeugt wird.
12. Verfahren nach Anspruch 7, gekennzeichnet durch Ausbildung einer nitrierten Schicht über dem Substrat vor der Ausbildung der Gatedielektrikumsschicht mit hohem k-Wert.
13. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Halbleiterbauteil ein pMOS-Transistor ist, der eine Gateelektrode des p-Typs aufweist.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Ionenimplantierung durch Implantieren von Bor oder Bordifluorid durchgeführt wird.
15. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Halbleiterbauteil ein nMOS-Transistor ist, der eine Gateelektrode des n-Typs aufweist.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Ionenimplantierung durch Implantieren von Arsen oder Phosphor durchgeführt wird.
17. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Halbleiterbauteil ein CMOS-Bauteil ist, das aus einem pMOS-Transistor mit einer Gateelektrode des p-Typs und einem nMOS-Transistor mit einer Gateelektrode des n-Typs besteht.
18. Halbleiterbauteil, welches eine Siliziumnitrid- Sperrschicht aufweist, die zwischen einer Gateelektrode und einem Gatedielektrikum mit hohem k-Wert angeordnet ist, wobei die Siliziumnitrid-Sperrschicht durch Reaktion von Tetrachlorosilan mit Ammoniak über einen chemischen Dampfablagerungsprozess ausgebildet wird, und die Siliziumnitrid-Sperrschicht die Diffusion von Verunreinigungen von der Gateelektrode aus sperrt.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Gatedielektrikum mit hohem k-Wert einen k-Wert zwischen etwa 8 und 1000 aufweist.
20. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Gatedielektrikum mit hohem k-Wert aus der Gruppe ausgewählt wird, die aus Metalloxiden und Silikaten besteht.
21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht eine Dicke von etwa 5 bis 20 Angström aufweist.
22. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Siliziumnitrid-Sperrschicht durch einen chemische Dampfablagerungsprozess bei niedrigem Druck (LPCVD) bei einer Temperatur von etwa 725°C bis 825°C hergestellt wird.
23. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Halbleiterbauteil ein pMOS-Transistor ist, der eine Gateelektrode des p-Typs aufweist.
24. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Halbleiterbauteil ein nMOS-Transistor ist, der eine Gateelektrode des n-Typs aufweist.
25. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Halbleiterbauteil ein CMOS-Bauteil ist, das aus einem pMOS-Transistor mit einer Gateelektrode des p-Typs und einem nMOS-Transistor mit einer Gateelektrode des n-Typs besteht.
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