DE10208249A1 - Halbleiterspeicher mit vertikalem Auswahltransistor - Google Patents

Abstract

Es wird ein Halbleiterspeicher beschrieben, der Speicherzellen aufweist. Eine Speicherzelle weist einen Auswahltransistor und einen Grabenkondensator auf. Der Auswahltransistor ist in Form eines vertikalen Transistors ausgebildet. Dabei sind zwei Wortleitungen nur durch einen Verbindungskanal getrennt, der eine elektrisch leitende Verbindung zwischen einer Grabenfüllung des Grabenkondensators und einer Bitleitung ermöglicht.

Description

• Die Erfindung betrifft einen Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1.
• Halbleiterspeicher weisen Speicherzellen auf, um eine Information in Form einer Ladung abzuspeichern. Eine Speicherzelle eines DRAM-Halbleiterspeichers weist beispielsweise einen Grabenkondensator und einen Auswahltransistor auf. Im Grabenkondensator wird entsprechend der abzuspeichernden Information eine Ladung abgespeichert, die über eine Ansteuerung des Auswahltransistors über eine Wortleitung zu einer Bitleitung des Halbleiterspeichers übertragen wird. Die Spannung der Bitleitung wird über eine Auswerteschaltung ausgewertet, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
• Um bei immer kleiner werdenden Strukturen beispielsweise eine DRAM-Speicherzelle auf dem zur Verfügung stehenden Platz realisieren zu können, werden zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.
• Aus DE 199 54 867 C1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zellenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wortleitung darstellt.
• Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
• Die Aufgabe der Erfindung besteht darin, einen Halbleiterbaustein mit einer Speicherzelle bereitzustellen, der einen geringeren Flächenbedarf aufweist.
• Die Aufgabe der Erfindung wird durch die Merkmale des Halbleiterspeichers gemäß Anspruch 1 gelöst.
• Ein Vorteil des erfindungsgemäßen Halbleiterspeichers besteht darin, dass der Verbindungskanal seitlich angrenzend an die Grabenfüllung des Grabenkondensators ausgebildet ist und dass seitlich angrenzend an den Verbindungskanal und oberhalb der Grabenfüllung ein Gate-Gebiet des Auswahltransistors ausgebildet ist und der Verbindungskanal ein aktives Gebiet des Auswahltransistors darstellt. Auf diese Weise wird weniger Fläche zur Ausbildung der Speicherzelle benötigt.
• Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
• In einer bevorzugten Ausführungsform ist der Verbindungskanal von dem Gate-Gebiet umgeben. Auf diese Weise wird eine verbesserte Aktivierung des aktiven Gebietes des Verbindungskanals ermöglicht. Zudem wird insgesamt ein größerer sich ausbildender Leitungskanal erreicht.
• In einer bevorzugten Ausführungsform ist die Grabenfüllung von einer Isolationsschicht bedeckt, die mit einer Überfläche über eine Seitenkante der Grabenfüllung hinaus geführt wird. Auf diese Weise wird erreicht, dass die Grabenfüllung auf der Seite der Überfläche gegen die Ausbildung eines parasitären Stromes geschützt ist. Durch die Ausbildung der Überfläche wird verhindert, dass die Grabenfüllung auf der Seite der Überfläche einen Strom zu einem Verbindungskanal ausbildet, der auf dieser Seite an die Grabenfüllung angrenzt. Somit wird ein Übersprechen zu einem benachbarten Verbindungskanal, der zu einer benachbarten Bitleitung führt, vermieden.
• Eine weitere Reduzierung der benötigten Fläche zur Ausbildung der Speicherzelle wird dadurch erreicht, dass wenigstens ein Teil einer zweiten Wortleitung auf der Überfläche oberhalb der Grabenfüllung angeordnet ist. Somit kann die zur Verfügung stehende Fläche über der Grabenfüllung sowohl zur Anordnung einer ersten Wortleitung als auch einer zweiten Wortleitung verwendet werden. Die erste Wortleitung wird zur Ansteuerung der Grabenfüllung verwendet. Die zweite Wortleitung ist zur Ansteuerung einer benachbarten Grabenfüllung vorgesehen.
• Vorzugsweise ist die erste und die zweite Wortleitung im Wesentlichen durch eine vertikale Isolationsschicht getrennt. Dadurch wird zum einen ein einfaches Herstellungsverfahren ermöglicht und zum anderen eine großflächige Aktivierung des Verbindungskanals durch die Wortleitungen erreicht.
• In einer bevorzugten Ausführungsform ist die Breite der Isolationsschicht kleiner als die minimale Auflösungsbreite F der verwendeten Lithographie. Diese kleine Breite wird dadurch erreicht, dass bei der Herstellung der Isolationsschicht beispielsweise eine Spacertechnik eingesetzt wird, um das minimale Auflösungsvermögen weiter zu reduzieren.
• Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
• Fig. 1 einen ersten Verfahrensstand,
• Fig. 2 einen zweiten Verfahrensstand,
• Fig. 3 einen dritten Verfahrensstand,
• Fig. 4 einen vierten Verfahrensstand,
• Fig. 5 einen fünften Verfahrensstand,
• Fig. 6 einen sechsten Verfahrensstand,
• Fig. 7 einen siebten Verfahrensstand,
• Fig. 8 einen achten Verfahrensstand,
• Fig. 9 einen neunten Verfahrensstand,
• Fig. 10 einen zehnten Verfahrensstand,
• Fig. 11 einen Querschnitt durch den erfindungsgemäßen Halbleiterspeicher,
• Fig. 12 eine erste Zellengeometrie und
• Fig. 13 eine zweite Zellengeometrie.
• Zur Herstellung des Halbleiterspeichers wird ein positiv dotierter Silizium-Wafer 1 verwendet, auf den eine Trench-Ätzmaske aufgebracht wird. Die Trench-Ätzmaske besteht aus einer ersten Maskenschicht 2, die in Form einer thermischen Oxidschicht ausgebildet ist. Die thermische Oxidschicht 2 weist eine Dicke von ungefähr 5 nm auf. Auf der ersten Maskenschicht ist eine zweite Maskenschicht 3 aufgebracht, die vorzugsweise in Form einer Nitridschicht ausgebildet ist. Die zweite Maskenschicht 3 weist eine Dicke von ca. 200 nm auf. Anschließend wird auf die zweite Maskenschicht 3 eine dritte Maskenschicht 4 aufgebracht, die in Form einer CVD-Oxidschicht (z. B. Borsilikatglas) ausgebildet ist und vorzugsweise eine Dicke von ca. 1.000 nm aufweist. Anschließend wird über einen Lithographieprozess ein Fotolack 29 auf die dritte Maskenschicht 4 aufgebracht. Die Fotolackschicht wird nach bekannten Verfahren strukturiert. Dabei werden aus dem Fotolack Flächen herausgeätzt, die im Wesentlichen der Querschnittsfläche eines Grabens 5 entsprechen. Anschließend wird sowohl die Trench-Ätzmaske als auch der Siliziumwafer in einer vorgegebenen Dicke geätzt. Dabei wird in den Silizium-Wafer 1 ein Graben 5 eingebracht. Dieser Verfahrensstand ist in Fig. 1 dargestellt.
• Anschließend werden der Fotolack und die dritte Maskenschicht 4 entfernt. Daraufhin wird mit einem Chemical-Vapour-Deposition-Verfahren eine arsendotierte Oxidschicht 6 an den Flächen des Grabens 5 abgeschieden. Anschließend wird die arsendotierte Schicht 6 bis zu einer ersten Tiefe aus dem oberen Bereich des Grabens 5 wieder entfernt. Zudem wird eine zweite Oxidschicht 7 mit einem CVD-Verfahren sowohl auf die Arsenschicht 6 als auch auf die freiliegenden oberen Seitenflächen des Grabens 5 abgeschieden. Anschließend wird über einen Ausdiffundierungsprozess der Arsenschicht 6 in die an die Arsenschicht 6 angrenzenden Bereiche des p-dotierten Silizium-Wafers 1 eine n-dotierte Schicht 8 ausgebildet, die eine Gegenelektrode des Grabenkondensators 9 darstellt. Das n-dotierte Gebiet 8 bildet eine buried-layer-Schicht im Siliziumwafer 1. Dieser Verfahrensstand ist in Fig. 2 dargestellt.
• Anschließend werden sowohl die zweite Oxidschicht 7 als auch die Arsenschicht 6 wieder entfernt. Somit liegt nun ein Silizium-Wafer 1 mit einem Graben 5 vor, der in einem unteren Bereich eine n-dotierte buried-layer-Schicht 8 aufweist. Die Wände des Grabens 5 werden mit einer dielektrischen Schicht 10, vorzugsweise einer Nitridoxidschicht, bedeckt. Die dielektrische Schicht 10 weist vorzugsweise eine Dicke von 5 nm Oxidäquivalent auf. Daraufhin wird eine erste Polysiliziumschicht 11, die n-dotiert ist, in den unteren Bereich des Grabens 5 eingebracht. Vorzugsweise wird dabei der gesamte Graben 5 aufgefüllt und anschließend wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in Fig. 3 dargestellt.
• Anschließend wird die dielektrische Schicht 10 aus dem oberen Bereich des Grabens, d. h. oberhalb der ersten Polyschicht 11 wieder von den Seitenwänden des Grabens 5 entfernt. Anschließend wird eine Collarschicht 12, die vorzugsweise aus einem Siliziumoxid besteht, das über ein CVD-Verfahren abgeschieden wurde, an die Seitenwände des Grabens 5 aufgebracht. Daraufhin wird die Collarschicht 12 anisotrop zurückgeätzt. Daraufhin wird eine zweite Polysiliziumschicht 13 in den Graben 5 abgeschieden. Daraufhin wird die zweite Polysiliziumschicht 13 bis zu einer zweite Tiefe T2 zurückgeätzt. Daraufhin wird die Collarschicht 12 im oberen Bereich entfernt und seitlich bis unter die Oberkante der zweiten Polyschicht 13 entfernt. Diese Verfahrenssituation ist in Fig. 4 dargestellt.
• Anschließend wird angrenzend an die Oberkante der zweiten Polyschicht 13 vorzugsweise nur einseitig ein buried strap erzeugt. Dazu wird angrenzend an die zweite Polyschicht 13 eine dritte Polysiliziumschicht 14 nur bis zu einer festgelegten Höhe ausgehend von der zweiten Polyschicht 13 abgeschieden. Dazu sind die Seitenflächen des Grabens 5, die oberhalb der festgelegten Höhe liegen, über eine Abdeckschicht 30 maskiert. Die Abdeckschicht 30 ist beispielsweise als Nitritschicht ausgebildet. Anschließend wird in einem Ausdiffundierungsprozess ein n-dotierter buried-strap-Bereich 31 im Silizium-Wafer 1 erzeugt. Dieser Verfahrensstand ist in Fig. 5 dargestellt. Vorzugsweise wird ein buried-strap-Bereich 31 nur auf einer Seite des Grabens 5 erzeugt. Dazu ist beispielsweise die Abdeckschicht 30 auf der rechten Seite bis zur Collarschicht 12 geführt, wie in Fig. 6 dargestellt ist. Daraufhin wird die dritte Polyschicht 14 auf eine dritte Tiefe T3 zurückgeätzt und die Abdeckschicht 30 über der dritten Polyschicht 14 entfernt. Anschließend wird auf die dritte Polysiliziumschicht 14 eine Topoxidschicht 32 mit einem TTO- Verfahren aufgebracht. Dabei wird nur die Oberseite der dritten Polysiliziumschicht 14 und nicht die Seitenwände des Grabens 5 bedeckt. Dieser Verfahrensstand ist in Fig. 7 dargestellt.
• Anschließend werden mit lithographischen Verfahren Verbindungskanäle 15 aus dem Silizium-Wafer 1 herausstrukturiert. Wenigstens ein Verbindungskanal 15 ist vorzugsweise direkt angrenzend an eine Seitenfläche der dritten Polysiliziumschicht 14 ausgebildet. Die Abstände zwischen zwei Verbindungskanälen 15 sind größer als die Breite des Grabens 5. Zwei Verbindungskanäle 15 sind über eine Ausnehmung 16 voneinander beabstandet. In eine Grundfläche der Ausnehmung wird eine Deckschicht 17 eingebracht, die in Form einer Isolationsschicht ausgebildet ist. Die Deckschicht 17 ragt in der Darstellung der Fig. 3 im rechten Bereich über die Seite des Grabens 5 hinaus. Der Bereich der Deckfläche 17, der über den Graben 5 seitlich hinausragt, wird als Überfläche 18 bezeichnet. Anschließend werden die Seitenwände der Ausnehmung 16 mit einer Gateoxidschicht 33 bedeckt. Daraufhin werden die Ausnehmungen 16 mit einer Gateschicht 19, wie z. B. einem n- dotierten Polysilizium aufgefüllt und mit der Oberkante des Silizium-Wafers 1 plangeschliffen. Dabei werden auch die erste und zweite Maskenschicht 2, 3 entfernt. Anschließend wird das Gatematerial 19 über einen Rückätzprozess unter die Oberkante der Verbindungskanäle 15 zurückgeätzt. Dieser Verfahrensstand ist in Fig. 8 dargestellt.
• Je nach Ausführungsform kann bei diesem Verfahrensstand eine Dotierung der Verbindungskanäle 15 vorgenommen werden. Dazu werden vorzugsweise die Verbindungskanäle 15 über eine Ionenimplantation und einem folgenden Diffusionsprozess mit der gewünschten Dotierung versehen. Daraufhin wird die Gateschicht 19 mit einer Deckoxidschicht 34 bedeckt. In einem folgenden Verfahrensschritt wird das Gatematerial 19 strukturiert, wobei ein in eine Ausnehmung 16 angeordnetes Gatematerial 19 über eine Zwischenschicht 20 in zwei Gatebereiche 21, 22 unterteilt wird. Dabei wird vorzugsweise eine Spacertechnik eingesetzt, um die Breite der Zwischenschicht 20 unter die Auflösungsgrenze von 1F zu bringen. Dazu wird auf die Oberfläche des Silizium-Wafers eine zweite Abdeckmaske 23 aufgebracht, die erhöhte Strukturen mit einem Abstand von 1F aufweist. Anschließend wird auf die zweite Abdeckmaske 23 mit der bekannten Spacertechnik eine dritte Abdeckstruktur 24 abgeschieden. Bei einem anschließenden anisotropen Ätzverfahren wird die dritte Abdeckstruktur 24 bis zur Oberkante des Silizium-Wafers 1 abgeätzt. Aufgrund der Struktur der dritten Abdeckstruktur 24 wird eine Öffnung erhalten, die eine kleinere Breite als die kleinste Auflösung 1F des verwendeten Lithographieprozesses aufweist. Anschließend wird in die Gateschicht 19 über die strukturierte Abdeckstruktur 24 ein Kanal 37 bis zur Überfläche 18 eingeätzt. Dieser Verfahrensstand ist in Fig. 9 dargestellt.
• Der Kanal 37 wird anschließend mit einer Zwischenschicht 20 aufgefüllt. Die Zwischenschicht 20 besteht beispielsweise aus einem Silizium-Oxid und trennt einen ersten und einen zweiten Gatebereich 21, 22. Daraufhin wird die zweite Abdeckmaske 23 und die dritte Abdeckstruktur 24 entfernt. Der erste und zweite Gatebereich 21, 22 ist jeweils Teil einer Wortleitung.
• Weiterhin werden über eine Abdeckmaske die Verbindungskanäle 15 maskiert und in den oberen Bereich der Verbindungskanäle 15 ein n-dotiertes Gebiet implantiert, das eine Bitleitungsdotierung 37 darstellt, wie in Fig. 10 dargestellt. Anschließend wird ein Bitleitungskontakt aufgeätzt und Bitleitungsmaterial abgeschieden, das entsprechend der gewünschten Form der Bitleitungen 26 strukturiert wird.
• Fig. 11 zeigt einen Querschnitt durch eine erste Ausführungsform einer Speicherzelle eines DRAM-Halbleiterspeicherbausteines. Das erste Gategebiet 21, der buried strap 31 und die Bitleitungsdotierung 37 bilden einen Auswahltransistor. Wird an das erste Gategebiet 21 eine Spannung angelegt, so wird ein Leitungskanal 38 zwischen dem buried strap 31 und der Bitleitungsdotierung 37 ausgebildet. Damit wird die innere Elektrods des Grabenkondensators 9 leitend mit der Bitleitung 26 verbunden. Wird die Spannung abgeschaltet, dann wird die leitends Verbindung unterbrochen. Das erste Gategebiet 21 ist Teil einer ersten Wortleitung 27 (Fig. 12) und das zweite Gategebiet 22 ist Teil einer zweiten Wortleitung 28 (Fig. 12).
• In Fig. 12 ist eine Aufsicht auf die Struktur eines Ausschnittes eines DRAM-Speicherbausteines dargestellt. Dabei ist deutlich die Anordnung der Gräben 5, der Bitleitungen 26, der Wortleitungen 27, 28 und der Verbindungskanäle 15 bzw. Leitungskanäle 38 erkennbar. Die Bitleitungen 26 sind parallel zueinander und im rechten Winkel zu den Wortleitungen 27, 28 angeordnet. Die Wortleitungen 27, 28 sind ebenfalls parallel zueinander angeordnet. Zwei Wortleitungen 27, 28 sind jeweils durch eine Zwischenschicht 20 voneinander isoliert.
• Aus Fig. 12 ist ersichtlich, dass sowohl ein Teil einer ersten Wortleitung 27, der den ersten Gatebereich 21 bildet, als auch ein Teil einer zweiten Wortleitung 28, der den zweiten Gatebereich 22 bildet, auf der Deckfläche 17 angeordnet sind. Somit wird insgesamt eine enge Packung der ersten und der zweiten Wortleitung 27, 28 erreicht.
• Vorzugsweise sind die erste und die zweite Wortleitung 27, 28 und die Zwischenschicht 20 in der Weise ausgebildet, dass eine Wortleitung jeweils angrenzend an einen Seitenbereich eines Grabens 5 ausgebildet ist und seitlich bis zu einem Bereich geführt ist, der einen benachbarten Graben 5 noch teilweise bedeckt. Eine Restfläche des benachbarten Grabens 5 wird durch die Zwischenschicht 20 abgedeckt, die die erste und zweite Wortleitung trennt. Bei Ansteuerung der ersten oder zweiten Wortleitung bilden sich Leitungskanäle 38 aus, über die Ladung zwischen der Bitleitung 26 und dem Grabenkondensator 9 ausgetauscht werden kann.
• Fig. 13 zeigt eine bevorzugte Ausführungsform, bei der die Grabenkondensatoren zweier benachbarter Bitleitungen 26 jeweils um die Hälfte der Breite des Grabens 5 seitlich gegeneinander versetzt angeordnet. Zudem sind die Leitungskanäle 38 zweier benachbarter Bitleitungen an zwei gegenüberliegenden Seiten der Gräben 5 angeordnet. Die versetzte Ausführungsform gemäß Fig. 13 weist den Vorteil auf, dass lithographische Verfahren einfacher anzuwenden sind. Da auf der Lithographiemaske quadratisch gezeichnete Strukturen in Minimalmaß an den Ecken verrundet abgebildet werden, können Gräben näher zusammengerückt werden und es ergibt sich für Runde Gräben eine dichtere Packung als in der ersten Anordnung.
• Weiterhin ist es vorteilhaft, um den elektrischen Widerstand einer Wortleitung 27, 28 möglichst klein zu halten, die Breite der Isolationsschicht 20 zwischen zwei Wortleitungen 27, 28 kleiner als die minimale lithographisch erreichbare Strukturgröße F auszuführen. Dies kann beispielsweise mit der beschriebenen Spacertechnik erreicht werden. Dabei wird die Breite eines schmalen Grabens in der Ätzmaske weiter verkleinert, in dem nach einer konformen Abscheidung einer Schicht in den Graben die Schicht anisotrop zurückgeätzt wird und dadurch das abgeschiedene Material nur an den Wänden des Grabens zurückbleibt. Mit Hilfe der so hergestellten Ätzmaske lassen sich Abstände für die Wortleitungen weit unterhalb der lithographischen Auflösungsgrenze F erzeugen. Dadurch besteht für die Ausbildung der Wortleitung 27, 28 eine größere Fläche zur Verfügung, die wiederum zu einem kleineren elektrischen Widerstand der Wortleitungen 27, 28 führt. Bezugszeichenliste 1 Si-Wafer
  2 erste Maskenschicht
  3 zweite Maskenschicht
  4 dritte Maskenschicht
  5 Graben
  6 As-dot-Oxidschicht
  7 zweite Oxidschicht
  8 n-dotiertes Gebiet
  9 Grabenkondensator
  10 dielektrische Schicht
  11 erste Polyschicht
  12 Collarschicht
  13 zweite Polyschicht
  14 dritte Polyschicht
  15 Verbindungskanäle
  16 Ausnehmung
  17 Deckfläche
  18 Überfläche
  19 Gatematerial
  20 Zwischenschicht
  21 erster Gatebereich
  22 zweiter Gatebereich
  23 zweite Abdeckmaske
  24 erhöhte Struktur
  25 dritte Abdeckstruktur
  26 Bitleitung
  27 erste Wortleitung
  28 zweite Wortleitung
  29 Fotolack
  30 Abdeckschicht
  31 buried-strap-Bereich
  32 Topoxidschicht
  33 Gateoxidschicht
  34 Deckoxidschicht
  35 zweite Abdeckschicht
  36 dritte Oxidschicht
  37 Bitleitungsdotierung
  38 Leitungskanal
  

Claims (7)

1. Halbleiterspeicher mit einer Speicherzelle, die einen Grabenkondensator (9) und einen horizontal ausgebildeten Auswahltransistor aufweist,
wobei über dem Grabenkondensator (9) eine Bitleitung (26) angeordnet ist, wobei über den Auswahltransistor eine elektrisch leitende Verbindung zwischen einer ersten Elektrode (14, 13, 11) des Grabenkondensators (9) und der Bitleitung (26) ausbildbar ist,
wobei ein senkrechter Verbindungskanal (15) vorgesehen ist, über den die Bitleitung (26) mit der ersten Elektrode (14) verbindbar ist,
wobei als erste Elektrode eine Grabenfüllung ausgebildet ist, die über eine dielektrische Schicht (10) gegenüber einer zweiten Elektrode (8) elektrisch isoliert ist,
dadurch gekennzeichnet, dass
der Verbindungskanal (15) seitlich angrenzend an den Graben (5) ausgebildet ist,
dass der Verbindungskanal (15) nach oben in Richtung Bitleitung (26) geführt ist,
dass seitlich angrenzend an den Verbindungskanal (15) und oberhalb des Grabens (5) ein Gategebiet (21) des Auswahltransistors ausgebildet ist und
dass der Verbindungskanal (15) ein aktives Gebiet des Auswahltransistors darstellt, in dem ein Leitungskanal (38) ausbildbar ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Verbindungskanal (15) von dem Gategebiet (21) umgeben ist, dass das Gategebiet (21) als Teil einer Wortleitung (27) ausgebildet ist.

3. Halbleiterspeicher nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Graben (5) von einer Isolationsschicht (17, 18) bedeckt ist, die mit einer Überfläche (18) über eine Seitenkante des Grabens (5) hinaus geführt ist.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, dass wenigstens ein Teil einer zweiten Wortleitung (28) oberhalb und angrenzend an den Graben (5) angeordnet ist.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass die zweite Wortleitung (28) über eine im Wesentlichen vertikale Isolationsschicht (20) von der ersten Wortleitung (27) getrennt ist, dass wenigstens ein Teil der ersten Wortleitung (27) und wenigstens ein Teil der zweiten Wortleitung (28) über dem Graben (5) angeordnet sind.

6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die Breite der Isolationsschicht (20) kleiner ist als die minimale Auflösungsbreite (F) des verwendeten Lithographieprozesses (F).

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass mehrere Wortleitungen (27, 28) und Bitleitungen (26) vorgesehen sind, dass die Wortleitungen (27, 28) im wesentlichen parallel zueinander angeordnet sind, dass die Bitleitungen (26) im wesentlichen parallel zueinander angeordnet sind, dass die Wortleitungen (27, 28) und die Bitleitungen (26) im wesentlichen senkrecht aufeinander stehen, dass die Grabenkondensatoren (9) von Bitleitung (26) zu Bitleitung (26) gegeneinander seitlich versetzt angeordnet sind, dass die Auswahltransistoren für benachbarte Bitleitungen auf gegenüber liegenden Seiten des jeweiligen Grabenkondensators (9) angeordnet sind.