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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung,
und insbesondere eine Halbleiterspeichervorrichtung mit einer Überwachungseinrichtung,
welche in der Lage ist, die Leitungsverzögerung oder einen Modellparameter
einer Wortleitung oder einer Bitleitung zu messen.
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Beschreibung des Standes der
Technik
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Die
DE 37 05 875 C2 beschreibt
eine Halbleiterspeicherschaltung mit einer Mehrzahl von Bitleitungspaaren,
einer Mehrzahl von Speicherzellen entlang jeder Bitleitung, je einer
Dummyzelle an jeder Bitleitung, zwei Dummywortleitungen zum Ausführen von
Dummyzellen, je einem Leseverstärker
zwischen den beiden Leitungen eines Bitleitungspaares und je einer
Abgleicheinrichtung an jedem Bitleitungspaar zum Abgleich der Spannungen
auf den beiden Leitungen des Paares vor dem Lesen. Eine Abgleichssteuereinrichtung
ist vorgesehen mit einer ersten Steuerschaltung die nur an die Enden
der beiden Dummywortleitungen angeschlossen ist und ein Detektorsignal
ausgibt, nachdem das Ausfallsignal auf einer der beiden Dummywortleitungen
sie erreicht hat, mit einer zweiten Steuerschaltung, der das Detektorsignal
zugeführt
wird und die nach dem Empfang des selben ein Steuersignal an die
Leseverstärker
ausgibt, um den Lesebetrieb desselben zu beenden, und mit einer
dritten Steuerschaltung, der das genannte Steuersignal ebenfalls
zugeführt
wird und die nach dem Empfang desselben die Abgleicheinrichtungen
so ansteuert, dass diese den Bitleitungsabgleich vornehmen.
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Die
EP 0 600 142 B1 offenbart
eine Generatorarchitektur für
ein Einzelport-RAM zum Erzeugen unterschiedlicher RAM-Strukturen in einer
CAD-Umgebung. Sie enthält
eine statische RAM-Matrix und eine selbst-getaktete Architektur
sowie eine Steuerschaltung, eine Dummyreihe und eine Dummyspalte mit
jeweils einer äquivalenten
Last, einer Wortleitung und einer Bitspalte der Matrix. Die Dummyspalte
wird schneller entladen als die entsprechende Bitspalte zum Optimieren
des Zeitablaufs und zum Reduzieren des Leistungsverbrauchs.
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Mit
steigender Integrationsdichte von Halbleiterspeichervorrichtungen
weisen die RC-Verzögerung
und ein Modellparameter einer Wortleitung oder einer Bit-Leitung
einen bedeutenden Einfluß auf
die Charakteristik einer Halbleiterspeichervorrichtung auf. Die
RC-Verzögerung
und der Modellparameter sind wichtige Faktoren zum genauen Setzen
der Zeitvorgabe bei einem internen Vorgang und zum Bestimmen, ob
die Produkte auf dem Markt wettbewerbsfähig sind. Es gibt jedoch einige
Verfahren, welche in der Lage sind, verläßlich die RC-Verzögerung und
den Modellparameter zu messen. Ein Verfahren, welches gegenwärtig eingesetzt
wird, um die Leitungsverzögerung
zu messen, ist keine direkte Messung, sondern eine indirekte Messung,
so daß eine genaue
Messung nicht durchgeführt
werden kann.
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1 ist
ein schematisches Schaltungsdiagramm, welches einen Teil eines Zellenblocks
in einem DRAM gemäß dem Stand
der Technik darstellt.
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Mit
Bezug auf 1 wird ein Wortleitungstreiber
WD in Abhängigkeit
von einem Hauptwortleitungsaktivierungsbarsignal mwlz, welches von
einem Spaltendecoder (nicht dargestellt) ausgegeben wird, getrieben,
und ein Wortleitungstreibersignal Px wird an eine Wortleitung WLn
angelegt, welche mit einer Speicherzelle 2 durch den Wortleitungstreiber
WD verbunden ist. Im allgemeinen sind eine Blindwortleitung und
eine Blindspeicherzelle, welche dieselbe Breite und Fläche wie
die normale Wortleitung und die normale Speicherzelle aufweisen,
am Rand der normalen Wortleitung WLn zur Stabilität eines
Prozesses angeordnet.
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Das
Hauptwortleitungssignal wird durch eine Spaltenadresse gewählt und
ein normales Wortleitungstreibersignal Px wird aus Px0 bis Px3 durch
das Adreßsignal
gewählt
und dann wird ein Spannungspegel der normalen Wortleitung WLn in
einen Treiberspannungspegel Vpp umgewandelt, welcher höher als
ein Versorungsspannungspegel ist. Eine Wortleitung WLn wird zu dem
Treiberspannungspegel Vpp in Abhängigkeit
von dem Hauptwortleitungssignal getrieben. Zu diesem Zeitpunkt wird
die Blindwortleitung nicht eingesetzt, so daß der Spannungspegel der Blindwortleitung
auf einen Massespannungspegel gelegt ist. Ein Blind-Bitleitungsspannungspegel
wird ebenfalls auf einen Vblp-Pegel gesetzt, welches ein Bitleitungsvorladespannungspegel ist.
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In
der obigen Anordnung wird nach der Herstellung realer Produkte eine
Charakteristik der Produkte dadurch bestimmt, wie schnell der Spannungspegel
der Wortleitung WLn oder der Bitleitung BL auf einen gewünschten
Spannungspegel ansteigt. Es ist sehr wichtig zu bestimmen, ob die
Aktivierungszeit eines Bitleitungsabtastverstärkers, eines tRCD min und eines
Modellparameters mit denen einer tatsächlichen Vorrichtung zusammenpaßt. Ein
genaues Meßverfahren
ist gemäß dem Stand
der Technik jedoch nicht realisiert. Ein herkömmliches Meßverfahren besteht darin, eine
Datenleitung zu messen, welche gemessen werden kann, weil die Datenleitung eine
Metallleitung ist und die gewünschten
Daten indirekt abgeschätzt
werden, so daß genaue
Daten nicht erzielt werden können.
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Zusammenfassung der Erfindung
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Es
ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen,
welche eine Überwachungsschaltung
aufweist, die in der Lage ist, die Leitungsverzögerung oder einen Modellparameter
einer Wortleitung oder einer Bitleitung zu messen.
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Entsprechend
eines Aspekts der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung bereitgestellt
mit: einer Vielzahl von Blindwortleitungen und einer Vielzahl von
normalen Wortleitungen; einer Vielzahl von Blindwortleitungstreibern
zum Treiben der Vielzahl von Blindwortleitungen; einer Vielzahl
von Steuerschaltungen zum Steuern der Vielzahl von Blindwortleitungstreibern;
einer Vielzahl von Vergleichseinrichtungen zum Vergleichen eines Spannungspegels
der Blindwortleitung und eines vorbestimmten Referenzspannungspegels;
und eine Vielzahl von Ausgabeeinrichtungen zum Ausgeben von Signalen,
welche von der Vielzahl der Vergleichseinrichtungen ausgegeben werden.
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Entsprechend
eines weiteren Aspekts der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt mit: einer Vielzahl von Blind-Bitleitungen und einer
Vielzahl von normalen Bitleitungen; einer Vielzahl von Blind-Bitleitungstreibern
zum Treiben der Vielzahl von Blind-Bitleitungen; einer Vielzahl von Steuerschaltungen
zum Steuern der Vielzahl von Blind-Bitleitungstreibern; einer Vielzahl
von Vergleichseinrichtungen zum Vergleichen eines Spannungspegels
der Blind-Bitleitung und eines vorbestimmten Referenzspannungspegels;
und eine Vielzahl von Ausgabeeinrichtungen zum Ausgeben von Signalen,
welche von der Vielzahl von Vergleichseinrichtungen ausgegeben werden.
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Entsprechend
einem weiteren Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt mit: einer Vielzahl von Blindwortleitungen und mit
einer Vielzahl von normalen Wortleitungen; einer Vielzahl von Blindbitleitungen
und einer Vielzahl von normalen Bitleitungen gebildet sind; einer Überwachungseinrichtung
zum Messen der Spannung der Blindbitleitung und der Blindwortleitung;
und einer Steuerschaltung zum Steuern der Überwachungseinrichtung.
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Kurzbeschreibung der Zeichnungen
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Die
oben genannten und andere Aufgaben und Merkmale der vorliegenden
Erfindung werden aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen
in Verbindung mit den begleitenden Zeichnungen ersichtlich, in welchen:
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1 ein
schematisches Schaltungsdiagramm ist, welches eine Speicherzelle
einer Halbleiterspeichervorrichtung gemäß dem Stand der Technik zeigt;
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2 ein
schematisches Schaltungsdiagramm ist, welches eine Halbleiterspeichervorrichtung
zeigt, welche eine Überwachungsschaltung
gemäß der vorliegenden
Erfindung aufweist;
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3 ein
detailliertes Schaltungsdiagramm zeigt, welche die Überwachungsschaltung
der Halbleiterspeichervorrichtung nach 2 gemäß der vorliegenden
Erfindung zeigt;
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4 ein
Schaltungsdiagramm ist, welches eine Blindspeicherzelle der Halbleiterspeichervorrichtung
nach 2 gemäß der vorliegenden
Erfindung zeigt;
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5 ein
Schaltungsdiagramm ist, welches einen Blind-Bitleitungsabtastverstärker der
Halbleiterspeichervorrichtung nach 2 gemäß der vorliegenden
Erfindung zeigt;
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6 ein
Schaltungsdiagramm ist, welches eine Steuerschaltung der Halbleiterspeichervorrichtung
nach 2 gemäß der vorliegenden
Erfindung zeigt; und
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7 ein über der
Zeit aufgetragenes Diagramm von Signalen der Halbleiterspeichervorrichtung
nach 2 gemäß der vorliegenden
Erfindung ist.
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Detaillierte Beschreibung
bevorzugter Ausführungsformen
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Im
nachfolgenden wird eine Halbleiterspeichervorrichtung, welche eine Überwachungsschaltung
aufweist, die in der Lage ist, die Leitungsverzögerung und einen Modellparameter
einer Wortleitung oder einer Bitleitung gemäß der vorliegenden Erfindung
zu messen, detailliert mit Bezug auf die begleitenden Zeichnungen
beschrieben.
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2 ist
ein schematisches Blockdiagramm, welches eine Halbleiterspeichervorrichtung
zeigt, die eine Überwachungsschaltung
gemäß der vorliegenden
Erfindung aufweist.
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Mit
Bezug auf 2 weist die Halbleiterspeichervorrichtung
eine Wortleitungsüberwachungsschaltung
und eine Bitleitungsüberwachungsschaltung
auf. Die Halbleiterspeichervorrichtung kann auch nur die Wortleitungsüberwachungsschaltung oder
die Bitleitungsüberwachungsschaltung
entsprechend einem Chip-Design oder ähnlichem aufweisen. Die Halbleiterspeichervorrichtung,
welche zwei Überwachungsschaltungen
aufweist, wird im weiteren beschrieben.
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Die
Halbleiterspeichervorrichtung weist eine Zellenanordnung CA mit
einer Vielzahl von Dummy- bzw. Blindspeicherzellen (nicht dargestellt),
eine Vielzahl von normalen Wortleitungen, eine Vielzahl von Dummy-
bzw. Blindwortleitungen BL, BLb, welche mit den Blindspeicherzellen
verbunden sind, eine Vielzahl von normalen Bitleitungen, eine Vielzahl
von Dummy- bzw. Blind-Bitleitungen, welche mit den Blindspeicherzellen
verbunden sind, einen Dummy- bzw. Blindwortleitungstreiber 10,
einen Dummy- bzw. Blind-Bitleitungsabtastverstärker 20, eine erste
Vergleichseinheit 30A, eine zweite Vergleichseinheit 30B,
eine dritte Vergleichseinheit 30C und eine Steuerschaltung 40 auf.
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Der
Blind-Bitleitungsabtastverstärker 20 verstärkt Daten
auf der Blind-Bitleitung, und die erste Vergleichseinheit 30A vergleicht
die Spannung auf der Blind-Bitleitung mit einer ersten Referenzspannung
Vref1. Die zweite Vergleichseinheit 30B vergleicht die
Spannung auf der Blind-Bitleitung mit einer zweiten Referenzspannung
Vref2, und die dritte Vergleichseinheit 30C vergleicht
die Spannung auf der Blind-Bitleitung mit einer dritten Referenzspannung
Vref3. Die Steuerschaltung 40 erzeugt zum Steuern eine
Vielzahl von Steuersignalen, welche die Spannung auf der Blind-Bitleitung
mißt.
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Die Überwachungsschaltung
gemäß der vorliegenden
Erfindung weist einen Blindwortleitungstreiber 10, den
Blind-Bitleitungsabtastverstärker 20, die
erste, zweite und dritte Vergleichseinheit 30A, 30B und 30C und
die Steuerschaltung 40 gezeigt in 2 auf. Die
Steuerschaltung 40 erzeugt eine Vielzahl von Steuersignalen
in1, in2, in4, in6, in8 und in9 zum Steuern des Blindwortleitungstreibers 10,
des Blind-Bitleitungsabtastverstärkers 20 und
der ersten, zweiten und dritten Vergleichseinheit 30A, 30B und 30C.
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Die
Ausgangssignale out1, out2 und out3 der zweiten, ersten und dritten
Vergleichseinheit 30B, 30A und 30C, welche
gemessene Werte in der Überwachungsschaltung
sind, werden jeweils in externe Schaltungen des Chips über Anschlüsse oder
Kontaktstellen übermittelt.
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3 ist
ein detailliertes Schaltungsdiagramm, welches eine Überwachungsschaltung
zum Messen der Wortleitungsverzögerung
nach 2 zeigt.
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Mit
Bezug auf 3 weist die Überwachungsschaltung eine Zellenanordnung
CA, einen Wortleitungstreiber WD, einen Blindwortleitungstreiber 10,
eine erste Vergleichseinheit 30A und eine Treibereinheit 50 auf.
Der Wortleitungstreiber WD treibt eine normale Wortleitung WLn in
der Zellenanordnung CA, und der Blindwortleitungstreiber 10 treibt
eine Blindwortleitung in der Zellenanordnung CA in Abhängigkeit
von einem Steuersignal in1 der in 2 gezeigten
Steuerschaltung 40. Die erste Vergleichseinheit 30A vergleicht
den Spannungspegel der Blindwortleitung mit einem ersten Referenzspannungspegel
Vref1 und die Treibereinheit 50 treibt die erste Vergleichseinheit 30A in
Abhängigkeit
von dem Steuersignal in1.
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Vorzugsweise
sind die CMOS-Transistoren P2 und N3 in dem Blindwortleitungstreiber 10 in
der gleichen Größe wie die
CMOS-Transistoren P1 und N1 in dem normalen Wortleitungstreiber
WD, um genaue Daten beim Messen der normalen Wortleitung zu erzielen.
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Der
an dem Blindwortleitungstreiber 10 anliegende Spannungspegel
ist der Treiberspannungspegel Vpp, welcher der gleiche ist wie der
Spannungspegel des normalen Wortleitungstreibersignals Px. Die erste
Vergleichseinheit 30A weist einen Differenzverstärker 30A-1 und
einen Treiber 30A-2 auf. Der Differenzverstärker 30A-1 empfängt Eingaben des
Blindwortleitungssignals und der ersten Referenzspannung Vref in
Abhängigkeit
von dem Steuersignal in1, und der Treiber 30A-2 verstärkt und
gibt ein Ausgangssignal des Differenzverstärkers 30A-1 aus. Der
Differenzverstärker 30A-1 ist
ein herkömmlicher
Differenzverstärker
und der Treiber 30A-2 weist drei in Reihe geschaltete CMOS-Inverter
auf.
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4 ist
ein detailliertes Schaltungsdiagramm, welches eine Blindzelle 4 zur
Messung nach 2 zeigt. Die Blindzelle 4 ist
eine herkömmliche Blindzelle
eines DRAMs und weist zusätzlich
einen NMOS-Transistor N4, welcher in Abhängigkeit von einem Steuersignal
in2 gesteuert wird, auf, welches ein Ausgangssignal der Steuerschaltung 40 ist,
und wird in einem Meßmodus
aktiviert. Eine Versorgungsspannung CVdd wird an die Blindzelle 4 über den
NMOS-Transistor N4 angelegt. Wenn das Steuersignal in2 aktiviert
ist, werden Daten mit einem logischen „high”-Pegel, welches der CVdd-Pegel
ist, in die Blindzelle 4 geschrieben.
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5 ist
ein detailliertes Schaltungsdiagramm, welches den in 2 gezeigten
Blind-Bitleitungsabtastverstärker 20 zeigt.
Der Blind-Bitleitungsabtastverstärker 20 wird
in derselben Weise betrieben wie ein normaler Blind-Bitleitungsabtastverstärker und
wird in Abhängigkeit
von Steuersignalen, welche von der Steuerschaltung 40 ausgegeben
werden, so gesteuert, daß eine
genaue Messung der Verzögerung
des Blind-Bitleitungsabtastverstärkers 20 in
derselben Weise ausgeführt
wird, wie das des normalen Blind-Bitleitungsabtastverstärkers. Der Blind-Bitleitungsabtastverstärker 20 weist
eine Abtastverstärkereinheit 22,
eine Vorladeeinheit 24 und Isolationstransistoren 26A und 26B auf.
Die Abtastverstärkereinheit 22 verstärkt Daten
in einem Paar Bitleitungen BL und BLb und die Vorladeeinheit 24 lädt das Paar
Blind-Bitleitungen vor und gleicht diese ab. Die Isolationstransistoren 26A und 26B isolieren das
Paar Blind-Bitleitungen BL und BLb, welche mit der Blindzelle 4 verbunden
sind, von dem Paar Blind-Bitleitungen BL und BLb bei einem Abtastvorgang,
welche mit dem Blindabtastverstärker 22 verbunden
sind.
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Mit
Bezug auf 5 wird der Blind-Bitleitungsabtastverstärker 22 in
Abhängigkeit
von dem Steuersignal in8 betrieben. Der Blind-Bitleitungsabtastverstärker 22 wird
in derselben Weise wie ein üblicher
Bitleitungsabtastverstärker
bei seinen Abtast- und Vorladevorgängen betrieben.
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6 ist
ein detailliertes Schaltungsdiagramm, welches die Steuerschaltung 40 zeigt,
d. h. eine Zeitvorgabe erzeugende Schaltung, wie sie in 2 gezeigt
ist. Ein Signal in_test wird in einem speziellen Modus wie etwa
einem speziellen Testmodus oder ähnlichem
aktiviert und dann nach tRAS gesperrt.
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Mit
Bezug auf 6 erzeugt die Steuerschaltung 40 Steuersignale
in1, in2, in4, in6, in8 und in9 in einem Testmodus.
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7 ist
ein Zeitablaufdiagramm nach 2.
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Mit
Bezug auf 7, wenn das Steuersignal in1
in Abhängigkeit
von dem in_test-Signal erzeugt wird, welches in dem Testmodus aktiviert
wird, wird der in 3 dargestellte Blindwortleitungstreiber 10 so
getrieben, daß die
Blindwortleitung WL auf einen Pegel Vpp getrieben wird. Zu dieser
Zeit vergleicht die erste Vergleichseinheit 30A den Spannungspegel der
Blindwortleitung WD mit einem ersten Referenzspannungspegel Vref1.
Wenn der Spannungspegel der Blindwortleitung WL höher als
der erste Referenzspannungspegel Vref1 wird, bewegt sich der Spannungspegel
eines Ausgangsknotens 38 des Differenzverstärkers 30A-1 von
einem logischen „high”-Pegel
zu einem logischen „low”-Pegel.
Bevor das Steuersignal in1 aktiviert wird, ist der erste Referenzspannungspegel
Vref1 höher
als der Spannungspegel der Blindwortleitung WD, so daß der Spannungspegel
des Ausgangsknotens 38 auf einem logischen „high”-Pegel
gehalten wird.
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Der
Betrieb des Differenzverstärkers 30A-1 wird
im nachfolgenden detailliert beschrieben.
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Wenn
ein Ausgangsknoten n50 auf einen logischen „high”-Pegel durch eine Treibereinheit 50 des
Differenzverstärkers 30A-1 gesetzt
wird, beginnt ein Strom am Knoten 36 nach Masse zu fließen. Zwei PMOS-Transistoren
T1 und T2, welche sich in dem Differenzverstärker 30A-1 befinden,
haben dieselbe Größe und zwei
NMOS-Transistoren T3 und T4, welche sich ebenfalls in dem Differenzverstärker 30A-1 befinden,
sind ebenfalls identisch, so daß die
zwei PMOS-Transistoren T1 und T2 einen gleichförmigen Strom unabhängig von
an den Knoten 32 und 38 angelegten Spannungen
treiben.
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Wenn
der Blindwortleitungstreiber 10 in Abhängigkeit von dem Steuersignal
in1 betrieben wird, ist ein durch den NMOS-Transistor T4 fließender Strom größer als
der durch den NMOS-Transistor
T3 bei der Inbetriebnahme, welches bedeutet, daß der Spannungspegel der Blindwortleitung
kleiner als der erste Referenzspannungspegel Vref1 ist, weil der NMOS-Transistor
T4 unter einer höheren
Vorspannung als der NMOS-Transistor T3 steht. Der Knoten 38 erreicht
einen logischen „low”-Pegel
schneller als der Knoten 32. Da der Spannungspegel des
Knotens 32 „high” ist, ist
der Gate-Spannungspegel der PMOS-Transistoren
T1 und T2 „high”, so daß der durch
die PMOS-Transistoren
T1 und T2 fließende Strom
reduziert ist. Entsprechend wird der Spannungspegel des Knotens 38,
welcher der Ausgangsknoten des Differenzverstärkers 30A-1 ist, ein
logischer „low”-Pegel.
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Demzufolge,
wenn der Spannungspegel der Blindwortleitung ansteigt und höher wird
als der erste Referenzspannungpegel Vref1, weist der NMOS-Transistor
T3 eine höhere
Vorspannung als der NMOS-Transistor T4 auf, so daß sich der
Spannungspegel an dem Knoten 32 zu einem logischen „low”-Pegel
bewegt. Und zwar wird die Ansteuerbarkeit des PMOS-Transistors T2
größer als
die des NMOS-Transistors T4, so daß der Spannungspegel des Ausgangsknotens 38 sich
zu einem logischen „high”-Pegel bewegt.
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Da
das Ausgangssignal des Ausgangsknotens 38 in dem Differenzverstärker 30A-1 relativ schwach
ist, muß das
Ausgangssignal zur Messung durch eine Meßkontaktstelle out2 verstärkt werden. Der
Treiber 30A-2 funktioniert auf das Ausgangssignal des Differenzverstärkers 30A-1 hin.
Wenn die erste Vergleichseinheit 30A nach 3 in
einem normalen Modus nacheinander betrieben wird, steigt außerdem der
stand-by-Strom. Im Fall, daß die
erste Vergleichseinheit 30A im normalen Betrieb ausgeschaltet
wird und eingeschaltet wird, obwohl die Blindwortleitung zum Verhindern
des oben genannten Strom verbrauchs getrieben wird, wird die Vergleichseinheit 30A in
Abhängigkeit
von dem Steuersignal in1 aktiviert. Der Treibertransistor T5 des
Differenzverstärkers 30A wird
in Abhängigkeit
von dem Steuersignal in1 aktiviert.
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Die
vorliegende Erfindung ist nicht allein begrenzt auf die Aufgabe
des Messens, wenn ein Spannungspegel der Blindwortleitung einen
vorbestimmten Spannungspegel erreicht. Und zwar ist es, wenn die
erste Referenzspannung Vref1 variabel ist, möglich zu bestimmen, wann der
Spannungspegel der Blindwortleitung den ersten Referenzspannungspegel
Vref1 erreicht. Entsprechend, wenn ein Benutzer einen gewünschten
Referenzspannungspegel Vref, wie z. B. ein 1 V, 3 V oder den Vext-Pegel,
anlegt, wenn der Spannungspegel der Blindwortleitung höher als
der Referenzspannungspegel Vref ist, gibt die Vergleichseinheit 30A ein
Signal aus. Wenn ein analoger Vorgang der Wortleitung in einen digitalen
Vorgang umgewandelt wird, und eine Verzögerungszeit des Steuersignals
in1 bis zu der Meßkontaktstelle out2
gemessen wird, kann eine RC-Verzögerung
der Blindwortleitung detektiert werden.
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Bevor
der Blindwortleitungstreiber getrieben wird, müssen Daten mit einem logischen „high”-Pegel
in die Blindzelle zur Messung geschrieben werden, welches durch
das Steuersignal in2 ausgeführt wird.
Und zwar mit Bezug auf das Zeitverlaufdiagramm nach 7,
wenn das in_test-Signal einen logischen „high”-Pegel aufweist, wird der
Pegel des Steuersignals in2 bei einem logischen „high”-Pegel gehalten, so daß der NMOS-Transistor
N4 nach 4 eingeschaltet ist. Entsprechend
werden die Daten mit einem CVdd-Pegel in die Blindzelle geschrieben.
Wenn der Testvorgang in Abhängigkeit von
dem in test-Signal startet, wird das Steuersignal in2 auf einen
logischen „low”-Pegel
vermindert, so daß der
NMOS-Transistor N4 nach 4 ausgeschaltet ist. Wenn die
Blindwortleitung in Abhängigkeit
des Steuersignals in1 aktiviert ist, wird ein Ladungsaufteilungsvorgang
der Blind-Bitleitung nur die Kapa zität einer Zelle wie eine normale
Zelle, einsetzend ausgeführt.
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Mit
Bezug auf 2 und 5, wenn
die Blindwortleitung aktiviert ist, wird der Spannungspegel der
Blindwortleitung zu Vblp (Bit-Leitungsvorladespannung) + dv (zusätzliche
Spannung durch die Ladungsaufteilung) durch den Ladungsaufteilungsvorgang.
Andererseits ist der Spannungspegel der Blind-Bitleitungsschiene
fest bei einem Pegel Vblp. Wenn ein angelegter zweiter Referenzspannungspegel
Vref2 höher
als der der Blind-Bitleitung ist, wird ein Ausgangssignal out1 erzeugt.
Wenn das Ausgangssignal out1 der zweiten Vergleichseinrichtung 30B einen
logischen „low”-Pegel
erreicht, wird der Blind-Bitleitungsabtastverstärker 20 in Abhängigkeit von
dem Signal out1 getrieben.
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Mit
Bezug auf 5 und 7 werden
die Treibertransistoren 22A und 22B des Blind-Bitleitungsabtastverstärkers 20 in
Abhängigkeit
von dem Steuersignal in8 getrieben und ein Abtastvorgang der Blind-Bitleitungen
BL und BLb wird ausgeführt.
Das Steuersignal in4 der Vorladeeinheit 24, welche den Spannungspegel
der Blind-Bitleitungen BL und BLb auf einem Vorladespannungspegel
Vblp hält,
muß den
logischen „low”-Pegel schneller erreichen
als das Steuersignal.
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Wenn
der Abtastvorgang beginnt, steigt die Blind-Bitleitung BL auf einen
logischen „high”-Pegel und
die Blind-Bitleitungsschiene BLb sinkt auf einen logischen „low”-Pegel,
so daß Daten
eines logischen „high”-Pegels
in die Blindzelle geschrieben werden können. Die dritte Vergleichseinheit 30C vergleicht einen
Spannungspegel einer Blind-Bitleitung BL mit einem dritten Referenzspannungspegel
Vref3, welcher von einer externen Schaltung angelegt wird, und wenn
der Spannungspegel der Blind-Bitleitung BL höher als der dritte Referenzspannungspegel
Vref3 ist, gibt die Vergleichseinheit 30C ein Signal out3
aus.
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Mit
Bezug auf 7 muß die Sperrzeit des Steuersignals
in4, welches von der Steuerschaltung 40 ausgegeben wird,
später
als die des Steuersignals in1 auftreten. Wenn die Blind-Bitleitungen BL und BLb
auf den Vorladespannungspegel Vblp vorgeladen werden und die Blindwortleitung
WL aktiviert wird, wird ein Strompfad zwischen Vblp, welches durch
das Steuersignal in4 verbunden ist, und CVdd erzeugt, welches durch
das Steuersignal in2 verbunden ist. Wenn das Steuersignal in4 gesperrt
ist, wird das Signal in_test verzögert, so daß das oben genannte Problem
gelöst
ist.
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Vorzugsweise
sind die erste Vergleichseinheit 30A, die zweite Vergleichseinheit 30B und
die dritte Vergleichseinheit 30C mit demselben Aufbau zum
Abtasten unter gleichen Umgebungsbedingungen gemäß der vorliegenden Erfindung
gebildet. Die Isolationstransistoren 26A und 26B des
Blind-Bitleitungsabtastverstärkers 20 sind
eingefügt,
um die Umgebungsbedingungen identisch mit denen eines normalen Bitleitungsabtastverstärkers zu
machen. Entsprechend sind die Umgebungsbedingungen zwischen der
normalen Bitleitung und der Blind-Bitleitung oder der normalen Wortleitung
und der Blindwortleitung angeglichen, so daß genaue Meßdaten zu erwarten sind.
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Wenn
die Überwachungsschaltung
gemäß der vorliegenden
Erfindung eingesetzt wird, kann eine genaue Wortleitungs- oder Bitleitungs-RC-Verzögerung und
ein Modellparameter gemessen werden, so daß eine Halbleiterspeichervorrichtung,
welche eine genaue Zeitvorgabe seiner internen Vorgänge aufweist,
hergestellt werden kann.