DE10218990A1 - Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung sowie zum Programmieren, Lesen und Löschen von Daten - Google Patents

Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung sowie zum Programmieren, Lesen und Löschen von Daten

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Abstract

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement mit einem Paar von Bitleitungen (BL21, BL22), einem Paar von Wortleitungen (WL21, WL22) und einer zwischen das Bitleitungspaar eingeschleiften Einheitszelle sowie auf ein Verfahren zur Herstellung eines solchen Bauelements und auf Verfahren zum Programmieren, Lesen und Löschen von Daten bei einem solchen Bauelement. DOLLAR A Erfindungsgemäß umfasst die Einheitszelle ein Paar von Transistoren (CT21, CT22), von denen jeder zwei Anschlüsse aufweist, wobei jeder Transistor mit einem Anschluss an je eine der beiden Wortleitungen und mit dem anderen Anschluss an je eine der beiden Bitleitungen angeschlossen ist. Die Realisierung dieser Transistoren kann durch Bilden voneinander gegenüberliegenden, leitfähigen Gate-Elektroden in einer Abstandshalterform erfolgen. Das Programmieren, Lesen und Löschen von Daten erfolgt durch Anlegen jeweils spezifischer Spannungen an die Bitleitungen und die Wortleitungen. DOLLAR A Verwendung z. B. für EEPROM-Bauelemente mit dielektrischer Oxid/Nitrid-Oxid-Schicht.

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement und zugehörige Verfahren zur Herstellung sowie zum Programmieren, Lesen und Löschen von Bitdaten, insbesondere auf ein elektrisch lösch- und programmierbares Festwertspeicherbauelement (EEPROM) mit Oxid/Nitrid/Oxid(ONO)-Schicht an der Gate-Unterseite und zugehörige Verfahren zu dessen Herstellung sowie zum Programmieren, Lesen und Löschen von Bitdaten desselben.
Das ONO-EEPROM-Bauelement, das an der Gate-Unterseite eine ONO-Schicht aufweist, ist ein bekannter Typ von nichtflüchtigem Halblei­ terspeicherbauelement, wobei die Nitridschicht eine dielektrische Schicht darstellt, die Elektronen zur Datenprogrammierung einer Spei­ cherzelle, zum Löschen von Daten und zum Lesen von Daten aus der­ selben einfängt bzw. freigibt. Im allgemeinen benutzt das ONO- EEPROM-Bauelement den Effekt des Fowler-Nordheim(F-N)-Tunnelns oder der Kanalinjektion heißer Elektronen (CHEI), um Elektronen einzu­ fangen. Das F-N-Tunnelverfahren verbraucht für den Elektroneneinfang weniger Strom, weist jedoch eine längere Einfangdauer auf. Im Gegen­ satz dazu besitzt das CHEI-Verfahren eine kürzere Einfangdauer, ver­ braucht aber mehr Strom für den Elektroneneinfang, so dass die Anzahl von elektroneneinfangenden Zellen begrenzt ist.
Die Patentschrift US 5.768.192 offenbart ein nichtflüchtiges ONO- Speicherbauelement, welches das CHEI-Verfahren für den Elektronen­ einfang in der Nitridschicht benutzt. Fig. 1A veranschaulicht in einem Querschnitt die Konfiguration einer Einheitszelle eines derartigen her­ kömmlichen ONO-EEPROM-Bauelements, welches das CHEI-Verfahren zum Schreiben, d. h. Programmieren von Daten benutzt. Fig. 1 B veran­ schaulicht ein Ersatzschaltbild für diese Einheitszelle des herkömmli­ chen ONO-EEPROM-Bauelements.
Speziell zeigen Fig. 1A und 1 B ein herkömmliches ONO-EEPROM- Bauelement 10 mit einer Einheitszelle, die einen Zellentransistor CT11 beinhaltet, der eine leitfähige Gate-Elektrode 30, die mit einer Wortlei­ tung WL11 verbunden ist, sowie Source/Drain-Übergangsbereiche 41, 42 aufweist, die mit je einer von einem Paar von Bitleitungen BL11, BL12 verbunden sind.
Dieses herkömmliche ONO-EEPROM-Bauelement besitzt des weiteren eine dielektrische Einfangschicht 25 mit der ONO-Struktur, die überein­ ander gestapelt eine unten liegende Oxidschicht 21, eine Nitridschicht 22 und eine oben liegende Oxidschicht 23 auf einem Siliciumsubstrat 20 eines ersten Leitfähigkeitstyps umfasst, z. B. speziell über einem Kanal­ gebiet 43 eines p-leitenden Siliciumsubstrats 20.
Die leitfähige Gate-Elektrode 30, die mit der Wortleitung WL11 verbun­ den ist, ist über der dielektrischen Einfangschicht 25 gebildet. Die Sour­ ce/Drain-Übergangsbereiche 41, 42 sind auf dem Siliciumsubstrat 20 beidseits unterhalb der leitfähigen Gate-Elektrode 30 gebildet, wobei sie mit dieser lateral überlappen. Die unten liegende Oxidschicht 21 der di­ elektrischen Einfangschicht 25 bildet eine elektrische Isolationsschicht für das Kanalgebiet 23, während die oben liegende Oxidschicht 23 eine elektrische Isolationsschicht für die Wortleitung WL11 bildet. Die Nitrid­ schicht 22 zwischen der unten liegenden Oxidschicht 21 und der oben liegenden Oxidschicht 23 fungiert als Elektroneneinfangschicht zur Da­ tenhaltung.
Das oben erläuterte, herkömmliche EEPROM-Bauelement benutzt vor­ bestimmte Spannungen für die leitfähige Gate-Elektrode und das Paar von mit je einem der Source/Drain-Übergangsbereiche 41, 42 verbun­ denen Bitleitungen BL11, BL12. Daher werden zum Schreiben von Da­ ten in eine zugehörige Speicherzelle Elektronen in der Kanalschicht auf der Nitridschicht 22 eingefangen.
Das herkömmliche EEPROM-Bauelement wendet das CHEI-Verfahren zur Datenprogrammierung einer Speicherzelle an. Das CHEI-Verfahren erfordert eine beträchtliche Menge an Strom zum Schreiben von Daten in zahlreiche Speicherzellen. Ein nur begrenzt vorhandenes Maß an Strom begrenzt daher die Anzahl an Speicherzellen zum Schreiben von Daten entsprechend. Des weiteren erzeugt ein übermäßiges Freigeben von Elektronen in einer Elektroneneinfangschicht Störeffekte für das Lö­ schen von Daten in einer Speicherzelle, wenn die Daten in der Spei­ cherzelle des herkömmlichen EEPROM-Bauelements gelöscht werden, was in einer Verringerung der Bauelementzuverlässigkeit dieses her­ kömmlichen EEPROM-Bauelements resultiert.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelementes und zugehöriger Verfahren zu seiner Herstellung und zum Programmieren, Lesen und Löschen seiner Daten zugrunde, die eine hohe Elektroneneinfangeffizienz und einen vergleichsweisen geringen Einfangstrom bei hohem Integrationsgrad des Bauelements ermöglichen und mit denen sich Störeffekte im Be­ trieb, insbesondere auch beim Löschen von Daten, weitgehend vermei­ den lassen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nicht- flüchtigen Speicherbauelementes mit den Merkmalen des Anspruchs 1 oder 4, eines Verfahrens zur Bitdatenprogrammierung mit den Merkma­ len des Anspruchs 20, eines Verfahrens zur Bitdatenlöschung mit den Merkmalen des Anspruchs 21, eines Verfahrens zum Lesen von Bitda­ ten mit den Merkmalen des Anspruchs 22 und eines Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelementes mit den Merk­ malen des Anspruchs 23.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin­ dung sowie das zu deren besserem Verständnis oben erläuterte, her­ kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1A und 1B eine Querschnittansicht bzw. ein Ersatzschaltbild eines herkömmlichen EEPROM-Bauelements mit je einem Einbit-Transistor,
Fig. 2A und 2B eine Querschnittansicht bzw. ein Ersatzschaltbild eines erfindungsgemäßen EEPROM-Bauelements mit je zwei Transistoren für Zweibit-Betrieb,
Fig. 3A und 3B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Pro­ grammieren von Daten einer ersten Speicherzelle,
Fig. 4A und 4B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Lö­ schen von programmierten Daten der ersten Speicher­ zelle,
Fig. 5A und 5B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Le­ sen von programmierten Daten der ersten Speicherzel­ le,
Fig. 6A und 6B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Pro­ grammieren von Daten einer zweiten Speicherzelle,
Fig. 7A und 7B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Lö­ schen von programmierten Daten der zweiten Spei­ cherzelle,
Fig. 8A und 8B eine Querschnittansicht bzw. ein Ersatzschaltbild des erfindungsgemäßen EEPROM-Bauelements beim Le­ sen von programmierten Daten der zweiten Speicher­ zelle und
Fig. 9A bis 9G Querschnittansichten zur Veranschaulichung aufeinan­ der folgender Schritte eines erfindungsgemäßen Ver­ fahrens zur Herstellung des EEPROM-Bauelements der Fig. 2A und 2B.
Fig. 2A veranschaulicht im Querschnitt eines Einheitszelle eines erfin­ dungsgemäßen EEPROM-Bauelements, das eine Struktur aus Silici­ um/Oxid/Nitrid/Oxid/Halbleiter (SONOS) aufweist, wobei die SONOS- Struktur eine geteilte Wortleitung beinhaltet. Fig. 2B zeigt das zugehöri­ ge Ersatzschaltbild dieser Einheitszelle mit geteilter Wortleitung.
Wie aus den Fig. 2A und 2B ersichtlich, sind ein erster Übergangsbe­ reich 81, der mit einer ersten Bitleitung BL21 verbunden ist, und ein zweiter Übergangsbereich 82 gebildet, der mit einer zweiten Bitleitung BL22 verbunden ist. Die erste und die zweite Bitleitung BL21, BL22 bil­ den ein Bitleitungspaar auf einem Siliciumsubstrat 60, bei dem es sich um ein leitfähiges Substrat handelt, z. B. um ein p-leitendes Substrat. Der erste und der zweite Übergangsbereich 81, 82 sind von einem zu demjenigen des Substras 60 entgegengesetzten Leitfähigkeitstyp, z. B. vom n-leitenden Typ.
Zwischen dem ersten und dem zweiten Übergangsbereich 81, 82 sind ein erstes Kanalgebiet 83 und ein zweites Kanalgebiet 84 gebildet. Mit dem ersten Übergangsbereich 81 und dem zweiten Übergangsbereich 82 überlappen eine erste leitfähige Gate-Elektrode 71 über dem ersten Kanalgebiet 83 bzw. eine zweite leitfähige Gate-Elektrode 72 über dem zweiten Kanalgebiet 84. An der Unterseite der ersten leitfähigen Gate- Elektrode 71 und der zweiten leitfähigen Gate-Elektrode 72 ist eine je­ weilige ONO-Schicht 70, 65 gebildet.
Die unteren Oxidschichten 66, 61 der ONO-Schichten 70 bzw. 65 bilden Isolationsschichten auf dem jeweiligen Kanalgebiet 83 bzw. 84. Die obe­ ren Oxidschichten 68, 63 bilden elektrische Isolationsschichten für die geteilten leitfähigen Gate-Elektroden, d. h. die erste bzw. die zweite leit­ fähige Gate-Elektrode 71, 72. Jede der Nitridschichten 67, 62 zwischen der oberen und der unteren Oxidschicht bildet eine Elektroneneinfang­ schicht zur Datenhaltung.
Die ONO-Schichten 70, 65 bilden somit dielektrischen Schichten und Isolationsschichten für eine erste Speicherzelle 91 bzw. eine zweite Speicherzelle 92. Die im Bereich über den Kanalgebieten 83 und 84 lie­ genden Bereiche der ONO-Schichten 70, 65 fungieren als dielektrische Schichten der ersten Speicherzelle 91 bzw. der zweiten Speicherzelle 92. Bereiche der ONO-Schichten, die benachbart zu den geteilten, ers­ ten und zweiten leitfähigen Gate-Elektroden 71, 72 gebildet sind, fungie­ ren als Isolationsschichten zum Isolieren der geteilten ersten bzw. zwei­ ten leitfähigen Gate-Elektroden 71, 72.
Bei dem erfindungsgemäßen EEPROM-Bauelement werden Daten durch das CHEI-Verfahren in eine Speicherzelle geschrieben bzw. aus dieser gelesen. Dazu weisen die ONO-Schichten 70, 65 eine Dicke von etwa 20 nm auf, um ein F-N-Elektronentunneln zu verhindern. Dabei weisen die erste untere Oxidschicht 66, die erste Nitridschicht 67 und die erste obere Oxidschicht 68 der ersten ONO-Schicht 70 eine Dicke von Bnm, 4 nm bzw. 8 nm auf. Ebenso weisen die zweite untere Oxid­ schicht 61, die zweite Nitridschicht 62 und die zweite obere Oxidschicht 63 der zweiten ONO-Schicht 65 eine Dicke von 8 nm, 4 nm bzw. 8 nm auf. Alternativ sind andere Dicken für die einzelnen Schichten möglich, wobei bevorzugt ist, dass die oberen Oxidschichten 68, 63 dieselbe Dicke wie die unteren Oxidschichten 66, 61 besitzen.
Auf diese Weise besitzt das erfindungsgemäße EEPROM-Bauelement zwei Speicherzellen 91, 92 pro Einheitszelle 50. Die beiden Speicherzel­ len 91, 92 sind mit je einer Bitleitung des Bitleitungspaares BL21, BL22 verbunden. Die erste und die zweite leitfähige Gate-Elektrode 71, 72 der beiden Speicherzellen 91, 92 sind mit je einer von einem Paar von Wort­ leitungen WL21, WL22 verbunden. Dadurch speichern die beiden Spei­ cherzellen 91, 92 je ein Bit an Daten, so dass die Einheitszelle 50, wel­ che die beiden Speicherzellen 91, 92 umfaßt, einen Zweibit-Betrieb aus­ führt.
In dem erfindungsgemäßen EEPROM-Bauelement mit der oben erläu­ terten Struktur weist die erste Speicherzelle 91 die erste leitfähige Gate- Elektrode 71 und den ersten Übergangsbereich 81 auf. Die erste leitfä­ hige Gate-Elektrode 71 beinhaltet die erste ONO-Schicht 70 mit der ers­ ten Nitridschicht 67 als Elektroneneinfangschicht. Der erste Übergangs­ bereich 81 ist als ein Source-Bereich der ersten Speicherzelle 91 auf dem Siliciumsubstrat 60 gebildet, wobei er mit der ersten leitfähigen Ga­ te-Elektrode 71 überlappt.
In gleicher Weise umfasst die zweite Speicherzelle 92 die zweite leitfä­ hige Gate-Elektrode 72 und den zweiten Übergangsbereich 82. Die zweite leitfähige Gate-Elektrode 72 beinhaltet die zweite ONO-Schicht 65 mit der zweiten Nitridschicht 62 als Elektroneneinfangschicht. Der zweite Übergangsbereich 82 ist als ein Source-Bereich der zweiten Speicherzelle 92 auf dem Siliciumsubstrat 60 gebildet und überlappt mit der zweiten leitfähigen Gate-Elektrode 72.
Somit umfasst die Einheitszelle 50 des erfindungsgemäßen EEPROM- Bauelements die beiden voneinander separierten Speicherzellen 91, 92 mit der ersten bzw. der zweiten leitfähigen Gate-Elektrode 71, 72 über dem jeweiligen Kanalgebiet 83, 84. Dadurch sind die Kanalgebiete 83, 84 voneinander um einen Betrag beabstandet, welcher gleich der Sum­ me der Dicke jeder der beiden ONO-Schichten 70, 65 ist.
Wie das Ersatzschaltbild der Einheitszelle 50 des erfindungsgemäßen EEPROM-Bauelements gemäß Fig. 2B zeigt, umfasst die Einheitszelle 50 zwei Transistoren CT21, CT22 mit den zugehörigen Speicherzellen 91, 92 zwischen dem Paar von Bitleitungen BL21, BL22.
Der erste Transistor CT21 ist ein Transistor mit zwei Anschlüssen. Ein Anschluss des ersten Transistors CT21 bildet die erste leitfähige Gate- Elektrode 71, die mit der ersten Wortleitung WL21 verbunden ist, und der andere Anschluss, der eine Source-Elektrode des ersten Transistors CT21 darstellt, ist vom Übergangsbereich 81 gebildet, der mit der ersten Bitleitung BL21 verbunden ist. In gleicher Weise ist ein Anschluss des zweiten Transistors CT22 von der zweiten leitfähigen Gate-Elektrode 72 gebildet, die mit der zweiten Wortleitung WL22 verbunden ist, und der andere Anschluss, der eine Source-Elektrode des zweiten Transistors CT22 bildet, besteht aus dem Übergangsbereich 82, der mit der zweiten Bitleitung BL22 verbunden ist.
Wie aus Fig. 2B weiter ersichtlich, benutzt die Einheitszelle 50 des EEPROM-Bauelements den zweiten Transistor CT22 als einen Aus­ wahltransistor, wenn der erste Transistor CT21 beim Speichern von Da­ ten als ein Zellentransistor fungiert. Umgekehrt fungiert der erste Tran­ sistor CT21 als ein Auswahltransistor, wenn der zweite Transistor CT22 als Zellentransistor fungiert. Somit speichert die Einheitszelle 50 zwei Bit an Daten, da jeder der zwei Transistoren CT21, CT22 der Speicherzelle 50 ein Bit an Daten speichern kann.
In den Fig. 3A und 3B bis 8A und 8B ist das erfindungsgemäße EEPROM-Bauelement im Querschnitt bzw. im Ersatzschaltbild während den verschiedenen Betriebszuständen beim Programmieren, Löschen und Auslesen von Daten veranschaulicht. Wie gesagt, umfasst beim er­ findungsgemäßen EEPROM-Bauelement die Einheitszelle 50 zwei Speicherzellen 91, 92 zwischen einem Bitleitungspaar BL21, BL22 und speichert zwei Bit an Daten, da jede der beiden Speicherzellen 91, 92 ein Bit an Daten speichert.
Wenn die erste Speicherzelle 91 als Datenzelle und die zweite Spei­ cherzelle 92 als Auswahlzelle fungiert, d. h. wenn der erste Transistor CT21 als ein Zellentransistor und der zweite Transistor CT22 als ein Auswahltransistor fungieren, erfolgt das Programmieren und Löschen von Daten wie folgt.
Das Programmieren von Daten in die erste Speicherzelle 91 des erfin­ dungsgemäßen EEPROM-Bauelements ist in der Querschnittansicht und dem Ersatzschaltbild gemäß den Fig. 3A bzw. 3B veranschaulicht. Wenn Daten in die erste Speicherzelle 91 programmiert werden, ist der erste Transistor CT21 ein Zellentransistor, während der zweite Transis­ tor CT22 ein Auswahltransistor ist. Daher bildet die erste leitfähige Gate- Elektrode 71 eine Steuergate-Elektrode, und die zweite leitfähige Gate- Elektrode 72 bildet eine Auswahlgate-Elektrode.
Um Daten in die erste Speicherzelle 91 zu programmieren, wird an die Steuergate-Elektrode, d. h. an die erste leitfähige Gate-Elektrode 71, ei­ ne hohe Spannung angelegt, während an die Auswahlgate-Elektrode, d. h. die zweite leitfähige Gate-Elektrode 72, eine niedrige Spannung von etwa 4 V bis 5 V angelegt wird. Zusätzlich wird eine hohe Spannung an die mit dem ersten Übergangsbereich 81 verbundene erste Bitleitung BL21 angelegt, und eine Massespannung GND wird an das Silicium­ substrat 60 sowie an die mit dem zweiten Übergangsbereich 82 verbun­ dene zweite Bitleitung BL22 angelegt. Derselbe Pegel der hohen Span­ nung kann an die erste leitfähige Gate-Elektrode 71 und die erste Bitlei­ tung BL21 angelegt werden. Um die Programmiereffizienz zu verbes­ sern, ist es jedoch bevorzugt, eine hohe Spannung von 9 V bis 12 V an die erste leitfähige Gate-Elektrode 71 und eine hohe Spannung von 8 V bis 10 V an die erste Bitleitung BL21 anzulegen.
Durch Anwenden der obigen Vorspannungen wird im zweiten Kanalge­ biet 84 eine Inversionsschicht 85 erzeugt, und Elektronen wandern vom zweiten Übergangsbereich 82 zum ersten Übergangsbereich 81. Die in das zweite Kanalgebiet 84 injizierten Elektronen werden durch Anlegen der hohen Spannung an die Steuergate-Elektrode 71 in heiße Elektro­ nen konvertiert und auf der ersten Nitridschicht 67 der ersten ONO- Schicht 70 eingefangen. Der zweite Übergangsbereich 82 fungiert dann als Source-Anschluss. Das CHEI-Verfahren sammelt folglich Elektronen bei der ersten Nitridschicht 67 als Elektroneneinfangschicht zur Daten­ programmierung an. Eine Schwellenspannung Vth der ersten Speicher­ zelle 91 steigt zur Datenprogrammierung auf 3,5 V an.
Das erfindungsgemäße EEPROM-Bauelement umfasst, wenngleich in den Fig. 3A und 3B nicht explizit gezeigt, eine Matrix von Einheitszellen, wobei die jeweils mit einer Reihe verknüpften Einheitszellen an dasselbe Paar von Wortleitungen angeschlossen sind. Wenn in einem solchen EEPROM-Bauelement eine Einheitszelle ausgewählt wird, werden alle Wortleitungspaare mit Ausnahme des mit dieser Einheitszelle verbunde­ nen Wortleitungspaares geerdet.
Die Fig. 4A und 4B veranschaulichen im Querschnitt bzw. im Ersatz­ schaltbild das Löschen der programmierten Daten in der ersten Spei­ cherzelle des erfindungsgemäßen EEPROM-Bauelements. Um in der ersten Speicherzelle 91 gespeicherte Daten zu löschen, wird die erste leitende Gate-Elektrode 71 geerdet, und an die zweite leitende Gate- Elektrode 72 wird eine niedrige Spannung von 4 V bis 5 V angelegt. Au­ ßerdem wird an den ersten Übergangsbereich 81 eine hohe Spannung von 8 V bis 10 V angelegt, an den zweiten Übergangsbereich 82 wird ei­ ne niedrige Spannung von 4 V bis 5 V angelegt, und das Siliciumsubstrat 60 wird geerdet.
Durch Anlegen der oben erwähnten Vorspannungen wird zwischen dem ersten Übergangsbereich 81 und dem Siliciumsubstrat 60 eine Verar­ mungsschicht 86 gebildet, um Elektron-Loch-Paare zu erzeugen. Die in der Verarmungsschicht 86 generierten Elektronen e- werden über den ersten Übergangsbereich 81 freigesetzt, während die Löcher h+ zu hei­ ßen Löchern werden, die durch Anlegen einer hohen Spannung an den ersten Übergangsbereich 81 in das erste Kanalgebiet 83 injiziert wer­ den.
Die heißen Löcher im ersten Kanalgebiet 83 werden durch Anwenden einer Massespannung auf die Wortleitung WL21 in der ersten Nitrid­ schicht 67 eingefangen und rekombinieren mit den in der ersten Nitrid­ schicht 67 angesammelten Elektronen. Somit löscht ein Tunnelverfahren von Band zu Band, das eine Injektion heißer Löcher verwendet, die pro­ grammierten Daten in der ersten Speicherzelle 91. Die Schwellenspan­ nung Vth der ersten Speicherzelle 91 verringert sich dann zum Löschen der Daten auf 1,5 V. Alle Einheitszellen mit Ausnahme derjenigen Ein­ heitszellen, die in einer Reihe mit der ausgewählten Einheitszelle ver­ bunden sind, verwenden das Anlegen einer niedrigen Spannung von 4 V bis 5 V an die Übergangsbereiche und die Gate-Elektroden.
Die Fig. 5A und 5B veranschaulichen im Querschnitt bzw. im Ersatz­ schaltbild das Lesen der in der ersten Speicherzelle programmierten Da­ ten beim erfindungsgemäßen EEPROM-Bauelement. Wenn program­ mierte Daten gelesen werden, wird der erste Übergangsbereich 81 ge­ erdet, und an die erste leitende Gate-Elektrode 71 wird eine Spannung von 2 V bis 3 V angelegt. Außerdem wird eine Auslesespannung von 2 V bis 3 V an den zweiten Übergangsbereich 82 angelegt, und die zweite leitende Gate-Elektrode 72 wird mit einer niedrigen Spannung von 4 V bis 5 V beaufschlagt. Die Auslesespannung liegt zwischen einer maxima­ len Schwellenspannung Vth von 3,5 V zur Datenprogrammierung und ei­ ner minimalen Schwellenspannung Vth von 1,5 V für das Löschen von Daten und hat bevorzugt einen Wert von 2 V bis 3 V.
Die obigen Vorspannungen führen zum Lesen programmierter Daten in der ersten Speicherzelle 91 durch den über das erste Kanalgebiet 83 fließenden Strom. Wenn beispielsweise die erste Speicherzelle 91 Da­ ten auf einem hohen Logikpegel speichert, beträgt die Programmier­ schwellenspannung Vth 3,5 V. Wenn in der ersten Speicherzelle 91 Da­ ten programmiert sind, ist die erste Speicherzelle 91 durch die Pro­ grammierschwellenspannung Vth sperrend geschaltet, und es fließt kein Strom über das erste Kanalgebiet 83. In diesem Fall werden program­ mierte Daten gelesen. Wenn andererseits die erste Speicherzelle 91 nicht programmiert ist, d. h. die erste Speicherzelle 91 speichert z. B. Da­ ten auf niedrigem Logikpegel, ist die Schwellenspannung Vth niedriger als 3,5 V. In diesem Fall wird die erste Speicherzelle 91 leitend geschal­ tet. Wenn Daten gelesen werden, ist die zweite Speicherzelle 92 stets leitend geschaltet. Daher fließt Strom über die Kanalgebiete 83 und 84, was anzeigt, dass keine Daten programmiert sind. Wenn Daten pro­ grammiert sind, sind in diesem Beispiel Daten auf hohem Logikpegel gespeichert. Alternativ können jedoch je nach Art der Speicherzelle Da­ ten mit niedrigem Logikpegel gespeichert sein.
Die Fig. 6A und 6B, 7A und 7B sowie 8A und 8B zeigen jeweils im Querschnitt bzw. im Ersatzschaltbild das Programmieren, Löschen bzw. Auslesen von Daten in dem Fall, dass der erste Transistor als ein Aus­ wahltransistor und der zweite Transistor als ein Zellentransistor fungiert. Wenn der zweite Transistor als Zellentransistor arbeitet, werden im Be­ trieb zum Programmieren, Löschen bzw. Lesen von Daten der zweiten Speicherzelle vertauschte Vorspannungsbedingungen für die erste bzw. die zweite Speicherzelle verglichen mit den Vorgängen beim Program­ mieren, Löschen bzw. Lesen von Daten der ersten Speicherzelle festge­ legt. Die Funktionsweisen bezüglich der Betriebszustände der Fig. 6A und 6B, 7A und 7B sowie 8A und 8B entsprechen denjenigen der Fig. 3A und 3B, 4A und 4B bzw. 5A und 5B, worauf verwiesen werden kann.
In der nachstehenden Tabelle 1 sind die während des Programmierens, Löschens bzw. Auslesens von Daten angelegten Spannungen zum ei­ nen für den Fall, dass die erste Speicherzelle als Zellentransistor und die zweite Speicherzelle als Auswahltransistor fungieren, und zum ande­ ren für den Fall, dass die zweite Speicherzelle als Zellentransistor und die erste Speicherzelle als Auswahltransistor fungieren, einzeln aufgelis­ tet.
Tabelle 1
Das erfindungsgemäße EEPROM-Bauelement weist mit einem Bitlei­ tungspaar verbundene Übergangsbereiche und mit einem Wortleitungs­ paar verbundene, leitfähige Gate-Elektroden einer Doppeltransistor­ struktur auf. Außerdem besitzt es eine dielektrische ONO-Schicht an der Unterseite jeder leitfähigen Gate-Elektrode. Als Resultat speichert jede aus zwei Zellentransistoren bestehende Einheitszelle zwei Bit an Daten. Daher verbessert das EEPROM-Bauelement mit je einer Doppeltransis­ torstruktur, d. h. zwei Transistoren, pro Einheitszelle den Integrationsgrad und die Elektroneneinfangeffizienz durch das CHEI-Verfahren.
Die Fig. 9A bis 9G veranschaulichen aufeinanderfolgende Stadien eines erfindungsgemäßen Verfahrens zur Herstellung eines EEPROM-Bau­ elements in schematischen Querschnittansichten.
Im Schritt von Fig. 9A werden eine Auflageoxidschicht 101 und eine Nit­ ridschicht 102 auf einem Siliciumsubstrat 100 eines vorgegebenen Leit­ fähigkeitstyps, z. B. p-leitend, übereinandergestapelt. Durch Anwenden eines Photolithographieprozesses zur Strukturierung und zum Zurückät­ zen der Auflageoxidschicht 101 und der Nitridschicht 102 wird ein Fens­ ter 102a gebildet.
Im Schritt von Fig. 9B werden auf der Nitridschicht 102 einschließlich des Fensters 102a eine Oxidschicht, eine Nitridschicht 104 und eine O­ xidschicht 105 sowie eine Polysiliciumschicht 106 aufeinandergestapelt.
Im Schritt von Fig. 9C werden die Polysiliciumschicht 106, die Oxid­ schicht 105, die Nitridschicht 104 und die Oxidschicht 103 zurückgeätzt, um eine zweite leitende Gate-Elektrode 111 und eine zweite ONO- Schicht 110 zu erzeugen, welche die Oxidschicht 103, die Nitridschicht 104 und die Oxidschicht 105 beinhaltet. Die zweite ONO-Schicht 110 ist nach Art eines Abstandshalters an einer Seitenwand des Fensters 102a gebildet.
Im Schritt von Fig. 9D werden die Nitridschicht 102 und die Auflageoxid­ schicht 101 durch einen Ätzprozess entfernt.
Im Schritt von Fig. 9E werden auf das Siliciumsubstrat 100 mit der aus den vorigen Schritten resultierenden Struktur eine Oxidschicht 131, eine Nitridschicht 132 und eine Oxidschicht 133 sowie eine Polysilicium­ schicht 134 übereinandergestapelt.
Im Schritt von Fig. 9F werden die Polysiliciumschicht 134, die Oxid­ schicht 133, die Nitridschicht 132 und die Oxidschicht 131 zurückgeätzt, um eine erste leitende Gate-Elektrode 142 und eine erste ONO-Schicht 130 zu erzeugen, die der zweiten leitenden Gate-Elektrode 111 und der zweiten ONO-Schicht 110 gegenüberliegen. Die erste Gate-Elektrode 141 ist nach Art eines Abstandshalters an einer Seitenwand der zweiten Gate-Elektrode 111 gebildet.
Im Schritt von Fig. 9G werden Störstellen des gegenüber demjenigen des Siliciumsubstrats 10 entgegengesetzten Leitfähigkeitstyps, z. B. n- leitende Störstellen, in das freiliegende Siliciumsubstrat 100 ionen­ implantiert, um Übergangsbereiche 151 und 152 zu erzeugen. Die Übergangsbereiche 151, 152 überlappen mit den leitfähigen Gate- Elektroden 111 und 141, wobei Kanalgebiete 153 und 154 entstehen. Somit wird ein EEPROM-Bauelement mit zwei Transistoren für zwei Bit pro Einheitszelle realisiert.
Das obige, erfindungsgemäße Herstellungsverfahren für ein EEPROM- Bauelement erzeugt die leitfähigen Gate-Elektroden 111 und 141 in ei­ ner selbstjustierten Weise. Es besteht daher keine Begrenzung durch eine Entwurfsregel entsprechend dem Auflösungsgrad, was den Vorteil hat, dass dieses Herstellungsverfahren die Zellenabmessung des EEPROM-Bauelements reduzieren kann.
Das erfindungsgemäße EEPROM-Bauelement weist zwei Speicherzel­ len, die zwei Bit an Daten speichern, pro Einheitszelle zwischen einem Bitleitungspaar auf, was den Integrationsgrad des EEPROM- Bauelements verbessert. Das beim erfindungsgemäßen EEPROM- Bauelement benutzte CHEI-Verfahren verbessert die Elektronenein­ fangeffizienz während der Datenprogrammierung, was in reduzierten Einfangströmen resultiert. Außerdem erhöht die Einheitszelle mit zwei Speicherzellen die Störfestigkeit, was die Bauelementzuverlässigkeit verbessert. Die in Abstandshalterform durch ein selbstjustierendes Ver­ fahren gebildeten, leitfähigen Gate-Elektroden können die Zellenabmes­ sung reduzieren, wobei die Abmessung der Zellen nicht durch eine Ent­ wurfsregel begrenzt ist.

Claims (29)

1. Nichtflüchtiges Speicherbauelement mit einem Siciliumsubstrat (60) eines ersten Leitfähigkeitstyps, gekennzeichnet durch
ein erstes und ein zweites Kanalgebiet (83, 84), die einander be­ nachbart sind,
eine erste leitfähige Gate-Elektrode (71) über dem ersten Kanal­ gebiet und eine dieser gegenüberliegende zweite leitfähige Ga­ te-Elektrode (72) über dem zweiten Kanalgebiet,
eine erste und eine zweite Isolationsschicht oder dielektrische Schicht (66, 61), die an der Unterseite der ersten bzw. zweiten leitenden Gate-Elektrode und über dem Siliciumsubstrat zwi­ schen der ersten und der zweiten Gate-Elektrode gebildet sind, und
einen ersten und einen zweiten Übergangsbereich (81, 82) eines zweiten Leitfähigkeitstyps im Siliciumsubstrat, die mit der ersten bzw. zweiten leitfähigen Gate-Elektrode überlappen, wobei das erste und das zweite Kanalgebiet (83, 84) im Zwischenraum zwi­ schen dem ersten und dem zweiten Übergangsbereich liegen.
2. Nichtflüchtiges Speicherbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, dass von der ersten leitenden Gate- Elektrode und der zweiten leitenden Gate-Elektrode wahlweise die eine als Steuergate-Elektrode und die andere als Auswahlgate- Elektrode fungiert.
3. Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass
die erste und die zweite Isolationsschicht dielektrische Schichten sind, die Elektroneneinfangschichten beinhalten, und
wahlweise eine der leitfähigen Gate-Elektroden als Auswahlgate- Elektrode und die andere als Steuergate-Elektrode benutzt wer­ den, wobei die leitfähigen Gate-Elektroden voneinander unab­ hängig angesteuert werden und an die Steuergate-Elektrode ein elektrisches Feld zum Einfangen von Elektronen des Kanalge­ bietes an der Unterseite der Auswahlgate-Elektrode in der Elekt­ roneneinfangschicht an der Unterseite der Steuergate-Elektrode angelegt wird, so dass in der jeweiligen dielektrischen Schicht je ein Bit an Daten gespeichert ist.
4. Nichtflüchtiges Speicherbauelement mit
einem Paar von Bitleitungen (BL21, BL22) und
einem Paar von Wortleitungen (WL21, WL22),
gekennzeichnet durch eine zwischen das Bitleitungspaar eingeschleifte Einheitszelle mit einem Paar von Transistoren (CT21, CT22) mit je zwei An­ schlüssen, wobei der eine Anschluss jedes Transistors mit je ei­ ner Wortleitung des Wortleitungspaares und der andere An­ schluss mit je einer Bitleitung des Bitleitungspaares verbunden ist.
5. Nichtflüchtiges Speicherbauelement nach Anspruch 4, weiter da­ durch gekennzeichnet, dass die Einheitszelle ein Paar von leitfähi­ gen Gate-Elektroden beinhaltet, von denen jede mit einer jeweils zugehörigen Wortleitung des Wortleitungspaares verbunden ist, wobei das Speicherbauelement durch jeden der Transistoren des Transistorpaares ein Bit an Daten speichert.
6. Nichtflüchtiges Speicherbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass wahlweise ein Transistor des Tran­ sistorpaares als Zellentransistor und der andere als Auswahltransis­ tor fungiert, so dass jedes Paar von Transistoren unabhängig von­ einander ein Bit an Daten speichert.
7. Nichtflüchtiges Speicherbauelement nach Anspruch 6, weiter da­ durch gekennzeichnet, dass zum Programmieren von Daten eine Bitleitung und eine Wortleitung, die mit dem ausgewählten Transis­ tor des Transistorpaares der Einheitszelle verbunden sind, mit einer ersten bzw. einer zweiten hohen Spannung beaufschlagt werden und die andere Bitleitung und Wortleitung, die mit dem nicht aus­ gewählten Transistor des Transistorpaares der Einheitszelle ver­ bunden sind, mit einer niedrigen Spannung bzw. einer Massespan­ nung beaufschlagt werden.
8. Nichtflüchtiges Speicherbauelement nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass zum Löschen von Daten eines aus­ gewählten Transistors eine mit dem ausgewählten Transistor ver­ bundene Bitleitung und Wortleitung mit einer ersten hohen bzw. ei­ ner ersten niedrigen Spannung beaufschlagt werden und eine mit dem nicht ausgewählten Transistor verbundene Bitleitung und Wort­ leitung mit einer niedrigen Spannung bzw. einer Massespannung beaufschlagt werden.
9. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 6 bis 8, weiter dadurch gekennzeichnet, dass zum Lesen von Daten aus einem ausgewählten Transistor eine mit dem ausgewählten Transistor verbundene Bitleitung und Wortleitung mit einer Masse­ spannung bzw. einer Auslesespannung beaufschlagt werden und eine mit dem nicht ausgewählten Transistor verbundene Bitleitung und Wortleitung mit einer Auslesespannung bzw. einer niedrigen Spannung beaufschlagt werden.
10. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 6 bis 9, weiter dadurch gekennzeichnet, dass der ausgewählte Tran­ sistor als ein Zellentransistor und der nicht ausgewählte Transistor als ein Auswahltransistor fungieren.
11. Nichtflüchtiges Speicherbauelement nach Anspruch 9 oder 10, wei­ ter dadurch gekennzeichnet, dass die erste hohe Spannung 8 V bis 10 V, die zweite hohe Spannung 9 V bis 12 V und die niedrige Span­ nung 4 V bis 5 V betragen und die Auslesespannung einen Wert zwi­ schen einer Schwellenspannung zum Programmieren von Daten und einer Schwellenspannung zum Löschen von Daten aufweist.
12. Nichtflüchtiges Speicherbauelement nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass der Übergangsbereich des Auswahltransistors als Source-Bereich der Zelle beim Programmie­ ren von Daten fungiert.
13. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 5 bis 12, weiter dadurch gekennzeichnet, dass die Einheitszelle eine erste und zweite Speicherzelle beinhaltet,
wobei die erste Speicherzelle in einem ersten Kanalgebiet eines leitfähigen Siliciumsubstrats eines ersten Leitfähigkeitstyps ge­ bildet ist und eine erste leitfähige Gate-Elektrode, die mit einer Wortleitung des Wortleitungspaares verbunden ist, eine erste dielektrische Schicht mit einer Elektroneneinfangschicht an der Unterseite und an einer Seitenwand der ersten leitfähigen Gate- Elektrode und einen ersten Übergangsbereich eines zweiten Leitfähigkeitstyps umfasst, der mit einer Bitleitung des Bitlei­ tungspaares verbunden ist und mit der ersten leitfähigen Gate- Elektrode überlappt, und
wobei die zweite Speicherzelle in einem neben dem ersten lie­ genden zweiten Kanalgebiet gebildet ist und eine zweite leitfähi­ ge Gate-Elektrode, die mit der anderen Wortleitung des Wortlei­ tungspaares verbunden ist, eine zweite dielektrische Schicht mit einer Elektroneneinfangschicht an der Unterseite und an einer Seitenwand der zweiten leitfähigen Gate-Elektrode und einen zweiten Übergangsbereich des zweiten Leitfähigkeitstyps auf­ weist, der mit der anderen Bitleitung des Bitleitungspaares ver­ bunden ist und mit der zweiten leitfähigen Gate-Elektrode über­ lappt.
14. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 3 und 13, weiter dadurch gekennzeichnet, dass die erste und die zweite Isolationsschicht bzw. dielektrische Schicht je eine erste bzw. zweite ONO-Schicht umfassen, von denen jede zwischen Oxidschichten eine Nitridschicht als Elektroneneinfangschicht auf­ weist.
15. Nichtflüchtiges Speicherbauelement nach Anspruch 14, weiter da­ durch gekennzeichnet, dass ein erster Teil der jeweiligen ONO- Schicht, der an der Unterseite der ersten bzw. zweiten leitfähigen Gate-Elektrode gebildet ist, als dielektrische Schicht zum Einfangen von Elektronen fungiert und ein zweiter Teil der jeweiligen ONO- Schicht, der zwischen der ersten und der zweiten leitfähigen Gate- Elektrode gebildet ist, als Isolationsschicht fungiert.
16. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 13 bis 15, weiter dadurch gekennzeichnet, dass die eine der beiden Speicherzellen als eine Datenzelle zum Speichern von Daten und die andere als eine Auswahlzelle zum Auswählen einer Zelle be­ nutzt wird, so dass jede dieser Speicherzellen ein Bit an Daten speichert.
17. Nichtflüchtiges Speicherbauelement nach Anspruch 16, weiter da­ durch gekennzeichnet, dass zum Programmieren von Daten in die Datenzelle
eine erste hohe Spannung an diejenige Bitleitung des Bitlei­ tungspaares angelegt wird, die mit dem Übergangsbereich der Datenzelle verbunden ist,
die andere Bitleitung des Bitleitungspaares, die mit dem Über­ gangsbereich der Auswahlzelle verbunden ist, geerdet wird,
das Substrat des ersten Leitfähigkeitstyps geerdet wird,
eine zweite hohe Spannung an diejenige Wortleitung des Wort­ leitungspaares angelegt wird, die mit der leitfähigen Gate- Elektrode der Auswahlzelle verbunden ist, und
eine niedrige Spannung an die andere Wortleitung des Wortlei­ tungspaares angelegt wird, die mit der leitfähigen Gate-Elektrode der Datenzelle verbunden ist.
18. Nichtflüchtiges Speicherbauelement nach Anspruch 16 oder 17, wei­ ter dadurch gekennzeichnet, dass zum Löschen von programmier­ ten Daten in der Datenzelle
die mit dem Übergangsbereich der Datenzelle verbundene Bitlei­ tung mit einer ersten hohen Spannung beaufschlagt wird,
die mit dem Übergangsbereich der Auswahlzelle verbundene Bit­ leitung und die Wortleitung, die mit der leitfähigen Gate- Elektrode der Auswahlzelle verbunden ist, mit einer niedrigen Spannung beaufschlagt werden und
die andere Wortleitung und das Substrat geerdet werden.
19. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, dass zum Lesen von pro­ grammierten Daten der Datenzelle
die mit dem Übergangsbereich der Auswahlzelle verbundene Bit­ leitung und die mit der leitfähigen Gate-Elektrode der Auswahl­ zelle verbundene Wortleitung mit einer Auslesespannung beauf­ schlagt werden,
die andere, mit der leitfähigen Gate-Elektrode der Auswahlzelle verbundene Wortleitung mit einer niedrigen Spannung beauf­ schlagt wird und
die andere Bitleitung des Bitleitungspaares und das Substrat ge­ erdet werden.
20. Verfahren zum Programmieren von Bitdaten in eine erste und eine zweite Speicherzelle einer Einheitszelle in einem nichtflüchtigen Speicherbauelement unabhängig voneinander, wobei die Einheits­ zelle ein Paar von Bitleitungen, ein Paar von Wortleitungen und zwischen dem Bitleitungspaar die beiden Speicherzellen umfasst, die mit einem ersten bzw. einem zweiten Übergangsbereich auf dem Siliciumsubstrat gebildet sind und leitfähige Gate-Elektroden sowie eine über einem jeweiligen Kanalgebiet gebildete Elektro­ neneinfangschicht beinhalten, und wobei Übergangsbereiche eines zweiten Leitfähigkeitstyps auf dem Substrat überlappend mit der jeweiligen leitfähigen Gate-Elektrode gebildet und mit je einer Bitlei­ tung des Bitleitungspaares verbunden sind und jeweils eine der beiden Speicherzellen als eine Datenzelle zum Speichern von Da­ ten und die andere als eine Auswahlzelle fungiert, wobei jede der beiden Speicherzellen ein Bit an Daten speichert, gekennzeichnet durch folgende Datenprogrammierschritte:
  • - Anlegen einer Massespannung an eine Bitleitung des Bitlei­ tungspaares, die der Auswahlzelle zugeordnet ist, und einer niedrigen Spannung an eine Wortleitung des Wortleitungspaa­ res, die der Auswahlzelle zugeordnet ist,
  • - Anlegen hoher Spannungen an die andere Bitleitung des Bitlei­ tungspaares, die der Datenzelle zugeordnet ist, und an die ande­ re Wortleitung des Wortleitungspaares, die der Datenzelle zuge­ ordnet ist, und
  • - Einfangen von Elektronen aus dem Kanalgebiet der Auswahlzel­ le in die Elektroneneinfangschicht der Datenzelle durch die an die andere Wortleitung des Wortleitungspaares, die der Daten­ zelle zugeordnet ist, angelegte hohe Spannung.
21. Verfahren zum Löschen von Bitdaten einer ersten und einer zweiten Speicherzelle einer Einheitszelle in einem nichtflüchtigen Speicher­ bauelement unabhängig voneinander, wobei die Einheitszelle ein Paar von Bitleitungen, ein Paar von Wortleitungen und zwischen dem Bitleitungspaar die beiden Speicherzellen umfasst, die mit ei­ nem ersten bzw. einem zweiten Übergangsbereich auf dem Silici­ umsubstrat gebildet sind und leitfähige Gate-Elektroden sowie eine über einem jeweiligen Kanalgebiet gebildete Elektroneneinfang­ schicht beinhalten, und wobei Übergangsbereiche eines zweiten Leitfähigkeitstyps auf dem Substrat überlappend mit der jeweiligen leitfähigen Gate-Elektrode gebildet und mit je einer Bitleitung des Bitleitungspaares verbunden sind und jeweils eine der beiden Spei­ cherzellen als eine Datenzelle zum Speichern von Daten und die andere als eine Auswahlzelle fungiert, wobei jede der beiden Spei­ cherzellen ein Bit an Daten speichert, gekennzeichnet durch folgende Datenlöschschritte:
  • - Anlegen einer jeweiligen niedrigen Spannung an die der Aus­ wahlzelle zugeordnete Bitleitung des Bitleitungspaares und an die der Auswahlzelle zugeordnete Wortleitung des Wortleitungs­ paares,
  • - Anlegen einer hohen Spannung an die andere Bitleitung des Bit­ leitungspaares und einer Massespannung an die andere Wortlei­ tung des Wortleitungspaares und
  • - Injizieren von im Kanalgebiet der Auswahlzelle gebildeten Lö­ chern in die Elektroneneinfangschicht durch die an die andere Wortleitung des Wortleitungspaares angelegte Massespannung.
22. Verfahren zum Lesen von Bitdaten aus einer ersten und einer zwei­ ten Speicherzelle einer Einheitszelle in einem nichtflüchtigen Spei­ cherbauelement unabhängig voneinander, wobei die Einheitszelle ein Paar von Bitleitungen, ein Paar von Wortleitungen und zwischen dem Bitleitungspaar die beiden Speicherzellen umfasst, die mit ei­ nem ersten bzw. einem zweiten Übergangsbereich auf dem Silici­ umsubstrat gebildet sind und leitfähige Gate-Elektroden sowie eine über einem jeweiligen Kanalgebiet gebildete Elektroneneinfang­ schicht beinhalten, und wobei Übergangsbereiche eines zweiten Leitfähigkeitstyps auf dem Substrat überlappend mit der jeweiligen leitfähigen Gate-Elektrode gebildet und mit je einer Bitleitung des Bitleitungspaares verbunden sind und jeweils eine der beiden Spei­ cherzellen als eine Datenzelle zum Speichern von Daten und die andere als eine Auswahlzelle fungiert, wobei jede der beiden Spei­ cherzellen ein Bit an Daten speichert, gekennzeichnet durch folgende Datenleseschritte:
  • - Anlegen einer Auslesespannung an die der Auswahlzelle zuge­ ordnete Bitleitung des Bitleitungspaares und einer niedrigen Spannung an die der Auswahlzelle zugeordnete Wortleitung des Wortleitungspaares,
  • - Anlegen einer Massespannung an die andere Bitleitung des Bit­ leitungspaares und einer Auslesespannung an die andere Wort­ leitung des Wortleitungspaares und
  • - Lesen gespeicherter Daten über die Auswahlzelle abhängig von einem Ein/Aus-Zustand der Datenzelle.
23. Verfahren zur Herstellung eines nichtflüchtigen Speicherbauele­ ments, bei dem
ein Siliciumsubstrat (100) eines ersten Leitfähigkeitstyps bereit­ gestellt wird und
  • - eine Isolationsschicht (101, 102) mit einem Fenster (102a) zur Freilegung eines vorgegebenen Teils des Siliciumsubstrats ge­ bildet wird,
gekennzeichnet durch folgende Schritte
  • - Bilden einer ersten leitfähigen Gate-Elektrode (111) in einer Ab­ standshalterform mit einer ersten dielektrischen Schicht (110) an einer Seitenwand der Isolationsschicht (101, 102) innerhalb des Fensters (102a),
  • - Zurückätzen der Isolationsschicht,
  • - Bilden einer zweiten leitfähigen Gate-Elektrode (141) in einer Abstandshalterform mit einer zweiten dielektrischen Schicht (130) an einer Seitenwand der ersten leitfähigen Gate-Elektrode und dieser gegenüberliegend und
  • - Bilden von Übergangsbereichen (151, 152) eines zweiten Leitfä­ higkeitstyps überlappend mit der ersten und der zweiten leitfähi­ gen Gate-Elektrode.
24. Verfahren nach Anspruch 23, weiter dadurch gekennzeichnet, dass die Isolationsschicht eine Auflageoxidschicht (101) und eine Nitrid­ schicht (102) umfasst, die auf dem Siliciumsubstrat gebildet werden.
25. Verfahren nach Anspruch 23 oder 24, weiter dadurch gekennzeich­ net, dass die erste und die zweite dielektrische Schicht jeweils aus einer Oxid/Nitrid/Oxid-Schicht bestehen.
26. Verfahren nach einem der Ansprüche 23 bis 25, weiter dadurch ge­ kennzeichnet, dass die zwischen der ersten und der ihr gegenüber­ liegenden zweiten leitfähigen Gate-Elektrode gebildete erste und zweite dielektrische Schicht die erste und die zweite leitfähige Gate- Elektrode voneinander isolieren.
27. Verfahren nach einem der Ansprüche 23 bis 26, weiter dadurch ge­ kennzeichnet, dass die erste und die zweite leitfähige Gate- Elektrode je eine Polysiliciumschicht beinhalten.
28. Verfahren nach einem der Ansprüche 23 bis 27, weiter dadurch ge­ kennzeichnet, dass die Bildung der ersten leitfähigen Gate- Elektrode mit der ersten dielektrischen Schicht folgende Teilschritte umfasst:
  • - Bilden einer ersten Oxid/Nitrid/Oxid-Schicht mit einer ersten Oxidschicht, einer Nitridschicht und einer zweiten Oxidschicht auf der Isolationsschicht mit dem Fenster,
  • - Bilden einer Polysiliciumschicht auf der zweiten Oxidschicht der ersten Oxid/Nitrid/Oxid-Schicht und
  • - Bilden der ersten dielektrischen Schicht und der ersten leitfähi­ gen Gate-Elektrode an einer Seitenwand des Fensters durch ei­ nen Zurückätzprozess für die erste Oxid/Nitrid/Oxid-Schicht und die Polysiliciumschicht.
29. Verfahren nach einem der Ansprüche 23 bis 28, weiter dadurch ge­ kennzeichnet, dass die Bildung der zweiten leitfähigen Gate- Elektrode mit der zweiten dielektrischen Schicht folgende Teilschrit­ te umfasst:
  • - Bilden einer zweiten Oxid/Nitrid/Oxid-Schicht mit einer ersten Oxidschicht, einer Nitridschicht und einer zweiten Oxidschicht auf dem Siliciumsubstrat mit der ersten leitfähigen Gate-Elektrode,
  • - Bilden einer Polysiliciumschicht auf der zweiten Oxidschicht der zweiten Oxid/Nitrid/Oxid-Schicht und
  • - Bilden der zweiten dielektrischen Schicht und der zweiten leitfä­ higen Gate-Elektrode an einer Seitenwand der ersten leitfähigen Gate-Elektrode durch einen Zurückätzprozess für die zweite Oxid/Nitrid/Oxid-Schicht und die Polysiliciumschicht.
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