DE10219649C1 - Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle - Google Patents

Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle

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Abstract

Eine differentielle Strombewerterschaltung (SBS) weist einen Differenzverstärker (DV) und Mittel (MIN, MINB) zum Einstellen des Eingangswiderstands der Strombewerterschaltung (SBS) auf. Diese Mittel (MIN, MINB) sind mit Ausgängen (outp, outn) und den Eingängen (inn, inp) des Differenzverstärkers (DV) und mit Signalleitungen (BL, BLB), mit denen auch die Eingänge (inn, inp) des Differenzverstärkers (DV) elektrisch verbunden sind, verbunden. Eine Leseverstärkerschaltung (LV) weist einen Schaltungsteil (ST2) auf, welcher derart aufgebaut ist, dass ein Signal am Ausgang der Leseverstärkerschaltung (LV) zeitlich kontinuierlich zur Verfügung gestellt werden kann, auch wenn nach dem Deaktivieren der vorgeschalteten Schaltung, insbesondere der Strombewerterschaltung (SBS), an seinem Eingang kein, insbesondere von der Strombewerterschaltung, geliefertes Signal mehr anliegt. Die differentielle Strombewerterschaltung (SBS) und die Leseverstärkerschaltung (LV) sind in einer Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustandes einer Halbleiterspeicherzelle angeordnet. Die Strombewerterschaltung kann durch einen Schaltungsteil zum automatischen Deaktivieren (STAD) vor einem Lesevorgang aktiviert und unmittelbar nach Beenden des Lesevorgangs automatisch deaktiviert werden.

Description

Die Erfindung betrifft eine insbesondere in einer Halbleiter­ speichervorrichtung verwendete differentielle Strombewerter­ schaltung. Des Weiteren betrifft die Erfindung eine Lesever­ stärkerschaltung zum Bewerten einer Spannungsdifferenz zwi­ schen Signalleitungen, insbesondere zum Auslesen und Bewerten deiner Spannungsdifferenz zwischen zwei Signalleitungen wel­ che mit einer Halbleiterspeicherzelle verbunden sind.
Halbleiterspeicherzellen wie beispielsweise statische Spei­ cher (SRAM) werden in integrierten Schaltungen vielfach ange­ wendet. SRAMs werden sowohl als Einzelbausteine hergestellt als auch zusätzlich zu anderen Bauelementen auf einem Chip integriert. Der Flächenanteil von SRAMs in Mikroprozessoren und in anderen hoch komplexen Logikschaltungen beträgt bis zu 50%. Daher ist ein sorgfältiger Entwurf des SRAMs sowie der Peripherieschaltungen in vielen Anwendungsfällen von großer Bedeutung. Ein SRAM ist ein Schreib-Lese-Speicher mit wahl­ freiem Zugriff. Man spricht von einem statischen Speicher, da die elektrisch eingeschriebene Information unbegrenzt gespei­ chert werden kann, solange die Versorgungsspannung nicht ab­ geschaltet wird. Eine bekannte SRAM-Speicherzelle besteht aus zwei rückgekoppelten CMOS-Invertern, die über zwei NMOS- Auswahltransistoren mit den beiden komplementären Bitleitun­ gen verbunden sind. Durch die Verwendung komplementärer Bit­ leitungen wird die Zuverlässigkeit erhöht und die Empfind­ lichkeit gegenüber Schwankungen der Bauteilkenngrößen verrin­ gert. Fig. 1 zeigt eine bekannte Schaltungsanordnung zum Aus­ lesen und Bewerten eines Speicherzustands in einer Halblei­ terspeicherzelle, insbesondere einer SRAN-Speicherzelle. Die Speicherzellen Z sind über ein Bitleitungspaar BL und BLB miteinander verbunden. Wird eine zu lesende Speicherzelle Z über eine nicht in der Fig. 1 dargestellte Wortleitung ausge­ wählt, fließt ein Strom ic von der Bitleitung auf derjenigen Seite in die Speicherzelle Z hinein, an der beispielsweise ein logischer Zustand "0" gespeichert ist. Auf der gegenüber­ liegenden Seite der Speicherzelle Z, an der ein komplementä­ res Signal anliegt, fließt wegen des schwachen p-Kanal- Transistors bei der klassischen 6-Transistor-Speicherzelle in der Regel kein nutzbarer Strom.
Wegen der kapazitiven und ohmschen Beläge der Wortleitungen und der Bitleitungen BL und BLB können die Speicherzellen­ blöcke bei gegebener Zugriffszeit nicht beliebig viele Spei­ cherzellen Z enthalten. Je kleiner die Speicherzellenblöcke gehalten werden, desto kürzere Zugriffszeiten erzielt man. Da jedoch jeder Zellenblock Peripherieschaltungen, Decodier­ schaltungen, Wortleitungstreiber und Auswerteschaltungen be­ nötigt, wird dadurch die Chipfläche größer und das Verhältnis von Fläche, die die periphere Logik einnimmt, zur Fläche der Zellenfelder ungünstiger. Wegen der hohen Anzahl von Spei­ cherzellen Z, die mit den Bitleitungen BL und BLB verbunden sind, weisen diese Bitleitungen BL und BLB einen hohen Kapa­ zitätsbelag CBL auf. Um nicht für jede Speicherzellenspalte eine Bewerterstufe mit anschließender Treiberstufe auslegen zu müssen, verwendet man einen Bitleitungsmultiplexer, der durch entsprechende Signale zur Spaltenauswahl gesteuert wird. Beim Auslesen des Speicherzustandes der Speicherzelle Z wird die Kapazität CBL durch den Speicherzellenstrom ic entla­ den. Der dabei entstehende Spannungshub ΔVBL wird von einem nachgeschalteten Leseverstärker LV bewertet und als logisches Signal "0" oder "1" ausgegeben. Der Spannungshub ΔVBL ent­ spricht der Spannungsdifferenz zwischen den Bitleitungen BL und BLB. Die Zugriffszeit und die Toleranzunempfindlichkeit des Speicherzellenfeldes Z wird wesentlich von der Bewerter­ schaltung zum Auslesen und Bewerten des Speicherzustandes der Speicherzelle Z bestimmt. Da die SRAM-Speicherzelle auch wäh­ rend eines Lesevorgangs die gespeicherte Information behält, kann als Bewerterschaltung beispielsweise ein Leseverstärker LV gemäß Fig. 2 verwendet werden. Der bekannte Leseverstärker LV ist ein sogenannter Latch-Typ Leseverstärker, der als we­ sentliches Element zwei kreuzgekoppelte Inverter enthält, die durch Mitkopplung eine schnelle Arbeitsweise erlauben. Ein erster Schaltungsteil dieses Leseverstärkers LV weist neben diesen kreuzgekoppelten Invertern zwei p-Kanal-Transistoren M1 und M6 auf, die mit den p-Kanal-Transistoren M2 bzw. M5 parallel verschaltet sind. Der erste Schaltungsteil ist mit zwei Ausgängen SO und SON des Leseverstärkers LV verbunden. Des Weiteren sind die Transistoren M1 und M6 mit ihren Gate- Anschlüssen mit einem Eingang SAEN an dem das Signal zum Ak­ tivieren eines Bewertungsvorgangs des Leseverstärkers LV an­ gelegt wird, elektrisch verbunden. Ein zweiter Schaltungsteil des Leseverstärkers LV weist die n-Kanal-Transistoren M4 und M8 auf, wobei der Gate-Anschluss des Transistors M4 mit einem ersten Eingang des Leseverstärkers LV und der Gate-Anschluss des Transistors M8 mit einem zweiten Eingang des Leseverstär­ kers LV elektrisch verbunden ist. Des Weiteren weist der Le­ severstärker LV einen n-Kanal-Transistor M9 auf, der mit den beiden Transistoren M4 und M8 einerseits und andererseits mit Massepotenzial verbunden ist. Mit seinem Gate-Anschluss ist dieser Transistor M9 mit dem Eingang SAEN verbunden. Erst bei genügend großer Spannungsdifferenz zwischen den Eingängen INN und INP wird der Leseverstärker LV über das am Eingang SAEN anliegende Signal aktiviert.
Damit der Leseverstärker LV auch bei herstellungsbedingten Unsymmetrien (Mismatch) eine korrekte Bewertung durchführt, darf der Spannungshub ΔVBL nicht zu gering sein (typisch ist ΔVBL < 100 mV). Als Leseverstärker LV kann beispielsweise auch ein Differenzverstärker mit Stromspiegellast, wie aus US 4,697,112 bekannt ist, verwendet werden.
Eine differentielle Leseverstärkerschaltung ist aus der Pa­ tentschrift DE 41 05 268 C2 bekannt. Die differentielle Lese­ verstärkerschaltung weist zwei Eingangsinverter mit zumindest jeweils zwei in Reihe geschaltete komplementäre Transistoren auf, wobei die Ausgänge der Inverter an ein Datenleitungspaar zur Ausgabe der verstärkten Spannungsdifferenz welche an den Eingänge detektiert wird, angeschlossen sind. Die Lesever­ stärkerschaltung weist einen aus komplementären Transistoren bestehenden Verriegelungsschaltkreis auf, der derart zwischen dem Datenleitungspaar geschaltet ist, dass er die Spannungs­ differenz der Ausgangsanschlüsse der beiden Eingangsinverter verstärkt. Die Eingangsanschlüsse der Eingangsinverter sind mit den Gate-Anschlüssen nur jeweils eines Transistors der in Reihe geschalteten komplementären Transistoren verbunden. Die Ausgangsanschlüsse der Eingangsinverter sind jeweils mit den Gate-Anschlüssen der anderen in Reihe geschalteten komplemen­ tären Transistoren verbunden.
Bei den bekannten Ausführungen der Schaltungsanordnung ist die Zeitdauer für das Auslesen und Bewerten des Speicherzu­ standes der SRAM-Speicherzelle relativ groß, da die Umladung der Bitleitungskapazität CBL relativ langsam vor sich geht. In modernen Halbleiter-Technologien wirkt sich darüber hinaus der ohmsche Widerstand und die Induktivität der Bitleitungen zunehmend nachteilig auf die Lesegeschwindigkeit aus. Daher ist die Schaltungsanordnung beim Auslesen insbesondere von großen Speicherzellenanordnungen (Bitleitungskapazität CBL relativ hoch) und geringen Versorgungsspannungen VDD (Speicherzellenstrom iC relativ klein) langsam.
Eine Verbesserung des Auslese- und Bewertungsvorganges eines Speicherzustandes in einer SRAM-Speicherzelle kann dadurch erreicht werden, dass nicht die Spannungsdifferenz, sondern direkt die Ströme, die über die Transistoren der Speicherzel­ le Z fließen, bewertet werden. Dadurch kann die Umladung der Bitleitungen BL und BLB vermieden werden. Ein derartiges Kon­ zept ist in Fig. 3 dargestellt. Dem bekannten Leseverstärker LV ist eine Strombewerterschaltung SBSA vorgeschaltet. Die Ströme iBL und iBLB, die durch die Bitleitungen BL und BLB fließen, liegen an zwei Eingängen der Strombewerterschaltung SBSA an. Eine aus Klar, H.: "Integrierte Digitale Schaltungen MOS/BICMOS", 2. Aufl., Springer-Verlag Berlin 1996, bekannte Ausführung einer derartigen Strombewerterschaltung SBSA ist in Fig. 4 gezeigt. Die Strombewerterschaltung SBSA ist aus zwei Stromverstärkern SV1 und SV2, wobei der erste Stromver­ stärker SV1 die p-Kanal = Transistoren T1 und T3 aufweist und der zweite Stromverstärker SV2 die p-Kanal-Transistoren T2 und T4 aufweist, aufgebaut. Die Diode-Connected-Transistoren T3 und T4 sind mit Datenleitungen DL bzw. DLB verbunden, die mittels weiterer nicht dargestellter Schaltungen auf einem Potenzial von etwa einer Einsatzspannung über Masse gehalten werden. Mittels dieser Strombewerterschaltung SBSA soll er­ reicht werden, dass während eines Lesevorgangs die Potenziale VC1 und VC2 der beiden Bitleitungen BL und BLB identisch und konstant gehalten werden und der Strom iC, der in die ausge­ wählte Speicherzelle Z fließt, gemessen werden kann. In einer Precharge-Phase liegt der Anschluss y an einem Versorgungs­ spannungspotential VDD, wodurch die Transistoren T3 und T4 sperren. Die beiden Bitleitungen BL und BLB werden auf ein Potential von VDD - VT geladen. Die Spannung VT ist die Einsatz­ spannung der Transistoren T3 und T4.
Die Strombewerterschaltung SBSA wird aktiviert, indem das Si­ gnal y an Massepotenzial gelegt wird. In diesem Zustand ist die Speicherzelle Z noch nicht ausgewählt. Die Transistoren T1 bis T4 befinden sich im Sättigungsbereich und leiten Strom, der von den Precharge-Transistoren T5 und T6 geliefert wird. Werden die Transistoren T1 bis T4 der Strombewerter­ schaltung SBSA hoch-ohmig und die Precharge-Transistoren T5 und T6 nieder-ohmig dimensioniert, ist die Potenzialänderung der Bitleitungen BL und BLB relativ gering. Wird nun die Speicherzelle Z mittels einer nicht dargestellten Wortleitung ausgewählt, fließt aufgrund der gespeicherten Information ein Strom iC, wie er beispielsweise in Fig. 4 eingezeichnet ist, in die Speicherzelle Z. Dies bewirkt, dass in den beiden Stromverstärkern SV1 und SV2 bzw. in den beiden Schaltungs­ zweigen der Strombewerterschaltung SBSA unterschiedliche Ströme fließen. Da nur relativ geringe Potenzialänderungen in der Strombewerterschaltung SBSA auftreten, verbleiben die Transistoren T1 bis T4 im Sättigungsbereich. Aufgrund der Se­ rienschaltung weisen die Transistoren T1 und T3 des ersten Stromverstärkers SV1 gleiche Gate-Source-Spannungen V1 auf. Entsprechendes gilt für die Transistoren T2 und T4 des zwei­ ten Stromverstärkers SV2, wobei diese beiden Transistoren Ga­ te-Source-Spannungen V2 aufweisen. Da der Steueranschluss y an Massepotenzial liegt und die Transistoren T1 und T2 kreuz­ gekoppelt sind, gelten folgende Gleichungen für die Spannun­ gen VC1 und VC2 der beiden Bitleitungen BL und BLB:
VC1 = V2 + V1
VC2 = V1 + V2
Unabhängig von der Stromverteilung in der Strombewerterschal­ tung SBSA sind die Bitleitungspotentiale VC1 und VC2 iden­ tisch. Es bildet sich ein sogenannter virtueller Kurzschluss zwischen den Knoten A und B aus, wodurch die Drain-Ströme der Transistoren T5 und T6 ebenfalls gleich groß sind. Da die Speicherzelle Z Strom zieht, fließt in den Transistoren T2 und T4 ein größerer Strom als in den Transistoren T1 und T3. Die Differenz der Drain-Ströme von T3 und T4 ist identisch dem Strom 10 der in die Speicherzelle Z fließt. Trotz der un­ terschiedlichen Ströme in den beiden Zweigen der Strombewer­ terschaltung SBSA sind die Spannungen VC1 und VC2 gleich groß und während des Lesevorgangs konstant. Bewirkt wird dies durch einen Rückkoppelmechanismus. Zunächst verringert sich dabei mit der Aktivierung der Speicherzelle Z der Strom in den Transistoren T1 und T3, während der Strom in dem zweiten Stromverstärker SV2 unverändert ist. Die Summe der Gate- Source-Spannungen V1 + V2 verringert sich. Aufgrund des er­ wähnten virtuellen Kurzschlusses würde dies das Potenzial des Knotenpunktes B verkleinern. Die Folge ist, dass der Prechar­ ge-Transistor T6 einen größeren Strom leitet, der eine größe­ re Gate-Source-Spannung V2 bewirkt und somit der Ursache, der Verringerung der Summe von V1 + V2, entgegenwirkt. Die Bit­ leitungspotentiale VC1 und VC2 sind während des Lesevorgangs gleich groß und konstant. Die Bitleitungskapazitäten CBL müs­ sen nicht umgeladen werden. Eine derartige Schaltung ist auch aus US 5,253,137 bekannt.
Eine Möglichkeit, die Ausgangssignale der Strombewertetschal­ tung SBSA weiterzuverarbeiten beruht darauf, die Drain- Anschlüsse der Transistoren T3 und T4 an Massepotenzial zu legen und die Potentiale der Knotenpunkte I und II zu den Eingängen einer nachgeschalteten Leseverstärkerschaltung LV zu führen.
Derartige Ausführungen sind aus Nobutaro Shibata: "Current Sense Amplifiers for Low-Voltage Memories", IEICE Trans. Electron., vol. E79-C, no. 8, pp. 1120-1130, August 1996, be­ kannt. Die entsprechend der Strombewerterschaltung SBSA in Fig. 4 aufgebaute Strombewerterschaltung weist anstelle der Transistoren T3 und T4 Widerstände R1 und R2 auf. In einem ersten Ausführungsbeispiel ist der nachgeschaltete Lesever­ stärker als Stromspiegeltyp und somit als statische Diffe­ renzstufe ausgebildet. In einem zweiten Ausführungsbeispiel ist der nachgeschaltete Leseverstärker lediglich aus einfa­ chen Invertern aufgebaut. Nachteilig bei den bekannten Strom­ bewerterschaltungen, insbesondere bei den Ausführungen mit zwei einfachen Stromverstärkern, und den bekannten Lesever­ stärkern ist der relativ hohe Leistungsverbrauch sowie der realtiv große Flächenbedarf. Des Weiteren ist die Zeitdauer für das Auslesen und Bewerten eines gespeicherten Zustands in einer Speicherzelle relativ groß und die Robustheit der be­ kannten Schaltungsanordnungen gegenüber Herstellungstoleran­ zen (Mismatch, etc.) relativ gering.
Aufgabe der Erfindung ist es, eine verbesserte Schaltungsan­ ordnung zum Auslesen und Bewerten eines Speicherzustands in einer Halbleiterspeicherzelle, insbesondere einer SRAM- Speicherzelle, zu schaffen.
Insbesondere ist es Aufgabe, eine Strombewerterschaltung zu schaffen, die ein schnelleres Auslesen und Bewerten einer zwischen zwei Leitungen auftretenden Signaldifferenz, insbe­ sondere bei einem Lesevorgang eines Speicherzustands in einer Halbleiterspeicherzelle, welche an Signalleitungen ange­ schlossen ist, ermöglicht sowie einen verminderten Flächenbe­ darf aufweist.
Des Weiteren ist es Aufgabe der Erfindung eine Leseverstär­ kerschaltung zu schaffen, mit der eine Spannungsdifferenz zwischen zwei Signalleitungen, welche insbesondere durch ei­ nen Lesevorgang zum Auslesen einer gespeicherten Information einer an die Signalleitungen angeschlossenen Speicherzelle erzeugt wird, einfach bewertet werden kann und mit dem die gelesene Information unabhängig vom Zustand vorgeschalteter Schaltungsteile am Ausgang des Leseverstärkers bereitgestellt werden kann.
Weiterhin ist es Aufgabe eine Schaltungsanordnung aus einer Halbleiterspeicherzelle, insbesondere einer SRAM- Speicherzelle, einer Strombewerterschaltung und einem Lese­ verstärker zu schaffen, welche einen relativ geringen Lei­ stungsverbrauch und eine schnelle und verbesserte Signalver­ arbeitung aufweist.
In einem ersten Aspekt der Erfindung wird die Aufgabe durch eine Strombewerterschaltung gelöst, die differentiell ausge­ führt ist. Die Strombewerterschaltung weist einen Differenz­ verstärker mit einem ersten Eingang, der einen ersten Eingang der differentiellen Strombewerterschaltung bildet, auf. Die­ ser erste Eingang des Differenzverstärkers ist mit einer er­ sten Signalleitung eines Datenleitungspaares elektrisch ver­ bunden. Der Differenzverstärker weist einen zweiten Eingang auf, welcher ein zweiter Eingang der differentiellen Strombe­ werterschaltung ist, wobei dieser zweite Eingang mit einer zweiten Signalleitung des Datenleitungspaares elektrisch ver­ bunden ist. Zum Einstellen eines Eingangswiderstands der Strombewerterschaltung weist die differentielle Strombewer­ terschaltung Mittel auf, die mit Ausgängen und den Eingängen des Differenzverstärkers und mit den Signalleitungen des Da­ tenleitungspaares elektrisch verbunden sind.
Mit der erfindungsgemäßen differentiellen Strombewerterschal­ tung kann ein Unterschied des in zwei Signalleitungen, insbe­ sondere komplementären Signalleitungen, fließenden Stroms schnell ermittelt werden. Durch den relativ einfachen Aufbau kann des Weiteren eine Strombewerterschaltung geschaffen wer­ den, die insbesondere gegenüber der Verwendung von zwei sepa­ raten Strombewerterschaltungen mit nur einem Eingang einen verminderten Flächenbedarf aufweist.
In einem bevorzugten Ausführungsbeispiel sind die Mittel zum Einstellen des Eingangswiderstandes durch zwei Transistoren eines ersten Leitungstyps ausgeführt. Der erste Transistor ist mit einem ersten Ausgang und dem ersten Eingang des Dif­ ferenzverstärkers und mit der ersten Signalleitung elektrisch verbunden. Der zweite Transistor ist mit einem zweiten Aus­ gang des Differenzverstärkers und der zweiten Signalleitung elektrisch verbunden. Vorteilhaft ist es, wenn der erste Transistor mit seinem Gate-Anschluss mit dem ersten Ausgang des Differenzverstärkers, mit einem zweiten Anschluss mit Massepotenzial und mit einem ersten Anschluss mit der ersten Signalleitung des Datenleitungspaares verbunden ist, wobei diese Verbindung vorteilhafter Weise über einen ersten Schal­ tungsknoten, mit dem der erste Eingang des Differenzverstär­ kers elektrisch verbunden ist, realisiert ist. Der zweite Transistor ist mit seinem Gate-Anschluss mit dem zweiten Aus­ gang des Differenzverstärkers, mit einem zweiten Anschluss mit Massepotenzial und mit einem ersten Anschluss mit der zweiten Signalleitung des Datenleitungspaares elektrisch ver­ bunden, wobei diese Verbindung vorteilhafter Weise über einen zweiten Schaltungsknoten, mit dem der zweite Eingang des Dif­ ferenzverstärkers elektrisch verbunden ist, realisiert ist.
Dadurch kann eine besonders schnelle Arbeitsweise der Strom­ bewerterschaltung erreicht werden. Vorteilhafter Weise weist der Differenzverstärker zwei parallel geschaltete Schaltungs­ zweige auf, wobei in jedem der beiden Schaltungszweige ein Transistor eines ersten Leitungstyps und ein Transistor eines zweiten Leitungstyps in Reihe geschaltet sind. Bevorzugt sind die beiden Schaltungszweige jeweils mit einem Ende an ein Versorgungsspannungspotenzial VDD und mit dem jeweils anderen Ende mit einem ersten Anschluss eines weiteren Transistors des ersten Leitungstyps elektrisch verbunden. Es kann vorge­ sehen sein, dass der Transistor des ersten Leitungstyps im ersten Schaltungszweig mit seinem Gate-Anschluss mit dem zweiten Eingang des Differenzverstärkers und der Transistor des ersten Leitungstyps im zweiten Schaltungszweig mit seinem Gate-Anschluss mit dem ersten Eingang des Differenzverstär­ kers elektrisch verbunden ist.
In vorteilhafter Weise wird die differentielle Strombewerter­ schaltung durch einen Schaltungsteil zum Einstellen des Ar­ beitspunktes des Differenzverstärkers ergänzt, wobei dieser Schaltungsteil zumindest zwei elektrische Verbindungen mit dem Differenzverstärker aufweist. Ein bevorzugtes Ausfüh­ rungsbeispiel des Schaltungsteils zum Einstellen des Ar­ beitspunktes kennzeichnet sich dadurch, dass ein erster Tran­ sistor des zweiten Leitungstyps mit seinem Gate-Anschluss mit einem ersten und einem zweiten Schaltungszweig des Differenz­ verstärkers, insbesondere mit dem Gate-Anschluss eines Tran­ sistors eines zweiten Leitungstyps im ersten Schaltungszweig und dem Gate-Anschluss eines Transistors eines zweiten Lei­ tungstyps im zweiten Schaltungszweig, elektrisch verbunden ist. Es kann vorgesehen sein, dass der Schaltungsteil zum Einstellen des Arbeitspunktes einen zweiten Transistor des zweiten Leitungstyps aufweist, dessen Gate-Anschluss mit ei­ nem dritten Eingang der Strombewerterschaltung elektrisch verbunden ist.
Ein vorteilhaftes Ausführungsbeispiel des Schaltungsteils zum Einstellen des Arbeitspunktes des Differenzverstärkers weist einen Transistor des ersten Leitungstyps auf, dessen Gate- Anschluss mit dem Gate-Anschluss eines Transistors eines er­ sten Leitungstyps des Differenzverstärkers elektrisch verbun­ den ist, wobei dieser Transistor des Differenzverstärkers in Reihe zu den Schaltungszweigen des Differenzverstärkers ge­ schaltet ist.
Weitere vorteilhafte Ausgestaltungen des Schaltungsteils zum Einstellen des Arbeitspunktes des Differenzverstärkers in der differentiellen Strombewerterschaltung sind in den Unteran­ sprüchen angegeben.
Eine besonders bevorzugte Ausführungsform der differentiellen Strombewerterschaltung kennzeichnet sich durch einen Schal­ tungsteil zum Deaktivieren des Differenzverstärkers. Dieser Schaltungsteil weist zumindest elektrische Verbindungen zu den Ausgängen des Differenzverstärkers und zu einem dritten und einem vierten Eingang der Strombewerterschaltung auf. Vorteilhaft ist es, wenn der Schaltungsteil zusätzlich elek­ trische Verbindungen zu einem ersten und einem zweiten Schal­ tungszweig des Differenzverstärkers aufweist. Durch den Schaltungsteil zum Deaktivieren des Differenzverstärkers weist die differentielle Strombewerterschaltung einen relativ geringen Leistungsverbrauch auf. Insbesondere wenn die diffe­ rentielle Strombewerterschaltung zum Auslesen eines Speicher­ zustands in einer Halbleiterspeicherzelle, insbesondere einer SRAM-Speicherzelle verwendet wird, kann dadurch der Diffe­ renzverstärker bzw. die gesamte differentielle Strombewerter­ schaltung unmittelbar nach Beendigung eines Lesevorgangs ab­ geschaltet werden und der Leistungsverbrauch dadurch erheb­ lich reduziert werden.
Ein bevorzugtes Ausführungsbeispiel des Schaltungsteils zum Deaktivieren des Differenzverstärkers weist einen ersten Transistor des ersten Leitungstyps auf, welcher mit dem er­ sten Ausgang des Differenzverstärkers und mit dem dritten Eingang der Strombewerterschaltung verbunden ist. Zumindest ein zweiter Transistor des ersten Leitungstyps ist mit dem zweiten Ausgang des Differenzverstärkers und mit dem dritten Eingang der Strombewerterschaltung verbunden. Darüber hinaus weist der Schaltungsteil zum Deaktivieren zwei Transistoren des zweiten Leitungstyps auf, wobei der eine mit seinem Gate- Anschluss mit dem dritten Eingang der Strombewerterschaltung und der andere mit dem vierten Eigang der Strombewerterschal­ tung elektrisch verbunden ist. Es kann vorgesehen sein die beiden Transistoren des ersten Leitungstyps mit ihren Gate- Anschlüssen mit dem dritten Eingang der Strombewerterschal­ tung und mit jeweils den ersten Anschlüssen mit Massepotenzi­ al zu verbinden. Der erste Transistor des ersten Leitungstyps ist darüber hinaus mit einem zweiten Anschluss mit dem ersten Ausgang des Differenzverstärkers und der zweite Transistor des ersten Leitungstyps mit einem zweiten Anschluss mit dem zweiten Ausgang des Differenzverstärkers elektrisch verbun­ den.
Vorteilhafter Weise ist der zweite Transistor des zweiten Leitungstyps des Schaltungsteils zum Deaktivieren des Diffe­ renzverstärkers mit seinem Gate-Anschluss mit dem vierten Eingang der Strombewerterschaltung, mit einem ersten An­ schluss an das Versorgungsspannungspotenzial und mit einem zweiten Anschluss mit den beiden Schaltungszweigen elektrisch verbunden. Insbesondere ist dieser zweite Transistor des zweiten Leitungstyps mit Gate-Anschlüssen von Transistoren eines zweiten Leitungstyps, von denen jeweils einer in einem der Schaltungszweige des Differenzverstärkers angeordnet ist, elektrisch verbunden.
In besonders vorteilhafter Weise sind die Schaltungsteile zum Einstellen des Arbeitspunkts und zum Deaktivieren des Diffe­ renzverstärkers derart verschaltet, dass sie zumindest ein gemeinsames Bauelement aufweisen, welches beiden Schaltungs­ teilen zugeordnet ist. Insbesondere ist dieses Bauelement in dem Schaltungsteil zum Einstellen des Arbeitspunktes durch den zweiten Transistor des zweiten Leitungstyps bzw. im Schaltungsteil zum Deaktivieren des Differenzverstärkers durch den ersten Transistor des zweiten Leitungstyps charak­ terisiert. Durch die Zuordnung eines oder mehrerer Bauelemen­ te zu den beiden Schaltungsteilen, kann die zum Ausführen dieser Funktionen - Einstellen des Arbeitspunktes und Deakti­ vieren des Differenzverstärkers bzw. der differentiellen Strombewerterschaltung - benötigte Anzahl an Bauelementen vermindert werden. Dadurch kann die differentielle Strombe­ werterschaltung mit einem reduzierten Schaltungsaufwand und darüber hinaus mit verminderten Flächenbedarf realisiert wer­ den.
In bevorzugter Weise kann die differentielle Strombewerter­ schaltung durch einen weiteren Schaltungsteil, welcher zum Aktivieren des Differenzverstärkers bzw. der gesamten diffe­ rentiellen Strombewerterschaltung dient, ergänzt werden. Die­ ser Schaltungsteil zum Aktivieren ist mit den beiden Ausgän­ gen des Differenzverstärkers und mit einem fünften und einem sechsten Eingang der Strombewerterschaltung elektrisch ver­ bunden. Es kann vorgesehen sein, dass dieser Schaltungsteil zum Aktivieren des Differenzverstärkers zumindest zwei Tran­ sistoren eines ersten Leitungstyps und vorteilhafterweise zu­ mindest zwei Transistoren eines zweiten Leitungstyps auf­ weist. Eine vorteilhafte Schaltungsanordnung dieser vier Transistoren in dem Schaltungsteil zum Aktivieren der diffe­ rentiellen Strombewerterschaltung ist in den Unteransprüchen angegeben.
Ein weiterer Aspekt der Erfindung betrachtet eine Lesever­ stärkerschaltung, insbesondere eine Leseverstärkerschaltung zum Bewerten einer Spannungsdifferenz zwischen zwei Datenlei­ tungen, insbesondere komplementären Datenleitungen, an denen eine Halbleiterspeicherzelle, insbesondere eine SRAM- Speicherzelle angeschlossen ist. Die Leseverstärkerschaltung weist einen ersten Schaltungsteil auf, der entsprechend dem ersten Schaltungsteil der aus dem Stand der Technik in Fig. 2 dargestellten Leseverstärkerschaltung entspricht. Die erfin­ dungsgemäße Leseverstärkerschaltung weist zusätzlich einen zweiten Schaltungsteil auf, der durch zwei Schaltungszweige mit jeweils zwei Transistoren gekennzeichnet ist. Die beiden Transistoren in den beiden Schaltungszweigen sind jeweils parallel geschaltet. Bevorzugt sind alle vier Transistoren der beiden Schaltungszweige von einem ersten Leitungstyp. Es kann vorgesehen sein, dass der erste Transistor im ersten Schaltungszweig mit seinem Gate-Anschluss mit einem ersten Eingang der Leseverstärkerschaltung und der zweite Transistor des ersten Schaltungszweigs mit seinem Gate-Anschluss mit ei­ nem dritten Eingang der Leseverstärkerschaltung elektrisch verbunden ist. Der erste Transistor des zweiten Schaltungs­ zweigs ist mit seinem Gate-Anschluss mit einem vierten Ein­ gang der Leseverstärkerschaltung und der zweite Transistor des zweiten Schaltungszweigs ist mit seinem Gate-Anschluss mit dem dritten Eingang der Leseverstärkerschaltung elek­ trisch verbunden. Die beiden Schaltungszweige sind mit einem Transistor des ersten Leitungstyps, welcher im zweiten Schal­ tungsteil des Leseverstärkers angeordnet ist, und mit welcher seinem Gate-Anschluss an dem dritten Eingang des Leseverstär­ kers anliegt, elektrisch verbunden. Des Weiteren weisen die beiden Schaltungszweige des zweiten Schaltungsteils zwei elektrische Verbindungen zum ersten Schaltungsteil des Lese­ verstärkers auf.
Durch die erfindungsgemäße Leseverstärkerschaltung kann eine aus einer der Leseverstärkerschaltung vorgeschalteten Schal­ tungsanordnung gelesene Information dauerhaft am Ausgang der Leseverstärkerschaltung zur Verfügung gestellt werden. Dies kann unabhängig davon gewährleistet werden in welchem Be­ triebszustand bzw. Schaltungszustand sich die der Lesever­ stärkerschaltung vorgeschalteten Schaltungsanordnung befin­ den. Insbesondere ist dies dann möglich, wenn eine der Lese­ verstärkerschaltung vorgeschaltete Strombewerterschaltung de­ aktiviert ist.
Des Weiteren betrachtet die Erfindung eine Schaltungsanord­ nung zum Auslesen und Bewerten eines Speicherzustands einer Halbleiterspeicherzelle, insbesondere einer SRAM-Speicher­ zelle, wobei die Halbleiterspeicherzelle mit einem Anschluss an einer ersten Datenleitung eines Datenleitungspaares und mit einem zweiten Anschluss mit einer zweiten Datenleitung des Datenleitungspaares elektrisch verbunden ist. Die Schal­ tungsanordnung weist eine erfindungsgemäße differentielle Strombewerterschaltung auf. Des Weiteren weist die Schal­ tungsanordnung eine Leseverstärkerschaltung, die der diffe­ rentiellen Strombewerterschaltung nachgeschaltet ist, auf. Es kann vorgesehen sein, als Leseverstärkerschaltung eine erfin­ dungsgemäße Leseverstärkerschaltung in der Schaltungsanord­ nung zu verschalten. Es kann beispielsweise aber auch eine Leseverstärkerschaltung bzw. ein Leseverstärker verwendet werden, wie sie beispielsweise aus Fig. 2 bekannt ist.
Des Weiteren betrachtet die Erfindung eine Schaltungsanord­ nung zum Auslesen und Bewerten eines Speicherzustands einer Halbleiterspeicherzelle, insbesondere einer SRAM-Speicher­ zelle, wobei die Halbleiterspeicherzelle mit einem Anschluss mit einer ersten Datenleitung eines Datenleitungspaares und mit einem zweiten Anschluss mit einer zweiten Datenleitung des Datenleitungspaares elektrisch verbunden ist, wobei die Schaltungsanordnung eine Strombewerterschaltung, insbesondere mit Mitteln zum Deaktivieren der Strombewerterschaltung, ins­ besondere eine differentielle Strombewerterschaltung auf­ weist. Des Weiteren weist die Schaltungsanordnung eine erfin­ dungsgemäße Leseverstärkerschaltung, welche der Strombewer­ terschaltung nachgeschaltet ist, auf. In einem vorteilhaften Ausführungsbeispiel ist die Strombewerterschaltung entspre­ chend der erfindungsgemäßen differentiellen Strombewerter­ schaltung ausgebildet.
Eine besonders bevorzugte Ausführungsform einer Schaltungsan­ ordnung mit einer Halbleiterspeicherzelle, einer Strombewer­ terschaltung und einer Leseverstärkerschaltung zeichnet sich dadurch aus, dass die Schaltungsanordnung einen Schaltungs­ teil zum automatischen Deaktivieren der Strombewerterschal­ tung nach einem Lesevorgang aufweist. Dieser Schaltungsteil zum automatischen Deaktivieren der Strombewerterschaltung ist zumindest mit einem Eingang der Strombewerterschaltung und mit zumindest mit einem Ausgang der Leseverstärkerschaltung elektrisch verbunden. Bei einer Kombination einer erfindungs­ gemäßen differentiellen Strombewerterschaltung und einer er­ findungsgemäßen Leseverstärkerschaltung ist es vorteilhaft, den Schaltungsteil zum automatischen Deaktivieren der Strom­ bewerterschaltung mit den beiden Ausgängen und dem dritten Eingang der Leseverstärkerschaltung und mit dem dritten und vierten Eingang der Strombewerterschaltung elektrisch zu ver­ binden.
Vorteilhafterweise weist der dritte Schaltungsteil zum auto­ matischen Deaktivieren der Strombewerterschaltung eine Rei­ henschaltung aus einem NAND-Gatter, einem Inverter und einem Flip-Flop auf. In einem bevorzugten Ausführungsbeispiel sind die Eingänge des NAND-Gatters mit den beiden Ausgängen der Leseverstärkerschaltung verbunden. Ein Ausgang des Flip-Flops ist mit dem vierten Eingang der Strombewerterschaltung und ein invertierter Ausgang des Flip-Flops ist mit dem dritten Eingang der Strombewerterschaltung und dem vierten Eingang der Leseverstärkerschaltung elektrisch verbunden. Durch den Schaltungsteil zum automatischen Deaktivieren kann eine wei­ tere Verbesserung im Hinblick auf Leistungsverbrauch der Schaltungsanordnung und Reduzierung der Zeitdauer für das Auslesen und Bewerten eines Speicherzustands in der SRAM- Speicherzelle erreicht werden.
Ausführungsbeispiele der differentiellen Strombewerterschal­ tung, der Leseverstärkerschaltung und einer Schaltungsanord­ nung zum Auslesen und Bewerten eines Speicherzustandes in ei­ ner Halbleiterspeicherzelle werden nachfolgend anhand von schematischen Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine aus dem Stand der Technik bekannte Anordnung von Speicherzellen und einer Leseverstärkerschaltung;
Fig. 2 eine aus dem Stand der Technik bekannte Leseverstär­ kerschaltung;
Fig. 3 eine aus dem Stand der Technik bekannte Reihenschal­ tung einer Strombewerterschaltung und einer Lesever­ stärkerschaltung;
Fig. 4 eine aus dem Stand der Technik bekannte Ausführung einer Strombewerterschaltung;
Fig. 5 eine erste Darstellung einer erfindungsgemäßen Strom­ bewerterschaltung;
Fig. 6 eine Darstellung eines Teilbereichs der erfindungsge­ mäßen Strombewerterschaltung;
Fig. 7 eine Darstellung einer erfindungsgemäßen Leseverstär­ kerschaltung;
Fig. 8 eine erfindungsgemäße Schaltungsanordnung zum Ausle­ sen und Bewerten eines Speicherzustands einer Halb­ leiterspeicherzelle mit automatischer Deaktivierung der Strombewerterschaltung;
Fig. 9 ein Funktionsdiagramm der erfindungsgemäßen Schal­ tungsanordnung gemäß Fig. 8;
Fig. 10 ein zweites Ausführungsbeispiel einer erfindungsge­ mäßen Strombewerterschaltung mit vorgeschalteten Speicherzellen; und
Fig. 11 ein drittes Ausführungsbeispiel einer Beschaltung ei­ ner erfindungsgemäßen Strombewerterschaltung mit vor­ geschalteten Speicherzellen.
In den Figuren sind gleiche oder funktionsgleiche Elemente mit den gleichen Bezugszeichen bezeichnet.
Eine erfindungsgemäße differentielle Strombewerterschaltung SBS (Fig. 5) weist einen Differenzverstärker DV auf, dessen erster Eingang inp mit einer ersten Bitleitung BL eines Bit­ leitungspaares elektrisch verbunden ist. Ein zweiter Eingang inn des Differenzverstärkers DV ist mit einer zweiten Bitlei­ tung BLB des Bitleitungspaares elektrisch verbunden. Die bei­ den Eingänge inp und inn sind zugleich der erste bzw. der zweite Eingang der differentiellen Strombewerterschaltung SBS. Ein erster Ausgang outp des Differenzverstärkers DV, welcher ein erster Ausgang der Strombewerterschaltung SBS ist, ist mit dem Gate-Anschluss eines im Ausführungsbeispiel als n-Kanal-Transistor ausgeführten Transistors MIN verbun­ den. Der Transistor MIN ist mit seinem Source-Anschluss mit Massepotenzial und seinem Drain-Anschluss über einen ersten Schaltungsknoten SK1 mit der ersten Bitleitung BL und dem er­ sten Eingang inp des Differenzverstärkers DV elektrisch ver­ bunden. Ein zweiter Ausgang outn des Differenzverstärkers DV, welcher ein zweiter Ausgang der differentiellen Strombewer­ terschaltung SBS ist, ist mit dem Gate-Anschluss eines im Ausführungsbeispiel als n-Kanal-Transistor ausgeführten Tran­ sistors MINB elektrisch verbunden. Der Transistor MINB weist mit seinem Source-Anschluss eine Verbindung zu Massepotenzial und mit seinem Drain-Anschluss über einen zweiten Schaltungs­ knoten SK2 eine Verbindung zur zweiten Bitleitung BLB und zum zweiten Eingang inn des Differenzverstärkers DV auf.
Eine Speicherzelle, die im Ausführungsbeispiel als SRAM- Speicherzelle ausgeführt ist, weist eine erste Verbindung mit der Bitleitung BL und eine zweite Verbindung mit der zweiten Bitleitung BLB auf. Mittels der im Ausführungsbeispiel als p- Kanal-Transistoren ausgeführten Transistoren ML und MLB wird ein Arbeitspunktstrom IB an den Bitleitungen BL und BLB ein­ gestellt. Dieser Arbeitspunktstrom IB fließt durch die Ein­ gangstransistoren MIN und MINB der differentiellen Strombe­ werterschaltung SBS. Der Spannungsdifferenzverstärker DV er­ fasst die Spannungsdifferenz zwischen den beiden Bitleitungen BL und BLB. Bei einem Lesevorgang wird der Arbeitspunktstrom IB abhängig vom gespeicherten Zustand (logischer Zustand "0" oder logischer Zustand "1") auf einer Seite um den Speicher­ zellenstrom iC vermindert. Dadurch verringert sich geringfü­ gig die Spannung an der betroffenen Bitleitung, im Ausfüh­ rungsbeispiel die Spannung an der Bitleitung BLB. Dadurch verringert sich auch die Spannung am Eingang inn des Diffe­ renzverstärkers DV. Durch die Rückkoppelung der Ausgänge outp und outn des Differenzverstärkers DV über die beiden Transi­ storen MIN und MINB wird das Einstellen eines geringen Ein­ gangswiderstands für eine Stromdetektion an den Eingängen der Strombewerterschaltung SBS erzeugt und die Spannungsänderung an der Bitleitung BLB gegen den Wert 0 ausgeregelt. Wird bei­ spielsweise an der Bitleitung BLB ein logischer Zustand "0" gelesen so wirkt der Rückkoppelmechanismus wie folgt. Der Ar­ beitspunktstrom IB wird in der Bitleitung BLB um den Spei­ cherzellenstrom ic vermindert wodurch die Spannung am Eingang inn des Differenzverstärkers DV sinkt. Als Folge davon sinkt die Ausgangsspannung am zweiten Ausgang outn des Differenz­ verstärkers DV und damit auch die Gate-Spannung des Transi­ stors MINB. Dies bewirkt ein Absinken des Stroms ioutn. Diese Abnahme des Stroms ioutn wirkt einer Reduzierung der Spannung in der Bitleitung BLB entgegen. Gleichzeitig steigt die Span­ nung am ersten Ausgang outp des Differenzverstärkers DV. Die an den Ausgängen outp und outn des Differenzverstärkers DV bzw. der differentiellen Strombewerterschaltung SBS erzeugte Spannungsdifferenz ΔV ist ein Maß für den Speicherzellenstrom iC sowie für die gespeicherte Information in der Speicherzel­ le Z und kann durch einen nicht dargestellten nachgeschalte­ ten Leseverstärker bewertet werden.
Der Differenzverstärker DV weist einen ersten Schaltungszweig SZW1 (Fig. 6) und einen zweiten Schaltungszweig SZW2 auf. Der erste Schaltungszweig SZW1 weist einen Transistor MLP, der im Ausführungsbeispiel als p-Kanal-Transistor ausgeführt ist, auf, welcher mit seinem Source-Anschluss mit Versorgungsspan­ nungspotenzial VDD und mit seinem Drain-Anschluss mit dem Drain-Anschluss eines Transistors MINN, welche im Ausfüh­ rungsbeispiel als n-Kanal-Transistor ausgeführt ist, auf. Der Transistor MINN ist mit seinem Gate-Anschluss mit dem zweiten Eingang inn des Differenzverstärkers DV elektrisch verbunden. Des Weiteren sind die Drain-Anschlüsse der Transistoren MLP und MINN mit dem ersten Ausgang outp des Differenzverstärkers DV elektrisch verbunden. Der zweite Schaltungszweig SZW2 weist einen p-Kanal-Transistor MLN und einen n-Kanal- Transistor MINP auf. Die Drain-Anschlüsse der Transistoren MLN und MINP sind mit dem zweiten Ausgang outn des Differenz­ verstärkers DV verbunden. Der Transistor MINP ist über seinen Gate-Anschluss mit dem ersten Eingang inp des Differenzver­ stärkers DV elektrisch verbunden. Der zweite Schaltungzweig SZW2 ist über den Source-Anschluss des Transistors MLN mit dem Versorgungsspannungspotenzial VDD verbunden. Beide Schal­ tungszweige SZW1 und SZW2 sind über die Source-Anschlüsse der Transistoren MINN und MINP mit dem Drain-Anschluss des nach­ geschalteten n-Kanal-Transistors MB1 elektrisch verbunden.
In vorteilhafter Weise ist der Differenzverstärker DV durch einen Schaltungsteil SAP zum Einstellen des Arbeitspunktes des Differenzverstärkers DV, durch einen Schaltungsteil STD zum Deaktivieren des Differenzverstärkers DV bzw. der gesam­ ten differentiellen Strombewerterschaltung SBS (Fig. 5) sowie durch einen Schaltungsteil STA zum Aktivieren des Differenz­ verstärkers DV bzw. der differentiellen Strombewerterschal­ tung SBS, erweitert. Der Schaltungsteil SAP zum Einstellen des Arbeitspunktes weist im Ausführungsbeispiel einen n- Kanal-Transistor MB2 und zwei p-Kanal-Transistoren MB3 und MB4 auf. Der Source-Anschluss des Transistors MB2 ist mit Massepotential verbunden. Der Gate-Anschluss des Transistors MB2 ist mit dem Gate-Anschluss des Transistors MB1 des Diffe­ renzverstärkers DV elektrisch verbunden. Der Drain-Anschluss des Transistors MB2 ist mit dem Gate-Anschluss des Transi­ stors MB2 rückgekoppelt und mit dem Drain-Anschluss des Tran­ sistors MB3 elektrisch verbunden. Der Gate-Anschluss des Transistors MB3 ist mit einem dritten Eingang PD der diffe­ rentiellen Strombewerterschaltung SBS (Fig. 5) elektrisch verbunden. Der Transistor MB4 ist mit seinem Source-Anschluss mit dem Versorgungsspannungspotenzial VDD verbunden. Der Drain-Anschluss des Transistors MB4 ist mit dem eigenen Gate- Anschluss und mit dem Source-Anschluss des Transistors MB3 elektrisch verbunden. Der Gate-Anschluss des Transistors MB4 ist des Weiteren mit den Gate-Anschlüssen der Transistoren MLP und MLN des Differenzverstärkers DV elektrisch verbunden.
Der Schaltungsteil SAP zum Einstellen des Arbeitspunktes des Differenzverstärkers DV weist über die Gate-Anschlüsse der Transistoren MB2 und MB4 zwei elektrische Verbindungen zu dem Differenzverstärker DV auf.
Der Schaltungsteil STD zum Deaktivieren der differentiellen Strombewerterschaltung SBS umfasst die beiden im Ausführungs­ beispiel als n-Kanal-Transistoren ausgeführten Transistoren MPD1 und MPD2. Des Weiteren weist der Schaltungsteil STD den p-Kanal-Transistor MPD3 auf. Als vierten Transistor weist der Schaltungsteil STD den auch zum Schaltungsteil SAP gehörenden Transistor MB3 auf. Die Transistoren MPD1 und MPD2 sind je­ weils mit ihren Gate-Anschlüssen mit dem dritten Eingang PD der differentiellen Strombewerterschaltung SBS und jeweils mit ihren Source-Anschlüssen mit Massepotenzial elektrisch verbunden. Der Transistor MPD1 ist mit seinem Drain-Anschluss mit dem ersten Ausgang outp des Differenzverstärkers DV und der Transistor MPD2 ist mit seinem Drain-Anschluss mit dem zweiten Ausgang outn des Differenzverstärkers DV verbunden. Der Transistor MPD3 ist mit seinem Source-Anschluss mit Ver­ sorgungsspannungspotenzial VDD und mit seinem Gate-Anschluss mit einem vierten Eingang PDn der differentiellen Strombewer­ terschaltung SBS verbunden. Der Drain-Anschluss des Transi­ stors MPD3 ist mit dem Source-Anschluss des Transistors MB3, mit dem Gate-Anschluss des Transistors MB4 und mit den Gate- Anschlüssen der Transistoren MLP und MLN elektrisch verbun­ den. Der Schaltungsteil STD zum Deaktivieren der differen­ tiellen Strombewerterschaltung SBS weist somit eine elektri­ sche Verbindung zum ersten und zum zweiten Schaltungszweig SZW1 und SZW2 und den Ausgängen outp und outn des Differenz­ verstärkers DV sowie zu dem dritten und vierten Eingang PD und PDn der Strombewerterschaltung SBS auf.
Der Schaltungsteil STA zum Aktivieren der differentiellen Strombewerterschaltung SBS weist im Ausführungsbeispiel vier Transistoren auf, von denen zwei Transistoren MPREn1 und MPREn2 als n-Kanal-Transistoren ausgeführt sind. Die beiden weiteren Transistoren MPREp1 und MPREp2 sind als p-Kanal- Transistoren ausgebildet. Die Transistoren MPREp1 und MPREp2 sind mit ihren Source-Anschlüssen mit dem Gate-Anschluss des Transistors MB4 und den Gate-Anschlüssen der Transistoren MLP und MLN verbunden. Mit ihren Gate-Anschlüssen sind diese bei­ den Transistoren MPREp1 und MPREp2 mit einem fünften Eingang PRECHn der Strombewerterschaltung SBS elektrisch verbunden. Der Transistor MPREp1 ist mit seinem Drain-Anschluss mit dem ersten Ausgang outp verbunden. Der Transistor MPREp2 ist mit seinem Drain-Anschluss mit dem zweiten Ausgang outn des Dif­ ferenzverstärkers DV bzw. der differentiellen Strombewerter­ schaltung SBS elektrisch verbunden. Die beiden Transistoren MPREn1 und MPREn2 sind jeweils mit ihren Drain-Anschlüssen an Versorgungsspannungspotential VDD und mit ihren Gate- Anschlüssen mit einem fünften Eingang PRECH der differentiel­ len Strombewerterschaltung SBS verbunden. Der Transistor MPREn1 ist mit seinem Source-Anschluss mit dem ersten Ausgang outp der differentiellen Strombewerterschaltung SBS verbun­ den. Der Transistor MPREn2 ist mit seinem Source-Anschluss mit dem zweiten Ausgang outn der differentiellen Strombewer­ terschaltung SBS elektrisch verbunden.
Die Funktionsweise des in Fig. 6 dargestellten Differenzver­ stärkers DV mit der entsprechenden Zusatzbeschaltung durch die Schaltungsteile SAP, STD und STA wird nachfolgend erläu­ tert. Zum Abschalten des Differenzverstärkers DV bzw. der in Fig. 6 ohne die beiden Transistoren MIN und MINB (Fig. 5) dargestellten differentiellen Strombewerterschaltung SBS, wird am Eingang PD beispielsweise ein dem logischen Zustand "1" entsprechendes Signal und an dem Eingang PDn ein dazu in­ vertiertes Signal angelegt. Beispielsweise kann das am Ein­ gang PD angelegte Signal ein Betriebsspannungssignal sein. Durch das Anlegen derartiger Signale an diese Eingänge PD und PDn sperrt der Transistor MB3 und unterbricht den Stromfluss durch die Transistoren MB2 und MB4. Obwohl der Transistor MB4 durch seine Rückkoppelung sich selbst sowie die an seinem Ga­ te-Anschluss angeschlossenen Transistoren MLP und MLN ab­ schaltet, zieht der Transistor MPD3 zusätzlich die Gate- Spannung des Transistors MB4, des Transistors MLP und des Transistors MLN gegen die Betriebsspannung. Dadurch wird er­ reicht, dass diese Transistoren MB4, MLP und MLN sehr schnell sperren. Des Weiteren werden die Ausgänge outp und outn des Differenzverstärkers durch die Transistoren MPD1 und MPD2 ge­ gen Massepotenzial gezogen, wodurch die angeschlossenen und in Fig. 6 nicht dargestellten Eingangstransistoren MIN und MINB der differentiellen Strombewerterschaltung (Fig. 5) sperren. Dadurch kann erreicht werden, dass nach dieser Ab­ schaltung durch die Datenleitungen BL und BLB kein Strom mehr fließt, und somit keine statische Verlustleistung auf­ tritt.
Zum Aktivieren der differentiellen Strombewerterschaltung SBS wird das Signal am Eingang PD auf den logischen Zustand "0" sowie das Signal am Eingang PDn auf den logischen Zustand "1" gesetzt. Um diesen Aktivierungsvorgang zu beschleunigen, be­ findet sich an dem Ausgang outp den Transistorpaar MPREp1 und MPREn1 sowie am Ausgang outn das Tranistorpaar MPREp2 und MPREn2. Diese vier Transistoren MPREn1, MPREn2, MPREp1 und MPREp2 werden nur für eine kurze Vorladephase (Precharge- Phase) eingeschaltet. In diesem Fall wird das Signal am Ein­ gang PRECH auf einen logischen Zustand "1" und am Eingang- PRECHn auf den logischen Zustand "0" gesetzt. Zunächst laden n-Kanal-Transistoren MPREn1 und MPREn2 die Ausgänge outp und outn sehr schnell auf das Potenzial VDD - VT auf. Die langsa­ meren p-Kanal-Transistoren MPREp1 und MPREp2 dienen des Wei­ teren einer Feineinstellung, indem sie die beiden Ausgänge outp und outn auf die Gate-Spannung des Tranistors MB4 laden. Dadurch kann in vorteilhafter Weise erreicht werden, dass auch bei großen Schwankungen der Vorladedauer die Ausgänge outp und outn auf einen konstanten Spannungswert geladen wer­ den. Zudem ergeben sich durch die Verwendung von komplementä­ ren Transistoren MPREn1, MPREp1 bzw. MPREn2 und MPREp2 zum Vorladen gegenüber einer Verwendung von Einzeltransistoren während des Abschaltens dieser Transistoren wesentlich weni­ ger Störungen der Ausgangsspannungen, da sich die von den pa­ rasitären Transistorkapazitäten in den Ausgangsknoten strö­ menden Ladungen weitgehend ausgleichen. Durch die zusätzli­ chen Schaltungsteile SAP, STD und STA kann die Eingangsstufe bzw. die differentielle Strombewerterschaltung SBS sofort nach Beendigung eines Lesevorgangs relativ rasch abgeschaltet werden und zu Beginn eines Lesevorgangs sehr schnell wieder aktiviert werden, wodurch der Leistungsverbrauch der diffe­ rentiellen Strombewerterschaltung SBS erheblich reduziert werden kann.
Die an den Ausgängen outp und outn der differentiellen Strom­ bewerterschaltung SBS anliegende Spannung ΔV, welche den Speicherzellenstrom iC proportional ist, kann mit einem nach­ geschalteten Leseverstärker bewertet werden. Beispielsweise kann der differentiellen Strombewerterschaltung SBS eine er­ findungsgemäße Leseverstärkerschaltung LV gemäß Fig. 7 nach­ geschaltet sein. Die Leseverstärkerschaltung LV weist einen ersten Schaltungsteil ST1 auf, welcher in seiner Verschaltung und seinem Aufbau dem ersten Schaltungsteil der aus Fig. 2 bekannten Leseverstärkerschaltung entspricht. Ein zweiter Schaltungsteil ST2 der Leseverstärkerschaltung LV weist einen ersten Schaltungszweig welcher die Transistoren M4 und MH1 und einen zweiten Schaltungsteil in dem die Transistoren M8 und MH2 angeordnet sind, auf. Diese vier Transistoren M4, M8, MH1 und MH2 sind im Ausführungsbeispiel als n-Kanal- Transistoren ausgebildet. Die Transistoren M4 und MH1 sind im ersten Schaltungszweig parallel geschaltet, wobei der Transi­ stor M4 mit seinem Gate-Anschluss mit einem ersten Eingang NN der Leseverstärkerschaltung LV elektrisch verbunden ist. Der Transistor MH1 ist mit seinem Gate-Anschluss mit einem weite­ ren Eingang HOLD verbunden. Die beiden Transistoren M4 und MH1 sind mit ihren Drain-Anschlüssen mit dem Source-Anschluss des Transistors M3 des ersten Schaltungsteils ST1 und mit ih­ ren Source-Anschlüssen mit dem Drain-Anschluss des Transi­ stors M9 elektrisch verbunden. Der Transistor M8 im zweiten Schaltungszweig ist mit seinem Gate-Anschluss mit einem zwei­ ten Eingang NP der Leseverstärkerschaltung LV elektrisch ver­ bunden. Der Transistor MH2 weist mit seinem Gate-Anschluss eine elektrische Verbindung zu dem Eingang HOLD auf. Die bei­ den Transistoren M8 und MH2 sind mit ihren Drain-Anschlüssen mit dem Source-Anschluss des Transistors M7 des ersten Schal­ tungsteils ST1 und mit ihren Source-Anschlüssen mit dem Drain-Anschluss des Transistors M9 elektrisch verbunden. Der Transistor M9 ist mit seinem Gate-Anschluss mit dem Eingang SAEN der Leseverstärkerschaltung LV verbunden und mit seinem Source-Anschluss an Massepotenzial geführt.
Liegt an den Eingängen NN und NP ein Signal an, welches bei­ spielsweise der Spannungsdifferenz ΔV entspricht und bei­ spielsweise durch eine der Leseverstärkerschaltung LV vorge­ schaltete Strombewerterschaltung SBS erzeugt wird, wird in der Leseverstärkerschaltung eine Bewertung dieses Signals dann durchgeführt, wenn am Eingang SAEN ein Aktivierungs­ signal zum Starten eines Bewertungsvorgangs anliegt. An den beiden Ausgängen SO und SON der Leseverstärkerschaltung LV wird dadurch ein entsprechendes Ausgangssignal erzeugt. Wird die der Leseverstärkerschaltung LV vorgeschaltete Schaltungs­ anordnung, durch welche das an den Eingängen NN und NP anlie­ gende Signal erzeugt wird, beispielsweise eine Strombewerter­ schaltung SBS, deaktiviert, schalten die Eingangstransistoren M4 und M8 ab. Damit die Leseverstärkerschaltung LV auch nach dieser Deaktivierung der vorgeschalteten Schaltungsanordnung an seinen Ausgängen SO und SON weiterhin die an deinen Ein­ gängen NN und NP angelegten Information zur Verfügung stellt, werden die beiden Transistoren MH1 und MH2 durch ein Signal am Eingang HOLD aktiviert. Dadurch werden die Transistoren M4 und M8 überbrückt und die über die Eingänge NN und NP gelese­ ne Information auch nach dem Abschalten der Transistoren M4 und M8 an den Ausgängen SO und SON zur Verfügung gestellt.
Eine erfindungsgemäße Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustands in einer Halbleiterspeicher­ zelle, insbesondere einer SRAM-Speicherzelle ist in Fig. 8 dargestellt. Die Schaltungsanordnung weist eine SRAM- Speicherzelle Z auf, welche mit den Bitleitungen BL und BLB verbunden ist. Die Bitleitung BL ist mit dem Schaltungsknoten SK1 und die Bitleitung BLB ist mit dem Schaltungsknoten SK2 elektrisch verbunden. Des Weiteren weist die Schaltungsanord­ nung eine Strombewerterschaltung SBS und einen der Strombe­ werterschaltung SBS nachgeschaltete Leseverstärkerschaltung LV auf. Im Ausführungsbeispiel gemäß Fig. 8 ist die Strombe­ werterschaltung SBS als differentielle Strombewerterschaltung SBS entsprechend der erfindungsgemäßen differentiellen Strom­ bewerterschaltung SBS in Fig. 5 ausgeführt. Der Differenzver­ stärker DV ist entsprechend Fig. 6 ausgeführt. Die Lesever­ stärkerschaltung LV ist im Ausführungsbeispiel gemäß Fig. 8 entsprechend der erfindungsgemäßen Leseverstärkerschaltung LV in Fig. 7 ausgeführt. Des Weiteren weist die Schaltungsanord­ nung einen Schaltungsteil STAD zum Aktivieren und automati­ schen Deaktivieren der differentiellen Strombewerterschaltung SBS auf. Der Schaltungsteil STAD weist eine Reihenschaltung aus einem NAND-Gatter, einem Inverter I und einem Flip-Flop FF, welches im Ausführungsbeispiel als RS-Flip-Flop ausgebil­ det ist, auf. Ein erster Eingang des NAND-Gatters ist mit dem ersten Ausgang SO und ein zweiter Eingang des NAND-Gatters ist mit dem zweiten Ausgang SON der Leseverstärkerschaltung LV elektrisch verbunden. Das Ausgangssignal des Inverters I liegt an einem ersten Eingang des Flip-Flops FF an. An einem zweiten Eingang des Flip-Flops FF wird das Signal angelegt, welches über den Eingang PRECHn an dem entsprechenden Eingang der differentiellen Strombewerterschaltung SBS anliegt. Das Flip-Flop FF ist mit einem ersten Ausgang mit dem Eingang PDn der differentiellen Strombewerterschaltung SBS bzw. des Dif­ ferenzverstärkers DV elektrisch verbunden. Ein zweiter, zum ersten Ausgang PDn invertierter Ausgang PD des Flip-Flops FF ist mit dem Eingang PD des Differenzverstärkers DV und mit dem Eingang HOLD der Leseverstärkerschaltung LV elektrisch verbunden.
Die Funktionsweise des Aktivierens und automatischen Deakti­ vierens der differentiellen Strombewerterschaltung SBS wird nachfolgend erläutert. Ein Vorladesignal wird an den Eingang PRECH der differentiellen Strombewerterschaltung SBS bzw. des Differenzverstärkers DV angelegt. Der Lesevorgang startet dann, wenn beispielsweise eine steigende Flanke des Vorlade­ signals detektiert wird. Ein komplementäres Vorladesignal wird an den Eingang PRECHn angelegt. Über das Flip-Flop FF wird das Signal am Ausgang PD auf den logischen Zustand "0" gesetzt und dadurch die differentielle Strombewerterschaltung SBS aktiviert. Dieser aktivierte Zustand bleibt auch nach dem folgenden Deaktivieren des Vorladesignals am Eingang PRECH (Signal entsprechend dem logischen Zustand "0") erhalten. Über eine nicht dargestellte Wortleitung wird die ausgewählte SRAM-Speicherzelle Z mit der Bitleitung BLB verbunden und der Strom iC beginnt zu fließen, wodurch in der differentiellen Strombewerterschaltung SBS ein Spannungssignal entsprechend der Spannungsdifferenz ΔV umgewandelt wird. Durch Anlegen ei­ nes Aktivierungssignals am Eingang SAEN der Leseverstärker­ schaltung LV wird dieses Spannungssignal entsprechend dieser Spannungsdifferenz ΔV bewertet. Zeitlich vor dieser Aktivie­ rung über den Eingang SAEN sind beide Ausgänge SO und SON der Leseverstärkerschaltung LV auf ein Betriebsspannungspotenzial (logischer Zustand "1") geladen. Während der Bewertungsphase in der Leseverstärkerschaltung LV wird einer der beiden Aus­ gänge SO oder SON auf einen logischen Zustand "0" gesetzt. Mit diesem Wechsel des logischen Zustandes ist gleichzeitig der Lesevorgang beendet. Das an den Ausgängen SO und SON an­ geschlossene NAND-Gatter schaltet von einem logischen Zustand "0" auf einen logischen Zustand "1". Das Ausgangssignal X wird an den nachgeschalteten Inverter I angelegt. Der Inver­ ter I erzeugt ein entsprechendes Ausgangssignal, wodurch das Ausgangssignal des Flip-Flops FF am Ausgang PD auf den logi­ schen Zustand "1" gesetzt wird und die differentielle Strom­ bewerterschaltung SBS abgeschaltet wird. Es kann vorgesehen sein, dass dieser Aktivierungs- und Deaktivierungszyklus durch ein entsprechendes Signal am Eingang PRECH erneut ge­ startet wird. Das Signal des Ausgangs PD wird auch an den Eingang HOLD der Leseverstärkerschaltung LV angelegt. Dadurch wird auch nach der automatischen Deaktivierung der differen­ tiellen Strombewerterschaltung SBS an den Ausgängen SO und SON der Leseverstärkerschaltung LV die gelesene Information zur Verfügung gestellt. Wie bereits in den Ausführungen zu Fig. 7 erwähnt, werden die mit den Eingängen NN und NP der Leseverstärkerschaltung LV verbundenen Transistoren M4 und M8 (Fig. 7) durch die Transistoren MH1 und MH2 (Fig. 7) über­ brückt, da diese Transistoren M4 und M8 abschalten, weil die Ausgangsspannung der vorgeschalteten differentiellen Strombe­ werterschaltung SBS auf einen Spannungswert 0 gezogen wird, um die Transistoren MIN und MINB abzuschalten.
In dem Funktionsdiagramm gemäß Fig. 9 ist der zeitliche Ver­ lauf der Signale dargestellt. Zum Zeitpunkt T1 wird das Vor­ ladesignal am Eingang PRECH vom logischen Zustand "0" auf den logischen Zustand "1" gesetzt und der Lesevorgang gestartet. Zeitgleich wird das Signal am Ausgang PD des Flip-Flops FF vom logischen Zustand "1" auf den logischen Zustand "0" ge­ setzt. Zu einem Zeitpunkt T2 wird das Vorladesignal wieder auf den logischen Zustand "0" gesetzt. Zu einem Zeitpunkt T3 wird das Wortleitungssignal WL von einem logischen Zustand "0" auf einen logischen Zustand "1" gesetzt und die Speicher­ zelle Z ausgewählt. In der Zeitdauer zwischen den Zeitpunkten T3 und T4 wird der Speicherzellenstrom ic durch die differen­ tielle Strombewerterschaltung SBS detektiert. Zum Zeitpunkt T4 wird das Signal am Eingang SAEN des Leseverstärkers LV von einem logischen Zustand "0" auf einen logischen Zustand "1" gesetzt. Ab diesem Zeitpunkt T4 wird solange eine Bewertung der an den Eingängen NN und NP anliegenden Signale durchge­ führt, bis einer der Ausgänge SO und SON einen logischen Zu­ stand "0" annimmt. Zu diesem Zeitpunkt ist der Lesevorgang bzw. die Bewertungsphase beendet und das Ausgangssignal X des NAND-Gatters (Fig. 8) wird von einem logischen Zustand "0" auf einen logischen Zustand "1" gesetzt. Dieses Signal X wird über den Inverter I zu dem Flip-Flop FF geführt und das Sig­ nal am Ausgang PD zu einem Zeitpunkt T5 vom logischen Zustand "0" auf den logischen Zustand "1" gesetzt.
Es kann auch vorgesehen sein, dass die Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustandes der SRAM- Speicherzelle eine erfindungsgemäße differentielle Strombe­ werterschaltung SBS gemäß Fig. 5, insbesondere mit einem Dif­ ferenzverstärker DV welcher eine Zusatzbeschaltung entspre­ chend der Darstellung in Fig. 6 aufweist besitzt, und einen aus dem Stand der Technik bekannten Leseverstärker LV, bei­ spielsweise einen Leseverstärker LV gemäß Fig. 2, vorgeschal­ tet ist. Da diese bekannte Leseverstärkerschaltung LV keinen Eingang HOLD aufweist, kann in diesem Falle die an den Ein­ gängen gelesene Information nach der automatischen Deaktivie­ rung der differentiellen Strombewerterschaltung SBS durch den Schaltungsteil STAD nicht weiterhin zur Verfügung gestellt werden. Möglich ist es auch, den Differenzverstärker DV in der erfindungsgemäßen differentiellen Strombewerterschaltung SBS ohne die Schaltungsteile STA, STD und SAP auszuführen. In diesem Falle kann jedoch keine automatische Deaktivierung durchgeführt werden und der Schaltungsteil STAD ist nicht notwendig.
Eine Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustandes einer SRAM-Speicherzelle kann auch derart ausgeführt sein, dass die Schaltungsanordnung eine aus dem Stand der Technik bekannte Strombewerterschaltung, beispiels­ weise die in Fig. 4 dargestellte Strombewerterschaltung SBS aufweist. Zum Bewerten des Ausgangssignals dieser Strombewer­ terschaltung kann die Schaltungsanordnung eine erfindungsge­ mäße Leseverstärkerschaltung LV gemäß Fig. 7 aufweisen. Ein automatisches Deaktivieren der Strombewerterschaltung SBS und damit ein Verschalten des Schaltungsteils STAD in der Schal­ tungsanordnung kann in diesem Falle nur dann durchgeführt werden, wenn die Strombewerterschaltung insbesondere Mittel zum Deaktivieren aufweist.
Weitere Ausführungsbeispiele welche eine Zusatzbeschaltung mit einem Bitleitungsmultiplexer und einer Schaltung zum Re­ duzieren der Zeitdauer beim Lesezugriff auf die Speicherzelle aufweisen, welche insbesondere durch die Multiplexerschaltung erhöht wird, sind in den Fig. 10 und 11 gezeigt. Eine Le­ severstärkerschaltung LV ist in der Regel größer als die Breite einer Speicherzelle Z. Daher sind einer Leseverstär­ kerschaltung generell mehrere Bitleitungen zugeordnet, von denen jeweils eine durch eine Multiplexerschaltung, welche im Prinzip mehrere Schalter aufweist, an die Leseverstärker­ schaltung geschaltet wird. Die Multiplexerschaltung weist ei­ nen Widerstand auf, der in Reihe zum Eingangswiderstand der Leseverstärkerschaltung bzw. der Strombewerterschaltung liegt. Die Multiplexerschaltung hat dadurch einen wesentli­ chen Einfluss auf das Zeitverhalten beim Lesezugriff auf die Speicherzelle. Durch die Schaltung zum Reduzieren dieser durch die Multiplexerschaltung bedingten Zeitverzögerung kann diese Zeitverzögerung reduziert werden. Eine derartige Schal­ tungsanordnung zum Reduzieren dieser Zeitdauer beim Lesezu­ griff auf den Speicher ist in der deutschen Offenlegungs­ schrift DE 100 23 362 A1 offenbart, welche hiermit vollstän­ dig in den Offenbarungsgehalt der Anmeldung aufgenommen wird.
In Fig. 10 ist eine Schaltung angegeben bei welcher die Drain-Anschlüsse der Transistoren MIN und MINB sowie die Ein­ gänge inp und inn der differentiellen Strombewerterschaltung SBS jeweils mit einem Drain-Anschluss eines p-Kanal-Tran­ sistors elektrisch verbunden ist. Diese vier Transistoren bilden einen Bitleitungsmultiplexer und sind mit ihren Gate- Anschlüssen mit einer Schaltung zur Reduzierung der Zeitdauer beim Lesezugriff auf die Speicherzelle Z bzw. ein Speicher­ zellenfeld mit mehreren Speicherzellen Z verbunden. Durch diese Schaltung zum Reduzieren dieser Zeitverzögerung beim Lesezugriff auf die Speicherzelle Z wird ein Signal SEL er­ zeugt, wodurch die vier Transistoren des Bitleitungsmultiple­ xers gesteuert werden.
Ein weiteres Ausführungsbeispiel ist in Fig. 11 gezeigt. Die Multiplexerschaltung ist in diesem Ausführungsbeispiel aus zwei p-Kanal-Transistoren aufgebaut, welche mit ihren Gate- Anschlüssen mit dem Signal SEL gesteuert werden. Einer der beiden Transistoren ist mit seinem Drain-Anschluss mit dem Schaltungsknoten SK1 und der zweite Transistor mit seinem Drain-Anschluss mit dem Schaltungsknoten SK2 elektrisch ver­ bunden.
Neben den in den Figuren dargestellten Ausführungsbeispielen, kann darüber hinaus eine Mehrzahl an weiteren erfindungsgemä­ ßen Schaltungsanordnungen zum Auslesen und Bewerten eines Speicherzustandes in einer Halbleiterspeicherzelle, insbeson­ dere einer SRAM-Speicherzelle, realisiert werden. Ein wesent­ licher Bestandteil einer derartigen Schaltungsanordnung kann die erfindungsgemäße differentielle Strombewerterschaltung sein. Diese differentiell aufgebaute Strombewerterschaltung weist einen Differenzverstärker auf, dessen Ausgänge über Mittel zum Einstellen des Eingangswiderstandes des Differenz­ verstärkers mit dessen Eingängen und den Signalleitungen, zwischen denen eine Spannungsdifferenz durch den Differenz­ verstärker ermittelt wird und durch die differentielle Strom­ bewerterschaltung ein entsprechender Strom bewertet wird, elektrisch verbunden. Durch diesen Aufbau und die Beschaltung arbeitet die differentielle Strombewerterschaltung sehr schnell und ihr benötigter Flächenbedarf ist relativ gering. Besonders bei der Verwendung einer differentiellen Strombe­ werterschaltung zum Auslesen einer an die Bitleitungen ange­ schlossenen SRAM-Speicherzelle, ist damit ein sehr schnelles Bewerten möglich, wenn an die Bitleitungen eine Vielzahl von weiteren Speicherzellen angeschlossen sind. Der Differenzver­ stärker bzw. die differentielle Strombewerterschaltung kann darüber hinaus in erfinderischer Weise durch Schaltungsteile zum Einstellen des Arbeitspunktes des Differenzverstärkers und/oder durch einen Schaltungsteil zum Deaktivieren des Dif­ ferenzverstärkers bzw. der differentiellen Strombewerter­ schaltung und/oder einem Schaltungsteil zum Aktivieren des Differenzverstärkers bzw. der differentiellen Strombewerter­ schaltung ergänzt werden.
Die Spannungsdifferenz zwischen zwei Signalleitungen kann auch direkt durch eine erfinderische Leseverstärkerschaltung detektiert werden, deren Eingänge mit den beiden Signallei­ tungen verbunden ist. In diesem Falle wird am Ausgang der Le­ severstärkerschaltung keine dem Strom entsprechende Span­ nungsdifferenz zur Verfügung gestellt, sondern die direkt zwischen den Signalleitungen auftretende Spannung als logi­ sches Signal zur Verfügung gestellt. Durch die erfindungsge­ mäße Beschaltung der Leseverstärkerschaltung kann am Ausgang die detektierte Spannungsdifferenz zeitlich kontinuierlich zur Verfügung gestellt werden, unabhängig davon, ob die Span­ nungen auf den beiden Signalleitungen auf 0 gesetzt werden oder nicht. Bevorzugt wird die Leseverstärkerschaltung in ei­ ner Schaltungsanordnung zum Auslesen und Bewerten des Spei­ cherzustandes einer Speicherzelle verwendet, wobei in diesem Falle keine Strombewerterschaltung der Leseverstärkerschal­ tung vorgeschaltet sein muss. Dadurch ist es möglich, eine sichere und stetige Weiterverarbeitung des Ausgangssignals der Leseverstärkerschaltung zu gewährleisten.
Wird eine Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustandes einer Halbleiterspeicherzelle aus einer SRAM-Speicherzelle, einer Strombewerterschaltung und einer Leseverstärkerschaltung aufgebaut, so zeichnet sich eine mög­ liche Ausführung einer erfinderischen Schaltungsanordnung da­ durch aus, dass die Strombewerterschaltung entsprechend der erfindungsgemäßen differentiellen Strombewerterschaltung aus­ gebildet ist und mit einer bekannten Leseverstärkerschaltung kombiniert wird. Vorteilhaft kann diese Schaltungsanordnung mit einem Schaltungsteil zum automatischen Deaktivieren der Strombewerterschaltung kombiniert werden. Durch die Verwen­ dung eines derartigen Schaltungsteils zum automatischen Deak­ tivieren wird ein reduzierter Leistungsverbrauch der Schal­ tungsanordnung, insbesondere der Strombewerterschaltung, da­ durch erreicht, indem die Strombewerterschaltung zeitlich op­ timiert betrieben wird und somit unmittelbar vor einem Lese­ vorgang aktiviert und unmittelbar nach Beenden des Lesevor­ gangs wieder deaktiviert wird.
Eine weitere mögliche erfinderische Kombination einer derar­ tigen Schaltungsanordnung ergibt sich aus einer Kombination einer bekannten Strombewerterschaltung mit einer der Strombe­ werterschaltung nachgeschalteten erfinderischen Leseverstär­ kerschaltung. Insbesondere dann, wenn die Strombewerterschal­ tung deaktiviert wird, wird dadurch auch nach einem Deakti­ vieren eine weitere Verarbeitung des Ausgangssignals der Le­ severstärkerschaltung ermöglicht. Dies kann dadurch gewähr­ leistet werden, da die erfindungsgemäße Leseverstärkerschal­ tung auch nach dem Deaktivieren der Strombewerterschaltung noch die gelesene Information in Form dieses Ausgangssignals der Leseverstärkerschaltung zur Verfügung stellt. Besonders vorteilhaft ist es auch bei dieser Kombination die Schal­ tungsanordnung in erfinderischer Weise durch einen Schal­ tungsteil zum automatischen Deaktivieren der Strombewerter­ schaltung zu erweitern. Durch entsprechende Beschaltung der Strombewerterschaltung mit dem Schaltungsteil zum automati­ schen Deaktivieren der Strombewerterschaltung ist auch in diesem Falle ein automatischen Deaktivieren möglich, wobei die Beschaltung insbesondere dann aufwandsarm realisiert wer­ den kann, wenn die Strombewerterschaltung Mittel zum Deakti­ vieren aufweist.
Die besonders bevorzugte Ausführung der Schaltungsanordnung kennzeichnet sich durch eine Kombination der erfindungsgemä­ ßen differentiellen Strombewerterschaltung mit der erfin­ dungsgemäßen Leseverstärkerschaltung, da bei dieser Kombina­ tion die Zeitdauer zur Erfassung und Bewertung eines Spei­ cherzustandes minimiert werden kann. Der sehr geringe Lei­ stungsverbrauch dieser erfindungsgemäßen Schaltungsanordnung kann in diesem Fall weiter dadurch reduziert werden, dass ei­ ne automatische Deaktivierung der differentiellen Strombewer­ terschaltung durch eine aufwandsarme Zusatzbeschaltung der Schaltungsanordnung durch den Schaltungsteil zum automati­ schen Deaktivieren erreicht wird.
Dieses erfinderische Konzept der automatischen Deaktivierung einer Strombewerterschaltung mittels einer geeigneten zusätz­ lichen Beschaltung wie sie durch den Schaltungsteil STAD mög­ lich ist, kann auch bei einer derartigen Schaltungsanordnung zum Auslesen und Bewerten eines Speicherzustandes in einer SRAM-Speicherzelle verwendet werden, bei der weder die Lese­ verstärkerschaltung noch die Strombewerterschaltung entspre­ chend der erfindungsgemäßen Leseverstärkerschaltung bzw. der erfindungsgemäßen Strombewerterschaltung ausgebildet sind. Die Strombewerterschaltung kann in diesem Fall Mittel zum De­ aktivieren aufweisen oder durch geeignete Beschaltung dieser Strombewerterschaltung mit dem Schaltungsteil STAD deakti­ viert werden, wodurch auch bei bekannten Schaltungsanordnun­ gen, insbesondere mit einer SRAM-Speicherzelle, einer Strom­ bewerterschaltung und einer Leseverstärkerschaltung eine op­ timierte Betriebszeit bzw. aktive Zeit der Strombewerter­ schaltung erreicht werden kann. Dadurch ist auch eine wesent­ liche Reduzierung des Leistungsverbrauchs der Schaltungsan­ ordnung, insbesondere der Stromberwerterschaltung möglich.
In allen Ausführungsbeispielen in denen das Konzept der auto­ matischen Deaktivierung verwendet wird, kann durch das auto­ matische Deaktivieren in vorteilhafter Weise gewährleistet werden, dass auch ein Fehlverhalten durch vorzeitiges Ab­ schalten der Strombewerterschaltung verhindert wird, da die Deaktivierung in Falle eines automatischen Durchführens des Deaktivierens erst erfolgen kann, wenn der der Strombewerter­ schaltung nachgeschaltete Leseverstärker den Lesevorgang be­ endet hat.
Für das Auslesen und Bewerten eines Speicherzustandes einer Speicherzelle ist somit eine Mehrzahl an erfinderischen Kom­ binationen zur Realisierung einer dafür vorgesehenen Schal­ tungsanordnung möglich, welche jeweils durch das erfinderi­ sche Konzept der automatischen Deaktivierung insbesondere der Strombewerterschaltung ergänzt werden können.

Claims (33)

1. Differentielle Strombewerterschaltung mit
einem Differenzverstärker (DV) mit einem ersten Eingang (inp), welcher ein erster Eingang der differentiellen Strombewerterschaltung (SBS) ist, wobei der erste Eingang (inp) mit einer ersten Signalleitung (BL) eines Datenlei­ tungspaares elektrisch verbunden ist und einem zweiten Ein­ gang (inn), welcher ein zweiter Eingang der differentiellen Strombewerterschaltung (SBS) ist, wobei der zweite Eingang (inn) mit einer zweiten Signalleitung (BLB) des Datenlei­ tungspaares elektrisch verbunden ist,
Mitteln (MIN, MINB) zum Einstellen eines Eingangswider­ stands der Strombewerterschaltung (SBS), wobei diese Mittel (MIN, MINB) mit Ausgängen (outp, outn) und den Eingängen (inp, inn) des Differenzverstärkers (DV) und mit den Si­ gnalleitungen (BL, BLB) des Datenleitungspaares elektrisch verbunden sind.
2. Differentielle Strombewerterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Mittel zum Einstellen des Eingangswiderstands zwei Tran­ sistoren (MIN, MINB) eines ersten Leitungstyps sind,
wobei der erste Transistor (MIN) mit einem ersten Ausgang (outp) und dem ersten Eingang (inp) des Differenzverstär­ kers (DV) und mit der ersten Signalleitung (BL) und
der zweite Transistor (MINB) mit einem zweiten Ausgang (outn) und dem zweiten Eingang (inn) des Differenzverstär­ kers (DV) und der zweiten Signalleitung (BLB) elektrisch verbunden ist.
3. Differentielle Strombewerterschaltung nach Anspruch 2, dadurch gekennzeichnet, dass
der erste Transistor (MIN) mit seinem Gate-Anschluss mit dem ersten Ausgang (outp) des Differenzverstärkers (DV), mit einem ersten Anschluss mit der ersten Signalleitung (BL) des Datenleitungspaares und mit einem zweiten An­ schluss mit Massepotenzial elektrisch verbunden ist und
der zweite Transistor (MINB) mit seinem Gate-Anschluss mit dem zweiten Ausgang (outn) des Differenzverstärkers (DV), mit einem ersten Anschluss mit der zweiten Signalleitung (BLB) des Datenleitungspaares und mit einem zweiten An­ schluss mit Massepotenzial elektrisch verbunden ist.
4. Differentielle Strombewerterschaltung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, dass der Differenzverstärker (DV) zwei parallel geschaltete Schal­ tungszweige (SZW1, SZW2) aufweist, wobei in jedem der beiden Schaltungszweige (SZW1, SZW2) ein Transistor (MINN, MINP) ei­ nes ersten Leitungstyps und ein Transistor (MLP, MLN) eines zweiten Leitungstyps in Reihe geschaltet sind.
5. Differentielle Strombewerterschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Transistor (MINN) des ersten Leitungstyps im ersten Schaltungszweig (SZW1) mit seinem Gate-Anschluss mit dem zweiten Eingang (inn) des Differenzverstärkers (DV) und der Transistor (MINP) des ersten Leitungstyps im zweiten Schal­ tungszweig (SZW2) mit seinem Gate-Anschluss mit dem ersten Eingang (inp) des Differenzverstärkers (DV) elektrisch ver­ bunden ist.
6. Differentielle Strombewerterschaltung nach einem der An­ sprüche 4 oder 5, dadurch gekennzeichnet, dass die beiden Schaltungszweige (SZW1, SZW2) jeweils mit einem Ende an ein Versorgungsspannungspotenzial (VDD) geführt sind und mit dem jeweils anderen Ende mit einem ersten Anschluss eines in Reihe zu den Schaltungszweigen (SZW1, SZW2) geschal­ teten Transistors (MB1), welcher den ersten Leitungstyps auf­ weist, elektrisch verbunden sind.
7. Differentielle Strombewerterschaltung nach einem der vor­ hergehenden Ansprüche, gekennzeichnet durch, einen Schaltungsteil (SAP) zum Einstellen des Arbeitspunkts des Differenzverstärkers (DV), welcher zumindest zwei elek­ trische Verbindungen mit dem Differenzverstärker (DV) auf­ weist.
8. Differentielle Strombewerterschaltung nach Anspruch 7, dadurch gekennzeichnet, dass der Schaltungsteil (SAP) zum Einstellen des Arbeitpunkts ei­ nen ersten Transistor (MB4) des zweiten Leitungstyps auf­ weist, welcher mit seinem Gate-Anschluss mit einem ersten (SZW1) und einem zweiten (SZW2) Schaltungszweig des Diffe­ renzverstärkers (DV), insbesondere mit dem Gate-Anschluss ei­ nes Transistors (MLP) eines zweiten Leitungstyps im ersten Schaltungszweig (SZW1) und dem Gate-Anschluss eines Transi­ stors (MLN) eines zweiten Leitungstyps im zweiten Schaltungs­ zweig (SZW2), elektrisch verbunden ist.
9. Differentielle Strombewerterschaltung nach einem der An­ sprüche 7 oder 8, dadurch gekennzeichnet, dass der Schaltungsteil (SAP) zum Einstellen des Arbeitspunkts ei­ nen Transistor (MB2) des ersten Leitungstyps aufweist, dessen Gate-Anschluss mit dem Gate-Anschluss eines Transistors (MB1) eines ersten Leitungstyps des Differenzverstärkers (DV) elek­ trisch verbunden ist, wobei dieser Transistor (MB1) des Dif­ ferenzverstärkers (DV) in Reihe zu den Schaltungszweigen (SZW1, SZW2) des Differenzverstärkers (DV) geschaltet ist.
10. Differentielle Strombewerterschaltung nach einem der An­ sprüche 7 bis 9, dadurch gekennzeichnet, dass der Schaltungsteil (SAP) zum Einstellen des Arbeitspunkts ei­ nen zweiten Transistor (MB3) des zweiten Leitungstyps auf­ weist, dessen Gate-Anschluss mit einem dritten Eingang (PD) der Strombewerterschaltung (SBS) elektrisch verbunden ist.
11. Differentielle Strombewerterschaltung nach den Ansprüchen 8 bis 10, dadurch gekennzeichnet, dass
der erste Transistor (MB4) des zweiten Leitungstyps mit ei­ nem ersten Anschluss mit einem Versorgungsspannungspotenzi­ al (VDD) verbunden ist und mit einem zweiten Anschluss eine elektrische Verbindung mit seinem eigenen Gate-Anschluss sowie mit einem ersten Anschluss des zweiten Transistors (MB3) des zweiten Leitungstyps aufweist,
der zweite Transistor (MB3) des zweiten Leitungstyps mit einem zweiten Anschluss mit dem zweiten Anschluss des Tran­ sistors (MB2) des ersten Leitungstyps elektrisch verbunden ist, und
der Transistor (MB2) des ersten Leitungstyps mit dem zwei­ ten Anschluss mit seinem Gate-Anschluss rückgekoppelt ist und mit einem ersten Anschluss mit Massepotenzial verbunden ist.
12. Differentielle Strombewerterschaltung nach einem der vor­ hergehenden Ansprüche, gekennzeichnet durch einen Schaltungsteil (STD) zum Deaktivieren des Differenzver­ stärkers (DV), wobei dieser Schaltungsteil (STD) zumindest mit den Ausgängen (outp, outn) des Differenzverstärkers (DV) und mit dem dritten (PD) und einem vierten (PDn) Eingang der Strombewerterschaltung (SBS) elektrisch verbunden ist.
13. Differentielle Strombewerterschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der Schaltungsteil (STD) zum Deaktivieren des Differenzver­ stärkers (DV)
einen ersten Transistor (MPD1) des ersten Leitungstyps auf­ weist, welcher mit dem ersten Ausgang (outp) des Differenz­ verstärkers (DV) und mit dem dritten Eingang (PD) der Strombewerterschaltung (SBS) verbunden ist,
zumindest einen zweiten Transistor (MPD2) des ersten Lei­ tungstyps aufweist, welcher mit dem zweiten Ausgang (outn) des Differenzverstärkers (DV) und mit dem dritten Eingang (PD) der Strombewerterschaltung (SBS) verbunden ist,
einen ersten Transistor (MB3) des zweiten Leitungstyps auf­ weist, welcher mit seinem Gate-Anschluss mit dem dritten Eingang (PD) der Strombewerterschaltung (SBS) elektrisch verbunden ist, und
einem zweiten Transistor (MPD3) des zweiten Leitungstyps aufweist, welcher mit dem vierten Eingang (PDn) der Strom­ bewerterschaltung (SBS) elektrisch verbunden ist.
14. Differentielle Strombewerterschaltung nach Anspruch 13, dadurch gekennzeichnet, dass die beiden Transistoren (MPD1, MPD2) des ersten Leitungstyps mit ihren Gate-Anschlüssen mit dem dritten Eingang (PD) der Strombewerterschaltung (SBS) und mit jeweils ersten Anschlüs­ sen mit Massepotenzial verbunden sind und der erste Transi­ stor (MPD1) des ersten Leitungstyps mit einem zweiten An­ schluss mit dem ersten Ausgang (outp) des Differenzverstär­ kers (DV) und der zweite Transistor (MPD2) des ersten Lei­ tungstyps mit einem zweiten Anschluss mit dem zweiten Ausgang (outn) des Differenzverstärkers (DV) elektrisch verbunden ist.
15. Differentielle Strombewerterschaltung nach einem der An­ sprüche 13 oder 14, dadurch gekennzeichnet, dass der zweite Transistor (MPD3) des zweiten Leitungstyps des Schaltungsteils (STD) zum Deaktivieren des Differenzverstär­ kers (DV) mit seinem Gate-Anschluss mit dem vierten Eingang (PDn) der Strombewerterschaltung (SBS), mit einem ersten An­ schluss an Versorgungsspannungspotenzial (VDD) anliegt und mit einem zweiten Anschluss mit den beiden Schaltungszweigen (SZW1, SZW2), insbesondere mit den Gate-Anschlüssen von Tran­ sistoren (MLP, MLN) eines zweiten Leitungstyps, von denen je­ weils einer in einem Schaltungszweig (SZW1, SZW2) des Diffe­ renzverstärkers (DV) angeordnet ist.
16. Differentielle Strombewerterschaltung nach einem der An­ sprüche 7 bis 11 und einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Schaltungsteile zum Einstellen des Arbeitspunkts (SAP) und zum Deaktivieren (STD) des Differenzverstärkers (DV) der­ art verschaltet sind, dass sie zumindest ein gemeinsames Bau­ element aufweisen, welches beiden Schaltungsteilen (SAP, STD) zugeordnet ist, wobei dieses Bauelement in dem Schaltungsteil (SAP) zum Einstellen des Arbeitspunktes der zweite Transistor (MB3) des zweiten Leitungstyps bzw. im Schaltungsteil (STD) zum Deaktivieren des Differenzverstärkers (DV) der erste Transistor (MB3) des zweiten Leitungstyps ist.
17. Differentielle Strombewerterschaltung nach einem der vor­ hergehenden Ansprüche, gekennzeichnet durch einen Schaltungsteil (STA) zum Aktivieren des Differenzver­ stärkers (DV), welcher mit den beiden Ausgängen (outp, outn) des Differenzverstärkers (DV) und mit einem fünften (PRECH) und einem sechsten (PRECHn) Eingang der Strombewerterschal­ tung (SBS) elektrisch verbunden ist.
18. Differentielle Strombewerterschaltung nach Anspruch 17, dadurch gekennzeichnet, dass der Schaltungsteil (STA) zumindest zwei Transistoren (MPREn1, MPREn2) eines ersten Leitungstyps aufweist, wobei
einer der Transistoren (MPREn1) des ersten Leitungstyps mit einem ersten Anschluss mit dem ersten Ausgang (outp) des Differenzverstärkers (DV) und
der andere Transistor (MPREn2) des ersten Leitungstyps mit einem ersten Anschluss mit dem zweiten Ausgang (outn) des Differenzverstärkers (DV) elektrisch verbunden ist,
die beiden Transistoren (MPREn1, MPREn2) des ersten Lei­ tungstyps jeweils mit zweiten Anschlüssen an Versorgungs­ spannungspotenzial (VDD) anliegen und mit ihren Gate- Anschlüssen mit dem fünften Eingang (PRECH) der Strombewer­ terschaltung (SBS) verbunden sind.
19. Differentielle Strombewerterschaltung nach einem der An­ sprüche 17 oder 18, dadurch gekennzeichnet, dass der Schaltungsteil (STA) zumindest zwei Transistoren (MPREp1, MPREp2) eines zweiten Leitungstyps aufweist, wobei
die beiden Transistoren (MPREp1, MPREp2) des zweiten Lei­ tungstyps jeweils mit ersten Anschlüssen mit einem Span­ nungspotenzial, insbesondere mit dem Potenzial des Gate- Anschlusses des ersten Transistors (MB4) des zweiten Lei­ tungstyps des Schaltungsteils zum Einstellen des Ar­ beitspunktes des Differenzverstärkers (DV), und mit ihren Gate-Anschlüssen mit dem sechsten Eingang (PRECHn) der Strombewerterschaltung (SBS) verbunden sind und
einer der Transistoren (MPREp1) mit einem zweiten Anschluss mit dem ersten Ausgang (outp) des Differenzverstärkers (DV) und der andere Transistor (MPREp2) mit einem zweiten An­ schluss mit dem zweiten Ausgang (outn) des Differenzver­ stärkers (DV) elektrisch verbunden ist.
20. Leseverstärkerschaltung mit einem ersten und einem zwei­ ten Schaltungsteil,
wobei der erste Schaltungsteil (ST1) zwei kreuzgekoppelte Inverter aufweist und einer der Inverter mit einem ersten (SO) und der zweite Inverter mit einem zweiten Ausgang (SON) der Leseverstärkerschaltung (LV) elektrisch verbunden ist,
jeder Inverter einen Transistor (M2, M5)eines zweiten Lei­ tungstyps aufweist und jedem dieser beiden Transistoren (M2, M5) ein weiterer Transistor (M1, M6) des zweiten Lei­ tungstyps parallel geschaltet ist, wobei die Gate- Anschlüsse dieser weiteren Transistoren (M1, M6) mit einem ersten Eingang (SAEN) der Leseverstärkerschaltung verbunden sind,
der zweite Schaltungsteil (ST2) einen ersten und einen zweiten Schaltungszweig aufweist und der erste Schal­ tungszweig mit dem ersten Inverter und der zweite Schal­ tungszweig mit dem zweiten Inverter des ersten Schaltung­ steils elektrisch verbunden ist, und
der zweite Schaltungsteil einen Transistor (M9) aufweist, dessen erster Anschluss mit Massepotenzial und dessen zweiter Anschluss mit den beiden Schaltungszweigen elek­ trisch verbunden ist,
dadurch gekennzeichnet, dass
der zweite Schaltungsteil (ST2) einen ersten und einen zweiten Schaltungszweig mit jeweils zwei Transistoren (M4, MH1; M8, MH2) aufweist und die Transistoren (M4, MH1; M8, MH2) in den beiden Schaltungszweigen parallel geschaltet sind.
21. Leseverstärkerschaltung nach Anspruch 20, dadurch gekennzeichnet, dass die Transistoren (M4, MH1; M8, MH2) in den beiden Schal­ tungszweigen von einem ersten Leitungstyps sind.
22. Leseverstärkerschaltung nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, dass
der Gate-Anschluss des ersten Transistors (M4) des ersten Schaltungszweigs mit einem zweiten Eingang (NN) der Lese­ verstärkerschaltung (LV) elektrisch verbunden ist und
der Gate-Anschluss des zweiten Transistors (MH1) des ersten Schaltungszweigs ein Eingangssignal mit einem dritten Ein­ gang (HOLD) der Leseverstärkerschaltung (LV) verbunden ist,
der Gate-Anschluss des ersten Transistors (M8) des zweiten Schaltungszweigs mit einem vierten Eingangs (NP) der Lese­ verstärkerschaltung (LV) verbunden ist und
der Gate-Anschluss des zweiten Transistors (MH2) des zwei­ ten Schaltungszweigs mit dem dritten Eingang (HOLD) der Le­ severstärkerschaltung (LV) elektrisch verbunden ist.
23. Schaltungsanordnung zum Auslesen und Bewerten eines Spei­ cherzustands einer Halbleiterspeicherzelle, insbesondere ei­ ner SRAM-Speicherzelle, wobei die Halbleiterspeicherzelle (Z) mit einem Anschluss mit einer ersten Datenleitung (BL) eines Datenleitungspaares und mit einem zweiten Anschluss mit einer zweiten Datenleitung (BLB) des Datenleitungspaares elektrisch verbunden ist, mit
einer differentiellen Strombewerterschaltung (SBS) nach ei­ nem der Ansprüche 1 bis 19,
einer Leseverstärkerschaltung (LV), die der differentiellen Strombewerterschaltung (SBS) nachgeschaltet ist.
24. Schaltungsanordnung nach Anspruch 23, gekennzeichnet durch eine Leseverstärkerschaltung (LV) nach einem der Ansprüche 20 bis 22.
25. Schaltungsanordnung zum Auslesen und Bewerten eines Spei­ cherzustands einer Halbleiterspeicherzelle, insbesondere ei­ ner SRAM-Speicherzelle, wobei die Halbleiterspeicherzelle (Z) mit einem Anschluss mit einer ersten Datenleitung (BL) eines Datenleitungspaares und mit einem zweiten Anschluss mit einer zweiten Datenleitung (BLB) des Datenleitungspaares elektrisch verbunden ist, mit
einer Strombewerterschaltung (SBSA; SBS), insbesondere ei­ ner differentiellen Strombewerterschaltung, insbesondere mit Mitteln zum Deaktivieren der Strombewerterschaltung, und
einer Leseverstärkerschaltung (LV) nach einem der Ansprüche 20 bis 22, die der Strombewerterschaltung (SBSA; SBS) nach­ geschaltet ist.
26. Schaltungsanordnung nach Anspruch 25, dadurch gekennzeichnet, dass die Strom­ bewerterschaltung eine differentielle Strombewerterschaltung (SBS) nach einem der Ansprüche 1 bis 19 ist.
27. Schaltungsanordnung nach einem der Ansprüche 23 bis 26, gekennzeichnet durch einen Schaltungsteil (STAD) zum automatischen Deaktivieren der Strombewerterschaltung (SBS; SBSA) nach einem Lesevor­ gang, wobei der Schaltungsteil (STAD) zum automatischen Deak­ tivieren zumindest mit einem Ausgang (SO, SON) der Lesever­ stärkerschaltung (LV) und zumindest mit einem Eingang der Strombewerterschaltung (SBSA, SBS) elektrisch verbunden ist.
28. Schaltungsanordnung nach Anspruch 27, dadurch gekennzeichnet, dass der Schaltungsteil (STAD) zum automatischen Deaktivieren mit dem dritten (PD) und dem vierten (PDn) der differentiellen Strombewerterschaltung (SBS) elektrisch verbunden ist.
29. Schaltungsanordnung nach einem der Ansprüche 27 oder 28, dadurch gekennzeichnet, dass der Schaltungsteil (STAD) zum automatischen Deaktivieren eine Reihenschaltung aus einem NAND-Gatter, einem Inverter (I) und einem Flip-Flop (FF) aufweist.
30. Schaltungsanordnung nach Anspruch 29, dadurch gekennzeichnet, dass die Eingänge des NAND-Gatters mit den Ausgängen der Lesever­ stärkerschaltung (LV) verbunden sind, ein Ausgang des Flip- Flops (FF) mit dem vierten Eingang (PDn) der differentiellen Strombewerterschaltung (SBS) und ein zweiter Ausgang des Flip-Flops (FF) mit dem dritten Eingang (PD) der differenti­ ellen Strombewerterschaltung (SBS) und dem dritten Eingang (HOLD) der Leseverstärkerschaltung (LV) elektrisch verbunden ist.
31. Schaltungsanordnung zum Auslesen und Bewerten eines Spei­ cherzustands einer Halbleiterspeicherzelle, insbesondere ei­ ner SRAM-Speicherzelle, wobei die Halbleiterspeicherzelle (Z) mit einem Anschluss mit einer ersten Datenleitung (BL) eines Datenleitungspaares und mit einem zweiten Anschluss mit einer zweiten Datenleitung (BLB) des Datenleitungspaares elektrisch verbunden ist, mit
einer Strombewerterschaltung (SBSA), insbesondere einer differentiellen Strombewerterschaltung, insbesondere mit Mitteln zum Deaktivieren der Strombewerterschaltung, und
einer Leseverstärkerschaltung (LV) die der Strombewerter­ schaltung (SBSA) nachgeschaltet ist,
gekennzeichnet durch
einen Schaltungsteil (STAD) zum automatischen Deaktivieren der Strombewerterschaltung (SBSA) nach einem Lesevorgang, wo­ bei der Schaltungsteil (STAD) zum automatischen Deaktivieren zumindest mit einem Ausgang (SO, SON) der Leseverstärker­ schaltung (LV) und zumindest mit einem Eingang der Strombe­ werterschaltung (SBSA) elektrisch verbunden ist.
32. Schaltungsanordnung nach einem der Ansprüche 27 oder 28, dadurch gekennzeichnet, dass der Schaltungsteil (STAD) zum automatischen Deaktivieren eine Reihenschaltung aus einem NAND-Gatter, einem Inverter (I) und einem Flip-Flop (FF) aufweist.
33. Schaltungsanordnung nach Anspruch 29, dadurch gekennzeichnet, dass die Eingänge des NAND-Gatters mit den Ausgängen der Lesever­ stärkerschaltung (LV) verbunden sind und das Flip-Flop (FF) zumindest einen Ausgang aufweist, der mit einem Eingang der Strombewerterschaltung (SBSA) elektrisch verbunden ist.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7176719B2 (en) * 2004-08-31 2007-02-13 Micron Technology, Inc. Capacitively-coupled level restore circuits for low voltage swing logic circuits
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
US7327130B1 (en) 2006-06-21 2008-02-05 Zilker Labs, Inc. Current sense method
JP4965981B2 (ja) * 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
US7606097B2 (en) * 2006-12-27 2009-10-20 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation
JP2010015614A (ja) * 2008-07-01 2010-01-21 Renesas Technology Corp 半導体装置
US8027214B2 (en) * 2008-12-31 2011-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric sense amplifier
US9099169B1 (en) 2010-04-27 2015-08-04 Tagmatech, Llc Memory device and method thereof
US8189410B1 (en) * 2010-04-27 2012-05-29 Bruce Lee Morton Memory device and method thereof
US8339873B1 (en) 2010-04-27 2012-12-25 Bruce Lee Morton Memory device and method thereof
US8588020B2 (en) 2011-11-16 2013-11-19 United Microelectronics Corporation Sense amplifier and method for determining values of voltages on bit-line pair
KR101950710B1 (ko) * 2012-04-04 2019-02-21 알레그로 마이크로시스템스, 엘엘씨 누전 차단기와 같은 응용을 위한 고정밀 차동 전류 센서
US9239652B2 (en) * 2012-07-03 2016-01-19 Nanya Technology Corp. Current conveyor circuit
WO2016191385A1 (en) * 2015-05-22 2016-12-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Energy efficient, robust differential mode d-flip-flop
CN106875972B (zh) * 2017-01-13 2019-10-25 中国科学院微电子研究所 一种应用在静态随机存储器中的读信号控制电路
CN108346442B (zh) * 2017-01-25 2020-12-15 中芯国际集成电路制造(上海)有限公司 灵敏放大器
CN110379446B (zh) * 2018-04-12 2021-05-11 华邦电子股份有限公司 输出入多工器
US10825489B2 (en) * 2018-08-29 2020-11-03 Texas Instruments Incorporated Latching sense amplifier
US11769544B2 (en) * 2018-10-05 2023-09-26 Tetramem Inc. Code comparators with nonpolar dynamical switches
US11860203B2 (en) * 2020-11-30 2024-01-02 Kyocera Avx Components (Werne) Gmbh Dual channel differential sensor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872465A (en) * 1996-08-28 1999-02-16 Nec Corporation Self cut-off type sense amplifier operable over a wide range of power supply voltages

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62192997A (ja) * 1986-02-20 1987-08-24 Toshiba Corp カレントミラ−型センスアンプ
KR910008101B1 (ko) 1988-12-30 1991-10-07 삼성전자 주식회사 반도체 메모리 소자의 피드백형 데이타 출력 회로
US5253137A (en) * 1989-05-31 1993-10-12 U.S. Philips Corp. Integrated circuit having a sense amplifier
JP2979584B2 (ja) 1990-05-28 1999-11-15 日本電気株式会社 半導体記憶装置の読み出し方法
KR920013458A (ko) * 1990-12-12 1992-07-29 김광호 차동감지 증폭회로
US5663915A (en) * 1995-06-07 1997-09-02 United Memories, Inc. Amplifier and method for sensing having a pre-bias or coupling step
JP3462950B2 (ja) 1996-02-16 2003-11-05 株式会社東芝 比較回路
JP3846748B2 (ja) * 1996-07-17 2006-11-15 株式会社ルネサステクノロジ 半導体記憶装置
KR100189750B1 (ko) * 1996-07-29 1999-06-01 구본준 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부
US5828614A (en) * 1997-04-07 1998-10-27 Cypress Semiconductor Corp. Memory cell sensing method and circuitry for bit line equalization
US5982690A (en) * 1998-04-15 1999-11-09 Cirrus Logic, Inc. Static low-power differential sense amplifier circuits, systems and methods
US6044036A (en) * 1998-05-13 2000-03-28 Motorola, Inc. Buffer circuit, memory device, and integrated circuit for receiving digital signals
US6282138B1 (en) * 1999-02-25 2001-08-28 Micron Technology, Inc. Latched sense amplifier with tri-state outputs
DE19961518B4 (de) * 1999-12-20 2007-03-29 Infineon Technologies Ag Verfahren zum Betreiben eines Strom-Leseverstärkers
DE10022263A1 (de) 2000-05-08 2001-11-22 Infineon Technologies Ag Speicher-Leseverstärker
DE10023362C2 (de) 2000-05-12 2002-10-10 Infineon Technologies Ag Verstärkerschaltungsanordnung
US20050117424A1 (en) * 2003-12-01 2005-06-02 Chih-Ta Star Sung Low power sensing scheme for the semiconductor memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872465A (en) * 1996-08-28 1999-02-16 Nec Corporation Self cut-off type sense amplifier operable over a wide range of power supply voltages

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Journal of Solid-State Circuits, Vol. 35, No. 6, Juni 2000, S. 876-884 *

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Publication number Publication date
US20030218481A1 (en) 2003-11-27
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EP1365413A2 (de) 2003-11-26
CN1269131C (zh) 2006-08-09
US7099218B2 (en) 2006-08-29
CN1455413A (zh) 2003-11-12

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