DE10221651A1

DE10221651A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10221651A1
Application number: DE10221651A
Authority: DE
Inventors: Junko Matsumoto; Tadaaki Yamauchi; Takeo Okamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-06-15
Filing date: 2002-05-15
Publication date: 2003-01-02
Also published as: CN1392565A; US20020191467A1; KR20030009125A; TWI224337B; US6721223B2; JP2002373489A

Abstract

In einer Registerschaltung (24) in einem Betriebsart-Register (2) werden Daten gespeichert, die Einzelheiten des in der Selbstauffrischbetriebsart auszuführenden Auffrischens spezifizieren. Gemäß den in der Registerschaltung (24) gespeicherten Daten werden eine Auffrischperiode und ein Auffrischgebiet bestimmt, wobei eine Auffrischsteuerschaltung (22) ein Steuersignal und eine Auffrischadresse erzeugt, die für das Auffrischen erforderlich sind. Die gespeicherten Daten können in der Selbstauffrischbetriebsart, in der das Datenhalten mit gesenktem Stromverbrauch ausgeführt wird, stabil gehalten werden.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung, die ein Auffrischen der Speicherdaten erfordert. Insbesondere betrifft die Erfindung eine Konfiguration zur Senkung des Stromverbrauchs in einer Betriebsart mit niedrigem Leistungsverbrauch wie etwa in einer Schlafbetriebsart.
Als eine der Halbleiterspeichervorrichtungen gibt es einen DRAM (einen dynamischen Schreib-Lese-Speicher). Eine Speicherzelle in einem DRAM enthält üblicherweise einen Kondensator und einen MIS-Transistor (Isolierschicht-Feldeffekttransistor). Im Vergleich zu einer Speicherzelle eines SRAMs (eines statischen Schreib-Lese-Speichers), bei dem eine Speicherzelle für ein Bit vier Transistoren und zwei Lastelemente enthält, besitzt diese Speicherzelle eine kleinere Belegungsfläche einer Speicherzelle und niedrigere Kosten pro Bit. Aus diesen Gründen werden DRAMs als Speichervorrichtungen mit hoher Speicherkapazität in großem Umfang eingesetzt.
Der DRAM speichert Daten in Form einer elektrischen Ladung in einem Kondensator, so daß die gespeicherten Daten unter anderem durch einen Leckstrom möglicherweise verlorengehen können. Somit sind regelmäßige Auffrischoperationen zum Wiederherstellen der Speicherdaten erforderlich.
Üblicherweise umfaßt eine Betriebsart zum Ausführen des Auffrischens eine Autoauffrischbetriebsart und eine Selbstauffrischbetriebsart. In der Autoauffrischbetriebsart, die in einer Normalbetriebsart verwendet wird, d. h. in einer Betriebsart, in der der Datenzugriff auf den DRAM erfolgt, während der externe Zugriff von außen abgeschlossen worden ist, um einen Auffrischbefehl (einen Autoauffrischbefehl) anzulegen, werden in dem DRAM gemäß dem Autoauffrischbefehl eine Auffrischadresse und ein Auffrischsteuersignal zum Ausführen des Auffrischens der gespeicherten Daten erzeugt.
Die Selbstauffrischbetriebsart wird durch eine Selbstauffrischanweisung (einen Selbstauffrischbefehl) eingestellt, die in einer Betriebsart mit niedrigem Leistungsverbrauch wie etwa in einer Schlafbetriebsart, in der während einer langen Zeitdauer kein Zugriff auf den DRAM stattfindet, von außen angelegt wird. In der Selbstauffrischbetriebsart erzeugt der DRAM intern eine Auffrischzeitgebung und eine Auffrischadresse zum Ausführen des Auffrischens der Speicherzellendaten in vorgegebenen Zeitabständen. Die Selbstauffrischbetriebsart wird in der Betriebsart mit niedrigem Leistungsverbrauch eingestellt, wobei ein Stromverbrauch in der Selbstauffrischbetriebsart so niedrig wie möglich sein muß.
Außerdem wird das Auffrischen in einem DRAM in der Selbstauffrischbetriebsart mit der gleichen Art der Steuerung wie in der Autoauffrischbetriebsart ausgeführt. Beispielsweise werden in einer 4-Bank-Konfiguration die 4 Bänke sowohl in der Autoauffrischbetriebsart als auch in der Selbstauffrischbetriebsart aufgefrischt, wobei die Anzahl der aufgefrischten Zeilen der Speicherzellen in jeder Bank in beiden Auffrischbetriebsarten auf zwei eingestellt wird.
Die Autoauffrischbetriebsart ist eine Auffrischbetriebsart, die in der Normalbetriebsart auszuführen ist, in der im Unterschied zur Betriebsart mit niedrigem Leistungsverbrauch wie etwa zur Schlafbetriebsart die Datenverarbeitung ausgeführt wird, wobei kein niedriger Stromverbrauch erforderlich ist. Dagegen muß der Stromverbrauch in der Betriebsart mit niedrigem Leistungsverbrauch so niedrig wie möglich sein. Somit entsteht ein Problem, daß eine geforderte Bedingung für einen Stromverbrauch in der Betriebsart mit niedrigem Leistungsverbrauch nicht erfüllt werden kann. Insbesondere in Anwendungen für batteriebetriebene tragbare Geräte usw. ist in dieser Betriebsart mit niedrigem Leistungsverbrauch lediglich das Datenhalten erforderlich, wobei der Stromverbrauch auch unter dem Gesichtspunkt einer längeren Batterielebensdauer so niedrig wie möglich sein muß. Dementsprechend gibt es ein Problem, daß diese Anforderung für einen niedrigen Stromverbrauch nicht erfüllt werden kann.
Außerdem ist ein Auffrischzyklus (die Anzahl der Auffrischungen, die ausgeführt werden, um alle Speicherzellen einmal aufzufrischen) beispielsweise ein 4-k-Auffrischzyklus, ein 8-k-Auffrischzyklus oder dergleichen, wobei der Auffrischzyklus durch eine Verdrahtungsoption zum Einstellen einer spezifischen Anschlußfläche auf einen vorgeschriebenen Spannungspegel mit einem Kontaktierungsdraht fest eingestellt wird. Somit entsteht, wenn sich eine Betriebsumgebung ändert oder eine Datenhaltecharakteristik einer Speicherzelle wegen des Steigens der Betriebstemperatur oder aus anderen Gründen verschlechtert, eine Möglichkeit, daß die Speicherdaten innerhalb eines eingestellten Aüffrischzyklus nicht stabil gehalten werden können.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die einen Stromverbrauch in einer Betriebsart mit niedrigem Leistungsverbrauch senken kann.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 oder 11. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen spezifiziert.
Gemäß einem Merkmal der Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, die einen Stromverbrauch bei der Ausführung des Selbstauffrischens in einer Selbstauffrischbetriebsart senken kann.
Gemäß einem anderen Merkmal der Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, die einen Stromverbrauch beim Auffrischen senken kann, ohne eine Datenhaltecharakteristik zu verschlechtern.
Gemäß einem weiteren Merkmal der Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, die eine Art der Ausführung des Auffrischens gemäß einer Betriebsumgebung leicht ändern kann.
Eine Halbleiterspeichervorrichtung gemäß einem ersten Aspekt der Erfindung umfaßt: eine Speichermatrix, die mehrere Speicherzellen enthält; eine Auffrischschaltung zum Auffrischen der Speicherdaten einer Speicherzelle in der Speichermatrix; und eine Registerschaltung zum Speichern von Daten, die wenigstens entweder einen Auffrischzyklus oder ein Auffrischgebiet der Speichermatrix einstellen. Die Registerschaltung speichert als Antwort auf ein von außen angelegtes Registereinstell-Anweisungssignal Auffrischspezifizierungsdaten.
Ferner enthält die Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der Erfindung: eine Auffrischausführungs-Steuerschaltung, die eine Auffrischadresse erzeugt, die eine aufzufrischende Speicherzelle in der Speichermatrix spezifiziert, und die die erzeugte Auffrischadresse an die Auffrischschaltung anlegt und die Auffrischschaltung gemäß den in der Registerschaltung gespeicherten Daten aktiviert.
Vorzugsweise umfassen die Auffrischspezifizierungsdaten Daten, die ein Gebiet eines Auffrischziels in der Speichermatrix spezifizieren.
Eine Halbleiterspeichervorrichtung gemäß einem zweiten Aspekt der Erfindung enthält: mehrere Bänke, die jeweils mehrere Speicherzellen enthalten, die in Zeilen und Spalten angeordnet sind, die unabhängig voneinander auf einen ausgewählten Zustand angesteuert werden; und eine Auffrischadressen-Erzeugungsschaltung zum Erzeugen einer Auffrischadresse zum Auffrischen der Speicherzellen in den mehreren Bänken in einer Auffrischoperation. Die Auffrischadressen-Erzeugungsschaltung enthält eine Schaltung zum Erzeugen einer Auffrischbankadresse, die eine Bank in den mehreren Bänken spezifiziert. In einer Betriebsart mit niedrigem Leistungsverbrauch spezifiziert die Auffrischbankadresse einige der mehreren Bänke, während sie in einer von der Betriebsart mit niedrigem Leistungsverbrauch verschiedenen Betriebsart alle mehreren Bänke spezifiziert.
Ferner enthält die Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der Erfindung: eine Auffrischausführungs-Steuerschaltung zum Ausführen des Auffrischens einer Speicherzelle in einer durch die Auffrischadresse von der Auffrischadressen-Erzeugungsschaltung spezifizierten Bank in der Auffrischoperation.
Dadurch, daß der Inhalt einer Auffrischoperation, die in der Betriebsart mit niedrigem Leistungsverbrauch ausgeführt wird, gemäß den gespeicherten Daten in dem Betriebsartregister eingestellt wird, kann ein beim Auffrischen in der Betriebsart mit niedrigem Leistungsverbrauch verbrauchter Strom im Vergleich zu dem bei einer in der Normalbetriebsart ausgeführten Auffrischoperation gesenkt werden. Außerdem kann der Inhalt einer Auffrischoperation durch Einstellen des Inhalts einer Auffrischoperation unter Verwendung des Betriebsartregisters gemäß einer Anwendung eingestellt werden, damit der Inhalt der Ausführung des Auffrischens flexibel angepaßt an eine Betriebsumgebung geändert/eingestellt werden kann.
Außerdem kann in einer Mehrbankkonfiguration durch Verringern der Anzahl der beim Auffrischen gleichzeitig aktivierten Bänke im Vergleich zu einem in der Normalbetriebsart ausgeführten Auffrischen für das Auffrischen, das in der Betriebsart mit niedrigem Leistungsverbrauch ausgeführt wird, in der das Datenhalten ausgeführt wird, eine weitere Senkung des Stromverbrauchs sichergestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1A, 1B schematische Diagramme einer Gesamtkonfiguration einer Halbleiterspeichervorrichtung gemäß der Erfindung;
Fig. 2 einen schematischen Blockschaltplan einer Konfiguration einer zentralen Steuerschaltung und eines Betriebsartregisters, die in den Fig. 1A und 1B gezeigt sind;
Fig. 3 einen Stromlaufplan eines Beispiels einer Konfiguration des in Fig. 2 gezeigten Registers;
Fig. 4 eine Tabelle einer Korrespondenz zwischen Selbstauffrischbetriebsarten und Auffrischbetriebsart-Einstelldaten in einer ersten Ausführungsform der Erfindung;
Fig. 5A-5D schematische Diagramme eines Auffrischgebiets, wenn das Gebiet auf Bankbasis in einer in Fig. 4 gezeigten Selbstauffrischbetriebsart spezifiziert wird;
Fig. 6A, 6B schematische Diagramme eines Selbstauffrisch- Gebiets, wenn ein Auffrischen auf Blockbasis ausgeführt wird;
Fig. 7 einen schematischen Blockschaltplan einer Auffrischsteuerschaltung in der ersten Ausführungsform der Erfindung;
Fig. 8 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 7 gezeigten Auffrischadressen-Erzeugungsschaltung;
Fig. 9 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 8 gezeigten Bankadressen-Erzeugungsschaltung;
Fig. 10 ein Diagramm eines Beispiels einer Zuweisung einer Bankadresse;
Fig. 11 eine Wahrheitstabelle von Operationen der in Fig. 9 gezeigten Bankadressen-Erzeugungsschaltung;
Fig. 12 ein Diagramm eines Beispiels einer Blockadressenzuweisung für Speicherblöcke;
Fig. 13 einen Stromlaufplan eines Beispiels der Konfiguration einer Auffrischblockadressen-Erzeugungsschaltung für die in Fig. 12 gezeigte Blockadressenzuweisung;
Fig. 14 einen schematischen Blockschaltplan einer Konfiguration einer internen Adressenerzeugungsschaltung;
Fig. 15 einen schematischen Blockschaltplan einer Konfiguration eines Stromversorgungs-Steuerabschnitts in der ersten Ausführungsform der Erfindung;
Fig. 16 einen schematischen Blockschaltplan einer Konfiguration einer Auffrischadressen-Erzeugungsschaltung gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 17 einen schematischen Blockschaltplan einer Konfiguration eines Auffrischbankadressen-Erzeugungsabschnitts in der zweiten Ausführungsform der Erfindung;
Fig. 18 einen schematischen Blockschaltplan einer Konfiguration eines Auffrischblockadressen-Erzeugungsabschnitts in der zweiten Ausführungsform der Erfindung;
Fig. 19 einen schematischen Blockschaltplan einer Gesamtkonfiguration eines Verarbeitungssystems gemäß einer dritten Ausführungsform der Erfindung;
Fig. 20 einen Graphen einer Temperaturabhängigkeit einer Datenhaltecharakteristik einer Speicherzelle;
Fig. 21 einen Zeitablaufplan einer Folge des Einstellens von Auffrischzyklus-Spezifizierungsdaten in der dritten Ausführungsform der Erfindung;
Fig. 22 eine Tabelle einer Korrespondenz zwischen der Temperatur und einem Auffrischzyklus gemäß den Auffrischeinstelldaten;
Fig. 23 einen Stromlaufplan eines Beispiels einer Konfiguration einer Registerschaltung in der dritten Ausführungsform der Erfindung;
Fig. 24 einen schematischen Blockschaltplan einer Konfiguration eines Auffrischzeitgebers in der dritten Ausführungsform der Erfindung;
Fig. 25 einen schematischen Stromlaufplan eines Beispiels einer Konfiguration eines in Fig. 24 gezeigten variablen Ringoszillators;
Fig. 26 einen schematischen Stromlaufplan einer Konfiguration einer in Fig. 25 gezeigten Vorspannungserzeugungsschaltung;
Fig. 27 einen Zeitablaufplan einer Folge des Einstellens von Auffrischzyklus-Spezifizierungsdaten in einer ersten Abwandlung der dritten Ausführungsform der Erfindung;
Fig. 28 einen schematischen Stromlaufplan einer Konfiguration einer Registerschaltung in der ersten Abwandlung der dritten Ausführungsform der Erfindung;
Fig. 29 eine Tabelle von Spezifizierungsinhalten von Auffrischzyklus-Spezifikationsdaten einer zweiten Abwandlung der dritten Ausführungsform der Erfindung;
Fig. 30 einen schematischen Stromlaufplan einer Konfiguration einer Registerschaltung in der zweiten Abwandlung der dritten Ausführungsform der Erfindung;
Fig. 31 einen schematischen Blockschaltplan eines Beispiels einer Konfiguration eines Speicher-Controllers in der dritten Ausführungsform der Erfindung;
Fig. 32 einen schematischen Stromlaufplan einer Konfiguration eines Auffrischzyklus-Einstellabschnitts einer vierten Ausführungsform der Erfindung;
Fig. 33 einen Stromlaufplan eines Beispiels einer Konfiguration einer in Fig. 32 gezeigten Sicherungsprogrammschaltung;
Fig. 34 einen schematischen Blockschaltplan einer Konfiguration einer Auffrischsteuerschaltung einer fünften Ausführungsform der Erfindung;
Fig. 35 einen Ablaufplan einer Operation beim Übergang in eine Selbstauffrischbetriebsart gemäß einer sechsten Ausführungsform der Erfindung;
Fig. 36 einen Stromlaufplan eines Beispiels einer Konfiguration einer Auffrischsteuerschaltung gemäß einer siebenten Ausführungsform der Erfindung;
Fig. 37 einen schematischen Stromlaufplan einer Konfiguration eines Hauptteils einer Halbleiterspeichervorrichtung gemäß einer achten Ausführungsform der Erfindung;
Fig. 38 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 37 gezeigten Auffrischsteuerschaltung;
Fig. 39A, 39B schematische Diagramme von Konfigurationen von Auffrischausführungsblöcken in einem Auffrischzyklus in der achten Ausführungsform der Erfindung;
Fig. 40 einen schematischen Stromlaufplan eines Auffrischblockadressen-Erzeugungsabschnitts in der achten Ausführungsform der Erfindung;
Fig. 41 ein schematisches Diagramm einer Konfiguration von Auffrischspeicherblöcken in der achten Ausführungsform der Erfindung;
Fig. 42 ein Diagramm eines Beispiels der Zuweisung von Bankadressen in der achten Ausführungsform der Erfindung;
Fig. 43 einen schematischen Stromlaufplan einer Konfiguration eines Bankadressen-Erzeugungsabschnitts in der achten Ausführungsform der Erfindung;
Fig. 44 ein Diagramm einer weiteren Konfiguration der Bankadressen der achten Ausführungsform der Erfindung;
Fig. 45 ein schematisches Diagramm einer Konfiguration von Auffrischspeicherblöcken in der achten Ausführungsform der Erfindung;
Fig. 46 einen schematischen Stromlaufplan eines Auffrischbankadressen-Erzeugungsabschnitts in einer neunten Ausführungsform der Erfindung;
Fig. 47 einen schematischen Stromlaufplan einer Konfiguration einer Stromversorgungsschaltung einer Halbleiterspeichervorrichtung gemäß einer zehnten Ausführungsform der Erfindung;
Fig. 48 einen Stromlaufplan eines Beispiels einer Konfiguration einer in Fig. 47 gezeigten internen Stromversorgungsschaltung (VDC);
Fig. 49 einen schematischen Stromlaufplan einer Konfiguration eines Selbstauffrischbetriebsart- Anweisungssignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 50 einen schematischen Stromlaufplan einer Konfiguration eines Auffrischaktivierungssignal- Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 51 einen schematischen Stromlaufplan eines Beispiels einer Konfiguration eines Bankspezifizierungssignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 52 einen schematischen Stromlaufplan einer Konfiguration eines Matrixaktivierungssignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 53 einen schematischen Stromlaufplan eines Beispiels der Konfiguration eines Matrixaktivierungssignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 54 einen schematischen Stromlaufplan einer weiteren Konfiguration eines Matrixaktivierungssignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 55 einen schematischen Stromlaufplan einer Konfiguration eines Matrixabschnitts einer Halbleiterspeichervorrichtung gemäß der zehnten Ausführungsform der Erfindung;
Fig. 56 einen schematischen Stromlaufplan eines Beispiels einer Konfiguration einer Bitleitungs- Peripherieschaltung und einer lokalen Steuerschaltung, die in der zehnten Ausführungsform der Erfindung zusammengefaßt sind;
Fig. 57 einen Stromlaufplan eines Beispiels einer Konfiguration eines in Fig. 56 gezeigten Hauptleseverstärker-Aktivierungssignal-Erzeugungsabschnitts;
Fig. 58 einen schematischen Blockschaltplan einer Konfiguration eines Erzeugungsabschnitts für interne Adressensignale in der zehnten Ausführungsform der Erfindung;
Fig. 59 einen schematischen Blockschaltplan einer Konfiguration eines Adressenzwischenspeicher- Steuersignal-Erzeugungsabschnitts in der zehnten Ausführungsform der Erfindung;
Fig. 60 einen Blockschaltplan eines Beispiels einer Konfiguration einer in Fig. 59 gezeigten Blockadressen-Steuerschaltung;
Fig. 61 einen Zeitablaufplan einer Operation der in Fig. 60 gezeigten Blockadressen-Steuerschaltung;
Fig. 62 einen Stromlaufplan eines Beispiels einer Konfiguration einer lokalen Steuerschaltung einer Halbleiterspeichervorrichtung gemäß einer elften Ausführungsform der Erfindung;
Fig. 63 einen schematischen Stromlaufplan einer Konfiguration eines Speicherblocks einer Halbleiterspeichervorrichtung gemäß einer zwölften Ausführungsform der Erfindung;
Fig. 64 einen schematischen Blockschaltplan einer Konfiguration einer in Fig. 63 gezeigten Speicheruntermatrix;
Fig. 65 einen Stromlaufplan eines Beispiels von Konfigurationen eines Unterdecodierers, eines Treibers und eines Unterworttreibers gemäß der zwölften Ausführungsform der Erfindung;
Fig. 66 einen Stromlaufplan einer Konfiguration eines Hauptteils einer Halbleiterspeichervorrichtung gemäß einer dreizehnten Ausführungsform der Erfindung;
Fig. 67 einen Zeitablaufplan einer Betriebsartregister-Einstelloperation in einer vierzehnten Ausführungsform der Erfindung;
Fig. 68 einen schematischen Stromlaufplan einer Konfiguration einer Registerschaltung für die in Fig. 67 gezeigte Adressenfolge; und
Fig. 69 einen Zeitablaufplan eines weiteren Beispiels der Betriebsartregister-Einstelloperation der vierzehnten Ausführungsform der Erfindung.

Erste Ausführungsform

Fig. 1A ist ein schematisches Diagramm eines Beispiels einer Gesamtkonfiguration einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung. In Fig. 1A sind die Speichermatrizen MA0 bis MA3, die die jeweiligen Bänke BK0 bis BK3 bilden, verteilt auf einem Chip angeordnet. Entsprechend den jeweiligen Speichermatrizen MA0 bis MA3 sind die Banksteuerschaltungen 3a bis 3d zum Ausführen der Zeilenauswahl, der Spaltenauswahl usw. vorgesehen. Für die Banksteuerschaltungen 3a bis 3d ist im Zentralgebiet zwischen den Banksteuerschaltungen 3a bis 3d eine zentrale Steuerschaltung 1 zum Erzeugen interner Adressensignale und interner Steuersignale gemäß einem externen Befehl EXCMD und einem externen Adressensignal EXADD vorgesehen.
Die zentrale Steuerschaltung 1 aktiviert eine Banksteuerschaltung, die für eine Bank vorgesehen ist, die gemäß einem Bankadressensignal, das die Bank spezifiziert und in dem externen Adressensignal EXADD enthalten ist, spezifiziert wird. Somit sendet in der in Fig. 1A gezeigten Konfiguration die im Zentralgebiet liegende zentrale Steuerschaltung 1 Banksteuersignale und interne Adressensignale an die Banksteuerschaltungen 3a bis 3d.
Angrenzend an die zentrale Steuerschaltung 1 ist ein Betriebsartregister 2 vorgesehen. Wenn der externe Befehl EXCMD ein Betriebsartregister-Einstellbefehl ist, speichert das Betriebsartregister 2 gemäß der Steuerung der zentralen Steuerschaltung 1 ein spezifisches Bit des externen Adressensignals EXADD als Operationsinhalts-Spezifizierungsdaten.
Die Speicherzellen in den Speichermatrizen MA0 bis MA3 sind in Zeilen und Spalten angeordnet, wobei die Speicherzellen DRAM-Zellen sind, deren gespeicherte Daten periodisch aufgefrischt werden müssen. In einer Auffrischbetriebsart speichert das Betriebsartregister 2 Auffrischkonstruktions-Spezifizierungsdaten, die in einer Auffrischbetriebsart Auffrischeinzelheiten wie etwa ein aufzufrischendes Auffrischgebiet und eine Ausführungsperiode des Auffrischens spezifizieren.
Dadurch, daß im Betriebsartregister 2 Auffrischkonstruktions- Spezifizierungsdaten gespeichert werden, kann der Inhalt des in einer Selbstauffrischbetriebsart intern ausgeführten Auffrischens verschieden vom Inhalt des in einer Normalbetriebsart ausgeführten Autoauffrischens gemacht werden, wodurch der Stromverbrauch in der Selbstauffrischbetriebsart, die einen niedrigen Leistungsverbrauch erfordert, weiter gesenkt werden kann. Wie später ausführlich geschildert wird, ist in der zentralen Steuerschaltung 1 eine Schaltung vorgesehen, die die Steuerung des Auffrischens ausführt.
Fig. 1B ist ein schematisches Diagramm einer weiteren Konfiguration einer Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der Erfindung. In Fig. 1B liegen jeweils die Speichermatrizen MAR0 und MAR1 und die Speichermatrizen MAR2 und MAR3 in derselben Speichermatte. Die Speichermatrizen MAR0 bis MAR3 bilden die jeweiligen Bänke BK0 bis BK3. Entsprechend den jeweiligen Speichermatrizen MAR0 bis MAR3 sind die Banksteuerschaltungen 13a bis 13d vorgesehen.
An einer Seite der Speichermatten ist gemeinsam für die Banksteuerschaltungen 13a bis 13d eine zentrale Steuerschaltung 10 vorgesehen. Die zentrale Steuerschaltung 10 sendet gemäß einem externen Befehl EXCMD und einem externen Adressensignal EXADD interne Steuersignale und interne Adressensignale über den internen Bus 14 an die Banksteuerschaltungen 13a bis 13d. Eine Konfiguration der zentralen Steuerschaltung 10 ist die gleiche wie die Konfiguration der wie in Fig. 1A gezeigt im Zentralabschnitt liegenden zentralen Steuerschaltung 1. Alternativ kann die zentrale Steuerschaltung 10 so konfiguriert sein, daß sie lediglich Bankaktivierungssignale einzeln an die jeweiligen Banksteuerschaltungen 13a bis 13d sendet, während die anderen internen Steuersignale und internen Adressensignale gemeinsam an die Banksteuerschaltungen 13a bis 13d gesendet werden.
Entsprechend der zentralen Steuerschaltung 10 ist ein Betriebsartregister 12 vorgesehen. Das Betriebsartregister 12 speichert die Auffrischkonstruktions-Spezifizierungsdaten und stellt ähnlich dem in Fig. 1 gezeigten Betriebsartregister 2 in der Selbstauffrischbetriebsart den Inhalt des auszuführenden Auffrischens ein. Eine in der zentralen Steuerschaltung 10 enthaltene Auffrischsteuerschaltung stellt gemäß den im Betriebsartregister 12 gespeicherten Auffrischkonstruktions- Spezifizierungsdaten den Inhalt (einen Zyklus, eine Periode, ein Gebiet und anderes) des in der Selbstauffrischbetriebsart auszuführenden Auffrischens ein.
Somit können die Zugriffssteuerung und die Auffrischsteuerung auch in der Konfiguration, in der die zentrale Steuerschaltung 10 anders als in der Konfiguration, in der die zentrale Steuerschaltung 10 im Mittelgebiet zwischen den Speichermatrizen liegt, wie in Fig. 1B gezeigt an einer Seite der Speichermatten der Speichermatrizen liegt, ebenfalls mit jeder Bank als Einheit ausgeführt werden. In der folgenden Beschreibung kann eine Halbleiterspeichervorrichtung gemäß der Erfindung irgendeine der obenbeschriebenen Speichermatrixanordnungen verwenden.
Fig. 2 ist ein schematischer Blockschaltplan einer Konfiguration eines Teils mit Bezug auf das Betriebsartregister, das in den in den Fig. 1A und 1B gezeigten zentralen Steuerschaltungen 1 und 10 enthalten ist. Die zentrale Steuerschaltung 1 (10) in Fig. 2 enthält: eine Befehlsdecodierungsschaltung 20, die vorgeschriebene Bits des externen Befehls EXCMD und des externen Adressensignals EXADD empfängt und ein Betriebsartanweisungssignal erzeugt, das eine spezifizierte Betriebsart aktiviert; und eine Auffrischsteuerschaltung 22, die gemäß einem Autoauffrischbetriebsart-Anweisungssignal ARF und einem Selbstauffrischbetriebsart-Anweisungssignal SRF, die von der Befehlsdecodierungsschaltung 20 empfangen werden, eine Gruppe verschiedener Steuersignale RFCTL und eine Auffrischadresse, die für eine Auffrischoperation erforderlich sind, erzeugt.
Die Autoauffrischbetriebsart-Anweisung ARF wird von einem externen Speicher-Controller angelegt, wenn das Auffrischen in der Normalzugriffs-Betriebsart ausgeführt wird. Das Selbstauffrischbetriebsart-Anweisungssignal SRF wird durch einen Selbstauffrischbefehl aktiviert, der von einem externen Controller angelegt wird, wenn das System in einen Zustand wie etwa in eine Schlafbetriebsart eingestellt wird, in dem die Verarbeitung während einer langen Zeitdauer ständig angehalten ist. Wenn ein Betriebsartregister-Einstellbefehl zum Speichern spezifizierter Daten im Betriebsartregister 2 (12) empfangen wird, aktiviert die Befehlsdecodierungsschaltung 20 ein Betriebsartregistereinstell-Betriebsartanweisungssignal MRS.
Die Auffrischsteuerschaltung 22, deren Konfiguration später beschrieben wird, enthält: einen Auffrischzeitgeber, der ein Auffrischintervall bestimmt; einen Auffrischadressenzähler, der eine Auffrischadresse erzeugt; und eine Schaltung, die ein Auffrischzeilen-Aktivierungssignal erzeugt, das eine Auffrischaktivierungsperiode (einen Auffrischzyklus) bestimmt.
Das Betriebsartregister 2 (12) enthält eine Registerschaltung 24, die ein vorgeschriebenes Bit des externen Adressensignals EXADD speichert, wenn das Betriebsartregistereinstell- Betriebsartanweisungssignal MRS vom Befehlsdecodierer 20 aktiv ist. Die Betriebseinzelheiten der Auffrischsteuerschaltung 22 werden gemäß den in der Registerschaltung 24 gespeicherten Daten bestimmt. Das heißt, ein Auffrischadressengebiet, in dem eine Auffrischadresse geändert werden kann, eine Auffrischperiode und die Ausführung/Nichtausführung des Auffrischens (Tiefabschaltbetriebsart) und anderes werden in Übereinstimmung mit den in dem Betriebsartregister gespeicherten Daten eingestellt.
Das externe Adressensignal EXADD wird an eine Adressen-Eingangspufferschaltung 15 angelegt, die ihrerseits gemäß einem externen Adressensignal EXADD ein internes Adressensignal INADD anlegt. Das externe Adressensignal EXADD enthält ein Bankadressensignal, das eine Bank spezifiziert.
Fig. 3 ist ein Stromlaufplan eines Beispiels einer Konfiguration des in Fig. 2 gezeigten Registers 24. In Fig. 3 ist eine Konfiguration für ein externes Adressensignal ADDk von 1 Bit gezeigt. Die Registerschaltung 24 in Fig. 3 enthält: einen Dreizustands-Inverterpuffer 24a, der freigegeben ist, wenn das Betriebsartregistereinstell-Betriebsartanweisungssignal MRS und das komplementäre Betriebsartregistereinstell- Betriebsartanweisungssignal ZMRS aktiviert sind, wobei er ein externes Adressensignalbit ADDk durchläßt; einen Inverter 24b, der ein über den Dreizustandsinverterpuffer 24a empfangenes Signal invertiert und ein Betriebsart-Datenbit MRDi erzeugt; und einen Inverter 24c, der ein Betriebsart-Datenbit MRDi vom Inverter 24b zur Übertragung an den Eingang des Dreizustands-Inverterpuffers 24a invertiert.
Während die Betriebsartregistereinstell-Betriebsartanweisungssignale MRS und ZMRS inaktiv sind, tritt der Dreizustands-Inverterpuffer 24a in einen Zustand mit hoher Ausgangsimpedanz ein, wobei die Registerschaltung 24 mit den Invertern 24a und 24c das Betriebsart-Datenbit MRDi zwischenspeichert. Wenn andererseits die Betriebsartregistereinstell- Betriebsartanweisungssignale MRS und ZMRS aktiviert werden, wird der Dreizustands-Inverterpuffer 24a leitend, wobei das Betriebsart-Datenbit MRDi gemäß dem externen Adressensignalbit ADDk eingestellt wird.
Es wird angemerkt, daß der Inverter 24c in der in Fig. 3 gezeigten Konfiguration der Registerschaltung 24 ein Dreizustands-Inverterpuffer sein kann, der komplementär zu dem Dreizustands-Inverterpuffer 24a aktiviert wird. Außerdem kann ein Rücksetztransistor vorgesehen sein, um das Betriebsart- Datenbit MRDi anfangs auf einen vorgeschriebenen Logikpegel einzustellen.
Fig. 4 ist eine Tabelle einer Korrespondenz zwischen einem in dem Betriebsartregister 2 (12) gespeicherten Betriebsart- Datenbit und dem spezifizierten Auffrischen. Die Betriebsartdaten der 3 Bits (der Adressensignalbits ADDi, ADDj und ADDk) werden als Auffrischkonstruktions-Spezifizierungsdaten verwendet.
Wenn die Adressensignalbits ADDi, ADDj und ADDk sämtlich auf "0" eingestellt sind, ist eine 4-Bank-Selbstauffrischbetriebsart eingestellt. Wenn die 4-Bank-Selbstauffrischbetriebsart eingestellt ist, wird das Auffrischen wie in Fig. 5A gezeigt in jeder der Bänke BK0 bis BK3 gleichzeitig ausgeführt. Die 4-Bank-Selbstauffrischbetriebsart ist die gleiche wie eine beim Autoauffrischen ausgeführte Auffrischbetriebsart und wird somit als Normalbetriebsart eingestellt.
Wenn die Adressensignalbits ADDi, ADDj und ADDk auf (0, 0, 1) eingestellt sind, ist eine 2-Bank-Selbstauffrischbetriebsart eingestellt. In der 2-Bank-Selbstauffrischbetriebsart wird das Auffrischen wie in Fig. 5B gezeigt an den Bänken BK0 und BK1 ausgeführt. An irgendeiner der Bänke BK2 und BK3 wird kein Auffrischen ausgeführt, so daß in der Betriebsart mit niedrigem Leistungsverbrauch irgendwelche in den Bänken BK2 und BK3 gehaltenen Daten nicht sichergestellt sind.
Unter Verwendung lediglich der Bänke BK0 und BK1 als Datenhaltegebiet und durch gleichzeitiges Ausführen des Auffrischens lediglich an den Bänken BK0 und BK1 kann die Anzahl der Schaltungen, die betrieben werden müssen, verringert werden, so daß ein Stromverbrauch im Vergleich zu dem Fall, in dem alle Bänke BK0 bis BK3 wie in der Normalbetriebsart gleichzeitig aufgefrischt werden, gesenkt wird.
Wenn die Adressensignalbits ADDi, ADDj und ADDk auf (0, 1, 0) eingestellt sind, ist eine 1-Bank-Selbstauffrischbetriebsart eingestellt. Wenn die 1-Bank-Selbstauffrischbetriebsart eingestellt ist, wird das Auffrischen wie in Fig. 5C gezeigt lediglich an der Bank BK0 ausgeführt. An den anderen Bänken BK1 bis BK3 wird kein Auffrischen ausgeführt, so daß irgendwelche darin gehaltenen Daten in der Selbstauffrischbetriebsart (in der Betriebsart mit niedrigem Leistungsverbrauch) nicht sichergestellt sind. Durch Ausführen des Auffrischens lediglich an der Bank BK0 kann die Anzahl der beim Auffrischen zu betreibenden Schaltungen weiter verringert und der Stromverbrauch weiter gesenkt werden.
Wenn die Adressensignalbits ADDi, ADDj und ADDk alle auf "1" eingestellt sind, ist die Tiefabschaltbetriebsart eingestellt. In der Tiefabschaltbetriebsart ist eine Stromversorgung der internen Schaltungen wie in Fig. 5D gezeigt abgeschlossen, so daß an keiner der Bänke BK0 bis BK3 ein Auffrischen ausgeführt wird. Somit wird kein Halten der gespeicherten Daten ausgeführt.
Wenn die Adressensignalbits ADDi, ADDj und ADDk auf (0, 1, 1) eingestellt sind, ist eine MSB-Selbstauffrischbetriebsart eingestellt. In der MSB-Selbstauffrischbetriebsart wird wie in Fig. 6A gezeigt ein Auffrischen lediglich an einer Hälfte der Speicherblöcke in der Bank BK0 ausgeführt. Das heißt, die Bänke BK0 bis BK3 sind wie in Fig. 6A gezeigt jeweils in mehrere Speicherblöcke MB0 bis MB15 unterteilt. Die Speicherzellen sind in jedem der Speicherblöcke MB0 bis MB15 in Zeilen und Spalten angeordnet.
In einer Normalzugriffs-Betriebsart wird an einem adressierten Speicherblock eine Zeilenauswahloperation ausgeführt, wobei von dem adressierten Speicherblock verschiedene nicht ausgewählte Speicherblöcke in einem vorgeladenen Zustand gehalten werden. Bei einer solchen Operation wird ein Stromverbrauch in der Normalzugriffs-Betriebsart gesenkt. In der wie in Fig. 6A gezeigten MSB-Auffrischbetriebsart wird das Auffrischen in der Bank BK0 in einem oberen Speicherblock UMB an den vier Speicherblöcken MB0 bis MB3 und in einem unteren Speicherblock LMB an den vier Speicherblöcken MB8 bis MB11 ausgeführt. Da an irgendeiner der anderen Bänke BK1 bis BK3 kein Auffrischen ausgeführt wird, sind darin keine Speicherdaten sichergestellt.
Das Ausführen des Auffrischens lediglich an der Bank BK0 entspricht der 1-Bank-Selbstauffrischbetriebsart. Da das Auffrischen lediglich an einer Hälfte der Speicherblöcke in der Bank BK0 ausgeführt wird, kann aber die Anzahl der Auffrischungen verringert werden, wodurch ein längeres Auffrischintervall ermöglicht wird. Mit einer solchen Operation kann ein durchschnittlich verbrauchter Gleichstrom in der Selbstauffrischbetriebsart im Vergleich zu der 1-Bank-Selbstauffrischbetriebsart weiter gesenkt werden. Das Auffrischen kann in der Weise ausgeführt werden, daß in der Selbstauffrischbetriebsart zwei Speicherblöcke in dem oberen Speicherblock UMB bzw. in dem unteren Speicherblock LMB ausgewählt werden und das Auffrischen an den beiden Speicherblöcken gleichzeitig ausgeführt wird. Alternativ kann das Auffrischen lediglich an einer Seite des oberen Speicherblocks UMB und des unteren Speicherblocks LMB, d. h. lediglich an einem Speicherblock, ausgeführt werden. Obgleich in dem 1-Speicherblock-Auffrisch- Schema die Anzahl der Auffrischungen die gleiche wie in der 1-Bank-Auffrischbetriebsart ist, kann die Anzahl der zu betreibenden Schaltungen verringert werden, was eine Senkung des Stromverbrauchs ermöglicht. In irgendeinem der Fälle kann ein Stromverbrauch in der Selbstauffrischbetriebsart im Vergleich zu einem Fall, in dem eine gesamte Bank BK0 aufgefrischt wird, gesenkt werden.
Wenn die Adressensignalbits ADDi, ADDj und ADDk auf (1, 0, 0) eingestellt sind, ist eine 2-MSB-Bank-Selbstauffrischbetriebsart eingestellt. Wenn die 2-MSB-Bank-Selbstauffrischbetriebsart eingestellt ist, wird das Auffrischen wie in Fig. 6B gezeigt in der Bank BK0 in dem oberen Speicherblock UMB an zwei Speicherblöcken MB0 und MB1 und in dem unteren Speicherblock LMB an zwei Speicherblöcken MB8 und MB9 ausgeführt. An irgendeinem der anderen Speicherblöcke wird kein Auffrischen ausgeführt. Auch an irgendeiner der anderen Bänke BK1 bis BK4 wird kein Auffrischen ausgeführt.
Somit kann die Anzahl der Auffrischungen, wenn die 2-MSB- Selbstauffrischbetriebsart eingestellt ist, weiter verringert werden, so daß ein Auffrischintervall steigt und ein Stromverbrauch beim Auffrischen gesenkt werden kann.
Die anderen Kombinationen (1, 0, 1) und (1, 1, 0) der Adressensignalbits ADDi, ADDj und ADDk sind für eine künftige Betriebsarterweiterung reserviert.
Somit kann durch Speichern der Auffrischkonstruktions-Spezifizierungsdaten, die die Auffrischeinzelheiten einstellen, in der Selbstauffrischbetriebsart im Betriebsartregister 2 (12) und durch Einstellen des Inhalts des auszuführenden Auffrischens gemäß den Auffrischkonstruktions-Spezifizierungsdaten in der Selbstauffrischbetriebsart eine an die Anwendungsumgebung angepaßte optimale Selbstauffrischbetriebsart eingestellt werden, was die Senkung eines Stromverbrauchs in der Selbstauffrischbetriebsart ermöglicht.
Fig. 7 ist ein schematischer Blockschaltplan einer in Fig. 2 gezeigten Auffrischsteuerschaltung 22. Die Auffrischsteuerschaltung 22 in Fig. 7 enthält: eine Selbstauffrisch-Aktivierungsschaltung 30 zum Erzeugen eines Selbstauffrischbetriebsart-Aktivierungssignals gemäß dem Selbstauffrischbetriebsart- Anweisungssignal SRF; einen Auffrischzeitgeber 31, der gemäß dem Selbstauffrischbetriebsart-Aktivierungssignal von der Selbstauffrischbetriebsart-Aktivierungsschaltung 30 aktiviert wird, um in vorgeschriebenen Intervallen Auffrischanforderungen RREQ zu erzeugen; eine Auffrischaktivierungsschaltung 32, die gemäß einer Auffrisch-Anforderung RREQ vom Auffrischzeitgeber 31 und dem Autoauffrischbetriebsart-Spezifizierungssignal ARF ein Auffrischaktivierungssignal REFRAS in Form eines monostabilen Impulses erzeugt, das eine Auffrisch-Operation aktiviert; eine Decodierungsschaltung 33 zum Decodieren der Auffrischkonstruktions-Spezifizierungsdaten MRD <2 : 0> von einem Betriebsartregister und zum Erzeugen eines Decodierungssignals φ, das eine bestimmte Selbstauffrischbetriebsart spezifiziert; und eine Auffrischadressen-Erzeugungsschaltung 34, die gemäß dem Auffrischaktivierungssignal REFRAS von der Auffrischaktivierungsschaltung 32 eine momentane Auffrischadresse aktualisiert und gemäß dem Auffrischkonstruktions- Decodierungssignal φ von der Decodierungsschaltung 33 eine Auffrischadresse RFADD erzeugt.
Das Auffrischaktivierungssignal REFRAS von der Auffrischaktivierungsschaltung 32 bestimmt eine Wortleitungsauswahl-Zeitdauer (eine Auffrischzeitdauer). Gemäß dem von der Decodierungsschaltung 33 ausgegebenen Decodierungssignal φ wird ein Adressengebiet der Auffrischadressen-Erzeugungsschaltung 34 bestimmt und die Auffrischadresse RFADD in dem bestimmten Auffrischadressengebiet aktualisiert.
Obgleich in Fig. 7 kein Signalweg für die Tiefabschaltbetriebsart gezeigt ist, ist der Auffrischzeitgeber 31 deaktiviert und die Selbstauffrischbetriebsart-Aktivierungsschaltung 30 ebenfalls deaktiviert, wenn die Tiefabschaltbetriebsart eingestellt ist.
Fig. 8 ist ein schematischer Blockschaltplan einer Konfiguration einer in Fig. 7 gezeigten Auffrischadressen-Erzeugungsschaltung 34. Die Auffrischadressen-Erzeugungsschaltung 34 in Fig. 8 enthält: eine Bankspezifizierungssignal-Erzeugungsschaltung 40, die gemäß dem Decodierungssignal φ von der Decodierungsschaltung 33 die Bankspezifizierungssignale BKS0 bis BKS3 erzeugt, die die jeweiligen Bänke BK0 bis BK3 spezifizieren; eine Blockadressen-Erzeugungsschaltung 41, die gemäß dem MSB-Selbstauffrischbetriebsart-Spezifizierungssignal φ1MB und dem 2-MSB-Selbstauffrischbetriebsart-Spezifizierungssignal φ2MB von der Decodierungsschaltung 33 eine Auffrischblockadresse RFBAD <3 : 0> erzeugt, die einen Speicherblock in jeder Bank spezifiziert; und eine Wortleitungsadressen-Erzeugungsschaltung 42, die einen Zähler enthält, der als Antwort auf die Aktivierung des Auffrischaktivierungssignals REFRAS seinen Zählwert aktualisiert und gemäß dem Zählwert des Zählers eine Wortleitungsadresse WAD <n : o> erzeugt, die eine Wortleitung in einem Speicherblock spezifiziert.
Die Blockadressen-Erzeugungsschaltung 41 aktualisiert gemäß einem Heraufzählsignal eines in der Wortleitungsadressen-Erzeugungsschaltung 42 enthaltenen Adressenzählers die Auffrischblockadresse RFBAD <3 : 0>. Somit wird das Auffrischen, nachdem es an allen Speicherzellen in einem Speicherblock abgeschlossen ist, an einem nächsten Speicherblock ausgeführt.
Fig. 9 ist ein schematischer Blockschaltplan eines Beispiels einer Konfiguration der in Fig. 8 gezeigten Bankadressen-Erzeugungsschaltung 40. Die Bankadressen-Erzeugungsschaltung 40 in Fig. 9 enthält: eine ODER-Schaltung 40a, die das Autoauffrischbetriebsart-Anweisungssignal ARF und ein 4-Bank-Selbstauffrischbetriebsart-Anweisungssignal φ4BK empfängt und ein Auffrischbank-Adressenbit RFBKA <1> erzeugt; einen Inverter 40b, der ein Abschaltbetriebsart-Anweisungssignal φPWD invertiert und ein komplementäres Bankadressen-Signalbit ZRFBKA <1> erzeugt; und eine ODER-Schaltung 40c, die ein Ausgangssignal der ODER-Schaltung 40a und das 2-Bank-Selbstauffrischbetriebsart-Anweisungssignal φ2BK empfängt und das Auffrischbank-Adressenbit <0> erzeugt. Ferner wird von dem Inverter 40b das Auffrischbankadressen-Signalbit ZRFBK <0> erzeugt.
Fig. 10 zeigt eine Korrespondenz zwischen den Bänken BK0 bis BK3 und den Bankadressen. Den jeweiligen Bänken BK0 bis BK3 sind die Bankadressen (0, 0), (0, 1), (1, 0) und (1, 1) zugewiesen. Wenn ein höherwertiges Bankadressenbit RFBKA <1> gleich "0" ist, werden die Bänke BK0 und BK1 spezifiziert, während die Bänke BK2 und BK3 spezifiziert werden, wenn ein höherwertiges Bankadressenbit RFBKA <1> gleich "1" ist.
Fig. 11 ist eine Tabelle der in der in Fig. 9 gezeigten Bankadressen-Erzeugungsschaltung 40 eingestellten Selbstauffrischbetriebsarten und der entsprechenden Logikpegel der Bankadressen-Signalbits.
Wenn die Autoauffrischbetriebsart oder die 4-Bank-Selbstauffrischbetriebsart spezifiziert ist, sind die Adressensignalbits RFBKA <1 : 0> und ZRFBKA <1 : 0> sämtlich auf den H- Pegel (hohen Logikpegel) eingestellt. Somit sind in diesem Zustand ein höherwertiges Bankadressenbit und ein niederwertiges Bankadressenbit beide in einem ausgewählten Zustand, so daß sie alle Bänke BK0 bis BK3 gleichzeitig spezifizieren. Das heißt, die Ausgangssignale der ODER-Schaltungen 40a und 40c nehmen den H-Pegel an, wobei das Abschaltbetriebsart- Anweisungssignal φPWD in dieser Betriebsart auf dem L-Pegel ist, so daß in der Autoauffrischbetriebsart und in der 4- Bank-Selbstauffrischbetriebsart alle Bänke BK0 bis BK3 in einen ausgewählten Zustand angesteuert werden können.
Wenn die 2-Bank-Selbstauffrischbetriebsart spezifiziert wird, geht das 2-Bank-Selbstauffrischbetriebsart-Anweisungssignal φ2BK auf den H-Pegel über, während die anderen Selbstauffrischbetriebsart-Anweisungssignale sämtlich auf dem L-Pegel sind. Somit geht in diesem Zustand das Auffrischbank-Adressensignal RFBKA <1> auf den L-Pegel über, während die anderen Auffrischadressen-Signalbits RFBKA <0> und ZRFBKA <1 : 0> auf den H-Pegel übergehen. Somit ist das höherwertige Bankadressenbit RFBKA <1> gleich "0", während das niederwertige Bankadressenbit RFBKA <0> ebenfalls in einem ausgewählten Zustand oder in einem beliebigen Zustand ist, so daß die Bänke BK0 und BK1 beide spezifiziert werden.
Wenn die 1-Bank-Selbstauffrischbetriebsart, die MSB-Selbstauffrischbetriebsart und die 2-MSB-Selbstauffrischbetriebsart spezifiziert werden, sind das Selbstauffrischbetriebsart-Anweisungssignal φ4BK und φ2BK auf dem L-Pegel, wobei das Abschaltbetriebsart-Anweisungssignal φPWD ebenfalls auf dem L- Pegel ist. Außerdem ist das Autoauffrischbetriebsart-Anweisungssignal ARF ebenfalls auf dem L-Pegel. Somit gehen in diesem Zustand die komplementären Auffrischbank-Adressenbits ZRFBKA <1 : 0> beide auf den H-Pegel und die Auffrischbankadressen-Signalbits RFBKA <1 : 0> beide auf den L-Pegel über. Somit wird in diesem Zustand eine Bankadresse (0, 0) zur Spezifizierung der Bank BK0 spezifiziert.
Wenn die Abschaltbetriebsart eingestellt wird, geht das Abschaltbetriebsart-Anweisungssignal φPWD auf den H-Pegel über, während die komplementären Auffrischadressen-Signalbits ZRFBKA <1 : 0> beide auf den L-Pegel übergehen und die anderen Selbstauffrischbetriebsart-Anweisungssignale ebenfalls auf den L-Pegel übergehen, so daß die Auffrischbank-Adressenbit-Signalbits RFBKA <1 : 0> ebenfalls auf den L-Pegel übergehen. Somit ist in diesem Zustand keine Bank spezifiziert. Da in der Abschaltbetriebsart die Zufuhr einer internen Stromversorgung unterbrochen ist, um kein Auffrischen auszuführen, tritt selbst dann kein Problem auf, wenn keine Bank spezifiziert ist.
Ferner kann eine Konfiguration verwendet werden, in der eine durch die Bankadressen-Erzeugungsschaltung 40 erzeugte Bankadresse, wenn die Abschaltbetriebsart spezifiziert ist, auf eine beliebige Adresse eingestellt wird. Da in der Abschaltbetriebsart kein Auffrischen ausgeführt wird, tritt in gleicher Weise kein Problem auf.
Fig. 12 ist eine Darstellung eines Beispiels der Blockadressen- Zuweisung für die Speicherblöcke in einer Bank. In Fig. 12 enthält die Bank BK (die Speichermatrix) 16 die Speicherblöcke MB0 bis MB15. Durch das höchstwertige Bankadressen- Signalbit BAD <3> werden die oberen Speicherblöcke oder die unteren Speicherblöcke spezifiziert. Wenn das höchstwertige Bankadressen-Signalbit BAD <3> gleich "0" ist, werden die Speicherblöcke MB0 bis MB7 in den oberen Speicherblöcken spezifiziert, während, wenn das höchstwertige Blockadressen- Signalbit BAD <3> gleich "1" ist, die Speicherblöcke MB8 bis MB15 in den unteren Speicherblöcken spezifiziert werden.
Durch das Bankadressen-Signalbit BAD <2> werden sowohl in den oberen Speicherblöcken als auch in den unteren Speicherblöcken vier Speicherblöcke spezifiziert. Wenn das Bankadressen-Signalbit BAD <2> gleich "0" ist, werden die Speicherblöcke MB0 bis MB3 und MB8 bis MB11 spezifiziert, während, wenn das Bankadressen-Signalbit BAD <2> gleich "1" (auf dem H-Pegel) ist, die Speicherblöcke MB4 bis MB7 und MB12 bis MB15 spezifiziert werden.
Das Bankadressen-Signalbit BAD <1> spezifiziert in jedem der durch das Bankadressen-Signalbit BAD <2> spezifizierten Speicherblockgebiete zwei Speicherblöcke. Wenn das Bankadressen-Signalbit <1> gleich "0" ist, werden die Speicherblöcke MB0, MB1, MB4 und MB5 in den oberen Speicherblöcken und MB8, MB9, MB12 und MB13 in den unteren Speicherblöcken spezifiziert. Wenn das Bankadressen-Signalbit <1> gleich "1" ist, werden die Speicherblöcke MB2, MB3, MB6 und MB7 und außerdem die Speicherblöcke MB10, MB11, MB14 und MB15 spezifiziert.
Durch das niederwertigste Bankadressen-Signalbit BAD <0> werden geradzahlig numerierte Speicherblöcke oder ungeradzahlig numerierte Speicherblöcke spezifiziert.
Fig. 13 ist ein Stromlaufplan eines Beispiels einer Konfiguration der in Fig. 8 gezeigten Blockadressen-Erzeugungsschaltung 41. Die Blockadressen-Erzeugungsschaltung 41 in Fig. 13 enthält: einen Blockadressenzähler 41a, der das Hochzählangabesignal CUP von der Wortleitungsadressen-Erzeugungsschaltung 42 zählt und einen Zählwert CNT <3 : 0> erzeugt; eine NOR- Schaltung 42a, die das MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB und das 2-MSB-Selbstauffrischbetriebsart- Anweisungssignal φ2MSB empfängt; einen Inverter 42b, der das 2-MSB-Selbstauffrischbetriebsart-Anweisungssignal φ2MSB empfängt; eine UND-Schaltung 42c, die den Zählwert CNT <2> des Blockadressenzählers 41a und ein Ausgangssignal der NOR- Schaltung 42a empfängt und das Auffrischblockadressen-Signalbit RFBAD <2> erzeugt; und eine UND-Schaltung 42d, die die Zählung CNT <1> und ein Ausgangssignal des Inverters 42c empfängt und das Auffrischblockadressen-Signalbit RFBAD <1> erzeugt. Die Zählungen CNT <3> und CNT <0> werden als Auffrischblockadressen-Signalbits RFBAD <3> bzw. RFBAD <0> verwendet.
Wenn die Selbstauffrischbetriebsart auf Bankbasis spezifiziert wird, sind das MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB und das 2-MSB-Selbstauffrischbetriebsart- Anweisungssignal φ2MSB beide auf dem L-Pegel. Somit sind die Ausgangssignale der NOR-Schaltung 42a und des Inverters 42b auf dem H-Pegel, wobei die UND-Schaltungen 42c und 42d als Pufferschaltungen arbeiten und die Zählung CNT <3 : 0> des Blockadressenzählers 41a als Auffrischblockadressen-Signalbits RFBAD <3 : 0> verwendet wird.
Wenn andererseits die MSB-Selbstauffrischbetriebsart spezifiziert wird, geht das MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB auf den H-Pegel über, während ein Ausgangssignal der NOR-Schaltung 42a auf den L-Pegel übergeht. Als Antwort darauf wird das Auffrischblockadressenbit RFBAD <2> auf den L-Pegel (= "0") festgesetzt. Das 2-MSB- Selbstauffrischbetriebsart-Anweisungssignal φ2MSB ist auf dem L-Pegel, wobei die UND-Schaltung 42b als Pufferschaltung arbeitet. Da das Bankadressen-Signalbit BAD <2> auf "0" festgesetzt ist, wird somit das Auffrischen gemäß einer Zählung des Blockadressenzählers 41a an den Speicherblöcken MB0 bis MB3 und MB8 bis MB11 ausgeführt.
Wenn die 2-MSB-Selbstauffrischbetriebsart eingestellt wird, geht das 2-MSB-Selbstauffrischbetriebsart-Anweisungssignal φ2MSB auf den H-Pegel über, wobei die Ausgangssignale der NOR-Schaltung 42a und des Inverters 42b beide auf dem L-Pegel sind und die von den UND-Schaltungen 42c und 42d ausgegebenen Auffrischblockadressenbits RFBAD <2> und RFBAD <1> beide auf den L-Pegel ("0") eingestellt sind. Somit wird das Auffrischen in diesem Zustand an den Speicherblöcken MB0, MB1, MB8 und MB9 ausgeführt.
Es wird angemerkt, daß, wenn das höchstwertige Bankadressen- Signalbit BAD <0> entartet ist und zwei Speicherblöcke in den oberen Speicherblöcken bzw. in den unteren Speicherblöcken gleichzeitig in einen ausgewählten Zustand angesteuert werden, keine Notwendigkeit zur Verwendung der Zählung CNT <0> von dem Blockadressenzähler 41a entsteht. Es braucht lediglich in einem Blockdecodierer gemäß einer Bankadresse BAD <2 : 0> mit 3 Bits regelmäßig ein Blockauswahlsignal erzeugt zu werden, das einen Speicherblock spezifiziert. In diesem Fall werden in der Normalbetriebsart zwei Speicherblöcke in einer Bank gleichzeitig ausgewählt, während außerdem in der Auffrischbetriebsart das Auffrischen an den beiden Speicherblöcken gleichzeitig ausgeführt wird.
Der in Fig. 13 gezeigte Blockadressenzähler 41a erzeugt gemäß der Zählung CNT <3> das Auffrischblockadressen-Signalbit RFBAD <3>, wobei in der Bank BK einer oder zwei Speicherblöcke in einem spezifizierten Speicherblockgebiet in einen ausgewählten Zustand angesteuert werden, um aufgefrischt zu werden.
Fig. 14 ist ein schematischer Blockschaltplan einer Konfiguration eines Abschnitts zur Erzeugung einer internen Auffrischadresse. Der Abschnitt zur Erzeugung einer internen Adresse in Fig. 14 enthält: einen Multiplexer 50 zum Auswählen entweder des Auffrischadressensignals RFADD von einer Auffrischadressen-Erzeugungsschaltung 34 oder der internen Adresse INADD von einer Adressen-Eingangspufferschaltung 15 und zum Anlegen des ausgewählten Signals an eine Banksteuerschaltung gemäß dem Auffrischbetriebsart-Anweisungssignal φREF. Das Auffrischbetriebsart-Anweisungssignal φREF ist in der Selbstauffrischbetriebsart und in der Autoauffrischbetriebsart aktiviert, wobei der Multiplexer 50 in der Auffrischbetriebsart die Auffrischadresse REFADD von der Auffrischadressen-Erzeugungsschaltung 34 auswählt.
Es kann eine Konfiguration verwendet werden, in der in der zentralen Steuerschaltung eine Bankadresse und eine Blockadresse vom Multiplexer 50 decodiert werden, um ein Bankanweisungssignal und ein Blockanweisungssignal gemeinsam an die entsprechend den jeweiligen Bänken BK0 bis BK3 vorgesehenen Banksteuerschaltungen anzulegen, während die andere Wortleitungsadresse in einem ausgewählten Speicherblock einer ausgewählten Bank ebenfalls gemeinsam an die Banksteuerschaltungen angelegt werden, um decodiert zu werden. Außerdem kann eine weitere Konfiguration verwendet werden, in der ein Bankanweisungssignal und eine Blockadresse an eine Banksteuerschaltung gesendet werden, um eine Blockadresse in einer ausgewählten Bank zu decodieren.
Eine Wortleitungsadresse wird in der zentralen Steuerschaltung zur Übertragung an die entsprechend den jeweiligen Bänken BK0 bis BK3 vorgesehenen Banksteuerschaltungen vordecodiert. Außerdem kann eine Schaltung zur Vordecodierung einer Wortleitungsadresse in einer Banksteuerschaltung enthalten sein.
Fig. 15 ist ein schematischer Blockschaltplan einer Konfiguration einer Stromversorgungs-Steuerschaltung. Eine Stromversorgungsschaltung in Fig. 15 enthält: eine interne Stromversorgungsschaltung 52 zum Erzeugen einer internen Stromversorgungsspannung INVCC aus einer externen Stromversorgungsspannung EXVCC; und eine Stromversorgungs-Steuerschaltung 58 zum Deaktivieren der internen Stromversorgungsschaltung 52 gemäß einem Abschaltbetriebsart-Anweisungssignal PWD und einem Auffrisch-Abschaltbetriebsart-Anweisungssignal φPWD. Ein Ausgangssignal einer UND-Schaltung 59, die ein Auffrisch-Abschaltbetriebsart-Anweisungssignal φPWD und ein Selbstauffrisch-Anweisungssignal SRF empfängt, wird als Auffrisch- Abschaltbetriebsart-Anweisung an die interne Stromversorgungs- Steuerschaltung 58 angelegt. Bei dieser Anordnung wird die Auffrisch-Abschaltanweisung von dem gemäß einem normalen externen Abschaltbefehl aktivierten Abschaltanweisungssignal PWD unterschieden. Wenn entweder ein Ausgangssignal der UND- Schaltung 59 oder das Abschaltbetriebsart-Anweisungssignal PWD aktiviert wird, deaktiviert die Stromversorgungs-Steuerschaltung 58 die interne Stromversorgungsschaltung 52.
Die auf einer internen Stromversorgungsleitung 54 von der internen Stromversorgungsschaltung 52 zugeführte interne Stromversorgungsspannung INVCC wird von der internen Schaltungsanordnung 56 verbraucht. Die interne Schaltungsanordnung 56 enthält eine Banksteuerschaltung, eine Speichermatrix- Peripherieschaltung (Leseverstärker und Zeilendecodierer) usw. Eine Stromversorgung wird einem Befehlsdecodierer und einer Eingangspufferschaltung zugeführt. Dies liegt daran, daß, wenn ein Befehl wie etwa ein Abschaltbetriebsart-Austritt angelegt wird, die interne Stromversorgung wiedergewonnen werden muß und somit ein Befehl jederzeit überwacht werden muß. Somit kann die Stromversorgung für eine Auffrischsteuerschaltung in der Abschaltbetriebsart unterbrochen werden. An den Speicherdaten wird in der Abschaltbetriebsart kein Auffrischen ausgeführt.
Wenn von außen ein Abschaltbefehl angelegt wird, wird das Abschaltbetriebsart-Anweisungssignal PWD aktiviert. Das Abschaltbetriebsart-Anweisungssignal φPWD wird in einem Betriebsartregister durch die Auffrischkonstruktions-Spezifizierungsdaten eingestellt. Somit wird die Stromversorgungs- Steuerschaltung 58 gemäß dem in dem Betriebsartregister gespeicherten Auffrisch-Abschaltbetriebsart-Anweisungssignal φPWD aktiviert, wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF durch die UND-Schaltung 59 aktiviert wird, um die interne Stromversorgungsschaltung 52 zu deaktivieren.
Die Stromversorgungs-Steuerschaltung 58 enthält beispielsweise eine ODER-Schaltung, die das Abschaltbetriebsart-Anweisungssignal PWD und ein Ausgangssignal der UND-Schaltung 59 empfängt. Wenn ein Ausgangssignal der ODER-Schaltung auf den H-Pegel übergeht, wird die Zufuhr der externen Stromversorgungsspannung EXVCC an die interne Stromversorgungsschaltung 52 abgeschlossen oder wird alternativ ein Betrieb zum Erzeugen einer internen Stromversorgungsspannung abgeschlossen. Wenn die interne Stromversorgungsschaltung 52 so konfiguriert ist, daß sie eine Referenzspannung mit der internen Stromversorgungsspannung vergleicht und gemäß einem Ergebnis des Vergleichs der internen Stromversorgungsleitung 54 einen Strom von der externen Stromversorgungsspannung EXVCC zuführt, wird die Vergleichsschaltung in der internen Stromversorgungsschaltung 52 in der Abschaltbetriebsart deaktiviert.
Durch den Abschluß der Zufuhr der Stromversorgungsspannung an die interne Schaltungsanordnung 56 tritt in der internen Stromversorgungsschaltung 52 und in der internen Schaltungsanordnung 56 kein Stromverbrauch auf, wodurch der Stromverbrauch gesenkt werden kann.
Wie oben beschrieben wurde, wird der Inhalt der in der Selbstauffrischbetriebsart ausgeführten Operation gemäß der ersten Ausführungsform der Erfindung gemäß den in einem Betriebsartregister eingestellten Auffrischkonstruktions-Spezifizierungsdaten spezifiziert, wobei die Einzelheiten des Auffrischens in der Selbstauffrischbetriebsart, die einen niedrigen Leistungsverbrauch erfordert, von einer Betriebsweise in der Autoauffrischbetriebsart verschieden gemacht wird, wodurch der Stromverbrauch gesenkt werden kann.

Zweite Ausführungsform

Fig. 16 ist ein schematischer Blockschaltplan einer Konfiguration einer Auffrischadressen-Erzeugungsschaltung 34 gemäß einer zweiten Ausführungsform der Erfindung. Die Auffrischadressen-Erzeugungsschaltung 34 in Fig. 16 enthält: eine Normalauffrisch-Erzeugungsschaltung 60 zum Erzeugen einer Auffrischadresse in der Normalbetriebsart; eine Registerschaltung 61 zum Ausgeben der darin gespeicherten Daten als Auffrischadresse; eine ODER-Schaltung 62, die das Autoauffrischbetriebsart-Anweisungssignal ARF und das 4-Bank-Selbstauffrischbetriebsart-Anweisungssignal φ4BK empfängt; und einen Multiplexer 63 zur Auswahl entweder der Ausgangsadressensignale der Normalauffrisch-Erzeugungsschaltung 60 oder der Registerschaltung 61 zum Erzeugen der Auffrischadresse RFADD.
Die Normalauffrisch-Erzeugungsschaltung 60 spezifiziert in der Autoauffrischbetriebsart und in der 4-Bank-Selbstauffrischbetriebsart alle Bänke und sowie ferner nacheinander eine vorgeschriebene Anzahl von Speicherblöcken in einer ausgewählten Bank. Andererseits speichert die Registerschaltung 61 sowohl in der 2-Bank-Selbstauffrischbetriebsart als auch in der 1-Bank-Selbstauffrischbetriebsart und in der MSB- Selbstauffrischbetriebsart und in der 2-MSB-Selbstauffrischbetriebsart die Adressen, die eine Bank und einen aufzufrischenden Speicherblock spezifizieren.
Im Betrieb wählt der Multiplexer 63 in der Autoauffrischbetriebsart oder in der 4-Bank-Selbstauffrischbetriebsart, in der ein Ausgangssignal der ODER-Schaltung 62 auf dem H-Pegel ist, ein Adressensignal von der Normalauffrisch-Erzeugungsschaltung 60 aus. Andererseits wählt der Multiplexer 63 in den anderen Selbstauffrischbetriebsarten mit Bezug auf die Auffrischadresse die in der Registerschaltung 61 gespeicherten Daten zum Erzeugen der Auffrischadresse RADD aus. Die MSB-Selbstauffrischbetriebsart-Anweisungssignale φMSB und 2φMSB werden ferner an den Multiplexer 63 angelegt. Wenn ein Speicherblockgebiet spezifiziert ist, wird die Auswahl der Blockadressenbits weiter gemäß den Anweisungssignalen φMSB und 2φMSB ausgeführt.
Fig. 17 ist ein schematischer Blockschaltplan einer Konfiguration eines Abschnitts mit Bezug auf eine Bankadresse der in Fig. 16 gezeigten Auffrischadressen-Erzeugungsschaltung 34. Die Normalauffrisch-Erzeugungsschaltung 60 enthält eine Normalauffrischbankadressen-Erzeugungsschaltung 60a, die gemäß der Stromversorgungsspannung VDD die Normalauffrischbankadressen-Signalbits NRFBAD <1 : 0> und die komplementären Normalauffrischbankadressen-Signalbits NZRFBAD <1 : 0> erzeugt. Die Normalauffrischbankadressen-Erzeugungsschaltung 60a kann einfach Verbindungsleitungen enthalten oder kann eine Pufferschaltung enthalten, die die Stromversorgungsspannung VDD als Eingangssignal empfängt und die Normalauffrischbankadressenbits NRFBAD <1 : 0> und NZRFBAD <1 : 0> erzeugt.
Die Registerschaltung 61 enthält eine Registerschaltung 61a, die gemäß den darin gespeicherten Daten die komplementären Registerauffrischbankadressen-Signalbits RRFBAD <1 : 0> und ZRRFBAD <1 : 0> erzeugt. Die Registerschaltung 62a ist beispielsweise eine Registerschaltung, die in einem Betriebsartregister enthalten ist, wobei sie, wenn eine Betriebsartregistereinstell-Betriebsart spezifiziert ist, unter Verwendung einer spezifischen Adresse oder eines von außen angelegten Datenbits Daten speichert, die eine Auffrischbank spezifizieren. Die Registerschaltung ist eine 2-Bit-Registerschaltung, in der jede 1-Bit-Registerschaltung komplementäre Daten erzeugt.
Die Auswahlschaltungsanordnung 63 enthält eine Auswahlschaltung 63a, die gemäß einem Auswahlsignal SEL von der in Fig. 16 gezeigten ODER-Schaltung 63 eines von zwei Auffrischbankadressen-Signalbits auswählt und die Auffrischbankadressen- Signalbits RFBAD <1 : 0> und ZRFBAD <1 : 0> erzeugt.
Somit kann beim Einstellen der MSB-Selbstauffrischbetriebsart, der 2-MSB-Selbstauffrischbetriebsart, der 2-Bank-Selbstauffrischbetriebsart und der 1-Bank-Selbstauffrischbetriebsart ein aufzufrischendes Adressengebiet in einer gewünschten Bank auch durch Einstellen einer Bankadresse in der Registerschaltung 61a unter Verwendung der Adressensignalbits und der Datenbits eingestellt werden.
Fig. 18 ist ein schematischer Blockschaltplan einer Konfiguration einer Blockadressen-Erzeugungsschaltung zum Spezifizieren eines Speicherblocks in der in Fig. 16 gezeigten Auffrischadressen-Erzeugungsschaltung 34. Die Normalauffrisch- Erzeugungsschaltung 60 in Fig. 18 enthält einen Blockadressenzähler 60b mit einer ähnlichen Konfiguration wie der des in Fig. 13 gezeigten Blockadressenzählers 41a. Von dem Blockadressenzähler 60b wird die Zählung CNT <3 : 0> mit 4 Bits erzeugt. Die Zählungen CNT <3> und CNT <0> werden als jeweilige Auffrischblockadressen-Signalbits RFBAD <3> und RFBAD <0> verwendet.
Die Registerschaltung 61 enthält die 2-Bit-Registerschaltung 61b, die die Registerblockadressen-Signalbits RGAD <2> und RGAD <1> erzeugt. Der Multiplexer 63 enthält: eine ODER- Schaltung 63b, die das MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB und das 2-MSB-Selbstauffrischbetriebsart- Anweisungssignal φ2MSB empfängt; eine Auswahleinrichtung 63c, die gemäß einem Ausgangssignal der ODER-Schaltung 63b entweder die Zählung CNT <2> oder das Registerblockadressen-Signalbit RGAD <2> auswählt und das Speicherblockadressen- Signalbit RFBAD <2> erzeugt; und eine Auswahleinrichtung 63d, die gemäß dem 2-MSB-Selbstauffrischbetriebsart-Anweisungssignal φ2MSB entweder den Zählwert CNT <1> oder das Registerblockadressen-Signalbit RGAD <1> auswählt und das Auffrischblockadressen-Signalbit RFBAD <1> erzeugt.
Wenn die Selbstauffrischbetriebsart-Anweisungssignale φMSB und φ2MSB beide auf dem L-Pegel sind und wenn das Auffrischgebiet auf Bankbasis spezifiziert ist, wählen die Auswahleinrichtungen 63c und 63d die Zählungen CNT <2> und CNT <1> von dem Blockadressenzähler 60b zum Erzeugen der Auffrischblockadressen-Signalbits RFBAD <2> und RFBAD <1> aus. Somit werden in diesem Zustand die Speicherblöcke gemäß einer Zählung vom Bankadressen-Zähler 60b nacheinander spezifiziert.
Wenn die MSB-Selbstauffrischbetriebsart eingestellt ist, wählt die Auswahleinrichtung 63c das Registerblockadressen- Signalbit RGAD <2> von der Registerschaltung 61b aus und erzeugt sie das Auffrischblockadressen-Signalbit RFBAD <2>. In diesem Zustand wählt die Auswahleinrichtung 63b die Zählung CNT <1> aus und erzeugt sie das Auffrischblockadressen-Signalbit RFBAD <1>. Somit nimmt das Speicherblockadressen-Signalbit RFBAD <2> in der MSB-Selbstauffrischbetriebsart gemäß den in der Registerschaltung 61b gespeicherten Daten einen festen Wert an, wobei es bei der in Fig. 12 gezeigten Adressenzuweisung sowohl im oberen Speicherblock als auch im unteren Speicherblock 4 Speicherblöcke spezifiziert.
Wenn die 2-MSB-Selbstauffrischbetriebsart spezifiziert ist, wählen die Auswahleinrichtungen 63c und 63d die Registerblockadressen-Signalbits RGAD <2 : 1> von der Registerschaltung 61b aus und erzeugen sie die Speicherblockadressen- Signalbits RFBAD <2 : 1>. Somit können in diesem Zustand bei der in Fig. 12 gezeigten Adressenzuweisung sowohl im oberen Speicherblock als auch im unteren Speicherblock zwei angrenzende Speicherblöcke spezifiziert werden.
Es wird angemerkt, daß auch in der in Fig. 18 gezeigten Konfiguration die Zählung CNT <3> vom Blockadressenzähler 60b verwendet werden kann. Wenn die Zählung CNT <3> gültig gemacht wird, wird entweder der obere Speicherblock oder der untere Speicherblock spezifiziert. Wenn der Zählwert <3> in einem entarteten Zustand ist, werden die Speicherblöcke in dem oberen Speicherblock bzw. in dem unteren Speicherblock gleichzeitig ausgewählt, wobei das Auffrischen an zwei Speicherblöcken gleichzeitig, ausgeführt wird.
Außerdem kann eine Konfiguration verwendet werden, bei der das Auffrischblockadressen-Signalbit RFBAD <2> gemäß den Auffrischkonstruktions-Spezifizierungsdaten auf einen ungültigen Zustand oder auf einen gültigen Zustand eingestellt wird, um wahlweise einen Zustand zum Auswählen entweder des oberen Speicherblocks oder des unteren Speicherblocks oder einen Zustand zum Auswählen sowohl des oberen Speicherblocks als auch des unteren Speicherblocks gleichzeitig einzustellen. Diese Konfiguration kann leicht erreicht werden, wenn ferner eine Auswahleinrichtung gemäß den Auffrischkonstruktionsdaten für den Zählwert CNT <3> vorgesehen ist.
Wie oben beschrieben wurde, kann gemäß der zweiten Ausführungsform der Erfindung ein Gebiet, an dem in der Selbstauffrischbetriebsart ein Auffrischen ausgeführt wird, gemäß den Speicherdaten in der Registerschaltung des Betriebsartregisters eingestellt werden. Somit kann für ein Datenhaltegebiet ein gewünschtes Adressengebiet verwendet werden, wobei dadurch, daß die zu haltenden Daten je nach Anwendung in einer spezifischen Bank gespeichert werden, die erforderlichen Daten zuverlässig erhalten werden können.

Dritte Ausführungsform

Fig. 19 ist ein schematischer Blockschaltplan einer Konfiguration eines Verarbeitungssystems gemäß einer dritten Ausführungsform der Erfindung. Das Verarbeitungssystem 70 in Fig. 19 enthält eine Temperaturerfassungsschaltung 71 zum Erfassen einer Betriebstemperatur des Systems und einen Speichercontroller 72 zum Einstellen eines Auffrischzyklus in der Selbstauffrischbetriebsart einer Halbleiterspeichervorrichtung 73 gemäß einer Erfassungstemperatur der Temperaturerfassungsschaltung 71.
Außerdem steuert der Speichercontroller 72 auch eine Zugriffsoperation und eine Autoauffrischoperation an der Halbleiterspeichervorrichtung 73 in der Normalbetriebsart.
Die Halbleiterspeichervorrichtung 73 speichert Daten, die eine anhand einer durch die Temperaturerfassungsschaltung 71 erfaßten Temperatur kompensierte Auffrischperiode in der Selbstauffrischbetriebsart repräsentieren beispielsweise in einem Register 74, das intern in einem Betriebsartregister enthalten ist.
Fig. 20 ist ein Graph, der eine Beziehung zwischen einer Datenhaltezeit einer Speicherzelle und ihrer Peripherietemperatur zeigt. Fig. 20 zeigt die Datenhaltezeit von Halbleiterspeichervorrichtungen mit verschiedenen Speicherzellenkapazitäten. Die vertikale Achse in Fig. 20 bezeichnet eine Datenhaltezeit, während die horizontale Achse eine Temperatur bezeichnet. Wie in Fig. 20 gezeigt ist, sinkt mit steigender Peripherietemperatur wegen des Steigens des durch heiße Elektronen verursachten Leckstroms in allen Halbleiterspeichervorrichtungen mit verschiedenen Speicherzellenkapazitäten die Datenhaltezeit. Bei Zimmertemperatur (25°C) liegt eine Datenhaltezeit (eine Pausenzeit) in der Größenordnung von etwa 1.10⁺⁰³ms, während eine Pausenzeit, wenn die Peripherietemperatur etwa 85°C beträgt, etwa 1.10⁺⁰² ms beträgt.
Somit sinkt die Datenhaltezeit, wenn die Peripherietemperatur steigt. Um die Daten richtig zu halten, muß somit eine Auffrischperiode verkleinert werden. Die Erfassung der Peripherietemperatur erfolgt durch die Temperaturerfassungsschaltung 71. Ein Speichercontroller 72 speichert in Tabellenform eine Korrespondenz zwischen einer Erfassungstemperatur und einer Auffrischperiode. Der Speichercontroller 72 speichert die Daten, die eine Auffrischperiode spezifizieren, gemäß der Korrespondenztabelle in dem Register 74 der Halbleiterspeichervorrichtung 73 als Auffrischkonstruktions-Spezifizierungsdaten.
Fig. 21 ist ein Zeitablaufplan des Einstellens der Auffrischperiodendaten in der Selbstauffrischbetriebsart. In Fig. 21 wird ein spezifisches Adressensignal EXADD <a> mit 1 Bit als Auffrischperioden-Spezifizierungsdaten in der Selbstauffrischbetriebsart verwendet.
Die Halbleiterspeichervorrichtung 73 ist eine taktsynchrone Halbleiterspeichervorrichtung, die synchron zu einem Taktsignal CLK arbeitet. Auf einer fallenden Flanke des Taktsignals CLK wird an die Speichervorrichtung 73 ein Betriebsartregister-Einstellbefehl MRS als Befehl CMD angelegt und gleichzeitig das externe Adressensignal EXADD <a> auf einen spezifischen Logikpegel A0 eingestellt und an die Speichervorrichtung 73 angelegt. Der Betriebsartregister-Einstellbefehl MRS wird zweimal aufeinanderfolgend angelegt, um unter Verwendung der Signalbits A0 und A1 die Auffrischperioden-Spezifizierungsdaten zu erzeugen.
Fig. 22 ist eine Tabelle einer Korrespondenz zwischen der Peripherietemperatur und einer Auffrischperiode in der Selbstauffrischbetriebsart. In Fig. 22 wird in der Autoauffrischbetriebsart mit dem 4-k-Auffrischzyklusschema eine Auffrischperiode unter der Bedingung der Peripherietemperatur von 70°C als Referenzwert verwendet. Das 4-k-Auffrischzyklusschema erfordert die 4-k-malige Ausführung der Auffrischoperation zum Auffrischen der gespeicherten Daten in allen Speicherzellen, während das 8-k-Auffrischzyklusschema die 8-k-malige Ausführung der Auffrischoperationen zum Auffrischen der gespeicherten Daten in allen Speicherzellen erfordert, wobei k gleich 1024 oder 2¹⁰ ist.
Wie in Fig. 22 gezeigt ist, wird in dem 4-k-Auffrischzyklusschema für die 4-Bank-Selbstauffrischbetriebsart, für die 2- Bank-Selbstauffrischbetriebsart und für die 1-Bank-Selbstauffrischbetriebsart die gleiche Auffrischperiode eingestellt. Wenn sich die Betriebstemperatur auf 85°C, 70°C, 45°C und 15°C ändert, wird die Auffrischperiode auf das 1/2-fache, auf das 1-fache, auf das 2-fache bzw. auf das 4-fache des Referenzwerts eingestellt.
In bezug auf die 1-MSB-Selbstauffrischbetriebsart, in der das Auffrischen an der Hälfte der Speicherblöcke in einer Bank ausgeführt wird, wird die Auffrischperiode bei einer Betriebstemperatur von 85°C für das 4-k-Auffrischzyklusschema auf eine Basis-Auffrischperiode eingestellt. Wenn die Temperatur auf 70°C und 45°C sinkt, wird die Auffrischperiode auf das 2-fache bzw. 4-fache des Basisauffrischzyklus eingestellt. Insbesondere wird bei 15°C keine Aktualisierung an der (auf das 4-fache der Basis-Auffrischperiode eingestellten) Auffrischperiode ausgeführt. Die maximale Auffrischperiode der Speichervorrichtung ist auf das 4-fache der Basis- Auffrischperiode eingestellt.
In der 1-MSB-Selbstauffrischbetriebsart wird das Auffrischen lediglich an einer Hälfte der Speicherblöcke einer Bank ausgeführt, wobei die Anzahl der Auffrischungen halbiert wird. Somit kann die Auffrischperiode bei 70°C auf das Doppelte der Basisperiode eingestellt werden. Da sich eine Auffrischperiode einer Speicherzelle selbst gegenüber der in der Selbstauffrischbetriebsart auf Bankbasis nicht ändert, können die gespeicherten Daten einer Speicherzelle zuverlässig aufgefrischt werden.
In der 2-MSB-Selbstauffrischbetriebsart, in der die Anzahl der in einer Bank aufzufrischenden Speicherblöcke weiter halbiert ist, wird die Auffrischperiode bei Betriebstemperaturen von 85°C und 70°C auf das Doppelte bzw. 4-fache der Basis- Auffrischperiode eingestellt. Dies liegt daran, daß lediglich die 1/4-fache Anzahl der Speicherblöcke einer Bank aufgefrischt werden, so daß die Anzahl der Auffrischungen weiter halbiert wird.
Andererseits wird in dem 8-k-Auffrischzyklusschema in der 4-Bank-Konfiguration und in der Autoauffrischbetriebsart eine Auffrischperiode von der halben Auffrischperiode in dem 4-k- Auffrischzyklusschema eingestellt. In dem 8-k-Auffrischzyklusschema ist die Anzahl der Auffrischungen doppelt so groß wie in dem 4-k-Auffrischzyklusschema, so daß seine Auffrischperiode halbiert ist.
Eine Auffrischperiode sowohl der 2-Bank-Selbstauffrischbetriebsart als auch der 1-Bank-Selbstauffrischbetriebsart, der 1-MSB-Selbstauffrischbetriebsart und der 2-MSB-Selbstauffrischbetriebsart wird auf die gleiche Auffrischperiode wie die einer entsprechenden Selbstauffrischbetriebsart in dem 4-k-Auffrischzyklusschema eingestellt. Dies liegt daran, daß, wenn das 8-k-Auffrischzyklusschema eingestellt ist, eine Auffrischperiode verdoppelt wird, um den Stromverbrauch zu senken. Die Einzelheiten des Auffrischens in der Selbstauffrischbetriebsart der 8-k-Auffrischzyklusschemaeinstellung werden später ausführlich geschildert.
In Fig. 22 ist die Auffrischperiode auf das 1/2-fache, auf das 1-fache, auf das Doppelte und auf das 4-fache der Basisauffrischperiode eingestellt. Wie oben beschrieben wurde, wird eine Auffrischperiode unter Verwendung der 2-Bit-Daten A1 und A0 eingestellt.
Fig. 23 ist ein schematischer Stromlaufplan einer Konfiguration einer Schaltung für die Auffrischperioden-Einstelldaten. Eine wie in Fig. 23 gezeigte Registerschaltung 74 enthält beispielsweise: die Registerschaltungen 74a und 74b, die nacheinander die externen Adressensignalbits EXADD <a> annehmen, wenn an sie ein Betriebsartregisterbefehl angelegt wird. Die Registerschaltungen 74a und 74b bilden ein Schieberegister, das die von außen angelegten Daten nacheinander annimmt und überträgt. Eine Auffrischperiode wird gemäß den 2-Bit-Daten (A0, A1) eingestellt.
Die Registerschaltung 74 kann so konfiguriert werden, daß sie jedesmal, wenn ein Betriebsartregister-Einstellbefehl und ein erweiterter Betriebsartregister-Einstellbefehl angelegt werden, das Adressensignalbit EXADD <a> annimmt und parallel die Datenbits A0 und A1 erzeugt. In dieser Konfiguration sind die beiden Registerschaltungen in der Registerschaltung 74 so angeordnet, daß sie das gemeinsame Adressenbit empfangen.
Fig. 24 ist ein schematischer Blockschaltplan einer Konfiguration einer Auffrischsteuerschaltung. Die Auffrischsteuerschaltung in Fig. 24 enthält eine Decodierungsschaltung 75, die die Auffrischperiodenspezifizierungs-Datenbits A0 und A1 decodiert, und einen Auffrischzeitgeber 31 mit einer Periode zum Erzeugen von Auffrischanforderungen RREQ, die gemäß einem Ausgangssignal der Decodierungsschaltung 75 geändert wird. Der Auffrischzeitgeber 31 entspricht dem in Fig. 7 gezeigten Auffrischzeitgeber 31.
Der Auffrischzeitgeber 31 enthält: einen variablen Ringoszillator 77, der aktiviert wird, wenn das Auffrischbetriebsart- Anweisungssignal SRF aktiviert wird, wobei seine Oszillationsfrequenz gemäß einem Ausgangssignal der Decodierungsschaltung 75 eingestellt wird; und einen Zähler 79, der ein Ausgangssignal des variablen Ringoszillators 7 zählt und bei jeder vorgeschriebenen Zählung eine Auffrischanforderung RREQ ausgibt. Durch Einstellen einer Oszillationsfrequenz auf das 1-fache, auf das Doppelte, auf das 4-fache oder auf das 1/2- fache der Basisfrequenz können die Auffrischanforderungen in einer der in Fig. 22 gezeigten Temperatur entsprechenden Auffrischperiode erzeugt werden.
Fig. 25 ist ein schematischer Stromlaufplan eines Beispiels einer Konfiguration des in Fig. 24 gezeigten variablen Ringoszillators 77. Der variable Ringoszillator 77 in Fig. 25 enthält: eine Vorspannungs-Erzeugungsschaltung 80 zum Erzeugen der Vorspannungen VBP und VBM gemäß einem Decodierungssignal φD von der Decodierungsschaltung 75; die ringförmig geschalteten Inverter IV1 bis IVn mit einer ungeraden Anzahl von Stufen; die P-Kanal-MOS-Transistoren PQ1 bis PQn, die entsprechend den jeweiligen Invertern IV1 bis IVn mit einer ungeraden Anzahl der Stufen vorgesehen sind, um die Betriebsströme gemäß der Vorspannung VBP von der Vorspannungs-Erzeugungsschaltung 80 den entsprechenden Invertern IV1 bis IVn zuzuführen; und die N-Kanal-MOS-Transistoren NQ1 bis NQn, die entsprechend den jeweiligen Invertern IV1 bis IVn vorgesehen sind, um die Ströme der entsprechenden Inverter IV1 bis IVn gemäß der Vorspannung VBN von der Vorspannungs-Erzeugungsschaltung 80 zu entladen.
Die Vorspannungs-Erzeugungsschaltung 80 stellt einen Spannungspegel der Vorspannungen VBP und VBN gemäß dem Decodierungssignal φD ein. Die Stromansteuerfähigkeiten der Stromquellen-MOS-Transistoren PQ1 bis PQn und NQ1 bis NQn werden durch die jeweiligen Vorspannungen VBP und VBN gesteuert. Wenn die Betriebsströme der Inverter IV1 bis IVn jeweils verdoppelt werden, wird eine Oszillationsperiode halbiert, was zu einer erhöhten Betriebsgeschwindigkeit führt, während demgegenüber die Oszillationsperiode um einen Faktor 2 länger ist, wenn die Betriebsströme jeweils halbiert werden. Somit kann durch Einstellen der Vorspannungen VBP und VBN eine Oszillationsperiode des variablen Ringoszillators 77 geändert werden.
Der variable Ringoszillator 77 wird aktiviert, wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF aktiviert wird. In diesem Fall ist als Inverter IV1 in der ersten Stufe (wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF aktiv auf dem H-Pegel ist) eine NAND-Schaltung vorgesehen, die das Selbstauffrischbetriebsart-Anweisungssignal SRF und ein Ausgangssignal des Inverters IVn empfängt.
Fig. 26 ist ein schematischer Stromlaufplan eines Beispiels einer Konfiguration der in Fig. 25 gezeigten Vorspannungs- Erzeugungsschaltung 80. Die Vorspannungs-Erzeugungsschaltung 80 in Fig. 26 enthält: die P-Kanal-MOS-Transistoren PT1 bis PT4, die zwischen einem Stromversorgungsknoten und einem internen Knoten 80a parallelgeschaltet sind; einen N-Kanal-MOS- Transistor NT1, der zwischen den Knoten 80a und einen Masseknoten geschaltet ist und dessen Gate an den Knoten 80a angeschlossen ist, einen N-Kanal-MOS-Transistor NT2, der zwischen einen Knoten 80b und den Masseknoten geschaltet ist und dessen Gate an den Knoten 80a angeschlossen ist; und einen P- Kanal-MOS-Transistor PT5, der zwischen den Knoten 80b und den Stromversorgungsknoten geschaltet ist und dessen Gate an den Knoten 80b angeschlossen ist.
Die Größenverhältnisse (ein Verhältnis einer Kanalbreite W zu einer Kanallänge L, d. h. W/L) der MOS-Transistoren PT1, PT2, PT3 und PT4 sind auf 2 : 1 : 1/2 : 1/4 eingestellt. Dementsprechend sind die Stromansteuerfähigkeiten der MOS-Transistoren PT1, PT2, PT3 und PT4 im Verhältnis 2 : 1 : 1/2 : 1/4 eingestellt. Die Steuersignale Zφ1/2, Zφ1, Zφ2 und Zφ4 werden als Decodierungssignal φD an die jeweiligen Gatter der MOS- Transistoren PT1, PT2, PT3 und PT4 angelegt. Wenn eine Auffrischperiode auf das 1/2-fache der Basis-Auffrischperiode eingestellt ist, ist das Steuersignal Zφ1/2 aktiviert. Wenn ein Auffrischzyklus auf die Basis-Auffrischperiode eingestellt ist, ist das Steuersignal Zφ1 aktiviert. Wenn eine Auffrischperiode auf das Doppelte der Basis-Auffrischperiode eingestellt ist, ist das Steuersignal Zφ2 aktiviert. Wenn eine Auffrischperiode auf das 4-fache der Basis-Auffrischperiode eingestellt ist, ist das Steuersignal Zφ4 aktiviert.
Dementsprechend wird dem Knoten 80a ein Strom von einem der MOS-Transistoren PT1 bis PT4 zugeführt. Die MOS-Transistoren NT1 und NT2 bilden eine Stromspiegelschaltung, wobei ein Spiegelstrom eines durch einen der MOS-Transistoren PT1 bis PT4 zugeführten Stroms durch den MOS-Transistor NT2 fließt. Wenn das Spiegelverhältnis 1 ist, wird über den P-Kanal-MOS- Transistor PT5 ein Strom mit dem gleichen Betrag wie er über den MOS-Transistor NT2 fließt zugeführt.
Eine Spannung des Gates des MOS-Transistors NT2, d. h. eine Spannung des Knotens 80a, wird als Vorspannung VBN an die Gates der in Fig. 25 gezeigten MOS-Transistoren NQ1 bis NQn angelegt. Andererseits wird eine Spannung VBP des Gates des in Fig. 25 gezeigten P-Kanal-MOS-Transistors PT5 an die in Fig. 25 gezeigten P-Kanal-MOS-Transistoren PQ1 bis PQn angelegt. Somit bilden die MOS-Transistoren PQ1 bis PQn jeweils eine Stromspiegelschaltung mit dem MOS-Transistor PT5, während die MOS-Transistoren NQ1 bis NQn jeweils eine Stromspiegelschaltung mit dem MOS-Transistor NT1 bilden. Somit steuern die Stromquellentransistoren PQ1 bis PQn und NQ1 bis NQn jeweils einen durch die MOS-Transistoren PT1 bis PT4 bestimmten Strom an. Mit einer solchen Konfiguration können die Betriebsströme der Inverter IV1 bis IVn, die die Oszillationsschaltung 77 bilden, durch die Vorspannungen VBP und VBN eingestellt werden, wobei eine Oszillationsperiode des Ringoszillators 77 geändert werden kann.
Es wird angemerkt, daß in Fig. 26 die Größe oder ein Verhältnis einer Kanalbreite zu einer Kanallänge jedes der MOS-Transistoren PT1 bis PT4 gegenüber der Größe des anderen geändert ist. Alternativ kann eine Konfiguration verwendet werden, bei der 8 P-Kanal-MOS-Transistoren mit der gleichen Größe zueinander parallel geschaltet sind, wobei 8, 4, 2 oder 1 Transistor gemäß den jeweiligen Steuersignalen Zφ1/2, Zφ1, Zφ2 und Zφ4 wahlweise in einen leitenden Zustand versetzt werden. Die entsprechenden Stromquellentransistoren können unter Verwendung einer ODER-Schaltung zum Erzeugen der Steuersignale Zφ1/2, Zφ1, Zφ2 und Zφ4 gleichzeitig in einen leitenden Zustand versetzt werden. In dieser Konfiguration wird die Basis-Auffrischperiode durch zwei P-Kanal-MOS-Transistoren eingestellt.
Es wird angemerkt, daß dadurch, daß die Größen der MOS-Transistoren NT1 bis PT5 mittels Laser getrimmt werden können, eine Beziehung zwischen einem über die MOS-Transistoren NT1 und PT5 fließenden Strom und den erzeugten Vorspannungen VBN und VBP gesteuert werden kann. Somit kann eine Oszillationsperiode der Oszillationsschaltung feineingestellt werden, so daß die Auffrischperiode mit den Datenbits A0 und A1 in Übereinstimmung mit der tatsächlichen Leistung einer einzelnen Halbleiterspeichervorrichtung richtig eingestellt werden kann.
Die Stromsteuerfähigkeiten der in Fig. 26 gezeigten MOS-Transistoren PT5 und NT2 sind mittels Laserstrahl trimmbar. Genauer sind mehrere Einheitstransistoren über Sicherungselemente zu den Knoten 80a und 80b parallel geschaltet, wobei die Größen der MOS-Transistoren PT5 und NT1 über das Sicherungsprogramm eingestellt werden, um die Vorspannungen VBP und VBN zu ändern. Wenn eine Stromansteuerfähigkeit des MOS- Transistors NT1 erhöht wird, kann eine Spannung am Knoten 80a oder ein in Übereinstimmung mit einem Speisestrom von irgendeinem der MOS-Transistoren PT1 bis PT4 erzeugter Spannungspegel der Vorspannung VBN gesenkt werden, so daß ein Vorspannungspegel gemäß einer Größe des MOS-Transistors NT1 eingestellt werden kann. Ähnlich kann durch Einstellen einer Stromansteuerfähigkeit des MOS-Transistors PT5 durch Trimmung ein in Übereinstimmung mit einem Ansteuerstrom des MOS-Transistors NT2 erzeugter Spannungspegel der Vorspannung VBP feineingestellt werden.

Erste Abwandlung

Fig. 27 ist ein Zeitablaufplan einer Operationsfolge in einer ersten Abwandlung der dritten Ausführungsform der Erfindung. Wie oben beschrieben wurde, werden in Fig. 27 zur Eingabe von Daten zum Einstellen einer Auffrischperiode in der Selbstauffrischbetriebsart der Betriebsartregister-Einstellbefehl MRS und der erweiterte Betriebsartregister-Einstellbefehl EMRS verwendet. Der erweiterte Betriebsartregister-Einstellbefehl EXRS wird verwendet, um erforderliche Daten in einer von einem ursprünglich vorgesehenen Betriebsartregister verschiedenen Registerschaltung zu speichern. Der Betriebsartregister- Einstellbefehl MRS und der erweiterte Betriebsartregister- Einstellbefehl EMRS besitzen einen Doppelabschnitt, dessen Inhalt spezifiziert werden kann. Das heißt, die Daten können unter Verwendung des Betriebsartregister-Einstellbefehls MRS und des erweiterten Betriebsartregister-Einstellbefehls EMRS in der gleichen Registerschaltung eingestellt werden.
In der ersten Abwandlung der dritten Ausführungsform werden die Auffrischperioden-Spezifizierungsdaten A0 des niederwertigen Bits durch Anlegen des Betriebsartregister-Einstellbefehls MRS gemäß dem externen Adressensignalbit EXADD <a> eingestellt, während das höherwertige Bit A1 der Auffrischperioden-Spezifizierungsdaten in der Selbstauffrischbetriebsart gemäß dem erweiterten Betriebsartregister- Einstellbefehl EMRS eingestellt wird.
Fig. 28 ist ein schematischer Stromlaufplan eines Beispiels einer Konfiguration der Registerschaltung 70 in der ersten Abwandlung. Die Registerschaltung 74 in Fig. 28 enthält: eine Registerschaltung 74c, die das externe Adressensignalbit EXADD <a> annimmt und das Auffrischperiodenspezifizierungs- Datenbit A0 erzeugt, wenn der Betriebsartregister-Einstellbefehl MRS angelegt wird, und eine Registerschaltung 74d, die das externe Adressensignalbit EXADD <a> annimmt und das Auffrischperiodenspezifizierungs-Datenbit A1 erzeugt, wenn der erweiterte Betriebsartregister-Einstellbefehl EMRS angelegt wird.
Unter Verwendung der externen Adressensignale EXADD <a> mit 1 Bit können die Auffrischperiodenspezifizierungs-Datenbits A0 und A1 leicht richtig erzeugt werden. Auch in dieser Konfiguration können unter Verwendung der wie in den Fig. 24 bis 26 gezeigten Konfigurationen der variable Ringoszillator 77 und eine entsprechende Decodierungsschaltung ausgebildet sein.

Zweite Abwandlung

Fig. 29 ist eine Tabelle, die den Inhalt der Auffrischperioden- Anweisungsdaten gemäß einer zweiten Abwandlung der dritten Ausführungsform der Erfindung zeigt. In dem in Fig. 29 gezeigten Inhalt ist eine Folge zum Einstellen der Auffrischperioden-Spezifizierungsdaten die gleiche wie die in Fig. 27 gezeigte Operationsfolge. Wenn das Bit A gleich "0" ist, wird spezifiziert, daß eine Auffrischperiode mit dem 1/2-fachen der Basis-Auffrischperiode einzustellen ist, während, wenn das Bit A gleich "1" ist, spezifiziert wird, daß eine Auffrischperiode mit dem Doppelten der Basis-Auffrischperiode einzustellen ist. Das externe Adressenbit EXADD <a> wird zusammen mit einem Betriebsartregister-Einstellbefehl zweimal angelegt. Wenn die Adressensignal-Bitwerte beide Male "0" zeigen, wird bestimmt, daß die Auffrischperiode auf das 1/4- fache der Basis-Auffrischperiode eingestellt wird. Wenn der Betriebsartregister-Einstellbefehl oder der erweiterte Betriebsartregister-Einstellbefehl zusammen mit dem externen Adressensignalbit zweimal angelegt wird, wobei das externe Adressensignalbit EXADD <a> beide Male auf "1" eingestellt ist, wird bestimmt, daß die Auffrischperiode auf das 4-fache der Basis-Auffrischperiode eingestellt wird.
Dementsprechend kann, wenn die Auffrischperiode gemäß der Betriebstemperatur von dem 1/2-fachen der Basis-Auffrischperiode auf das 4-fache der Basis-Auffrischperiode geändert wird, durch Einstellen der Auffrischperiode, die die Daten A dreimal aufeinanderfolgend zu "1" spezifiziert, die Auffrischperiode auf das 8-fache der Basis-Auffrischperiode erhöht werden, wodurch eine gewünschte Auffrischperiode eingestellt werden kann. Die gewünschte Auffrischperiode kann dadurch erreicht werden, daß eine gewünschte Anzahl des Bits A angelegt wird.
Fig. 30 ist ein Stromlaufplan einer Konfiguration einer Decodierungsschaltung in der zweiten Abwandlung der dritten Ausführungsform der Erfindung. Die Decodierungsschaltung in Fig. 30 enthält: eine Gatterschaltung 86, die den Betriebsartregister-Einstellbefehl MRS und das Adressenbit A empfängt; eine Gatterschaltung 87, die den Betriebsartregister- Einstellbefehl MRS und das Adressenbit A empfängt und ein Schiebeanweisungssignal RSFT erzeugt; und ein doppeltgerichtetes Schieberegister 85, das gemäß den Schiebeanweisungssignalen LSFT und RSFT von den Gatterschaltungen 86 und 87 eine Schiebeoperation ausführt. Die von dem doppeltgerichteten Schieberegister 85 ausgegebenen Steuersignale Zφ1/2, Zφ1, Zφ2 und Zφ4 werden an die in Fig. 25 gezeigte Vorspannungserzeugungsschaltung 80 angelegt.
Wenn das Adressensignalbit A gleich "0" ist, geht ein Linksverschiebungs-Anweisungssignal LSFT von der Gatterschaltung 86 auf den H-Pegel über, wobei das doppeltgerichtete Schieberegister 85 einmal eine Schiebeoperation in Linksrichtung ausführt, um einen Oszillationszyklus des Ringoszillators auf das 1/2-fache einzustellen und das Auffrischintervall zu verkürzen. Wenn andererseits das Adressensignalbit A gleich "1" ist, geht ein Rechtsverschiebungs-Anweisungssignal RSFT von der Gatterschaltung 87 auf den H-Pegel über, wobei das doppeltgerichtete Schieberegister 85 eine Schiebeoperation in Rechtsrichtung ausführt, um einen Oszillationszyklus des Ringoszillators auf das Doppelte einzustellen und das Auffrischintervall zu verdoppeln.
Somit kann dadurch, daß das Adressensignalbit A gemäß dem Betriebsartregister-Einstellbefehl MRS mehrmals angelegt wird, eine Schiebeoperation in dem doppeltgerichteten Schieberegister 85 ausgeführt werden, um ein gewünschtes Steuersignal auf einen aktiven Zustand einzustellen. Das doppeltgerichtete Schieberegister 85 wird auf das aktive Steuersignal Zφ1 initialisiert.
Es wird angemerkt, daß das Betriebsartregistereinstell- Betriebsartanweisungssignal aktiviert werden kann, wenn der erweiterte Betriebsartregister-Einstellbefehl angelegt wird.
Fig. 31 ist ein schematischer Blockschaltplan eines Beispiels einer Konfiguration eines externen Speichercontrollers 72. Der Speichercontroller 72 in Fig. 31 enthält: eine Zyklus/Temperatur-Korrespondenztabelle 90, die eine Korrespondenz zwischen einem Auffrischzyklus und der Temperatur angibt und beispielsweise von einem Tabellen-ROM gebildet wird; eine Schaltung 91 zum Halten der eingestellten Selbstauffrischbetriebsart zum Speichern von Daten, die eine in der Halbleiterspeichervorrichtung eingestellte Selbstauffrischbetriebsart angeben; und eine Steuerschaltung 92, die in Übereinstimmung mit den über eine Schnittstellenschaltung 93 von außen zugeführten Temperaturinformationen auf die Zyklus/Temperatur-Korrespondenztabelle 90 und auf die Schaltung 91 zum Halten der eingestellten Selbstauffrischbetriebsart Bezug nimmt und einen Betriebsartregister-Einstellbefehl erzeugt und ferner Daten erzeugt, die gemäß einem externen Adressensignalbit EXADD einen Selbstauffrisch-Zyklus einstellen.
Wenn über die Schnittstellenschaltung 93 die Temperaturinformationen an die Steuerschaltung 92 angelegt werden, nimmt die Steuerschaltung 92 auf die Schaltung 91 zum Halten der eingestellten Auffrischbetriebsart Bezug, um eine momentan eingestellte Selbstauffrischbetriebsart zu erfassen und um ferner mit Bezug auf die Zyklus/Temperatur-Korrespondenztabelle 90 einen bei einer bestimmten Temperatur in der Selbstauffrisch- Betriebsart einzustellenden Selbstauffrischzyklus zu erfassen. Wenn der erfaßte Auffrischzyklus von einem in der Schaltung 94 zum Halten des eingestellten Auffrischzyklus gehaltenen Auffrischzyklus verschieden ist, erzeugt die Steuerschaltung 92 einen Betriebsartregister-Einstellbefehl und ein Adressensignalbit, um den erfaßten Auffrischzyklus neu einzustellen. Dadurch kann ein Auffrischzyklus der Halbleiterspeichervorrichtung gemäß einer Peripherietemperatur einer Betriebsumgebung eingestellt werden und auch gemäß der Betriebsumgebung geändert werden.
Die Steuerschaltung 92 kann die Adressenbits A0 und A1 von 2 Bits erzeugen oder kann alternativ so konfiguriert sein, daß eine Adresse von 1 Bit auf einen Zustand "0" oder "1" eingestellt wird, um Daten auszugeben, die den in der Schaltung 94 zum Halten des eingestellten Auffrischzyklus eingestellten Auffrischzyklus mit einem Faktor 2 oder 1/2 multiplizieren. Die Steuerschaltung 92 ist gemäß einer Konfiguration eines Decodierers, der die Auffrischperioden-Spezifizierungsdaten decodiert, geeignet konfiguriert.
Wie oben beschrieben wurde, ist der Selbstauffrischzyklus gemäß der dritten Ausführungsform der Erfindung so beschaffen, daß er gemäß einer Betriebstemperatur geändert werden kann, wodurch die Realisierung einer Halbleiterspeichervorrichtung ermöglicht wird, die Daten unabhängig von einer Betriebstemperatur stabil halten kann.

Vierte Ausführungsform

Fig. 32 ist ein schematischer Stromlaufplan einer Konfiguration eines Hauptteils einer Auffrischsteuerschaltung einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform der Erfindung. In der in Fig. 32 gezeigten Konfiguration ist eine Sicherungsprogrammschaltung 100 zum Einstellen eines Auffrischzyklus des 4-k-Auffrischzyklusschemas als Auffrischzyklus vorgesehen. Somit ist in der in Fig. 32 gezeigten Konfiguration eine Oszillationsperiode eines in einem Auffrischzeitgeber 31 enthaltenen variablen Ringoszillators fest eingestellt. Die Sicherungsprogrammschaltung 100 stellt die Steuersignale Zφ1/2, Zφ1, Zφ2 und Zφ4 lediglich während das Selbstauffrischbetriebsart-Anweisungssignal SRF aktiv ist auf einen programmierten Zustand ein.
Wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF in einem inaktiven Zustand ist, der eine Normalbetriebsart angibt, ist die Sicherungsprogrammschaltung 100 in einem zurückgesetzten Zustand, während die Steuersignale Zφ1/2, Zφ1, Zφ2 und Zφ4 sämtlich auf einen inaktiven Zustand auf dem H- Pegel eingestellt sind. Der Auffrischzeitgeber 31 besitzt die Konfiguration in der dritten Ausführungsform (siehe Fig. 25 und 26), sd daß in der Normalbetriebsart eine Vorspannungs- Aktivierungsoperation abgeschlossen ist und der Ringoszillator seinen Betrieb ebenfalls abschließt.
Unter Verwendung der Sicherungsprogrammschaltung 100 kann ein Auffrischzyklus gemäß den Datenhaltecharakteristiken einer Speicherzelle einer einzelnen Halbleiterspeichervorrichtung eingestellt werden. Außerdem kann dadurch, daß die Sicherungsprogrammschaltung 100 lediglich in der Selbstauffrischbetriebsart in einen Betriebszustand versetzt wird, ein Stromverbrauch in der Normalbetriebsart im Standby-Zustand gesenkt werden.
Fig. 33 ist ein Stromlaufplan eines Beispiels einer Konfiguration eines Abschnitts mit Bezug auf ein Steuersignal Zφi der Sicherungsprogrammschaltung 100. Die Sicherungsprogrammschaltung 100 in Fig. 33 enthält: einen Inverter 100a, der das Selbstauffrischbetriebsart-Anweisungssignal SRF invertiert und ein komplementäres Selbstauffrischbetriebsart-Anweisungssignal ZSRF erzeugt; einen P-Kanal-MOS-Transistor 100b, dessen Source mit einem Stromversorgungsknoten gekoppelt ist und dessen Gate das vom Inverter 100a ausgegebene komplementäre Selbstauffrischbetriebsart-Anweisungssignal ZSRF empfängt; ein durchschmelzbares Verbindungselement (ein Sicherungselement) 100c, das zwischen den MOS-Transistor 100b und einen Knoten 100h geschaltet ist; einen N-Kanal-MOS- Transistor 100e, der zwischen den Knoten 100h und einen Masseknoten geschaltet ist und dessen Gate das komplementäre Selbstauffrischbetriebsart-Anweisungssignal ZSRF vom Inverter 100a empfängt; einen Inverter 100f, der ein Signalpotential am Knoten 100h invertiert und das Steuersignal Zφi erzeugt; und einen N-Kanal-MOS-Transistor 100g, der den Knoten 100h gemäß dem Steuersignal Zφi wahlweise mit dem Masseknoten koppelt.
In der Normalbetriebsart ist das Selbstauffrischbetriebsart- Anweisungssignal SRF auf dem L-Pegel, während das komplementäre Selbstauffrischbetriebsart-Anweisungssignal ZSRF vom Inverter 100a auf dem H-Pegel ist. Die MOS-Transistoren 100b und 100e sind im Sperr- bzw. Durchlaßzustand, während der Knoten 100h auf dem Massespannungspegel gehalten wird.
Das vom Inverter 100f ausgegebene Steuersignal Zφi wird in einem inaktiven Zustand auf dem H-Pegel gehalten.
Wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF auf den H-Pegel übergeht, geht das komplementäre Selbstauffrischbetriebsart-Anweisungssignal ZSRF auf den L-Pegel über und tritt der MOS-Transistor 100e in den Sperrzustand ein, während der MOS-Transistor 100b in einen Durchlaßzustand eintritt und das Verbindungselement 100c mit dem Stromversorgungsknoten verbunden wird. Wenn das Verbindungselement 100c im durchgeschmolzenen Zustand ist, bleibt der Knoten 100h auf einem L-Pegel des zurückgesetzten Zustands, während das Steuersignal Zφi auf dem H-Pegel bleibt. Zu diesem Zeitpunkt ist der Knoten 100h über den MOS-Transistor 100g mit dem Masseknoten verbunden, um zu verhindern, daß der Knoten 100h in den schwebenden Zustand übergeht.
Wenn das Verbindungselement 100c in einem leitenden Zustand ist, wird der Knoten 100h über den MOS-Transistor 100b und das Verbindungselement 100c geladen, wobei das Steuersignal Zφi vom Inverter 100f auf den L-Pegel übergeht und der MOS- Transistor 100g als Antwort darauf in einen Sperrzustand angesteuert wird. Dementsprechend wird das Steuersignal Zφi in der Selbstauffrischbetriebsart in einen aktiven Zustand angesteuert, um eine Auffrischperiode einzustellen, wenn das Verbindungselement 100c durchgeschmolzen ist. Lediglich durch Durchschmelzen eines einem Auffrischzyklus entsprechenden Verbindungselements kann eine Oszillationsperiode des Ringoszillators des Auffrischzeitgebers 31 programmiert werden.
Außerdem wird beispielsweise lediglich ein tatsächlicher Auffrischzyklus eingestellt, wobei ein Auffrischzyklus des 4-k- Auffrischzyklusschemas der Referenz-Auffrischzyklus ist, wodurch ein an eine tatsächliche Datenhaltekapazität einer Halbleitervorrichtung angepaßter Auffrischzyklus leicht eingestellt werden kann.
Es wird angemerkt, daß das von der Sicherungsprogrammschaltung 100 ausgegebene Steuersignal lediglich in der Weise ausgegeben zu werden braucht, daß ein von dem Auffrischzeitgeber 31 ausgegebener Zyklus der Auffrischanforderung anhand des Auffrischzyklus des 4-k-Auffrischzyklusschemas eingestellt wird, wobei der Auffrischzyklus nicht wie oben beschrieben auf das 1/2-fache, 1-fache, Doppelte oder 4-fache der Referenz eingestellt zu werden braucht. Beispielsweise können als Multiplikationsfaktoren für den Auffrischzyklus Zwischenwerte wie etwa 1,5, 2,5 oder andere verwendet werden. Dementsprechend kann auch in diesem Fall durch Einstellen einer Größe eines Stromquellentransistors auf das 1,5-fache oder auf ein anderes Vielfaches ein erforderlicher Auffrischzyklus erreicht werden.

Fünfte Ausführungsform

Fig. 34 ist ein schematischer Blockschaltplan einer Konfiguration einer Auffrischsteuerschaltung gemäß einer fünften Ausführungsform der Erfindung. Eine Auffrischsteuerschaltung 22 in Fig. 34 enthält: eine UND-Schaltung 110, die ein Selbstauffrisch-Abschaltbetriebsart-Anweisungssignal φPWD und ein Selbstauffrisch-Anweisungssignal SRF empfängt; einen Stromversorgungstransistor 111, der in den Durchlaßzustand geschaltet wird, wenn ein Ausgangssignal der UND-Schaltung 110 auf dem L-Pegel ist, um der Auffrischzyklus-Einstellschaltung 105 die Stromversorgungsspannung VDD zuzuführen; und einen Stromversorgungstransistor 112, der in den Durchlaßzustand geschaltet wird, um dem Auffrischzeitgeber 31 die Stromversorgungsspannung VDD zuzuführen, wenn das Ausgangssignal der UND-Schaltung 110 auf dem L-Pegel ist. Die Stromversorgungstransistoren 111 und 112 sind jeweils P-Kanal-MOS- Transistoren.
Die Auffrischzyklus-Einstellschaltung 105 ist entweder die in Fig. 24 gezeigte Decodierungsschaltung 75 oder das in Fig. 30 gezeigte doppeltgerichtete Schieberegister oder die in Fig. 32 gezeigte Sicherungsprogrammschaltung 100, die sämtlich zuvor beschrieben wurden und die in der Selbstauffrischbetriebsart das Decodierungssignal φD zum Einstellen eines Auffrischzyklus erzeugen.
Der Auffrischzeitgeber 31 enthält einen variablen Ringoszillator und einen Zähler, der dessen Ausgangssignal zählt, wobei er ähnlich der zuvor beschriebenen und in Fig. 34 gezeigten Konfiguration ist. Wenn eine Zählung des Zählers einen vorgeschriebenen Wert erreicht, erzeugt der Zähler eine Auffrischanforderung.
Die Auffrischsteuerschaltung 22 enthält ferner eine Selbstauffrischbetriebsart-Aktivierungsschaltung 30, der von einem Stromversorgungsknoten jederzeit die Stromversorgungsspannung VDD zugeführt wird und die den Auffrischzeitgeber 31 aktiviert, wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF aktiviert wird. Die Selbstauffrischbetriebsart-Aktivierungsschaltung 30 empfängt normalerweise die Stromversorgungsspannung VDD zur Überwachung der Selbstauffrischbetriebsart-Anweisungssignals SRF, um den Auffrischzeitgeber 31 beim Abschluß der Selbstauffrischbetriebsart zuverlässig in einem inaktiven Zustand zu halten, um eine Störung des Auffrischzeitgebers 31 zu verhindern, wenn die Selbstauffrischbetriebsart abgeschlossen wird, das Selbstauffrischbetriebsart-Anweisungssignal SRF inaktiv gemacht wird und die Halbleiterspeichervorrichtung in die Normalbetriebsart zurückkehrt.
Wenn, wie in Fig. 34 gezeigt ist, in der Registerschaltung (siehe erste Ausführungsform) in der Selbstauffrischbetriebsart die Abschaltbetriebsart spezifiziert wird, geht das Ausgangssignal der UND-Schaltung 10 auf den H-Pegel über, wobei die Zufuhr der Stromversorgungsspannung für die Auffrischzyklus-Einstellschaltung 105 und für den Auffrischzeitgeber 31 abgeschlossen wird. In dieser Tiefabschaltbetriebsart wird intern kein Auffrischen ausgeführt, so daß keine Ausgabe einer Auffrischanforderung erforderlich ist und ein Stromverbrauch gesenkt werden kann.
Wenn in der Selbstauffrischbetriebsart eine Betriebsart zum Auffrischen der Speicherzellendaten spezifiziert ist, ist das Selbstauffrisch-Tiefabschaltbetriebsart-Anweisungssignal φPWD auf den L-Pegel, bleiben die Stromversorgungstransistoren 111 und 112 im Durchlaßzustand, arbeiten die Auffrischzyklus-Einstellschaltung 105 und der Auffrischzeitgeber 31, ist ein Ringoszillator im Auffrischzeitgeber 31 gemäß einem eingestellten Auffrischzyklus aktiviert und wird in eingestellten Intervallen die Auffrischanforderung PREQ ausgegeben.
In der in Fig. 34 gezeigten Konfiguration kann eine Konfiguration verwendet werden, bei der ferner wie mit der Strichlinie gezeigt das Selbstauffrischbetriebsart-Anweisungssignal SRF an die Auffrischzyklus-Einstellschaltung 105 angelegt wird, die, wenn das Selbstauffrischbetriebsart-Anweisungssignal SRF in der Normalbetriebsart inaktiv ist, zurückgesetzt wird, um das Decodierungssignal φD zu deaktivieren.
Ferner kann außerdem eine Konfiguration verwendet werden, in der, die Stromversorgungstransistoren 111 und 112 in den Sperrzustand übergehen, wenn das Abschaltbetriebsart-Anweisungssignal PWD, das aktiviert werden soll, wenn von außen ein Abschaltbefehl zugeführt wird, aktiviert wird.
Wenn wie oben beschrieben gemäß der fünften Ausführungsform der Erfindung die Tiefabschaltbetriebsart in der internen Registerschaltung eingestellt ist, wenn die Selbstauffrischbetriebsart spezifiziert ist, wird eine Stromversorgung für eine Schaltung zur Bestimmung eines Auffrischzyklus abgeschlossen. Somit kann der Stromverbrauch in der Tiefabschaltbetriebsart weiter gesenkt werden.

Sechste Ausführungsform

Fig. 35 ist ein Ablaufplan einer Operation einer Halbleiterspeichervorrichtung beim Übergang in die Selbstauffrischbetriebsart gemäß einer sechsten Ausführungsfarm der Erfindung. Der in Fig. 35 gezeigte Betriebsablaufplan wird durch einen Speichercontroller ausgeführt. Zunächst überwacht der Speichercontroller, ob die Schlafbetriebsart einzustellen ist (Schritt ST1). Ob die Schlafbetriebsart einzustellen ist, wird beispielsweise danach bestimmt, ob ein Prozessor während einer vorgeschriebenen Zeitdauer in einen Zustand ohne Verarbeitung versetzt wird. Wenn die Schlafbetriebsart eingestellt wird, gibt der Speichercontroller einen Autoauffrischbefehl an eine Halbleiterspeichervorrichtung aus (Schritt ST2). Das Auffrischen wird unter Verwendung eines internen Auffrischadressenzählers gemäß dem Autoauffrischbefehl an den gespeicherten Daten der. Speicherzellen in der Halbleiterspeichervorrichtung ausgeführt. Wenn der Autoauffrischbefehl an die Halbleiterspeichervorrichtung mit einer 4-Bank-Konfiguration angelegt wird, wird das Auffrischen an den gespeicherten Daten der Speicherzellen in allen vier Bänken gleichzeitig ausgeführt.
Daraufhin bestimmt der Speichercontroller, ob das Auffrischen über den gesamten Speicherraum der Halbleiterspeichervorrichtung ausgeführt worden ist (ST3). Die Bestimmung eines Abschlusses des Auffrischens über einen gesamten Speicherraum wird in der Weise ausgeführt, daß die zum einmaligen Auffrischen aller Speicherzellen erforderliche Anzahl der Auffrischzyklen beispielsweise als 4-k-Auffrischzyklen oder als 8-k-Auffrischzyklen vorbestimmt wird, wobei die Anzahl der ausgegebenen Autoauffrischbefehle gemäß dem verwendeten Auffrischzyklusschema gezählt wird.
Das Ausgeben eines Autoauffrischbefehls im Schritt ST2 wird wiederholt, bis das einmalige Auffrischen über den gesamten Speicherraum abgeschlossen ist.
Wenn das Auffrischen an den gespeicherten Daten der Speicherzellen in einem gesamten Speicherraum abgeschlossen ist, gibt der Speichercontroller einen Selbstauffrischbefehl aus (Schritt ST4). Die Halbleiterspeichervorrichtung tritt gemäß dem Selbstauffrischbefehl in die Selbstauffrischbetriebsart ein und führt das Auffrischen in einer eingestellten Selbstauffrischbetriebsart aus oder wird in die Tiefabschaltbetriebsart eingestellt.
Daraufhin überwacht der Speichercontroller, ob die Schlafbetriebsart nach Ausgabe des Selbstauffrischbefehls zu verlassen ist (Schritt ST5). Die Bestimmung über das Verlassen der Schlafbetriebsart erfolgt dadurch, daß überwacht wird, ob ein Prozessor oder dergleichen mit der Verarbeitung beginnt.
Wenn die Schlafbetriebsart verlassen werden soll, gibt der Speichercontroller einen Selbstauffrisch-Austrittsbefehl aus, der dazu führt, daß die Selbstauffrischbetriebsart in der Halbleiterspeichervorrichtung abgeschlossen wird.
Nach einer vorgeschriebenen Zeitdauer seit dem Ausgeben des Selbstauffrisch-Austrittsbefehls geht die Verarbeitungs- Betriebsart der Halbleiterspeichervorrichtung von der Schlafbetriebsart in die Normalbetriebsart über (Schritt ST7), wobei ein Datenzugriff auf die Halbleiterspeichervorrichtung erfolgt. Das Einstellen der vorgeschriebenen Zeitdauer zwischen der Ausgabe des Selbstauffrisch-Austrittsbefehls und dem Übergang in die Normalbetriebsart erfolgt aus folgendem Grund. Es besteht eine Möglichkeit, daß beim Ausgeben des Austrittsbefehls in der Selbstauffrischbetriebsart in der Halbleiterspeichervorrichtung gerade eine Auffrischoperation ausgeführt wird. Somit wartet der Prozeß beim Austritt aus der Selbstauffrischbetriebsart auf den Abschluß des Übergangs des Standby-Zustands der internen Schaltungsanordnung in der Halbleiterspeichervorrichtung.
Wie in Fig. 35 gezeigt ist, werden durch das konzentrierte Auffrischen eines gesamten Speicherraums vor dem Übergang in die Selbstauffrischbetriebsart alle gespeicherten Daten der Speicherzellen in dem Speicherraum vor dem Übergang in die Selbstauffrischbetriebsart aufgefrischt. Somit können die gespeicherten Daten selbst dann zuverlässig gehalten werden, wenn ein Auffrischzyklus intern geändert wird. Somit kann ein Stromverbrauch gesenkt werden, während die gespeicherten Daten der Speicherzellen in der Betriebsart mit niedrigem Stromverbrauch (der Selbstauffrischbetriebsart), die einen niedrigen Stromverbrauch erfordert, zuverlässig gehalten werden können. Als Konfiguration zum Senken eines internen Stromverbrauchs kann irgendeine der in der ersten bis fünften Ausführungsform verwendeten Konfigurationen verwendet werden.
Wie oben beschrieben wird gemäß der sechsten Ausführungsform der Erfindung das Auffrischen an den gespeicherten Daten der Speicherzellen eines gesamten Speicherraums vor dem Übergang in die Selbstauffrischbetriebsart ausgeführt, wobei in der folgenden Selbstauffrischbetriebsart das Halten der gespeicherten Daten selbst bei der Ausführung einer Selbstauffrischbetriebsart in der Betriebsart mit niedrigem Stromverbrauch wie etwa in einer Betriebsart zum Erhöhen des Auffrischzyklus sichergestellt werden kann.

Siebente Ausführungsform

Fig. 36 ist ein schematischer Stromlaufplan einer Konfiguration eines Hauptabschnitts einer Auffrischsteuerschaltung gemäß einer siebenten Ausführungsform der Erfindung. Die in Fig. 36 gezeigte Auffrischsteuerschaltung enthält: eine ODER- Schaltung 115, die das 4-Bank-Selbstauffrischbetriebsart- Anweisungssignal φ4BK, das 2-Bank-Selbstauffrischbetriebsart- Anweisungssignal φ2BK und das 1-Bank-Selbstauffrischbetriebsart- Anweisungssignal φBK empfängt; und einen Auffrischzeitgeber 31, der ein Ausgangssignal der ODER-Schaltung 115, das MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB und das 2-MSB-Selbstauffrischbetriebsart-Anweisungssignal φ2MSB empfängt.
Die Konfiguration des Auffrischzeitgebers 31 ist ähnlich den in den Fig. 25 oder 26 gezeigten Konfigurationen, während eine Oszillationsperiode eines im Auffrischzeitgeber 31 enthaltenen Ringoszillators gemäß dem Ausgangssignal der ODER- Schaltung 115, dem MSB-Selbstauffrischbetriebsart-Anweisungssignal φMSB und dem 2-MSB-Selbstauffrischbetriebsart-Anweisungssignal φ2MSB geändert ist. Das heißt, wenn ein Auffrischen auf Bankbasis spezifiziert ist, wird ein Selbstauffrischzyklus auf einen ersten Auffrischzyklus (beispielsweise auf einen Basisauffrischzyklus) eingestellt. Wenn andererseits der MSB-Selbstauffrischzyklus spezifiziert ist, wird der doppelte Zyklus des Basisauffrischzyklus eingestellt.
Wenn die 2-MSB-Selbstauffrischbetriebsart eingestellt ist, wird der 4-fache Auffrischzyklus des Basisauffrischzyklus eingestellt. Somit kann selbst dann, wenn der Auffrischzyklus wie zuvor in den Fig. 6A und 6B beschrieben länger gemacht wird, während ein Auffrischgebiet halbiert wird, das Auffrischen für die erforderlichen Speicherzellen in der MSB- Selbstauffrischbetriebsart und in der 2-MSB-Selbstauffrischbetriebsart durch das 1/2-fache und durch das 1/4-fache der Anzahl der Auffrischungen ausgeführt werden, die in einer Konfiguration erforderlich sind, in der das Auffrischen an einer gesamten Bank ausgeführt wird.
Somit ist selbst dann, wenn der Auffrischzyklus nicht länger als das Doppelte oder 4-fache ist, eine tatsächliche Periode, in der das Auffrischen an einer aufzufrischenden Speicherzelle ausgeführt wird, für alle Auffrischbetriebsarten gleich, so daß die gespeicherten Daten zuverlässig gehalten werden. Durch Ändern eines Auffrischzyklus gemäß einem Schema der Selbstauffrischbetriebsart kann ein Stromverbrauch in der MSB-Selbstauffrischbetriebsart und in der 2-MSB-Selbstauffrischbetriebsart weiter gesenkt werden.

Achte Ausführungsform

Fig. 37 ist ein schematischer Stromlaufplan einer Konfiguration eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer achten Ausführungsform der Erfindung. In Fig. 37 wird ein 8-k-Selbstauffrisch-Anweisungssignal REF8K, das ein 8-k-Auffrischzyklusschema spezifiziert, in einer Betriebsartregister-Schaltung 120 gemäß einem spezifischen Bit des externen Adressensignals EXEVD eingestellt. Wenn der Betriebsartregister-Einstellbefehl MRS angelegt wird, stellt die Betriebsartregister-Schaltung 120 das 8-k-Selbstauffrischzyklusschema gemäß einem spezifischen Bit des externen Adressensignals EXADD ein.
Das 8-k-Selbstauffrischzyklus-Anweisungssignal REF8K von der Betriebsartregister-Schaltung 120 wird an die Auffrischsteuerschaltung 122 angelegt. In der Auffrischsteuerschaltung 122 ist das 4-k-Auffrischzyklusschema als Standard eingestellt.
Um die gespeicherten Daten aller Speicherzellen in einer Speicherzellenmatrix einmal aufzufrischen, wird das Auffrischen 4-k-mal ausgeführt.
Wenn andererseits in der Betriebsartregister-Schaltung 120 das 8-k-Auffrischzyklusschema eingestellt ist und das 8-k- Selbstauffrischzyklus-Anweisungssignal REF8K aktiviert ist, führt die Auffrischsteuerschaltung 122 das Auffrischen in der gemäß dem 8-k-Auffrischzyklusschema eingestellten Selbstauffrischbetriebsart aus, ohne einen Strom-Auffrischzyklus zu ändern. Somit wird das Auffrischen, obgleich die Auffrischperiode in der Selbstauffrischbetriebsart nicht geändert wird, gemäß dem 8-k-Auffrisch-Schema ausgeführt, weshalb die Anzahl der in einem Auffrischzyklus angesteuerten Speicherzellenzeilen halbiert wird, was eine Senkung des Stromverbrauchs bei der Ausführung des Auffrischens ermöglicht.
Fig. 38 ist ein schematischer Blockschaltplan einer Konfiguration der in Fig. 37 gezeigten Auffrischsteuerschaltung 122. Die in Fig. 38 gezeigte Auffrischsteuerschaltung 122 unterscheidet sich von der in Fig. 7 gezeigten Auffrischsteuerschaltung 22 in folgendem Punkt. An die Auffrischadressen- Erzeugungsschaltung 34, die auch die Auffrischadresse REFADD erzeugt, wird ein Ausgangssignal der UND-Schaltung 125 angelegt, die das 8-k-Selbstauffrischzyklus-Anweisungssignal REF8K und das Selbstauffrischbetriebsart-Anweisungssignal SRF empfängt. Die Auffrischadressen-Erzeugungsschaltung 34 macht in der Selbstauffrischbetriebsart, wenn das 8-k-Selbstauffrischbetriebsart-Anweisungssignal REF8K aktiv ist, die Art der Erzeugung der Auffrischadresse REFADD verschieden von der in der normalen Autoauffrischbetriebsart. Wie unten ausführlicher beschrieben wird, wird genauer ein Auffrischadressen- Signalbit im entarteten Zustand gültig gemacht, während das 8-k-Selbstauffrischbetriebsart-Anweisungssignal REF8K aktiv ist, wobei zwei in der normalen Autoauffrischbetriebsart gleichzeitig spezifizierte Blöcke/Zeilen (Wortleitungen) gemäß den Auffrischadressenbits einzeln spezifiziert werden.

Konfiguration des ausgewählten Speicherblocks

Fig. 39A ist ein schematisches Diagramm der Lage ausgewählter Speicherblöcke in der Normalbetriebsart gemäß der siebenten Ausführungsform der Erfindung. Die Normalbetriebsart gibt hier eine Auffrischbetriebsart, in der das Autoauffrischen ausgeführt wird, und die Auffrischbetriebsart, in der das 8-k-Selbstauffrischbetriebsart-Anweisungssignal REF8K inaktiv ist, an.
In Fig. 39A werden die Bänke BK0 bis BK3 gleichzeitig aufgefrischt. Beim Auffrischen in der Normalbetriebsart ist in dem oberen Speicherblock UMB jeder der Bänke BK0 bis BK3 ein Speicherblock zum Auffrischen spezifiziert und ist in dem unteren Speicherblock LMB jeder der Bänke BK0 bis BK3 ein Speicherblock zum Auffrischen spezifiziert. Somit werden zwei Speicherblöcke in einer Bank gleichzeitig aufgefrischt, wobei das Auffrischen an insgesamt 8 Speicherblöcken gleichzeitig ausgeführt wird.
Fig. 39B ist ein schematisches Diagramm der Lage ausgewählter Speicherblöcke, wenn die 8-k-Auffrischbetriebsart eingestellt ist. Auch in Fig. 39 wird das Auffrischen an den Bänken BK0 bis BK3 gleichzeitig ausgeführt. Während das 8-k-Selbstauffrischbetriebsart-Anweisungssignal REF8K aktiv ist, ist in jeder der Bänke BK0 bis BK3 ein Speicherblock zum Auffrischen ausgewählt. Fig. 39B zeigt einen Zustand, in dem das Auffrischen an einem Speicherblock in dem oberen Speicherblock UMB jeder der Bänke BK0 bis BK3 ausgeführt wird. Außerdem existiert ein Fall, in dem ein Speicherblock in dem unteren Speicherblock LMB jeder der Bänke BK0 bis BK3 ausgewählt ist, wobei das Auffrischen an jeder der Bänke BK0 bis BK3 ausgeführt wird.
Somit wird, wenn die 8-k-Auffrischbetriebsart eingestellt ist, in jeder der Bänke BK0 bis BK3 ein Speicherblock zum Auffrischen spezifiziert. Somit kann die Anzahl der gleichzeitig ausgewählten Speicherblöcke verringert werden, während die Anzahl der auffrischungsbezogenen Schaltungen wie etwa der (nicht gezeigten) Leseverstärkerschaltungen, die gleichzeitig betrieben werden, im Vergleich zur Normalbetriebsart ebenfalls halbiert werden kann, wodurch der Stromverbrauch bei der Auffrischoperation gesenkt werden kann.
Selbst wenn die 8-k-Auffrischbetriebsart eingestellt ist, ist der Auffrischzyklus ähnlich dem in dem 4-k-Zyklusschema, so daß ein Auffrischzyklus in der Selbstauffrischbetriebsart der gleiche wie in dem 4-k-Auffrischzyklusschema ist. Somit ist die Anzahl der, ausgeführten Auffrischungen in der Selbstauffrischbetriebsart die gleiche wie in dem 4-k-Auffrischzyklusschema, so daß der Stromverbrauch in der Selbstauffrischbetriebsart im Vergleich zur Normalbetriebsart gesenkt werden kann.
Fig. 40 ist ein schematischer Stromlaufplan eines Beispiels einer Konfiguration der Auffrischadressen-Erzeugungsschaltung 34. Eine Korrespondenz zwischen der Auffrischblockadresse RFBAD <3 : 0> und einem Speicherblock ist die gleiche wie bei der in Fig. 12 gezeigten Adressenzuweisung. Die Auffrischadressen-Erzeugungsschaltung 34 in Fig. 40 enthält: einen Blockadressenzähler 61b, der ein Ausgangshochzählsignal eines Wortleitungs-Adressenzählers zählt; einen Inverter 130, der den höchstwertigen Zählwert CNT <3> des Blockadressenzählers 61b empfängt; eine ODER-Schaltung 131, die den Zählwert <3> und ein Ausgangssignal φ8K der in Fig. 38 gezeigten UND-Schaltung 125 empfängt; eine ODER-Schaltung 132, die ein Ausgangssignal des Inverters 130 und das Auffrischsteuersignal φ8K empfängt; und die Inverterschaltung 133, die die von dem Blockadressenzähler 61b empfangenen niederwertigen Bits CNT <2 : 0> invertiert.
Das Auffrischblockadressen-Signalbit RFBAD <3> wird von der ODER-Schaltung 131 ausgegeben, während von der ODER-Schaltung 132 das komplementäre Auffrischblockadressen-Signalbit ZRFBAD <3> ausgegeben wird.
Der Zählwert CNT <2 : 0> wird als Auffrischblockadressen- Signalbits <2 : 0> verwendet, während ein Ausgangssignal der Inverterschaltung 133 als komplementäre Auffrischblockadressen-Signalbits ZRFBAD <2 : 0> verwendet wird.
Somit geht in der in Fig. 40 gezeigten Konfiguration, wenn das 8-k-Auffrischzyklusschema eingestellt ist, das Auffrischsteuersignal φ8K in der Selbstauffrischbetriebsart auf den H- Pegel über, wobei die NAND-Schaltungen 131 und 132 als Inverterschaltungen arbeiten und die Auffrischblockadressen- Signalbits ZRFBAD <3> und RFBAD <3> gemäß dem Zählwert CNT <3> vom Blockadressenzähler 61b geändert werden. Wie in Fig. 39B gezeigt ist, wird in diesem Fall entweder der obere Speicherblock UMB oder der untere Speicherblock LMB spezifiziert, wobei ferner in dem oberen oder unteren Speicherblock ein Speicherblock spezifiziert wird.
Andererseits ist das Auffrischsteuersignal φ8K in der Normalbetriebsart auf dem L-Pegel, wobei die Ausgangssignale der NAND-Schaltungen 131 und 132 auf den H-Pegel übergehen und dementsprechend die Auffrischblockadressen-Signale RFBAD <3> und ZRFBAD <3> in einem ausgewählten Zustand beide auf den H-Pegel übergehen, wobei sowohl der obere Speicherblock UMB als auch der untere Speicherblock LMB spezifiziert werden. In diesem Fall wird das Auffrischen an den zwei durch die niederwertigen Auffrischblockadressen-Signalbits RFBAD <2 : 0> und ZRFBAD <2 : 0> spezifizierten Speicherblöcken ausgeführt.

Zweite Anordnung der ausgewählten Speicherblöcke in dem 8-k-Auffrischzyklusschema

Fig. 41 ist ein schematisches Diagramm der Lage ausgewählter Speicherblöcke, wenn das 8-k-Auffrischzyklusschema eingestellt ist. Wie in Fig. 41 gezeigt ist, sind in den Bänken BK0 bis BK3 diejenigen Bänke, die diagonal zueinander liegen, gleichzeitig spezifiziert, wobei in jeder der ausgewählten Bänke BK0 und BK3 ein Speicherblock ausgewählt ist und daran das Auffrischen ausgeführt wird. Außerdem werden in einem Auffrischzyklus die Bänke BK1 und BK2, die diagonal zueinander liegen, gleichzeitig ausgewählt, wobei in jeder der ausgewählten Bänke BK1 und BK2 ein Speicherblock ausgewählt und daran das Auffrischen ausgeführt wird. Dementsprechend kann verhindert werden, daß ein Stromverbrauch an einer Seite eines Chips lokalisiert ist, während die Schaltungen, die Strom verbrauchen, über den Chip verteilt sind. Somit kann verhindert werden, daß der Stromverbrauch an der Stromversorgungsspannung lokal konzentriert ist, was eine stabile Stromversorgung ermöglicht (die Konfiguration der Stromquelle wird später beschrieben). Außerdem kann die durch den Schaltungsbetrieb verursachte Wärmeerzeugung über den Chip verteilt werden, so daß eine Störung der Schaltungsanordnung wegen des Anstiegs der Betriebstemperatur durch die lokalisierte Konzentration der Wärmeerzeugung vermieden werden kann.
In dieser Konfiguration werden in der Normalbetriebsart in jeder der Bänke BK0 bis BK3 wie in Fig. 39A gezeigt zwei Speicherblöcke ausgewählt.
Fig. 42 ist ein Diagramm eines Beispiels der Zuweisung der Bankadressen in der zweiten Konfiguration der ausgewählten Speicherblöcke. In Fig. 42 wird der Bank BK0 eine Bankadresse (0, 0) zugewiesen und wird der Bank BK1 eine Bankadresse (1, 1) zugewiesen. Der Bank BK2 wird eine Bankadresse (0, 1) zugewiesen und der Bank BK3 wird eine Bankadresse (1, 0) zugewiesen. Somit können durch die Entartung eines höherwertigen Bankadressenbits die Bänke BK0 und BK3 oder die Bänke BK2 und BK1 gleichzeitig zum Auffrischen ausgewählt werden.
Fig. 43 ist ein schematischer Stromlaufplan einer Konfiguration eines Auffrischbankadressen-Erzeugungsabschnitts in Übereinstimmung mit der in Fig. 42 gezeigten Zuweisung der Bankadressen. Der Auffrischbankadressen-Erzeugungsabschnitt in Fig. 43 enthält: eine UND-Schaltung 140, deren beide Eingänge die Stromversorgungsspannung VDD empfangen und die die höherwertigen Auffrischblockadressen-Signalbits RFBKD <1> und ZRFBKD <1> erzeugt; einen Bankzähler 141, der als Antwort auf das Fallen des Auffrischaktivierungssignals REFRAS eine Zähloperation ausführt; einen Inverter 142, der die Zählung CT des Bankzählers 141 invertiert; eine NAND- Schaltung 143, die eine Ausgangszählung CT des Zählers 141 und das Auffrischsteuersignal φ8K empfängt und ein komplementäres niederwertiges Auffrischbankadressen-Signalbit ZRFBKD <0> erzeugt; und eine NAND-Schaltung 144, die ein Ausgangssignal des Inverters 142 und das Auffrischsteuersignal φ8K empfängt und das niederwertige Auffrischbankadressen-Signalbit RFBKD <0> erzeugt.
In der Normalbetriebsart ist das Auffrischsteuersignal φ8K auf dem L-Pegel. Somit sind die Bits RFBK2 <1 : 0> und ZRFBKD <1 : 0> von dem Auffrischbankadressen-Erzeugungsabschnitt beide auf dem H-Pegel, so daß alle Bänke BK0 bis BK3 spezifiziert werden.
Wenn andererseits das Auffrischsteuersignal φ8K den H-Pegel erreicht, arbeiten die NAND-Schaltungen 143 und 144 als Inverter, die die niederwertigen Bankadressen-Signalbits ZRFBKD <0> und RFBKD <0> gemäß der Zählung CT des Bankzählers 141 ändern. Die höherwertigen Bankadressenbits sind jederzeit in einem ausgewählten Zustand. Somit werden die Bänke BK0 und BK3 spezifiziert, wenn das niederwertige Bankadressen-Signalbit RFBKD <0> gleich "0" ist, während die Bänke BK1 und BK2 spezifiziert werden, wenn das niederwertige Bankadressen-Signalbit RFBKD <0> gleich "1" ist. Somit können die diagonal zueinander liegenden Bänke gleichzeitig spezifiziert werden.
Als Konfiguration des Auffrischblockadressen-Erzeugungsabschnitts, der einen Speicherblock in einer ausgewählten Bank spezifiziert, kann die in Fig. 40 gezeigte Konfiguration des Auffrischblockadressen-Erzeugungsabschnitts verwendet kann.

Abwandlung der Zuweisung der Bankadressen

Fig. 44 ist ein Diagramm einer Abwandlung der Zuweisung der Bankadressen. In Fig. 44 ist der Bank BK0 die Bankadresse (0, 0) zugewiesen, während der Bank BK1 die Bankadresse (1, 1) zugewiesen ist, der Bank BK2 die Bankadresse (1, 0) zugewiesen ist und der Bank BK3 die Bankadresse (0, 1) zugewiesen ist. Im Fall der in Fig. 44 gezeigten Bankadressenzuweisung können die diagonal zueinander liegenden Bänke durch die Entartung des unteren Bankadressenbits gleichzeitig in einen ausgewählten Zustand angesteuert werden. Wenn beispielsweise die Bankadresse (0, X) ist, werden die Bänke BK0 und BK3 spezifiziert, während, wenn die Bankadresse (1, X) ist, die Bänke BK1 und BK2 gleichzeitig spezifiziert werden, wobei "X" einen beliebigen Zustand (einen entarteten Zustand) bezeichnet.
Durch Austauschen eines höherwertigen Bankadressenbits und eines niederwertigen Bankadressenbits gegeneinander können im Fall der in Fig. 44 gezeigten Bankadressenzuweisung in der in Fig. 43 gezeigten Konfiguration des Bankadressen-Erzeugungsabschnitts Bänke, die in der in Fig. 44 gezeigten Bankadressenzuweisung diagonal zueinander liegen, gleichzeitig spezifiziert werden.

Dritte Abwandlung

Fig. 45 ist ein schematisches Diagramm einer Konfiguration ausgewählter Speicherzellen beim Einstellen des 8-k-Auffrischzyklusschemas in der dritten Abwandlung der achten Ausführungsform der Erfindung. In Fig. 45 sind zwei Bänke, die diagonal zueinander liegen, gleichzeitig ausgewählt. In den ausgewählten Bänken ist sowohl in dem oberen Speicherblock UMB als auch in dem unteren Speicherblock LMB ein Speicherblock zum Auffrischen ausgewählt. Fig. 45 zeigt ein Beispiel der ausgewählten Speicherblöcke, wenn die Bänke BK0 und BK3 aufgefrischt werden.
Wie in Fig. 39A gezeigt ist, sind in der Normalbetriebsart die Bänke BK0 bis BK3 sämtlich ausgewählt, wobei sowohl in dem oberen Speicherblock UMB als auch in dem unteren Speicherblock LMB jeder der ausgewählten Bänke ein Speicherblock zum Auffrischen ausgewählt ist.
Da, wenn das 8-k-Selbstauffrischzyklusschema eingestellt ist, die Anzahl der ausgewählten Bänke halbiert ist, kann ein Stromverbrauch beim Auffrischen gesenkt werden. Als Konfiguration für die in Fig. 45 gezeigte Bankauswahl muß lediglich die in Fig. 43 gezeigte Bankadressen-Erzeugungsschaltung verwendet werden. Eine Auffrischblockadressen-Erzeugungsschaltung und eine Auffrischwortleitungs-Erzeugungsschaltung enthalten jeweils einen normalen Auffrischadressenzähler. Die höherwertigen 3 Bits des Auffrischadressenzählers werden als Speicherblock-Spezifizierungsadresse verwendet, während die niederwertigen Zählbits des Auffrischadressenzählers als Wortleitungsadresse verwendet werden.
Wie oben beschrieben kann das 8-k-Auffrischzyklusschema gemäß der achten Ausführungsform der Erfindung in einem Betriebsartregister eingestellt werden, wobei die Anzahl der ausgewählten Bänke anders als im Fall der Normalbetriebsart halbiert wird, wenn das 8-k-Selbstauffrischzyklusschema eingestellt ist. Dadurch wird die Anzahl der Schaltungen, die bei der Ausführung des Auffrischens betrieben werden, halbiert, was zur Senkung des Stromverbrauchs führt.
Außerdem werden durch die Auswahl von Speicherbänken, die diagonal zueinander liegen, in der Selbstauffrischbetriebsart die Stromverbrauchsgebiete verteilt, so daß Störungen der Schaltungen wegen lokaler Konzentration des Stromverbrauchs verhindert werden können.

Neunte Ausführungsform

Fig. 46 ist ein schematischer Stromlaufplan eines Auffrischbankadressen-Erzeugungsabschnitts gemäß einer neunten Ausführungsform der Erfindung. Der Auffrischbankadressen-Erzeugungsabschnitt in Fig. 46 enthält: eine UND-Schaltung 150, die die Stromversorgungsspannung VDD als Eingangssignale empfängt und die komplementären Auffrischbankadressen RFBKD <0> und ZRFBKD <0> erzeugt; einen Bankzähler 151, der als Antwort auf die Deaktivierung des Auffrischaktivierungssignals RFIS eine Zähloperation ausführt; und einen Inverter 152, der die Ausgangszählung CT des Bankzählers 151 invertiert und das komplementäre Auffrischbankadressen- Signalbit ZRFBKD <1> erzeugt. Die Zählung CT des Bankzählers 151 wird als Auffrischbankadressen-Signalbit RFBKD <1> verwendet.
Im Fall einer wie in Fig. 46 gezeigten Konfiguration des Bankadressen-Erzeugungsabschnitts werden wie in Fig. 45 gezeigt sowohl in der Selbstauffrischbetriebsart als auch in der Autoauffrischbetriebsart diagonal zueinander liegende Bänke gleichzeitig ausgewählt. In einer ausgewählten Bank werden zwei Speicherblöcke zum Auffrischen ausgewählt. Somit werden sowohl in der Autoauffrischbetriebsart als auch in der Selbstauffrischbetriebsart die gleiche Anzahl von Speicherblöcken zum Auffrischen ausgewählt, wobei eine Betriebsweise beim Auffrischen zwischen der Selbstauffrischbetriebsart und der Autoauffrischbetriebsart nicht geändert zu werden braucht, was eine Konfiguration für die Auffrischsteuerung vereinfacht.
Es wird angemerkt, daß in der in Fig. 46 gezeigten Konfiguration des Auffrischbankadressen-Erzeugungsabschnitts die Bankadressenzuweisung zu den Bänken BK0 bis BK3 unter Verwendung der in Fig. 44 gezeigten Bankadressenzuweisung erfolgt. Wenn die in Fig. 42 gezeigte Bankadressenzuweisung verwendet wird, braucht lediglich in der in Fig. 46 gezeigten Konfiguration des Bankadressen-Erzeugungsabschnitts die Lage des höherwertigen Bits und des niederwertigen Bits miteinander vertauscht zu werden.
Wie oben beschrieben wurde, kann gemäß der neunten Ausführungsform der Erfindung in der Autoauffrischbetriebsart und in der Selbstauffrischbetriebsart die Anzahl der aufzufrischenden Bänke die Hälfte der Bänke insgesamt sein, was eine Senkung des Stromverbrauchs ermöglicht. Außerdem braucht die Art des Betriebs zwischen der Selbstauffrischbetriebsart und der Autoauffrischbetriebsart nicht geändert zu werden, was eine Konfiguration zur Auffrischsteuerung vereinfacht.
Fig. 47 ist ein schematischer Stromlaufplan einer Konfiguration einer Stromversorgung einer Halbleiterspeichervorrichtung gemäß einer zehnten Ausführungsform der Erfindung. In Fig. 47 sind entsprechend den Bänken BK0 bis BK3 die internen Stromversorgungsschaltungen (VDC) PG0 bis PG3 vorgesehen. Die internen Stromversorgungsschaltungen (VDC) setzen jeweils eine externe Stromversorgungsspannung abwärts um, um die intern verwendeten Stromversorgungsspannungen wie etwa eine Peripherie-Stromversorgungsspannung und eine Speicher-Stromversorgungsspannung zu erzeugen. Die internen Stromversorgungsschaltungen PG0 bis PG3 sind an die Stromversorgungsleitungen PS0 bis PS3 angeschlossen, die entsprechend den jeweiligen Bänken BK0 bis BK3 angeordnet sind, um die erzeugten internen Stromversorgungsspannungen zu senden. Die internen Stromversorgungsleitungen PS0 bis PS3 sind miteinander verbunden.
Die internen Stromversorgungsschaltungen sind entsprechend den jeweiligen Bänken BK0 bis BK3 vorgesehen. Wenn eine Bank betrieben wird, wird als Antwort auf eine Änderung in bezug auf eine interne Stromversorgungsgeschwindigkeit durch Betreiben der nächsten internen Stromversorgungsschaltung (VDC) mit hoher Geschwindigkeit ein Strom zugeführt, um die Änderung in bezug auf die interne Stromversorgungsspannung (die Matrix-Stromversorgungsspannung oder die Peripherie- Stromversorgungsspannung) zu unterdrücken. Außerdem wird durch Verbinden der Stromversorgungsleitungen PS0 bis PS3 miteinander eine relative parasitäre Kapazität der Stromversorgungsleitungen erhöht, was eine stabile Zufuhr einer Stromversorgungsspannung ermöglicht.
Fig. 48 ist ein Stromlaufplan eines Beispiels einer Konfiguration der in Fig. 47 gezeigten internen Stromversorgungsschaltung (VDC) PG0 bis PG3. Da die internen Stromversorgungsschaltungen die gleiche Konfiguration besitzen, zeigt Fig. 48 repräsentativ eine Konfiguration einer internen Stromversorgungsschaltung (VDC) PGi. Die interne Stromversorgungsschaltung PGi in Fig. 48 enthält: eine Vergleichsschaltung 160 zum Vergleichen der internen Stromversorgungsspannung INVDD an der internen Stromversorgungsleitung PSi mit einer Referenzspannung VREF, wenn sie aktiviert ist; einen Stromansteuertransistor 162 zum Zuführen eines Stroms an die interne Stromversorgungsleitung PSi von einem externen Stromversorgungsknoten, der die externe Stromversorgungsspannung EXVDD empfängt, gemäß einem Ausgangssignal der Vergleichsschaltung 160; eine ODER-Schaltung 164, die das Auffrischaktivierungssignal REFRAS und ein Matrixaktivierungssignal RASi empfängt; und einen Stromquellentransistor 166, der in den Durchlaßzustand geschaltet wird, wenn ein Ausgangssignal der ODER-Schaltung 164 auf dem H-Pegel ist, um einen Stromweg für die Vergleichsschaltung 160 zu bilden. Der Stromansteuertransistor 162 ist ein P-Kanal-MOS-Transistor, während der Stromquellentransistor 166 ein N-Kanal-MOS-Transistor ist.
Das Auffrischaktivierungssignal REFRAS ist ein Signal, das bei der Ausführung des Auffrischens gemeinsam für alle Bänke zu aktivieren ist, wobei, während das Auffrischaktivierungssignal REFRAS aktiv ist, das Auffrischen an ausgewählten Speicherbänken ausgeführt wird. Genauer ist eine Zeitdauer, während der eine Wortleitung beim Auffrischen ausgewählt ist, durch das Auffrischaktivierungssignal REFRAS bestimmt. Andererseits ist das Matrixaktivierungssignal RASi ein Signal, das durch eine Kombination eines Bankspezifizierungssignals und eines von außen angelegten Aktiv-Befehls, der die Matrixaktivierung anweist und für jede jeweilige Bank aktiviert wird, zu erzeugen ist. Das heißt, in der Normalzugriffs-Betriebsart wird das Matrixaktivierungssignal RASi für eine durch ein externes Adressensignal spezifizierte Bank aktiviert.
Somit erreicht in der Auffrischbetriebsart ein Ausgangssignal der ODER-Schaltung 164 für alle Bänke den H-Pegel, wobei alle internen Stromversorgungsschaltungen (VDC) PG0 bis PG3, die für alle Bänke vorgesehen sind, aktiviert werden, so daß sie arbeiten. Somit kann selbst dann, wenn die diagonal zueinander liegenden Bänke unter den Bänken BK0 bis BK3 zum Auffrischen ausgewählt sind, eine Auffrischoperation mit stabiler Zufuhr der Stromversorgungsspannung ausgeführt werden.
Andererseits kann durch den Betrieb lediglich der internen Stromversorgungsschaltung (VDC), die in der Normalzugriffs- Betriebsart für eine ausgewählte Bank vorgesehen ist, einer ausgewählten Bank eine stabile Stromversorgungsspannung zugeführt werden. Außerdem wird die Zufuhr der Stromversorgungsspannung an nicht ausgewählte Bänke abgeschlossen, wobei ein Stromverbrauch gesenkt werden kann.
Es wird angemerkt, daß die Stromversorgungsleitungen in der in Fig. 47 gezeigten Stromversorgungskonfiguration an den Speichermatrizen der Bänke BK0 bis BK3 in Maschenform angeordnet sein können. Außerdem können die internen Stromversorgungsschaltungen (VDC), während sie in dem Zentralgebiet zwischen den Bänken BK0 bis BK3 konzentriert gezeigt sind, entsprechend den jeweiligen Bänken BK0 bis BK3 verteilt sein.
Außerdem können die internen Stromversorgungsschaltungen PG0 bis PG3 jeweils so konfiguriert sein, daß sie den Pegel der internen Stromversorgungsspannung INVDD zum Vergleich mit der Referenzspannung Vref verschieben.
Wie oben beschrieben wurde, sind die internen Stromversorgungsschaltungen gemäß der zehnten Ausführungsform der Erfindung entsprechend den jeweiligen Bänken angeordnet, wobei in der Auffrischbetriebsart alle internen Stromversorgungsschaltungen betrieben werden und die Auffrischoperation stabil ausgeführt werden kann.
Es wird angemerkt, daß, da das Auffrischen in der Autoauffrischbetriebsart in der Normalbetriebsart an allen Bänken ausgeführt wird, das Auffrischaktivierungssignal REFRAS auch in der Autoauffrischbetriebsart aktiviert wird, um alle entsprechend den jeweiligen Bänken vorgesehenen internen Stromversorgungsschaltungen (VDC) PG0 bis PG3 zu betreiben.

Konfiguration des Abschnitts zur Erzeugung des internen Steuersignals

Fig. 49 ist ein schematischer Stromlaufplan einer Konfiguration eines Abschnitts zur Erzeugung des Selbstauffrischbetriebsart-Anweisungssignals SRF. In Fig. 49 empfängt ein Selbstauffrischbetriebsart-Anweisungssignal-Erzeugungsabschnitt 170 den externen Selbstauffrisch-Eintrittsbefehl SREF, um das Selbstauffrischbetriebsart-Anweisungssignal SRF zu aktivieren, während er als Antwort auf den Selbstauffrisch-Austrittsbefehl SRFEXT das Selbstauffrischbetriebsart- Anweisungssignal SRF deaktiviert. Die Selbstauffrischbetriebsart-Anweisungssignal-Erzeugungsschaltung 170 ist in der in Fig. 1A oder 1B gezeigten zentralen Steuerschaltung vorgesehen und enthält beispielsweise ein Flipflop mit RS-Tastung. Wenn der Selbstauffrisch-Eintrittsbefehl SREF angelegt wird, wird das Selbstauffrischbetriebsart-Anweisungssignal SRF aktiviert, während das Selbstauffrischbetriebsart-Anweisungssignal SRF deaktiviert wird, wenn der Selbstauffrisch-Austrittsbefehl SRFEXT angelegt wird, der den Abschluß der Selbstauffrischbetriebsart anweist.
Die Selbstauffrischbetriebsart-Anweisungssignal-Erzeugungsschaltung 170 entspricht der in Fig. 2 gezeigten Befehlsdecodierungsschaltung 20.
Fig. 50 ist ein schematischer Stromlaufplan einer Konfiguration der Auffrischaktivierungsschaltung 32 (siehe Fig. 7), die das Auffrischaktivierungssignal REFRAS erzeugt. Die Auffrischaktivierungsschaltung 32 in Fig. 50 enthält: eine ODER- Schaltung 172, die den Autoauffrischbefehl AREF und die Auffrischanforderung RREQ empfängt; und eine Schaltung 174 zur Erzeugung monostabiler Impulse, die gemäß einem Ausgangssignal φref der ODER-Schaltung 172 ein Signal mit monostabilen Impulsen als Auffrischaktivierungssignal REFRAS erzeugt. Eine Zeitbreite des von der Schaltung 174 zur Erzeugung monostabiler Impulse ausgegebenen Auffrischaktivierungssignals REFRAS ist vorgegeben.
Die Schaltung 174 zur Erzeugung monostabiler Impulse kann gemeinsam für alle Bänke BK0 bis BK3 vorgesehen sein oder alternativ entsprechend jeder der Bänke BK0 bis BK3 angeordnet sein.
Fig. 51 ist ein schematischer Stromlaufplan einer Konfiguration eines Abschnitts zur Erzeugung eines Bankspezifizierungssignals. Ein Bankspezifizierungssignal-Erzeugungsabschnitt in Fig. 50 enthält: einen Multiplexer (MUX) 176 zur Auswahl entweder des Auffrischbank-Adressensignals RFBKD oder des externen Bankadressensignals EXBKD gemäß dem Auswahlsignal φSEL; und einen Bankdecodierer 178 zum Decodieren eines Bankadressensignals vom Multiplexer 176 zum wahlweisen Aktivieren der Bankspezifizierungssignale φBK0 bis φBK3 gemäß dem Ergebnis der Decodierung. Die Bankspezifizierungssignale φBK0 bis φBK3 spezifizieren die jeweiligen Bänke BK0 bis BK3. Das Auswahlsignal φSEL wird in der Autoauffrischbetriebsart und in der Selbstauffrischbetriebsart aktiviert, so daß der Multiplexer 176, wenn es aktiviert ist, das Auffrischbank-Adressensignal RFBKD auswählt. In der Normalbetriebsart des Datenzugriffs wird eine Bank in Übereinstimmung mit dem externen Bankadressensignal bestimmt, während das Auffrischbank-Adressensignal in der Auffrischbetriebsart entartet ist, wobei eine vorgegebene Anzahl von Bänken bestimmt werden.
Der Bankdecodierer 178 ist in der in Fig. 1A oder 1B gezeigten zentralen Steuerschaltung angeordnet.
Fig. 52 ist ein schematischer Stromlaufplan einer Konfiguration eines Abschnitts zur Erzeugung eines Matrixaktivierungssignals, das in jeder Bank eine Zeilenauswahloperation aktiviert. In Fig. 52 aktiviert eine Matrixaktivierungsschaltung 180 ein entsprechendes Matrixaktivierungssignal RASi, wenn das Bankspezifizierungssignal φBki und das Zeilenaktivsignal RACT, das die Zeilenauswahl anweist, angelegt werdeng während sie das Matrixaktivierungssignal RASi aktiviert, wenn das Bankspezifizierungssignal φBki und ein Vorladebefehl PRG, der den Abschluß der Zeilenauswahloperation anweist, angelegt werden.
In der zentralen Steuerschaltung kann die Matrixaktivierungsschaltung 180 vorgesehen sein, um die Matrixaktivierungssignale RASi einzeln an die jeweiligen Bänke zu senden. Außerdem können die Matrixaktivierungsschaltungen 180 alternativ in jeder Banksteuerschaltung vorgesehen sein, die entsprechend jeder Bank vorgesehen ist. Genauer kann eine Konfiguration verwendet werden, in der das Zeilenaktiv-Anweisungssignal RACT, das die Zeilenaktivierung anweist, und der Vorladebefehl PRG, der den Abschluß einer Zeilenauswahl anweist, gemeinsam an alle Bänke angelegt werden, wobei die Aktivierung/Deaktivierung eines entsprechenden Matrixaktivierungssignals RSi entsprechend dem Bankspezifizierungssignal φBKi in jeder Banksteuerschaltung ausgeführt wird.
Eine Zeilenauswahloperation wird intern gemäß dem Matrixaktivierungssignal RASi (in der Normalbetriebsart) begonnen.
Fig. 53 ist ein schematischer Stromlaufplan einer Konfiguration eines in jeder Banksteuerschaltung vorgesehenen Matrixaktivierungssignal-Erzeugungsabschnitts. Der Matrixaktivierungssignal-Erzeugungsabschnitt in Fig. 53 enthält: eine UND- Schaltung 182, die das Bankspezifizierungssignal φBKi und das Auffrischaktivierungssignal REFRAS empfängt; und eine ODER- Schaltung 183, die das Matrixaktivierungssignal RASi und ein Ausgangssignal der UND-Schaltung 182 empfängt und das Matrixaktivierungssignal ROACTi erzeugt.
Wenn in der Auffrischbetriebsart das Auffrischaktivierungssignal REFRAS und das Bankspezifizierungssignal φBki beide einen aktiven Zustand erreichen, erreicht ein Ausgangssignal der UND-Schaltung 182 einen aktiven Zustand, wobei das Zeilenmatrix-Aktivierungssignal ROACTi in einer entsprechenden Bank aktiviert wird.
Andererseits wird in der Normalbetriebsart, in der ein externer Zugriff erfolgt, das Matrixaktivierungssignal ROACTi gemäß dem normalen Matrixaktivierungssignal RASi aktiviert.
In einer Zeitdauer, in der das Auffrischaktivierungssignal REFRAS auf dem H-Pegel ist, wird das Bankspezifizierungssignal φBki in einem Zwischenspeicherzustand gehalten.
Außerdem kann anstelle der in Fig. 53 gezeigten Konfiguration eine Konfiguration verwendet werden, in der in jeder Banksteuerschaltung die in Fig. 50 gezeigte Schaltung 174 zur Erzeugung monostabiler Impulse vorgesehen ist, wobei das Auffrischaktivierungssignal REFRAS gemäß dem Bankspezifizierungssignal φBki in jeder Banksteuerschaltung erzeugt wird.
Genauer wird, wie in Fig. 54 gezeigt ist, durch die Schaltung 187 zur Erzeugung monostabiler Impulse gemäß einem Ausgangssignal der UND-Schaltung 185, die das Bankspezifizierungssignal φBki und das Auffrisch-Anweisungssignal φREF empfängt, ein Signal mit monostabilen Impulsen erzeugt. Das Auffrischaktivierungssignal REFRAS für eine Bank wird von der Schaltung 187 zur Erzeugung monostabiler Impulse erzeugt. Das Matrixaktivierungssignal ROCTi für eine entsprechende Bank wird durch die ODER-Schaltung 180 erzeugt, die das Bankauffrisch- Aktivierungssignal REFRASi und das normale Matrixaktivierungssignal RASi empfängt.
Die in Fig. 54 gezeigte Konfiguration ist entsprechend den jeweiligen Bänken in jeder Banksteuerschaltung vorgesehen. Durch die Verwendung der in Fig. 54 gezeigten Konfiguration kann außerdem eine Auffrischoperation gemäß dem Bankspezifizierungssignal φBki wahlweise in jeder Bank ausgeführt werden.
Fig. 55 ist ein Stromlaufplan einer Konfiguration eines Speicherblocks. In Fig. 55 ist schematisch eine Konfiguration eines den Speicherzellen in einer Spalte des Speicherblocks MBa entsprechenden Abschnitts gezeigt. In Fig. 55 enthält ein Speicherblock MBj die in einer Matrix angeordneten Speicherzellen MC. Entsprechend jeder Spalte der Speicherzellen MC sind die beiden Bitleitungen BL und ZBL angeordnet, während entsprechend jeder Zeile der Speicherzellen eine Unterwortleitung SWL angeordnet ist. Fig. 55 zeigt repräsentativ eine Speicherzelle MC, die am Schnittpunkt zwischen der Unterwortleitung SWL und der Bitleitung BL angeordnet ist.
Die Speicherzelle MC enthält einen Kondensator MQ zum Speichern von Informationen und einen Zugriffstransistor MT, der als Antwort auf ein Signalpotential auf der Unterwortleitung SWL den Speicherkondensator MQ mit der Bitleitung BL koppelt. Der Zugriffstransistor MT ist ein N-Kanal-MOS-Transistor.
Ferner sind für die Bitleitungen BL und ZBL vorgesehen: eine Bitleitungs-Vorlade/Entzerr-Schaltung BPE, die die Bitleitungen BL und ZBL auf einen vorgeschriebenen Potentialpegel Vb1 vorlädt, wenn ein Bitleitungsentzerr-Anweisungssignal BLEQj aktiviert ist; und ein Bitleitungs-Trenngatter BIG, das die Bitleitungen BL und ZBL gemäß einem Bitleitungstrenn-Anweisungssignal BLIj mit den gemeinsamen Bitleitungen CBL und ZCBL koppelt.
Die Bitleitungs-Vorlade/Entzerr-Schaltung BPE enthält: die N- Kanal-MOS-Transistoren T1 und T2, die in den Durchlaßzustand geschaltet werden, um eine Vorladespannung Vb1 an die Bitleitungen BL und ZBL zu übertragen, wenn das Bitleitungsentzerr- Anweisungssignal BLEQa auf dem H-Pegel ist; und einen N-Kanal-MOS-Transistor T3, der als Antwort auf einen H-Pegel des Bitleitungsentzerr-Anweisungssignals BLEQa in den Durchlaßzustand geschaltet wird, um die Bitleitungen BL und ZBL elektrisch kurzzuschließen.
Das Bitleitungs-Trenngatter BIG enthält die N-Kanal-MOS-Transistoren T4 und T5, die die Bitleitungen BL und ZBL mit den jeweiligen gemeinsamen Bitleitungen CBL und ZCBL verbinden, während das Bitleitungs-Trennsignal BLIj auf dem H-Pegel ist.
Die gemeinsamen Bitleitungen CBL und ZCBL sind über ein (nicht gezeigtes) Bitleitungs-Trenngatter mit den Bitleitungen eines nicht gezeigten angrenzenden Speicherblocks MB (j + 1) gekoppelt. Für die gemeinsamen Bitleitungen CBL und ZCBL ist ein Leseverstärker SA vorgesehen, der als Antwort auf ein Leseverstärker-Aktivierungssignal SPN aktiviert wird, um die Potentialdifferenz auf den gemeinsamen Bitleitungen CBL und ZCBL zu verstärken und zwischenzuspeichern.
Wenn der Speicherblock MBj ausgewählt wird, erreicht das Bitleitungsentzerr-Anweisungssignal BLEQj einen inaktiven Zustand, wobei es die Bitleitungs-Vorlade/Entzerr-Schaltung BPE deaktiviert, wobei die Bitleitungen BL und ZBL in einem schwebenden Zustand auf dem Vorladespannungspegel Vb1 gehalten werden. Daraufhin wird die Unterwortleitung SWL in einen ausgewählten Zustand angesteuert, wobei der Zugriffs-Transistor MT in den Durchlaßzustand geschaltet wird, wobei er die im Speicherkondensator MQ gespeicherten elektrischen Ladungen an die Bitleitung BL sendet. Das Bitleitungs-Trenngatter BIG ist in einem leitenden Zustand, so daß es die Bitleitungen BL und ZBL mit den gemeinsamen Bitleitungen CBL und ZCBL koppelt. Wenn die auf die Bitleitung BL ausgelesenen Speicherdaten der Speicherzelle MC auf der gemeinsamen Bitleitung CBL übertragen werden, wird das Leseverstärker-Aktivierungssignal SPN aktiviert, wobei der Leseverstärker SA die Spannungsdifferenz auf den gemeinsamen Bitleitungen CBL und ZCBL verstärkt.
Da eine Speicherzelle nicht an die Bitleitung ZBL angeschlossen ist, bleiben hier die Bitleitung ZBL und die gemeinsame Bitleitung ZCBL auf dem Vorladespannungspegel Vb1.
Nachdem eine Leseoperation durch den Leseverstärker SA abgeschlossen ist, wird eine Spaltenauswahloperation ausgeführt und wird das Schreiben/Lesen der Daten an einer ausgewählten Speicherzelle ausgeführt.
Fig. 56 ist ein schematischer Stromlaufplan einer Konfiguration eines Abschnitts mit Bezug auf zwei Speicherblöcke MBj und MBj + 1 in einer Bank. In Fig. 56 sind zwischen dem Speicherblock MBj und dem Leseverstärkerband SABj eine Bitleitungsentzerrschaltung BEKj und eine Bitleitungstrennschaltung BIKj vorgesehen. Die Bitleitungsentzerrschaltung BEKj enthält die in Fig. 55 gezeigte Bitleitungs-Vorlade/Entzerr-Schaltung BPE, während die Bitleitungstrennschaltung BIKj das in Fig. 55 gezeigte Bitleitungs-Trenngatter BIG enthält. Das Leseverstärkerband SABj enthält einen in Fig. 55 gezeigten Leseverstärker SA. Die Leseverstärker SA sind in dem Leseverstärkerbänd SABj in abwechselnden Spalten angeordnet. Somit sind die Bitleitungs-Vorlade/Entzerr-Schaltungen BPE in der Bitleitungsentzerrschaltung BEKj ebenfalls in abwechselnden Spalten angeordnet und sind die Bitleitungs-Trenngatter BIG in der Bitleitungsentzerrschaltung BEKj ebenfalls in abwechselnden Spalten angeordnet. Das heißt, es wird eine von der Leseverstärkerkonfiguration gemeinsam genutzte abwechselnde Anordnung verwendet.
Die Bitleitungstrennschaltung BIKj + 1 und die Bitleitungsentzerrschaltung BEKj + 1 sind zwischen dem Leseverstärkerband SABj und dem Speicherblock MBj + 1 angeordnet. Die Bitleitungstrennschaltung BIKj + 1 enthält ein Bitleitungs- Trenngatter zum Trennen eines Bitleitungspaars des Speicherblocks MBj + 1 von einem Leseverstärker des Leseverstärkerbands SABj. Die Bitleitungstrennschaltung BEKj + 1 enthält eine Bitleistungs-Vorlade/Entzerr-Schaltung zum Vorladen und Entzerren eines Bitleitungspaars des Speicherblocks MBj + 1.
Entsprechend den Leseverstärkerbändern sind lokale Zeilensteuerschaltungen zum Steuern der Bitleitungs-Peripherieschaltungsanordnung auf Speicherblockbasis vorgesehen.
Die lokale Zeilensteuerschaltung enthält: eine UND-Schaltung 200, die das Matrixaktivierungssignal ROACTi und das Speicherblock-Spezifizierungssignal φBSj empfängt und das Bitleitungsentzerr-Anweisungssignal BLEQj erzeugt und an die Bitleitungsentzerrschaltung BEKj anlegt; eine NAND-Schaltung 201, die das Matrixaktivierungssignal ROACTi und das Speicherblock-Spezifizierungssignal BSj + 1 empfängt und das Bitleitungstrenn-Anweisungssignal BLIj erzeugt und an die Bitleitungstrennschaltung BIKj anlegt; eine ODER-Schaltung 202, die das Speicherblock-Spezifizierungssignal φBSj + 1 empfängt; eine UND-Schaltung 203, die ein Ausgangssignal der ODER-Schaltung 202 und das Hauptleseverstärker-Aktivierungssignal SPNi empfängt und das Leseverstärker-Aktivierungssignal SPN erzeugt und an das Leseverstärkerband SABj anlegt; eine NAND-Schaltung 204, die das Speicherblock-Spezifizierungssignal φBSj und das Matrixaktivierungssignal ROACTi empfängt und das Bitleitungstrenn-Anweisungssignal BLIj + 1 erzeugt und an die Bitleitungstrennschaltung BIKj + 1 anlegt; und eine NAND-Schaltung 205, die das Speicherblock-Spezifizierungssignal φBSj + 1 und das Matrixaktivierungssignal ROACTi empfängt und das Bitleitungsentzerr-Anweisungssignal BLEQj + 1 erzeugt und an die Bitleitungsentzerrschaltung BEKj + 1 anlegt.
Alle UND-Schaltungen 200, 201, 204 und 205 besitzen eine Pegelumsetzfunktion, wobei sie jeweils ein Signal mit einer Amplitude auf dem Peripheriestromversorgungs-Spannungspegel in ein Signal mit einer Amplitude auf einem hohen Spannungspegel umsetzen. Mit dem Bitleitungs-Trennsignal auf einer hohen Spannung wird ein Schwellenspannungsverlust in dem Bitleitungs-Trenngatter BIG vermieden, wobei die Bitleitungen BL und ZBL über einen niedrigen Widerstand an eine entsprechende Leseverstärkerschaltung angeschlossen sind. Außerdem sind auch in der Bitleitungs-Vorlade/Entzerr-Schaltung die Widerstandswerte der Vorlade/Entzerr-MOS-Transistoren verringert, um die Bitleitungen BL und ZBL mit hoher Geschwindigkeit auf eine Zwischenspannung anzusteuern.
Das Speicherblock-Spezifizierungssignal φBSj gibt an, daß der Speicherblock MBj spezifiziert worden ist, während das Speicherblock-Spezifizierungssignal φBSj + 1 angibt, daß der Speicherblock MBj + 1 ausgewählt worden ist.
In der in Fig. 56 gezeigten Konfiguration einer lokalen Zeilensteuerschaltung ist das Matrixaktivierungssignal ROACTi im Standby-Zustand auf dem L-Pegel, während die Bitleitungsentzerr-Anweisungssignale BLEQj und BLEQj + 1 und die Bitleitungstrenn-Anweisungssignale BLIj und BLIj + 1 auf dem H-Pegel mit einem hohen Spannungspegel sind. Somit werden die Spalten der Speicherblöcke MBj und MBj + 1 durch die in Fig. 55 gezeigte Bitleitungs-Vorlade/Entzerr-Schaltung BPE auf den Vorladespannungspegel Vb1 vorgeladen und entzerrt. In den Bitleitungstrennschaltungen BIKj und BIKj - 1 ist das Bitleitungs-Trenngatter BIG leitend und sind die Bitleitungen der Speicherblöcke MBj und MBj + 1 mit den entsprechenden Leseverstärkern des Leseverstärkerbands SABj + 1 gekoppelt.
Wenn das Matrixaktivierungssignal ROACTi aktiviert ist, arbeiten die NAND-Schaltungen 200, 201, 204 und 205 als Inverter. Wenn der Speicherblock MBj ausgewählt wird, geht das Speicherblock-Spezifizierungssignal φBSj auf den H-Pegel über, während das Speicherblock-Spezifizierungssignal φBSj + 1 auf dem L-Pegel bleibt. Somit geht das Bitleitungsentzerr-Anweisungssignal BLEQj von der NAND-Schaltung 200 auf den L-Pegel über, wobei die Bitleitungs-Entzerr-Schaltung BEKj eine Bitleitungs-Vorlade/Entzerr-Operation am Speicherblock MBj abschließt. Andererseits bleibt das Bitleitungstrenn-Anweisungssignal BLIj auf dem H-Pegel und ist die Bitleitungstrennschaltung BIKj leitend, da das Speicherblock- Spezifizierungssignal φBSj + 1 auf dem L-Pegel ist.
Da das Speicherblock-Spezifizierungssignal φBSj auf dem H-Pegel ist, geht das Bitleitungs-Trennsignal BLIj + 1 auf den L-Pegel über, wobei die Bitleitungstrennschaltung BIKj + 1 in den nichtleitenden Zustand eintritt und das Leseverstärkerband SABj von dem Speicherblock MBj + 1 trennt. Da das Bitleitungsentzerr-Anweisungssignal BLEQj + 1 von der NAND- Schaltung 205 auf dem H-Pegel bleibt, wird durch die Bitleitungsentzerrschaltung BLEj + 1 im Speicherblock MBj + 1 eine Bitleitungs-Vorlade/Entzerr-Operation ausgeführt.
Wenn eine vorgeschriebene Zeit vergangen ist, erreicht das Hauptleseverstärker-Aktivierungssignal SPNi einen aktiven Zustand auf dem H-Pegel. Als Antwort darauf geht das Leseverstärker-Aktivierungssignal SPN von der UND-Schaltung 203 auf den H-Pegel über, um eine Leseoperation durch den im Leseverstärkerband SABj enthaltenen Leseverstärker SA zu beginnen. Der Leseverstärker SA enthält P-Kanal-MOS-Transistoren und N- Kanal-MOS-Transistoren. Somit enthält das Leseverstärker-Aktivierungssignal SPN ein P-Leseverstärker-Aktivierungssignal zum Ansteuern eines P-Leseverstärkers, der P-Kanal-MOS-Transistoren enthält, und ein N-Leseverstärker-Aktivierungssignal zum Aktivieren eines N-Leseverstärkers, der N-Kanal-MOS-Transistoren enthält. Die beiden Leseverstärker-Aktivierungssignale nehmen jeweils in den jeweiligen Zuständen der Aktivierung und Deaktivierung entgegengesetzte Logikpegel an. Obgleich die beiden Leseverstärker-Aktivierungssignale in einer lokalen Zeilensteuerschaltung einzeln erzeugt werden, ist in Fig. 56 ein Leseverstärker-Aktivierungssignal SPN repräsentativ gezeigt. Das in Fig. 56 gezeigte Leseverstärker-Aktivierungssignal SPN entspricht dem N-Leseverstärker-Aktivierungssignal, während sein invertiertes Signal dem P-Leseverstärker-Aktivierungssignal entspricht.
Wenn die Speicherblöcke MBj und MBj + 1 beide in einem nichtausgewählten Zustand sind, sind die Speicherblock-Spezifizierungssignale φBSj und φBSj + 1 beide auf dem L-Pegel, so daß die Speicherblöcke MBj und MBj + 1 wie im Standby-Zustand über die jeweiligen Bitleitungstrennschaltungen BIKj und BIKj + 1 mit dem Leseverstärkerband SABj gekoppelt sind. Die Bitleitungsentzerrschaltungen BEKj und BEKj + 1 sind in einem aktiven Zustand, wobei die Vorlade/Entzerr-Operationen an den Speicherblöcken MBj und MBj + 1 fortgesetzt werden.
Fig. 57 ist ein Stromlaufplan einer Konfiguration eines Abschnitts zur Erzeugung des in Fig. 56 gezeigten Hauptleseverstärker-Aktivierungssignals SPNi. Der Leseverstärker-Aktivierungssignal-Erzeugungsabschnitt in Fig. 57 enthält eine Anstiegsverzögerungsschaltung 210 zum Verzögern eines Anstiegs des Matrixaktivierungssignals ROACTi um eine vorgeschriebene Zeit. Das Leseverstärker-Aktivierungssignal SPNi wird durch die Anstiegsverzögerungsschaltung 210 erzeugt und gemeinsam an die Speicherblöcke einer entsprechenden Bank BK1 gesendet.
Fig. 58 ist ein schematischer Blockschaltplan einer Konfiguration eines Adressenerzeugungsabschnitts jeder Bank. Durch einen Multiplexer (MUX) 215 wird entweder eine interne Adresse von einer Auffrischadressen-Erzeugungsschaltung 34 oder von einer Adressen-Eingangspufferschaltung 15 aasgewählt und an jede Bank angelegt. Fig. 58 zeigt repräsentativ eine Konfiguration eines Adressenerzeugungsabschnitts einer Bank. Der Adressenerzeugungsabschnitt in Fig. 58 enthält: einen Wortleitungsadressen-Zwischenspeicher 220, der eine vom Multiplexer 215 angelegte Wortleitungsadresse gemäß einem Zeilenadressen-Freigabesignal RADEI zwischenspeichert; einen Zeilenvordecodierer 222, der ein von dem Wortleitungsadressen- Zwischenspeicher 220 zwischengespeichertes Adressensignal vordecodiert und ein Zeilenvordecodierungssignal X erzeugt; einen Blockadressen-Zwischenspeicher 224, der eine vom Multiplexer 215 angelegte interne Blockadresse gemäß einem Blockadressen-Zwischenspeicher-Freigabesignal RADEBSi zwischenspeichert; und einen Blockdecodierer 226, der ein im Blockadressen-Zwischenspeicher 224 zwischengespeichertes Blockadressensignal decodiert und das Blockspezifizierungssignal φBS erzeugt.
Dadurch, daß der Wortleitungsadressen-Zwischenspeicher 220 und der Blockadressen-Zwischenspeicher 224 entsprechend jeder Bank vorgesehen sind, kann die Adressenbestimmung in jeder Bank unabhängig von den anderen Bänken ausgeführt werden.
Fig. 59 ist ein schematischer Blockschaltplan einer Konfiguration eines Zeilenadressen-Steuerabschnitts zum Erzeugen des Zeilenadressen-Freigabesignals RADEi und des Zeilenadressen- Zwischenspeicher-Freigabesignals RADEBSi, die in Fig. 58 gezeigt sind. Die in Fig. 59 gezeigte Konfiguration ist ebenfalls in einer für jede Bank vorgesehenen Banksteuerschaltung vorgesehen. Die Adressensteuerschaltung in Fig. 59 enthält: eine Adressenzwischenspeicher-Steuerschaltung 230, die als Antwort auf das Matrixaktivierungssignal ROACTi das Zeilenadressen-Freigabesignal RADEi erzeugt; und eine Blockadressen-Steuerschaltung 232, die gemäß dem Adressenfreigabesignal RADEi, dem Selbstauffrischbetriebsart-Anweisungssignal SRF und einem spezifischen Auffrischadressen-Zeigerbit RQ <k> (einem Wortleitungsadressen-Signalbit WAD <k>) das Blockadressen-Freigabesignal RABEBSi erzeugt.
Das Zeilenadressen-Freigabesignal RADEi wird je nach Konfiguration eines Adressenzwischenspeichers geeignet erzeugt. Genauer kann ein Wortleitungsadressen-Zwischenspeicher so konfiguriert sein, daß das Zeilenadressen-Freigabesignal RADEi als Antwort auf die Aktivierung des Zeilenaktivierungssignals RACTi in Form monostabiler Impulse erzeugt wird, wobei die Adressen-Zwischenspeicherschaltung während der Erzeugung des monostabilen Impulses eine angelegte Adresse annimmt. Alternativ kann auch eine andere Konfiguration verwendet werden, in der, während das Matrixaktivierungssignal ROACTi inaktiv ist, das Zeilenadressen-Freigabesignal RADEi ebenfalls in einem inaktiven Zustand ist, während der Adressenzwischenspeicher in diesem Zustand in einem Durchlaßzustand ist, wobei der Adressenzwischenspeicher als Antwort auf die Aktivierung des Matrixaktivierungssignals ROACTi in einen Zwischenspeicherzustand eintritt, um ein im Durchlaßzustand angenommenes Adressensignal zwischenzuspeichern.
Das Blockadressen-Steuersignal 232 stellt das Blockadressen- Freigabesignal RADEBSi in der Selbstauffrischbetriebsart während mehrerer Auffrischzyklen in einen Zwischenspeicherzustand ein. Wenn mehrere Auffrischzyklen abgeschlossen sind, wird das Blockadressen-Freigabesignal RADEBSi vorübergehend in einen Rücksetzzustand eingestellt. Somit bleibt der Blockadressen-Zwischenspeicher 224 in der Selbstauffrischbetriebsart während mehrerer Auffrischzyklen in einem Zwischenspeicherzustand, wobei eine Blockadresse ungeändert gehalten wird. Zu diesem Zeitpunkt wird auch der Blockdecodierer 226 nicht zurückgesetzt und ein ausgewähltes Blockspezifizierungssignal während mehrerer Zyklen in einem ausgewählten Zustand gehalten.
Fig. 60 ist ein Blockschaltplan eines Beispiels einer Konfiguration der in Fig. 59 gezeigten Blockadressen-Steuerschaltung 232. Die Blockadressen-Steuerschaltung 232 in Fig. 60 enthält: eine UND-Schaltung 240, die das Selbstauffrischbetriebsart-Anweisungssignal SRF und das Matrixaktivierungssignal ROACTi empfängt; ein Flipflop 241 mit RS-Tastung, das als Antwort auf ein Ansteigen eines Ausgangssignals der UND- Schaltung 240 gesetzt wird; eine UND-Schaltung 242, die das Selbstauffrischbetriebsart-Anweisungssignal SRF und ein Ausgangssignal vom Ausgang Q des Flipflops 241 mit RS-Tastung empfängt; eine ODER-Schaltung 243, die ein Ausgangssignal der UND-Schaltung 242 und das Zeilenadressen-Freigabesignal RADEi empfängt und das Blockadressen-Freigabesignal RADEBSi erzeugt; eine Übergangserfassungsschaltung 244, die einen Übergang in einem spezifischen Bit WAD <k> einer Wortleitungsadresse von einem Auffrischadressenzähler erfaßt; ein Flipflop 245, das als Antwort auf das Ausgangssignal φATD der Änderungserfassungsschaltung 244 gesetzt und als Antwort auf ein Ansteigen eines Ausgangssignals von der UND-Schaltung 240 zurückgesetzt wird; und eine Gatterschaltung 246, die das Rücksetzsignal φRST erzeugt, die das Flipflop 241 mit RS-Tastung als Antwort auf ein Signal φRSTF von dem Ausgang Q des Flipflops 245 und einem Ausgangssignal der UND-Schaltung 240 zurücksetzt.
Das Ausgangssignal φRST der Gatterschaltung 246 steigt auf den H-Pegel, wenn ein Ausgangssignal der UND-Schaltung 240 auf dem L-Pegel ist und wenn das Ausgangssignal φRSTF des Flipflops 245 auf dem H-Pegel ist. Das Flipflop 241 mit RS- Tastung wird als Antwort auf ein Ansteigen des Rücksetzsignals φRST zurückgesetzt.
Mit Bezug auf einen in Fig. 61 gezeigten Zeitablaufplan wird nun eine Beschreibung des Betriebs der in Fig. 60 gezeigten Blockadressen-Steuerschaltung 232 gegeben.
In der Selbstauffrischbetriebsart wird das Selbstauffrischbetriebsart-Anweisungssignal SRF auf dem H-Pegel gehalten. Wenn die Auffrischanforderung RREQ erzeugt wird, wird gemäß der Auffrischanforderung PREQ das Auffrischmatrix-Aktivierungssignal RRAS (REFRAS) erzeugt, wobei als Antwort das Matrixaktivierungssignal ROACTi auf den H-Pegel übergeht und während einer vorgeschriebenen Periode auf dem H-Pegel gehalten wird. Als Antwort auf die Aktivierung des Matrixaktivierungssignals ROACTi wird das Zeilenadressen-Freigabesignal RADEi aktiviert, um eine Zeilenadresse zwischenzuspeichern. Das Flipflop 241 mit RS-Tastung in der Blockadressen-Steuerschaltung 232 wird als Antwort auf ein Ansteigen des Matrixaktivierungssignals ROACTi gesetzt, wobei als Antwort das Blockadressen-Freigabesignal RADEBSi auf den H-Pegel steigt.
Wenn sich im nächsten Zyklus ein spezifisches Wortleitungs- Adressenbit WAD <k> gemäß der Auffrischanforderung RREQ ändert, wird durch die Übergangserfassungsschaltung 244 das Übergangserfassungssignal φATD erzeugt und das Flipflop 245 mit RS-Tastung gesetzt. Zu diesem Zeitpunkt ist das Matrixaktivierungssignal ROACTi auf dem H-Pegel, wobei das Rücksetzsignal φRST nicht erzeugt oder aktiviert wird, während das Zeilenadressen-Freigabesignäl RADE <i> gemäß dem Matrixaktivierungssignal ROACTi wieder aktiviert wird. Andererseits bleibt das Blockadressen-Freigabesignal RADEBSi auf dem aktiven Zustand, wobei der in Fig. 58 gezeigte Blockadressen- Zwischenspeicher 224 in einem Zwischenspeicherzustand ist. In diesem Zustand wird auch der Blockdecodierer 226 nicht zurückgesetzt, wobei das Blockspezifizierungssignal φBSj insgesamt im aktiven Zustand auf dem H-Pegel bleibt.
Wenn das Matrixaktivierungssignal ROACTi deaktiviert wird, geht das Rücksetzsignal φRST auf den H-Pegel über, wird das Flipflop 241 mit RS-Tastung zurückgesetzt und wird das Blockadressen-Freigabesignal RADEBSi auf den L-Pegel zurückgesetzt. Als Antwort darauf wird auch das Blockspezifizierungssignal φBSj auf einen nichtausgewählten Zustand angesteuert.
Wenn das Matrixaktivierungssignal ROACTi gemäß der Auffrischanforderung RREQ auf den H-Pegel steigt, werden das Zeilenadressen-Freigabesignal RABEi und das Blockadressen-Freigabesignal RADEBSi beide auf einen aktiven Zustand angesteuert. Wenn das Matrixaktivierungssignal ROACTi deaktiviert wird, wird das Zeilenadressen-Freigabesignal RADEi deaktiviert, tritt der in Fig. 58 gezeigte Wortleitungs-Zwischenspeicher 220 in einen Rücksetzzustand ein und tritt der Zeilenvordecodierer 222 ebenfalls in einen Rücksetzzustand ein. Andererseits bleibt das Blockadressen-Freigabesignal RADEBSi wegen des fehlenden Übergangs des Auffrischwortleitungs-Adressenbits WAD <k> im gesetzten Zustand. Wenn das Blockadressen- Freigabesignal RADEBSi zurückgesetzt wird, wird das Flipflop 245 mit RS-Tastung wieder zurückgesetzt.
Wenn die Auffrischanforderung RREQ wiederholt ausgegeben wird und sich als Antwort auf diesen Übergang das Auffrischadressenbit WAD <k> ändert, wird von der Übergangserfassungsschaltung 244 das Übergangserfassungssignal φATD zum Setzen des Flipflops 245 mit RS-Tastung erzeugt. Wenn das Matrixaktivierungssignal ROACTi deaktiviert wird, wird das Rücksetzsignal φRST von einer Gatterschaltung 246 aktiviert und als Antwort das Flipflop 241 mit RS-Tastung zurückgesetzt und das Blockadressen-Freigabesignal RADEBSi ebenfalls zurückgesetzt. Als Antwort wird auch das Blockspezifizierungssignal φBSj deaktiviert. Nachdem ein Auffrischzyklus abgeschlossen ist, wird nachfolgend als Antwort auf einen Übergang in einem spezifischen Auffrischadressen-Signalbit WAD <k> das Blockadressen-Freigabesignal RADEBSi zusammen mit dem Speicherblock-Spezifizierungssignal φBSj zurückgesetzt.
Wenn das Auffrischen an einem Speicherblock in der Selbstauffrischbetriebsart wiederholt ausgeführt wird, wird das Blockspezifizierungssignal φBSj für einen ausgewählten Block in einem ausgewählten Zustand gehalten, bis eine vorgeschriebene Anzahl von Wortleitungen ausgewählt sind und das Auffrischen an diesen ausgewählten Wortleitungen ausgeführt ist. Somit kann die Anzahl der Operationen der Schaltungen mit Bezug auf das Blockspezifizierungssignal φBS verringert werden und der Stromverbrauch gesenkt werden.
Wenn das Auffrischen an einem Speicherblock vorüber ist und das Auffrischen an einem weiteren Speicherblock ausgeführt wird, werden die Wortleitungsadressen-Bitwerte eines Auffrischadressenzählers stets auf die Anfangswerte aktualisiert. Somit kann ein Übergang in der Auffrischadresse beim Wechsel eines Speicherblocks selbst dann erfaßt werden, wenn eine spezifische Wortleitungsadresse WAB <k> verwendet wird. Genauer ist das spezifische Wortleitungsadressen-Signalbit WAD <k> auf "1", wobei es sich auf "0" ändert, wenn ein Speicherblock gewechselt wird. Somit wird das Blockadressendecodierungs-Freigabesignal RADEBSi bei der Ausführung des Auffrischens an einem weiteren Speicherblock vorübergehend in einen zurückgesetzten Zustand gesetzt, wobei ein Blockspezifizierungssignal für den nächsten Speicherblock zuverlässig aktiv gehalten werden kann.
Wie oben beschrieben wurde, wird gemäß der zehnten Ausführungsform der Erfindung eine Auffrischoperation in der Selbstauffrischbetriebsart in der Weise ausgeführt, daß eine Blockadresse, die einen Speicherblock spezifiziert, während mehrerer Auffrischzyklen gehalten wird. Somit kann die Anzahl der Operationen eines Abschnitts zur Erzeugung eines Speicherblock-Spezifizierungssignals verringert werden, um den Stromverbrauch zu senken.

Elfte Ausführungsform

Fig. 62 ist ein Stromlaufplan einer Konfiguration eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer elften Ausführungsform der Erfindung. Die in Fig. 62 gezeigte Konfiguration unterscheidet sich von der in Fig. 56 gezeigten in bezug auf folgenden Punkt. Eine NAND-Schaltung 250, die das Bitleitungstrenn-Anweisungssignal BLIj für die Bitleitungstrennschaltung BIKj erzeugt, empfängt das Blockadressen-Freigabesignal RADEBSi und das Speicherblock-Spezifizierungssignal φBSj + 1. Die NAND-Schaltung 252, die das Bitleitungstrenn-Anweisungssignal BLIj + 1 für die Bitleitungstrennschaltung BIKj + 1 erzeugt, empfängt das Blockadressen-Freigabesignal RADEBSi und das Speicherblock-Spezifizierungssignal φBSj. Der weitere Teil der in Fig. 62 gezeigten Konfiguration ist derselbe wie in der in Fig. 56 gezeigten Konfiguration, wobei entsprechende Bestandteile mit den gleichen Bezugszeichen bezeichnet sind und ihre Beschreibung weggelassen ist.
Von der in Fig. 60 gezeigten ODER-Schaltung 243 wird das Blockadressen-Freigabesignal RADEBSi erzeugt. Somit wird das Zeilenadressen-Freigabesignal RADEBSi in der Selbstauffrischbetriebsart während mehrerer Auffrischzyklen in einem aktiven Zustand (auf dem H-Pegel) gehalten. Somit bleiben die Bitleitungstrennschaltungen BIKj und BIKj + 1 während mehrerer Auffrischzyklen in einem leitenden Zustand, wodurch eine Senkung des Stromverbrauchs in den NAND-Schaltungen 250 und 252, die die Bitleitungstrenn-Anweisungssignale BLIj und BLIj + 1 erzeugen, ermöglicht wird. Insbesondere besitzen die NAND- Schaltungen 250 und 252 eine Pegelumsetzfunktion, wobei sie eine erhöhte Spannung nutzen, die höher als eine normale Stromversorgungsspannung ist. Somit kann durch Verringern der Anzahl der Ladungen/Entladungen der Bitleitungstrenn-Anweisungssignale BLIj und BLIj + 1 der Stromverbrauch im Vergleich zum Betrieb einer Schaltung unter Verwendung der normalen Stromversorgungsspannung weiter gesenkt werden.
Wie oben beschrieben wurde, wird gemäß der elften Ausführungsform der Erfindung in der Selbstauffrischbetriebsart ein Zustand des Bitleitungstrenn-Anweisungssignals während mehrerer Auffrischzyklen aufrechterhalten, wodurch der Stromverbrauch in der Selbstauffrischbetriebsart gesenkt werden kann.
Während dessen kann den NAND-Schaltungen 250 und 252 ein Signal zugeführt werden, das dadurch erhalten wird, daß an dem Matrixaktivierungssignal ROACTi und an dem Ausgangssignal der in Fig. 60 gezeigten UND-Schaltung 242 eine ODER-Operation ausgeführt wird. In der Normalbetriebsart werden die Bitleitungstrenn-Anweisungssignale BLIj und BLIj + 1 gemäß dem Matrixaktivierungssignal ROACTi aktiviert/deaktiviert, während sie in der Selbstauffrischbetriebsart gemäß dem Zeilenblockadressen-Freigabesignal RADEBSi gesteuert werden.

Zwölfte Ausführungsform

Fig. 63 ist ein Stromlaufplan eines Beispiels einer Konfiguration eines Speicherblocks MBj gemäß einer zwölften Ausführungsform der Erfindung. In Fig. 63 ist der Speicherblock MBj in mehrere Speicheruntermatrizen MSA0 bis MSAs unterteilt. Die Speicherzellen sind in jeder der Speicheruntermatrizen MSA0 bis MSAs in Zeilen und Spalten angeordnet. In jeder der Speicheruntermatrizen MSA0 bis MSAs sind entsprechend den jeweiligen Speicherzellenzeilen Unterwortleitungen SWL angeordnet. An die entsprechende Unterwortleitung SWL sind die Speicherzellen in einer Zeile angeschlossen.
Für die Speicheruntermatrizen MSA0 bis MSAs ist eine gemeinsame Hauptwortleitung ZMWL vorgesehen, die ein Hauptwortleitungs-Auswahlsignal von einem Hauptdecodierer 160 überträgt. Die Hauptwortleitung ZMWL überträgt lediglich ein Hauptwortleitungs-Auswahlsignal, wobei an sie keine Speicherzelle angeschlossen ist. Ein Hauptdecodierer 260 wird aktiviert, wenn das Block-Spezifizierungssignal φBSj aktiv ist, wobei er ein empfangenes Vordecodierungssignal decodiert, um eine Hauptwortleitung, die einer gemäß einer Adresse spezifizierten Zeile entspricht, auf einen ausgewählten Zustand (auf den L- Pegel) anzusteuern.
Die Unterworttreiberbänder SWB0 bis SWBs + 1 sind in den Gebieten zwischen den Speicheruntermatrizen MSA0 bis MSAs und außerhalb der Speicheruntermatrizen MSA0 bis MSAs angeordnet. Die Unterworttreiber SWD sind in jedem der Unterworttreiberbänder SWB0 bis SWBs + 1 angeordnet. In jeder der Speicheruntermatrizen MSA0 bis MSAs sind für eine Hauptwortleitung ZMWL eine vorgeschriebene Anzahl von Unterwortleitungen SWL vorgesehen. Es ist ein Unterdecodierer 262 vorgesehen, der unter den entsprechend einer Hauptwortleitung vorgesehenen Unterwortleitungen eine Unterwortleitung spezifiziert.
Dem Leseverstärkerband entsprechend ist der Unterdecodierer 262 angeordnet, der ein Schnellunterdecodierungssignal SDF erzeugt und dieses gemeinsam an die Speicheruntermatrizen MSA0 bis MSAs des Speicherunterblocks MBj sendet.
Die Treiber DR, die die komplementären Unterdecodierungssignale SD und ZSD von dem Schnellunterdecodierungssignal SDF erzeugen, sind entsprechend den jeweiligen Unterworttreiberbändern SEB0 bis SWBs angeordnet.
Der Unterworttreiber SWD steuert eine entsprechende Unterwortleitung SWL gemäß den von einem entsprechenden Treiber DR gesendeten Unterdecodierungssignalen SD und ZSD und einem Signal ZMWL auf einer entsprechenden Hauptwortleitung auf einen ausgewählten Zustand (einen H-Pegel) an. Wenn das Speicherblock-Spezifizierungssignal φBSj aktiviert wird, wird der Unterdecodierer 262 aktiviert, wobei er gemäß dem empfangenen Unterdecodierungssignal ein Schnellunterdecodierungssignal SDF erzeugt.
Fig. 64 ist ein Stromlaufplan eines Beispiels einer Konfiguration eines Unterworttreiberbands. Ein Hauptzeilendecodierer 260 in Fig. 64 decodiert ein Vordecodierungssignal X <m : 4> und überträgt ein Hauptwortleitungs-Auswahlsignal an die Hauptwortleitung ZMWL. An den Zeilendecodierer 260 wird ein Wortleitungsansteuerungs-Zeitgebungssignal RXT angelegt. Eine Aktivierüngszeitgebung einer ausgewählten Hauptwortleitung ist durch das Wortleitungssteuerungs-Zeitgebungssignal RXT bestimmt.
In Fig. 64 sind für eine Hauptwortleitung ZMWL vier Unterwortleitungen SWL0 bis SWL3 vorgesehen. Entsprechend den jeweiligen Unterwortleitungen SWL0 bis SWL3 sind die Unterworttreiber SWD0 bis SWD3 vorgesehen.
Der Unterdecodierer 262 setzt den Pegel eines durch Decodieren einer 2-Bit-Wortleitungsadresse erzeugten Vordecodierungssignals X <3 : 0> um und erzeugt in Übereinstimmung mit einem wortleitungsansteuerungs-Zeitgebungssignal das 4-Bit-Schnellunterdecodierungssignal <3 : 0>. Der für das Unterworttreiberband SWD vorgesehene Treiber DR erzeugt aus dem vom Unterdecodierer 262 gesendeten Schnellunterdecodierungssignal SDF <3 : 0> auf einem hohen Spannungspegel die komplementären Unterdecodierungssignale SD <3 : 0> und ZSD <3 : 0>. Die 4-Bit-Unterdecodierungssignale SD <3 : 0> werden an die jeweiligen Unterworttreiber SWD0 bis SWD3 angelegt, während an die jeweiligen Unterworttreiber SWD0 bis SWD3 die komplementären Unterdecodierungssignale ZSD <3 : 0> angelegt werden.
Ein Bit des Schnellunterdecodierungssignals ZSDF <3 : 0> ist in einem ausgewählten Zustand, wobei eine der Unterwortleitungen SWL0 bis SWL3 spezifiziert ist.
Fig. 65 ist ein Stromlaufplan eines Beispiels einer Konfiguration des Unterdecodierers 262, des Treibers DR und des Unterworttreibers SWD, die in Fig. 60 zusammen gezeigt sind. Der Unterdecodierer 262 in Fig. 65 enthält: eine UND-Schaltung 270, die das Matrixaktivierungssignal ROACTi und das Speicherblock-Spezifizierungssignal φBSj empfängt; eine UND- Schaltung 271, die das Speicherblock-Spezifizierungssignal φBSj und das Wortleitungsansteuerungs-Zeitgebungssignal RXT empfängt; einen P-Kanal-MOS-Transistor 272, der einen internen Knoten 279 gemäß einem Ausgangssignal ZRST der UND-Schaltung 270 mit einem Stromversorgungsknoten auf der hohen Spannung koppelt; die N-Kanal-MOS-Transistoren 273 und 274, die zwischen dem Knoten 279 und einem Masseknoten in Serie geschaltet sind und deren jeweilige Gates das Vordecodierungssignal X (eines von X <3 : 0>) und ein Ausgangssignal der UND-Schaltung 271 empfangen; einen Inverter 276, der ein Signal am internen Knoten 279 invertiert und das Schnellunterdecodierungssignal SDF erzeugt; und einen P-Kanal-MOS-Transistor 275, der, wenn ein Ausgangssignal des Inverters 276 auf dem L-Pegel ist, in den Durchlaßzustand geschaltet wird, wobei er den internen Knoten 279 auf einem hohen Spannungspegel VPP hält. Der Inverter 276 empfängt die hohe Spannung VPP als eine Betriebsstromversorgungsspannung.
In der in Fig. 65 gezeigten Konfiguration des Unterdecodierers 262 ist das Speicherblock-Spezifizierungssignal φBSj das gleiche wie das oben mit Bezug auf die Fig. 60 bis 63 beschriebene Speicherblock-Spezifizierungssignal, wobei es in der Selbstauffrischbetriebsart während mehrerer Auffrischzyklen in einem ausgewählten Zustand gehalten wird. Andererseits wird in jedem Auffrischzyklus das Matrixaktivierungssignal ROACTi deaktiviert und außerdem das Wortleitungsänsteuerungs-Zeitgebungssignal RXT gemäß dem Matrixaktivierungssignal ROACTi aktiviert/deaktiviert. Das heißt, während das Matrixaktivierungssignal ROACTi im Standby-Zustand auf dem L- Pegel ist, ist das Ausgangssignal ZRST der UND-Schaltung 270 auf dem L-Pegel; wobei der interne Knoten 279 auf den hohen Spannungspegel VPP vorgeladen wird.
Wenn eine Wortleitungsauswahl-Operation beginnt, geht das Ausgangssignal ZRST der UND-Schaltung 270 gemäß dem Matrixaktivierungssignal ROACTi und dem Speicherblock-Spezifizierungssignal φBSj in einem ausgewählten Speicherblock auf den H-Pegel über, während der P-Kanal-MOS-Transistor 272 in den Sperrzustand geschaltet wird und eine Vorladeoperation am internen Knoten 279 abschließt. Wenn daraufhin das Wortleitungsansteuerungs-Zeitgebungssignal RXT aktiviert wird, wird der interne Knoten 279 gemäß dem Vordecodierungssignal X auf den Vorladespannungspegel oder auf den Massespannungspegel eingestellt. Wenn der interne Knoten 279 auf den Massespannungspegel angesteuert wird, geht das Schnellunterdecodierungssignal SDF auf den H-Pegel mit einem ausgewählten Zustand über. Wenn andererseits das Vordecodierungssignal X auf dem L-Pegel ist und der interne Knoten 279 im vorgeladenen Zustand bleibt, ist das Ausgangssignal des internen Knotens 276 auf dem L-Pegel, so daß der P-Kanal-MOS-Transistor 275 in einen Durchlaßzustand eintritt und der internen Knoten 279auf dem Pegel der hohen Spannung VPP bleibt. In diesem Zustand ist das Schnellunterdecodierungssignal SDF auf dem L- Pegel in einem nicht ausgewählten Zustand.
Der in einem Unterworttreiberband angeordnete Treiber DR enthält: einen Inverter 281, der das Schnellunterdecodierungssignal SDF invertiert; einen Inverter 282, der ein Ausgangssignal des Inverters 281 empfängt und das Unterdecodierungssignal SD erzeugt; und eine NOR-Schaltung 283, die das Schnellunterdecodierungssignal SDF und ein Ausgangssignal eines UND- Gatters, das das Speicherblock-Spezifizierungssignal φBSj und das Selbstauffrischbetriebsart-Anweisungssignal SRF empfängt, empfängt und ein komplementäres Unterdecodierungssignal ZSD erzeugt.
Die Inverter 281 und 282 empfangen die hohe Spannung VPP als Betriebsstromversorgungsspannung, während die NOR-Schaltung 283 die Matrixstromversorgungsspannung als Betriebsstromversorgungsspannung empfängt.
Der Unterworttreiber SWD enthält: einen P-Kanal-MOS-Transistor 285, der in den Durchlaßzustand geschaltet wird, um das Unterdecodierungssignal SD auf der Unterwortleitung SWL zu senden, wenn das Hauptwortleitungs-Auswahlsignal auf der Hauptwortleitung ZMWL auf dem L-Pegel und das Unterdecodierungssignal SD auf dem H-Pegel ist; einen N-Kanal-MOS-Transistor 286, der in den Durchlaßzustand geschaltet wird, um die Unterwortleitung SWL auf den Massespannungspegel zu entladen, wenn das Signal auf der Hauptwortleitung ZMWL auf dem H-Pegel ist; und einen N-Kanal-MOS-Transistor 287, der in den Durchlaßzustand geschaltet wird, um die Unterwortleitung SWL auf den Massespannungspegel zu entladen, wenn das Unterdecodierungssignal ZSD auf dem H-Pegel ist.
In der Normalbetriebsart ist das Selbstauffrischbetriebsart- Anweisungssignal SRF auf dem L-Pegel, ist ein Ausgangssignal der UND-Schaltung 265 auf dem L-Pegel und arbeitet die NOR- Schaltung 283 im Treiber DR als Inverter. In diesem Zustand, ist das Matrixaktivierungssignal ROACTi im Standby-Zustand auf dem L-Pegel und ist das Rücksetzsignal ZRSD auf dem L- Pegel, wobei der interne Knoten 279 durch den MOS-Transistor 272 auf den Pegel der hohen Spannung VPP vorgeladen wird. Somit ist das Schnellunterdecodierungssignal SDF auf dem L- Pegel, wobei als Antwort das Unterdecodierungssignal SD auf dem L-Pegel ist, während das komplementäre Unterdecodierungssignal auf dem H-Pegel ist. Ein Signalpotential auf der Hauptwortleitung ZMWL ist ebenfalls auf dem H-Pegel, wobei die Unterwortleitung SWL durch die MOS-Transistoren 286 und 287 auf dem Massespannungspegel gehalten wird.
Wenn das Matrixaktivierungssignal ROACTi in der Normalbetriebsart auf den H-Pegel steigt, steigt das Blocksignal φBSj ebenfalls auf den H-Pegel, während das Rücksetzsignal ZRST auf den L-Pegel übergeht und eine durch den MOS-Transistor 272 ausgeführte Vorladeoperation am internen Knoten 279 abgeschlossen wird.
Wenn daraufhin das Vordecodierungssignal X bestimmt gemacht wird und das Wortleitungsansteuerungs-Zeitgebungssignal XT aktiviert wird, wird der MOS-Transistor 274 in den Durchlaßzustand geschaltet, wobei ein Potentialpegel des internen Knotens 279 einen durch das Vordecodierungssignal X bestimmten Signalspannungspegel erreicht. Wenn das Vordecodierungssignal X auf dem H-Pegel ist, geht der ihterne Knoten 279 auf den Massespannungspegel über, wobei als Antwort das Schnellunterdecodierungssignal SDF auf den H-Pegel übergeht, während das komplementäre Unterdecodierungssignal ZSD auf den L-Pegel übergeht. Somit wird das Unterdecodierungssignal SD auf dem hohen Spannungspegel VPP an die Unterwortleitung SWL übertragen, wenn die Hauptwortleitung ZMWL in einem ausgewählten Zustand und auf dem L-Pegel ist. Die MOS-Transistoren 286 und 287 sind in diesem Zustand in einem Sperrzustand.
Andererseits bleibt der interne Knoten 279 auf seinem Vorladespannungspegel und bleibt das Schnellunterdecodierungssignal SDF auf seinem L-Pegel, während das Vordecodierungssignal X auf dem L-Pegel ist. In dieser Situation wird der interne Knoten 279 durch den MOS-Transistor 275 auf dem hohen Spannungspegel VPP gehalten. Das Unterdecodierungssignal SD ist auf dem L-Pegel, während das komplementäre Unterdecodierungssignal ZSD auf dem H-Pegel ist. Wenn die Hauptwortleitung ZMWL ausgewählt wird, tritt der MOS-Transistor 286 in einen Sperrzustand ein, wobei andererseits die Gate-Spannung und die Source-Spannung des P-Kanal-MOS-Transistors 285 auf dem gleichen Spannungspegel sind und dieser Transistor in einen Sperrzustand eintritt. In dieser Situation ist der MOS- Transistor 287 in einem Durchlaßzustand, um die Unterwortleitung SWL zuverlässig auf dem Massespannungspegel zu halten. Das heißt, der MOS-Transistor 287 verhindert, daß die Unterwortleitung SWL in einen schwebenden Zustand eintritt, wenn die MOS-Transistoren 285 und 286 beide in einen Sperrzustand eintreten.
Wenn andererseits das Signalpotential der Hauptwortleitung ZMWL auf dem H-Pegel ist, ist der MOS-Transistor 285 unabhängig vom Logikpegel des Unterdecodierungssignals SD im Sperrzustand, wobei die Unterwortleitung SWL durch den MOS-Transistor 286 auf dem Massespannungspegel gehalten wird.
In der Selbstauffrischbetriebsart geht das Selbstauffrischbetriebsart-Anweisungssignal SRF auf den H-Pegel über. Der Betrieb des Unterdecodierers 262 ist im Standby-Zustand der gleiche wie in der Normalbetriebsart. Das Matrixaktivierungssignal ROACTi und das Wortleitungsansteuerungs-Zeitgebungssignal RXT werden in jedem Auffrischzyklus aktiviert/deaktiviert. Wenn andererseits das Speicherblock-Spezifizierungssignal φBSj im Standby-Zustand auf dem H-Pegel ist, ist ein Ausgangssignal der UND-Schaltung 265 auf dem H-Pegel, während das von der NOR-Schaltung 283 ausgegebene komplementäre Unterdecodierungssignal ZSD auf dem L-Pegel ist. Somit bleibt der MOS-Transistor 287 im Sperrzustand.
Wenn in der Selbstauffrischbetriebsart der Auffrischzyklus beginnt, ändert sich gemäß dem Vordecodierungssignal X das Schnellunterdecodierungssignal SDF, wobei das Unterdecodierungssignal SD auf den H-Pegel oder auf den L-Pegel angesteuert wird. Allerdings bleibt das komplementäre Unterdecodierungssignal ZSD auf dem L-Pegel, da das Ausgangssignal der UND-Schaltung 265 auf dem H-Pegel ist.
Wenn das Blockadressen-Zwischenspeicher-Freigabesignal RADEBSi in der Selbstauffrischbetriebsart deaktiviert wird, wird das Speicherblock-Spezifizierungssignal φBSj vorübergehend in einen inaktiven Zustand gezwungen. Als Antwort geht das Ausgangssignal der UND-Schaltung 265 auf den L-Pegel über. Das Schnellunterdecodierungssignal SDF ist in dieser Situation (wegen des Standby-Zustands) auf dem L-Pegel, so daß das von der NOR-Schaltung 283 ausgegebene komplementäre Unterdecodierungssignal ZSD auf den H-Pegel übergeht und die Unterwortleitung SWL auf den Massespannungspegel angesteuert wird.
Während sich somit das Schnellunterdecodierungssignal SDF in der Selbstauffrischbetriebsart gemäß dem Vordecodierungssignal X im Standby-Zustand und den Auffrischzyklen ändert, wird das von der NOR-Schaltung 283 ausgegebene Unterdecodierungssignal ZSD, das viele Unterworttreiber ansteuert, während mehrerer Auffrischzyklen auf den L-Pegel festgesetzt. Aus diesem Grund kann ein Lade/Entlade-Strom auf einer Signalleitung zum Ansteuern des Unterdecodierungssignals ZSD gesenkt werden. In diesem Fall steuert der Unterdecodierer 262 einfach den Treiber DR an, so daß eine Last darauf kleiner ist und ein Lade/Entlade-Strom im Vergleich zu dem Fall, in dem die Unterworttreiber tatsächlich angesteuert werden, kleiner ist. Somit kann dadurch, daß das komplementäre Unterdecodierungssignal ZSD während mehrerer Auffrischzyklen auf dem L-Pegel gehalten wird, ein Stromverbrauch in der Selbstauffrischbetriebsart gesenkt werden.
Der MOS-Transistor 287 soll lediglich verhindern, daß die Unterwortleitung SWL in einen schwebenden Zustand eintritt, wenn die MOS-Transistoren 285 und 287 beide in einen Sperrzustand eintreten. Folglich ist ein Anstieg in seinem Spannungspegel, selbst wenn die Unterwortleitung SWL während mehrerer Auffrischzyklen in einem nichtleitenden Zustand gehalten wird, klein (ein Auffrischintervall ausreichend lang und eine Zeitbreite des Auffrischens im Vergleich zu der in einem normalen Zugriff kürzer), so daß es zu keinem Problem kommt. Das Auffrischen der gespeicherten Daten an den Speicherzellen kann richtig ausgeführt werden.
In der obigen Konfiguration erzeugt der Unterdecodierer 262 das Schnellunterdecodierungssignal SDF und sendet es über ein Leseverstärkerband an die in jedem der Unterworttreiberbänder angeordneten Treiber. Allerdings kann in einer Konfiguration, in der ein Unterdecodierer komplementäre Schnellunterdecodierungssignale SDF und ZSDF erzeugt und diese über ein Leseverstärkerband sendet, folgende Abwandlung verwendet werden. Anstelle der in Fig. 65 gezeigten UND-Schaltung 265 ist für den Unterdecodierer eine NAND-Schaltung vorgesehen, wobei eine UND-Schaltung das komplementäre Unterdecodierungssignal ZSDF und ein Ausgangssignal der NAND-Schaltung empfängt und ein Ausgangssignal der UND-Schaltung über ein Leseverstärkerband an jedes Unterworttreiberband gesendet wird.
Die Konfiguration eines Unterwortdecodierers ist beispielhaft vorgesehen, und es kann eine andere Konfiguration verwendet werden. Es besteht lediglich eine Forderung, daß ein komplementäres Unterdecodierungssignal über mehrere Auffrischzyklen in einem zurückgesetzten Zustand gehalten wird.
Wie oben beschrieben wurde, wird gemäß der zwölften Ausführungsform der Erfindung eine Konfiguration verwendet, in der das komplementäre Unterdecodierungssignal ZSD in der Selbstauffrischbetriebsart während mehrerer Auffrischzyklen zurückgesetzt wird, wobei der Stromverbrauch in der Selbstauffrischbetriebsart gesenkt werden kann.

Dreizehnte Ausführungsform

Fig. 66 ist ein schematischer Stromlaufplan einer Konfiguration eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer dreizehnten Ausführungsform der Erfindung. In Fig. 66 ist entsprechend einem Speicherblock oder einer Speicheruntermatrix ein lokales EA-Leitungspaar LIOP vorgesehen. Das lokale EA-Leitungspaar LIOP ist über ein Blockauswahlgatter BSG mit dem Haupt-EA-Leitungspaar MIOP gekoppelt. Das Haupt-EA-Leitungspaar MIOP kann für die in Spaltenrichtung ausgerichteten Speicheruntermatrizen oder für die Speicherblöcke in einer Bank gemeinsam vorgesehen sein. Das heißt, das Haupt-EA-Leitungspaar MIOP kann so angeordnet sein, daß es in einem Unterworttreiberband in Spaltenrichtung verläuft, oder kann alternativ gemeinsam für die Speicherblöcke vorgesehen sein, wobei es in Spaltenrichtung außerhalb des Speichermatrixgebiets verläuft. Die Anordnung der Haupt- EA-Leitungspaare MIOP unterscheidet sich je nachdem, ob die lokalen OP-Leitungspaare LIOP auf Speicheruntermatrixbasis oder auf Speicherblockbasis vorgesehen sind.
Das lokale EA-Paar LIOP ist über das Spaltenauswahlgatter YG mit einem Leseverstärker SA eines entsprechenden Speicherblocks gekoppelt. Das Spaltenauswahlgatter YG wird gemäß dem Spaltenauswahlsignal CSL leitend gemacht, wobei es, wenn es leitend gemacht ist, die gemeinsamen Bitleitungen CBL und ZCBL der entsprechenden Leseverstärker SA mit dem lokalen EA- Leitungspaar LIOP koppelt. Ein lokales Spaltenauswahlsignal CSL verläuft gemäß einer Konfiguration eines Spaltendecodierers, der eine Spaltenauswahl ausführt, in anderer Richtung. Ein Spaltenauswahlsignal SCL kann so zugeführt werden, daß es gemeinsam für mehrere Speicherblöcke über eine Speichermatrix verläuft, oder es kann alternativ längs der Zeilenrichtung in jedem Leseverstärkerband eine lokale Spaltenauswahlleitung vorgesehen sein, während eine Hauptspaltenauswahlleitung in Spaltenrichtung außerhalb einer Speichermatrix verläuft.
Für das lokale EA-Leitungspaar LIOP ist eine Vorladeschaltung 290 vorgesehen. Wenn die Vorladeschaltung 290 aktiviert wird, lädt sie jede lokale EA-Leitung des lokalen EA-Leitungspaars LIOP auf einen Spannungspegel Vdds/2 gleich der halben Matrixstromversorgungsspannung Vdds vor. Die Vorladespannung Vdds/2 der Vorladeschaltung 290 ist auf dem gleichen Spannungspegel wie die Bitleitungs-Vorladespannung Vb1. Auch für das Haupt-EA-Leitungspaar MIOP ist eine Vorladeschaltung 292 vorgesehen. Wenn die Vorladeschaltung 292 aktiviert wird, lädt sie die Haupt-EA-Leitungen des Haupt-EA-Leitungspaars MIOP auf einen Spannungspegel einer Peripheriestromversorgungsspannung Vddp vor.
Das lokale EA-Leitungspaar LIOP wird aus folgendem Grund auf einen Spannungspegel einer Zwischenspannung Vdds/2 vorgeladen. Der Spannungspegel einer Vorladespannung auf den gemeinsamen Bitleitungen CBL und ZCBL und einer Vorladespannung auf jeder lokalen EA-Leitung des lokalen EA-Leitungspaars wird angeglichen. Folglich kann selbst dann, wenn eine Spalte eines nicht ausgewählten Speicherblocks (oder einer nicht ausgewählten Speicheruntermatrix) ausgewählt wird und ein entsprechendes Bitleitungspaar mit einem entsprechenden lokalen EA-Leitungspaar gekoppelt wird, die Änderung des Spannungspegels auf den Bitleitungen BL und ZBL (CBL und ZCBL) unterdrückt werden.
Andererseits muß das Haupt-EA-Leitungspaar MIOP eine Signaländerung mit hoher Geschwindigkeit an einen Vorverstärker an einem Ende des Haupt-EA-Leitungspaars MIOP senden, wobei ein Hauptverstärker die Peripheriestromversorgungsspannung Vddp als Betriebsstromversorgungsspannung verwendet. Eine Vorladespannung auf jeder Haupt-EA-Leitung des Haupt-EA-Leitungspaars MIOP wird gemäß der Betriebsstromversorgungsspannung des Vorverstärkers auf eine Peripheriestromversorgungsspannung Vddp eingestellt.
Für das Blockauswahlgatter BSG ist eine Gatterschaltung 295 vorgesehen, die das Speicherblock-Spezifizierungssignal φBSj und das Selbstauffrischbetriebsart-Anweisungssignal SRF empfängt. Die Gatterschaltung 295 setzt das Blockauswahlgatter BSG gemäß einem Blockspezifizierungssignal φBSj wahlweise in einen leitenden Zustand, wenn das Selbstauffrischbetriebsart- Anweisungssignal SRF auf dem L-Pegel ist. In der Selbstauffrischbetriebsart sendet die Gatterschaltung 295 normalerweise jederzeit ein Signal auf dem L-Pegel, um das Blockauswahlgatter BSG in einen nichtleitenden Zustand einzustellen. Dementsprechend wird verhindert, daß das lokale EA-Leitungspaar LIOP und das Haupt-EA-Leitungspaar in der Selbstauffrischbetriebsart miteinander verbunden werden, so daß ein Strom zwischen den Vorladeschaltungen 290 und 292 fließt.
Die Vorladeschaltungen 290 und 292 sind beim Spaltenzugriff allgemein deaktiviert, wobei sie in der Selbstauffrischbetriebsart, in der lediglich eine Zeilenauswahl ausgeführt wird, in einem aktiven Zustand bleiben. In der Selbstauffrischbetriebsart wird das Blockauswahlgatter BSG jederzeit in einen nicht ausgewählten Zustand eingestellt, um das lokale EA-Leitungspaar LIOP von dem Haupt-EA-Leitungspaar MIOP zu trennen, so daß zwischen den Vorladeschaltungen 290 und 292 zuverlässig ein Strom fließen kann, um den Stromverbrauch zu senken.
Auch in der Autoauffrischbetriebsart kann das Blockauswahlgatter in einen nichtleitenden Zustand eingestellt werden. Das heißt, bei der Auffrischaktivierung gibt die Gatterschaltung 295 ein Signal auf dem L-Pegel aus, das das Blockauswahlgatter BSG in einen nichtleitenden Zustand versetzt.
Außerdem kann an die Gatterschaltung 295 anstelle des Selbstauffrisch-Anweisungssignals SRF ein Spaltenauswahloperations- Aktivierungssignal angelegt werden. Das Spaltenauswahloperations-Aktivierungssignal wird bei der Spaltenzugriffsoperation, d. h., wenn entweder ein Schreibbefehl, der das Datenschreiben anweist, oder ein Lesebefehl, der das Datenlesen anweist, angelegt wird, aktiviert. Das heißt, in einer Auffrischbetriebsart wird keine Spaltenauswahloperation ausgeführt, so daß das Spaltenauswahlsignal im nichtleitenden Zustand bleibt und das Blockauswahlgatter im nichtleitenden Zustand bleiben kann. Da das lokale EA-Leitungspaar im Fall eines Spaltenzugriffs mit dem Haupt-EA-Leitungspaar verbunden werden muß, wird auf einen Normalbetrieb keine nachteilige Auswirkung ausgeübt.
Wie oben beschrieben wurde, sind gemäß der dreizehnten Ausführungsform der Erfindung in der Selbstauffrischbetriebsart das lokale EA-Leitungspaar und das Haupt-EA-Leitungspaar voneinander getrennt, so daß verhindert werden kann, daß ein Strom vom Haupt-EA-Leitungspaar zum lokalen EA-Leitungspaar fließen kann, so daß der Stromverbrauch gesenkt wird.

Vierzehnte Ausführungsform

Fig. 67 ist ein schematischer Zeitablaufplan einer Folge der Anwendung eines Betriebsartregister-Einstellbefehls gemäß einer vierzehnten Ausführungsform der Erfindung. In Fig. 67 werden zur Dateneinstellung für ein Betriebsartregister der Betriebsartregister-Einstellbefehl MRS und der erweiterte Betriebsartregister-Einstellbefehl EMRS verwendet. Um die Betriebsweise einer Halbleiterspeichervorrichtung wie etwa einen Selbstauffrischzyklus und andere Bedingungen einzustellen, wird durch ein spezifisches Bit der Adresse ADD ein Schlüssel KEY eingestellt, der den Inhalt einer Operation angibt.
Wenn mit dem erweiterten Betriebsartregister-Einstellbefehl und mit dem Betriebsartregister-Einstellbefehl voneinander verschiedene Betriebsarten oder Betriebsinhalte eingestellt werden, wird beim Anlegen des erweiterten Betriebsartregister-Einstellbefehls EMRS das Betriebsart-Anweisungssignal φEMR aktiviert, wobei als Antwort darauf eine wie in Fig. 68 gezeigte Registerschaltung 300 ein vorgeschriebenes externes Adressensignal EXADD zur Speicherung als Adressenschlüssel KEY2 annimmt. Die Einzelheiten des Betriebs werden gemäß dem Schlüssel KEY2 eingestellt. Daraufhin wird durch Zuführen des Betriebsartregister-Einstellbefehls MRS die Registerschaltung 300 zurückgesetzt, wobei sie zu dieser Zeit unabhängig vom Inhalt des Schlüssels KEY2 beispielsweise in den Anfangszustand zurückkehrt. Wenn der Inhalt der Registerschaltung 300 in dieser Betriebsfolge aktualisiert wird, wird der erweiterte Betriebsartregister-Einstellbefehl ERMS erneut angelegt, wobei, wenn zu dieser Zeit ein anderer Schlüssel KEY3 als Adressenschlüssel angelegt wird, die Einzelheiten des Betriebs aktualisiert werden können.
In einer in Fig. 67 gezeigten Betriebsartregister-Einstelloperation wird der durch den erweiterten Betriebsartregister- Einstellbefehl EMRS eingestellte Inhalt KEY2 durch den Betriebsartregister-Befehl MRS zurückgesetzt. In diesem Fall wird angegeben, daß der Adressenschlüssel KEY der Adressenschlüssel KEY2 ist. Allerdings kann der Inhalt des Adressenschlüssels KEY beliebig sein. Das heißt, wenn ein durch den Betriebsartregister-Einstellbefehl MRS und durch den erweiterten Betriebsartregister-Einstellbefehl zu verwendendes Betriebsartregister bestimmt ist, wird ein Betriebsartregister-Einstellbefehl in der in Fig. 68 gezeigten Schaltungskonfiguration einfach als Rücksetzanweisung verwendet.
Alternativ kann eine Konfiguration verwendet werden, in der der Adressenschlüssel KEY des Betriebsartregister-Einstellbefehls MRS zum Zurücksetzen von Daten eingestellt wird, wobei die durch den erweiterten Betriebsartregister-Einstellbefehl eingestellten Daten gemäß den Rücksetzdaten zurückgesetzt werden. Wenn die durch den Betriebsartregister-Einstellbefehl MRS bzw. durch den erweiterten Betriebsartregister-Einstellbefehl EMRS spezifizierten Registerschaltungen voneinander verschieden sind, kann kein Neuschreiben der in der Registerschaltung eingestellten Daten ausgeführt werden. Um in diesem Fall ein Neuschreiben zu ermöglichen, muß der erweiterte Registereinstellbefehl erneut angelegt werden, um die entsprechende interessierende Registerschaltung in einen Zustand zu versetzen, in dem sie ein externes Signal annimmt.

Abwandlung

Fig. 69 ist ein Zeitablaufplan einer Folge einer Betriebsartregister-Einstelloperation gemäß der vierzehnten Ausführungsform der Erfindung. Wenn in Fig. 69 der Betriebsartregister- Einstellbefehl MRS und der erweiterte Betriebsartregister- Einstellbefehl EMRS angelegt werden, wird der Inhalt eines später angelegten Befehls so behandelt, als wenn er gültig wäre, und werden die Einzelheiten seines Betriebs eingestellt. Somit werden die Schlüssel KEY1, KEY2 und KEY3 in Fig. 69 so behandelt, als ob sie gültig wären, wobei die Einzelheiten des durch KEY3 spezifizierten Betriebs schließlich zu einem gültigen Zustand werden.
Wenn in der in Fig. 69 gezeigten Operationsfolge der Betriebsartregister-Einstellbefehl MRS und der erweiterte Betriebsartregister-Einstellbefehl EMRS den gleichen Inhalt des Betriebs spezifizieren (wenn beispielsweise dafür ein Selbstauffrischzyklus für ein Speicherblock-Auffrischgebiet eingestellt wird), werden die Einzelheiten des Betriebs eines später angelegten Befehls, der als gültig angelegt wird, durch den Inhalt des späteren, gültigen Befehls überschrieben. Dies wird leicht durch die Konfiguration realisiert, in der jedesmal, wenn der Betriebsartregister-Einstellbefehl MRS und der erweiterte Betriebsartregister-Einstellbefehl EMRS an die entsprechende Registerschaltung 300 angelegt werden, die Registerschaltung in einen eingestellten Zustand gebracht wird, so daß sie ein externes Adressenbit oder Daten annimmt.
Hier unterscheiden sich der Betriebsartregister-Einstellbefehl MRS und der erweiterte Betriebsartregister-Einstellbefehl EMRS außer in bezug auf das als Befehl CMD verwendete Steuersignal in bezug auf den Logikpegel spezifischer Adressensignalbits (beispielsweise AD9 und AD10). Die Einzelheiten des Betriebs werden gemäß dem Adressenschlüssel KEY eingestellt. Allerdings können die Einzelheiten des Betriebs beispielsweise unter Verwendung von Datenbits eingestellt werden.
Die Konfiguration, die das Obenstehende erreicht, kann leicht mit der folgenden Realisierung erreicht werden. Wenn der erweiterte Betriebsartregister-Einstellbefehl EMRS und der Betriebsartregister-Einstellbefehl MRS die gleichen Einzelheiten des Betriebs spezifizieren, wird beispielsweise, um die Registerschaltung 300 in einen eingestellten Zustand zu versetzen, an diese ein Signal angelegt, das dadurch erhalten wird, daß an den Signalen, die den erweiterten Betriebsartregister-Einstellbefehl EMRS und den Betriebsartregister-Einstellbefehl MRS anweisen, eine ODER-Operation ausgeführt wird.
Wenn wie oben beschrieben gemäß der vierzehnten Ausführungsform der Erfindung die durch den erweiterten Betriebsartregister-Einstellbefehl eingestellten Einzelheiten des Betriebs durch den Betriebsartregister-Einstellbefehl zurückgesetzt werden, wird, wenn die Befehle, die die gleichen Einzelheiten des Betriebs spezifizieren, verwendet werden, ein später angelegter Befehl als gültig betrachtet. Somit können die erforderlichen Einzelheiten des Betriebs leicht eingestellt werden. Insbesondere können selbst dann, wenn der erweiterte Betriebsartregister-Einstellbefehl EMRS und der Betriebsartregister-Einstellbefehl MRS verwendet werden und wenn die Befehle die gleichen Einzelheiten des Betriebs spezifizieren können, irgendwelche der Befehle verwendet werden. Somit wird eine Last an die Steuerung beim Einstellen der Einzelheiten des Betriebs verringert. Es kann der gleiche Befehl wie ein Betriebsartregister-Einstellbefehl verwendet werden, der verschiedene Inhalte des Betriebs spezifiziert.
Wenn durch einen erweiterten Betriebsartregister-Einstellbefehl Einzelheiten des Betriebs eingestellt werden, die durch den Betriebsartregister-Einstellbefehl nicht spezifiziert werden können, kann der Betriebsartregister-Einstellbefehl das Betriebsartregister zurücksetzen, wobei verhindert werden kann, daß falsche Einzelheiten des Betriebs eingestellt werden. Beispielsweise kann für den Rücksetzwert ein Standardwert verwendet werden, wodurch eine Störung verhindert werden kann.

Andere Ausführungsformen

In der obigen Beschreibung ist eine taktsynchrone Halbleiterspeichervorrichtung diskutiert worden. Allerdings ist der Betrieb in der Selbstauffrischbetriebsart nicht auf die taktsynchrone Halbleiterspeichervorrichtung beschränkt, sondern die Erfindung kann auf irgendwelche Halbleiterspeichervorrichtungen angewendet werden können, insoweit die Speichervorrichtung eine Mehrbankkonfiguration besitzt und die Blockteilungsaktivierung in jeder der Bänke zuläßt.
Wie oben beschrieben wurde, werden gemäß der Erfindung in der Betriebsart mit niedrigem Stromverbrauch die Einzelheiten des Betriebs in einem Betriebsartregister eingestellt, wobei die Stromverbrauchsbedingung in der Selbstauffrischbetriebsart auf einen Wert eingestellt werden kann, der einer Anwendungsbedingung entspricht, was die Realisierung einer Halbleiterspeichervorrichtung ermöglicht, die mit niedrigem Stromverbrauch arbeitet.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Halbleiterspeichervorrichtung, mit:
einer Speichermatrix (MA0-MA3; MAR0-MAR3), die mehrere Speicherzellen (MC) enthält;
einer Auffrischschaltungsanordnung (3a bis 3d; 13a bis 13d) zum Auffrischen der Speicherdaten einer Speicherzelle in der Speichermatrix (MA0-MA3; MAR0-MAR3);
einer Registerschaltung (2; 12; 85; 120) zum Speichern von Daten, die wenigstens entweder eine Auffrischperiode oder ein Auffrischgebiet der Speichermatrix (MA0-MA3; MAR0-MAR3) einstellen, wobei die Registerschaltung (2; 12; 85; 120) als Antwort auf ein von außen angelegtes Registereinstell-Anweisungssignal von außen angelegte Auffrischspezifizierungsdaten speichert; und
einer Auffrischausführungs-Steuerschaltungsanordnung (1; 10), die bei der Auffrischausführung für die Auffrischschaltungsanordnung (3a bis 3d; 13a bis 13d) eine Auffrischadresse erzeugt, die eine aufzufrischende Speicherzelle in der Speichermatrix (MA0-MA3; MAR0-MAR3) spezifiziert, und die die Auffrischschaltungsanordnung (3a bis 3d; 13a bis 13d) gemäß den in der Registerschaltung (2; 12; 85; 120) gespeicherten Daten aktiviert.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auffrischspezifizierungsdaten (ADD) Gebietspezifizierungsdaten (ADDi-ADDk) umfassen, die ein Auffrischzielgebiet der aufzufrischenden Speichermatrix (MA0-MA3; MAR0-MAR3) spezifizieren.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) eine Auffrischperioden- Einstellschaltung (31, 75; 31) zum Einstellen der Auffrischperiode gemäß den Gebietsspezifizierungsdaten (ADDi-ADDk) umfaßt.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Registerschaltung (2; 12; 120) die Daten speichert, die das Auffrischgebiet angeben, und
die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) umfaßt:
eine Auffrischperioden-Programmschaltung (100, 105), die mittels Sicherungsprogrammierung Daten speichert, die eine Periode angeben, mit der das Auffrischen der gespeicherten Daten in einer Speicherzelle (MC) der Speichermatrix (MA0-MA3; MAR0-MAR3) ausgeführt wird, wobei die Auffrischperioden- Programmschaltung (100, 105) in einer Selbstauffrischbetriebsart aktiviert wird, um die programmierten Auffrischperiodendaten auszugeben; und
eine Auffrischanforderungs-Erzeugungsschaltung (31), die gemäß den gespeicherten, programmierten Auffrischperiodendaten eine Auffrischanforderung ausgibt, die die Ausführung des Auffrischens anfordert.

5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Auffrischspezifizierungsdaten (ADD) Daten (A0, A1) umfassen, die eine temperaturkompensierte Auffrischperiode angeben, bei der das Auffrischen ausgeführt wird.

6. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Speichermatrix (MA0-MA3; MAR0-MAR3) mehrere Speicherblöcke (MB) umfaßt, die jeweils mehrere Speicherzellen (MC) enthalten, und
die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) umfaßt:
eine Auffrischadressen-Erzeugungsschaltung (34) zum Erzeugen der Auffrischadresse, die eine Speicherzelle (MC) in der Speichermatrix (MA0-MA3; MAR0-MAR3) spezifiziert; und
eine Auffrischblockadressen-Halteschaltung (232) zum Einstellen einer Auffrischblockadresse, die einen aufzufrischenden Speicherblock (MB) in den mehreren Speicherblöcken (MB) spezifiziert, und die in der Auffrischadresse, die durch die Auffrischadressen-Erzeugungsschaltung (34) in einem Zustand der Bestimmung eines gleichen Speicherblocks (MB) während mehrerer Auffrischzyklen in einer Selbstauffrischbetriebsart erzeugt wird, enthalten ist.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speichermatrix (MA0-MA3; MAR0-MAR3) in mehrere Speicherunterblöcke (MSA0-MSAs) unterteilt ist, die jeweils mehrere Speicherzellen (MC) enthalten, die in Zeilen und Spalten angeordnet sind, wobei die Speicherunterblöcke (MSA0-MSAs), die in Zeilenrichtung ausgerichtet sind, einen Zeilenblock (MB) bilden, und
die Halbleiterspeichervorrichtung umfaßt:
mehrere Unterwortleitungen (SWL0-SWL3), die entsprechend den jeweiligen Speicherzellenzeilen jedes der Speicherunterblöcke (MSA0-MSAs) vorgesehen sind, an die jeweils die Speicherzellen (MC) in einer entsprechenden Zeile angeschlossen sind, und
die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) enthält:
eine Zählschaltung (244) zum Ausführen einer Zähloperation zum Bestimmen der Anzahl der Auffrischungen in einer Selbstauffrischbetriebsart;
eine Schaltung (262, DR) zum Erzeugen von Unterdecodierungssignalen (SD <0 : 3>, ZSD <0 : 3>), die gemäß der Auffrischadresse eine Unterwortleitung in den Unterwortleitungen (SWL0-SWL3) spezifizieren; und
eine Unterwortleitungs-Rücksetzschaltung (232, 265, 283) zum Aktivieren eines Unterdecodierungssignals, das gemäß einer von der Zählschaltung (244) ausgegebenen Zählung eine nicht ausgewählte Unterwortleitung in den Unterdecodierungssignalen spezifiziert, um eine entsprechende nicht ausgewählte Unterwortleitung in einen zurückgesetzten Zustand anzusteuern.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1, 2 oder 5, dadurch gekennzeichnet, daß die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) umfaßt:
eine Auffrischadressen-Erzeugungsschaltung (34) zum Erzeugen der Auffrischadresse, die eine aufzufrischende Speicherzelle (MC) in der Speichermatrix (MA0-MA3; MAR0-MAR3) spezifiziert; und
eine Auffrischgebiets-Festsetzschaltung (42a-42d; 61; 61a; 61b, 63b-63d) zum Festsetzen des Logikpegels eines vorgeschriebenen Adressenbits der Auffrischadresse in einer Selbstauffrischbetriebsart.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5 oder 8, dadurch gekennzeichnet, daß
die Speichermatrix (MA0-MA3; MAR0-MAR3) in mehrere Speicherunterblöcke (MSA0-MSAs) unterteilt ist, die jeweils mehrere Speicherzellen (MC) enthalten, die in Zeilen und Spalten angeordnet sind, wobei die Speicherunterblöcke (MSA0-MSAs), die in Spaltenrichtung ausgerichtet sind, einen Spaltenblock bilden, während die Speicherunterblöcke (MSA0-MSAs), die in Zeilenrichtung ausgerichtet sind, einen Zeilenblock bilden, und
die Halbleiterspeichervorrichtung umfaßt:
mehrere lokale Datenleitungen (LIOP), die entsprechend den jeweiligen Speicherunterblöcken (MSA0-MSAs) vorgesehen sind und die jeweils mit einer ausgewählten Spalte eines entsprechenden Spaltenblocks elektrisch gekoppelt sind;
mehrere Hauptdatenleitungen (MIOP), die entsprechend den Spaltenblöcken vorgesehen sind und die jeweils mit einem ausgewählten Speicherunterblock (MSA0-MSAs) eines entsprechenden Spaltenblocks elektrisch gekoppelt sind; und
eine Blockauswahlschaltung (295) zum Koppeln einer lokalen Datenleitung (LIOP), die entsprechend einem Speicherunterblock (MSA0-MSAs) eines entsprechenden Zeilenblocks vorgesehen ist, mit einer entsprechenden Hauptdatenleitung (MIOP) in einer Normalbetriebsart in Übereinstimmung mit einem Zeilenblock-Spezifizierungssignal und zum Trennen der lokalen Datenleitung (LIOP) von der entsprechenden Hauptdatenleitung (MIOP) in einer Selbstauffrischbetriebsart.

10. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Registerschaltung (120) beim Anlegen eines Betriebsartregister-Einstellbefehls Daten (REF8K) speichert, die ein als Standarddatenwert eingestelltes 4-k-Auffrischzyklusschema auf ein 8-k-Auffrischzyklusschema einstellen.

11. Halbleiterspeichervorrichtung, mit:
mehreren Bänken (BK0-BK3), die jeweils mehrere Speicherzellen (MC) enthalten, die in Zeilen und Spalten angeordnet sind, die unabhängig voneinander auf einen ausgewählten Zustand angesteuert werden;
einer Auffrischadressen-Erzeugungsschaltungsanordnung (34) zum Erzeugen einer Auffrischadresse zum Auffrischen der Speicherzellen (MC) der mehreren Bänke (BK0-BK3) in einer Auffrischoperation, wobei die Auffrischadressen-Erzeugungsschaltungsanordnung (34) eine Schaltung (140-144; 150-152) zum Erzeugen einer Auffrischbankadresse, die eine Bank der mehreren Bänke (BK0-BK3) spezifiziert, enthält, wobei die Auffrischbankadresse in einer Betriebsart mit niedrigem Stromverbrauch einen Teil der mehreren Bänke (BK0-BK3) spezifiziert, während sie in einer anderen Betriebsart als der mit niedrigem Stromverbrauch alle Bänke (BK0-BK3) spezifiziert; und
einer Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) zum Ausführen des Auffrischens an einer Speicherzelle (MC) einer durch die Auffrischadresse von der Auffrischadressen-Erzeugungsschaltungsanordnung (34) spezifizierten Bank (BK0-BK3).

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
die mehreren Bänke (BK0-BK3) längs einer ersten Richtung und längs einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, ausgerichtet sind, und
die Auffrischadresse in der Betriebsart mit niedrigem Leistungsverbrauch die in einer von der ersten und von der zweiten Richtung verschiedenen Richtung angrenzenden Bänke (BK0, BK2; BK1, BK3) gleichzeitig auswählt.

13. Halbleiterspeichervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß
jede Bank (BK0-BK3) mehrere Speicherblöcke (MB) enthält, deren Speicherzellen (MC) jeweils in Zeilen und Spalten angeordnet sind, und
die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) eine Schaltung (232) umfaßt, die wenigstens entsprechend jeder gleichzeitig ausgewählten Gruppe der Bänke (BK0-BK3) vorgesehen ist, um einen ausgewählten Speicherblock (MB) in einer entsprechenden Bank (BK0-BK3) gemäß einer Zählung eines Adressenzählers, der in der Auffrischadressen-Erzeugungsschaltungsanordnung (34), die die Auffrischadresse erzeugt, enthalten ist, in einen nicht ausgewählten Zustand anzusteuern.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die Auffrischausführungs- Steuerschaltungsanordnung (3a-3d; 13a-13d) umfaßt:
eine Steuerschaltung (230, 232) zum Erzeugen eines Auffrischsteuersignals (REFRAS, φRST, φZRST, Zφi) zum Aktivieren einer Operation des Auffrischens der Speicherzellendaten in der Auffrischbetriebsart; und
eine Auffrischschaltung (SA, 220, 222, 224, 226) zum Auffrischen der Speicherzellendaten einer ausgewählten Bank (BK0-BK3) als Antwort auf das Auffrischsteuersignal, wobei das Auffrischsteuersignal in einer von der Auffrischbetriebsart verschiedenen Normalbetriebsart in einem inaktiven Zustand gehalten wird.

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 14, gekennzeichnet durch
mehrere interne Spannungserzeugungsschaltungen (PG0-PG3), die entsprechend den jeweiligen Bänken (BK0-BK3) vorgesehen sind und jeweils aus einer externen Stromversorgungsspannung (EXVDD) auf einer entsprechenden internen Stromversorgungsleitung (PSi) eine interne Stromversorgungsspannung (INVDD) erzeugen, wenn sie aktiviert sind, wobei die für jede jeweilige Bank (BK0-BK3) vorgesehenen internen Stromversorgungsleitungen (PS0-PS3) miteinander verbunden ist, so daß sie für die mehreren Bänke (BK0-BK3) gemeinsam vorgesehen sind, wobei
die Auffrischausführungs-Steuerschaltungsanordnung (3a-3d; 13a-13d) in der Auffrischbetriebsart alle internen Stromversorgungsspannungs-Erzeugungsschaltungen (PG0-PG3) aktiviert.