DE10227548A1

DE10227548A1 - Aufladesteuerschaltung zum Lesen/Schreiben von Daten, Betriebsverfahren hierfür, Spaltenauswahlleitungsschaltung und Konfigurationsverfahren hierfür

Info

Publication number: DE10227548A1
Application number: DE10227548A
Authority: DE
Inventors: Chan-Yong Lee; Won-Seok Lee; Jung-Bae Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-26
Filing date: 2002-06-14
Publication date: 2003-02-20
Anticipated expiration: 2022-06-15
Also published as: KR100443911B1; DE10227548B4; CN100336132C; US6754119B2; KR20030011212A; CN1400604A; JP2003059271A; TW586123B; US20030021173A1; JP4166994B2

Abstract

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Aufladungssteuerung für Datenlese- und Datenschreibvorgänge, auf ein zugehöriges Verfahren zum Betrieb einer Speichersteuerschaltung, auf eine Spaltenauswahlleitungsschaltung und auf ein Verfahren zum Konfigurieren einer solchen Spaltenauswahlleitungsschaltung. DOLLAR A Erfindungsgemäß sind eine Lese-Aufladesteuerschaltung, die durch ein Lesesignal und eine erste Adresse gesteuert wird, und eine Schreib-Aufladesteuerschaltung vorgesehen, die durch eine zweite Adresse gesteuert wird, die gleich oder verschieden von der ersten Adresse ist. Die Lese- und die Schreib-Aufladesteuerschaltung sind an gemeinsame Dateneingabe-/Datenausgabeleitungen (DIO, DIOB) angeschlossen und steuern den Ladungsfluss zu und von diesen. Eine Spaltenauswahlleitungsschaltung kann in zwei verschiedene Anordnungen konfiguriert werden, wobei in der einen Anordnung ein erster Ausgang in Abhängigkeit von einem Lesesteuersignal und der ersten Adresse und ein zweiter Ausgang in Abhängigkeit von einem Schreibsteuersignal und der zweiten Adresse aktiviert werden, während in der zweiten Anordnung der erste Ausgangs in Abhängigkeit von einer Adresse und entweder dem Lese- oder dem Schreibsteuersignal aktiviert wird. DOLLAR A Verwendung z. B. für DRAM-Speicherbauelemente.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Steuerung von Aufladevorgängen beim Lesen und Schreiben von Daten, insbesondere für ein Halbleiterspeicherbauelement, auf ein zugehöriges Betriebsverfahren sowie auf eine Spaltenauswahlleitungsschaltung und ein Konfigurationsverfahren hierfür.
Fig. 1 veranschaulicht eine typische Datenpfadstruktur mit einem Bitleitungsabtastverstärker PSA, NSA, LA, LAB, nachfolgend mit BLSA abgekürzt, Dateneingabe-/Datenausgabeleitungen DIO, DIOB, einer Spaltenauswahlleitung CSL, einer Speicherzelle MC mit einem Kondensator C und einem Zugriffstransistor N5, einer Bitleitung BL, einer komplementären Bitleitung BLB, einem Datenausgabe-Abtastverstärker 10, Lastelementen L1, L2 und einer Wortleitung WL. Dabei bezeichnet DIOB die zur Dateneingabe-/Datenausgabeleitung DIO komplementäre Dateneingabe-/Datenausgabeleitung. Ein typischer BLSA beinhaltet einen PMOS-Abtastverstärker (PSA) und einen NMOS-Abtastverstärker (NSA), die mit der Bitleitung BL bzw. der komplementären Bitleitung BLB verbunden sind.
Ein Lesevorgang wird bei dieser Struktur wie folgt ausgeführt. Vor der Wortleitungsaktivierung werden die Bitleitung BL und die komplementäre Bitleitung BLB durch einen VBL-Spannungsgenerator und eine nicht gezeigte Entzerr- und Vorladeschaltung auf denselben Spannungspegel vorgeladen. Der VBL-Pegel ist gleich dem halben Spannungspegel einer Versorgungsspannung VCC. Wenn an ein DRAM-Bauelement ein Zeilenaktivierbefehl in Kombination mit einer Zellenadresse angelegt wird, wird die für diese Zellenadresse relevante Wortleitung WL aktiviert. Die Ladung im entsprechenden Kondensator C koppelt an die Bitleitung BL an und wird Teil von deren Ladung. Dies wird als ein Ladungsteilhabungs("Charge Sharing")-Vorgang bezeichnet, nachfolgend mit CS- Vorgang abgekürzt.
Durch den CS-Vorgang wird eine geringfügige Spannungsdifferenz zwischen BL und BLB erzeugt und dann in Verbindung mit den Abtastverstärker-Freigabesignalen LA und LAB durch den PSA- und den NSA-Schaltkreis abtastverstärkt. Wenn die Ladung im Kondensator C auf hohem Logikpegel liegt, mit anderen Worten auf der Versorgungsspannung VCC, liegen während des CS-Vorgangs und des Abtastverstärkungsvorgangs die Bitleitung BL auf hohem Logikpegel und die komplementäre Bitleitungt BLB auf niedrigem Logikpegel. Die verstärkten Daten auf den BL/BLB-Bitleitungen werden dann in Abhängigkeit vom CSL- Signal über einen Transistor N3 bzw. N4 zu den DIO/DIOB-Leitungen übertragen. Das CSL-Signal wird durch einen Lesebefehl oder Schreibbefehl in Kombination mit einer Spaltenadresse freigegeben.
Die zwei Lasttransistoren L1 und L2 werden vom Datenausgabe-Abtastverstärker 10 benutzt. Sie beinhalten einen PMOS- oder NMOS- Transistor, die mit einer bestimmten Leistungsspannung verbunden ist, wie einer Versorgungsspannung oder einer Massespannung, um während eines Lesevorgangs einen Strom für die DIO- und die DIOB- Leitung bereitzustellen. Die zu der DIO- und der DIOB-Leitung übertragenen Daten werden durch den Datenausgabe-Abtastverstärker 10 verstärkt. Die verstärkten Daten werden in Reaktion auf ein nicht gezeigtes Signal über einen Datenausgabepuffer 20 nach außen abgegeben.
Die Zeitspanne zwischen einem Zeilenaktivierbefehl und der Datenausgabe wird als Zugriffszeit (tRAC) bezeichnet. Die herkömmliche Prozesstechnologie ergibt typischerweise eine CS-Zeit von etwa 10 ns und eine Zugriffszeit von etwa 40 ns. In der BLSA-Struktur von Fig. 1 muss die CS-Zeit und die Abtastverstärkungszeit (SEN-Zeit) vor dem Zeitpunkt liegen, zu dem das CSL-Signal die Ladung von der BL- und BLB- Leitung auf die DIO- und DIOB-Leitung freigibt.
Die kapazitive Belastung der DIO/DIOB-Leitungen ist um etwa den Faktor zehn höher als diejenige der BL/BLB-Leitungen. Wenn die CSL- Freigabe erfolgt, bevor BL mit einem bestimmten Spannungspegel abgetastet wird, z. B. einer Spannungsdifferenz Delta-VBL zwischen BL und BLB im Bereich von 0,5 V bis 1 V oder ähnlich, können die Daten auf der BL- und BLB-Leitung nicht abtastverstärkt werden. Diese BLSA- Struktur ist für dynamische Speicher mit wahlfreiem Zugriff (DRAMs) verfügbar, bei denen die CS- und SEN-Zeiten keine Rolle spielen.
Die Zugriffszeit tRAC kann durch Verringern der CS-Zeit und der SEN- Zeit reduziert werden. DRAMs mit Zugriffszeiten tRAC von etwa 20 ns werden als Hochgeschwindigkeits-DRAMs oder als Direktzugriffsspeicher mit schnellem Zyklus (FCRAM) bezeichnet. Für den Schreibvorgang wird ein Dateneingabepuffer 30 benutzt, in den Daten DIN eingegeben werden. Dagegen wird der Datenausgabe-Abtastverstärker 10 für Lesevorgänge benutzt.
Fig. 2 zeigt ein Zeitablaufdiagramm für die Struktur von Fig. 1 im Fall, dass ein Lesevorgang mit einem Datenwert "1" durchgeführt wird. Jeder Befehl wird mit der ansteigenden Flanke eines Taktsignals synchronisiert. Ein Zeilenaktivierbefehl mit Adresse (Zeilenadresse) aktiviert eine spezifische Wortleitung WL. Ein Lesebefehl mit Adresse (Spaltenadresse) aktiviert das CSL-Signal. In der Struktur von Fig. 1 sollte die CS-Zeit und die SEN-Zeit abgeschlossen sein, bevor die CSL-Leitung freigegeben wird. Der Freigabepunkt für LA und LAB wird durch den Speicherchipdesigner festgelegt. Nach Freigabe der CSL-Leitung werden die Daten auf der BL- und BLB-Leitung zur DIO- und DIOB-Leitung übertragen. Schließlich werden die Daten auf der DIO- und DIOB-Leitung zum Datenausgabepuffer (DOUT) 20 übertragen. Der DOUT wird normalerweise auf einen Hi-Z-Pegel vorgeladen, bevor die Daten übertragen werden.
Fig. 3 veranschaulicht eine typische Datenpfadstruktur für einen herkömmlichen Bitleitungsabtastverstärker (BLSA) hoher Geschwindigkeit in einem Halbleiterspeicherbauelement. Dieser BLSA ist detaillierter in der Veröffentlichung von Taguchi et al., "A 40-ns 64-Mb DRAM with 64-b Parallel Data Bus Architecture", IEEE Journal of Solid State Circuit, Band 26, Nr. 11, Seiten 1493-1497, November 1991 beschrieben.
Wie aus Fig. 3 ersichtlich, besitzt diese Struktur separate Spaltenauswahlleitungen (CSL) WCSL und RCSL und separate Datenleitungen RDO/RDOB bzw. WDI/WDIB für Lese- bzw. Schreibvorgänge. Für den Hochgeschwindigkeits-Lesevorgang ist im BLSA ein direkter Abtastverstärker implementiert, der als Leseabtastverstärker (RSA) bezeichnet wird. Der RSA arbeitet wie ein Differenzverstärker. Hierbei bezeichnen die Begriffe direkter Abtastverstärker, RSA und Differenzverstärker dieselbe Sache. Durch den RSA wird eine geringfügige Spannungsdifferenz verstärkt. In diesem Fall kann die Zeitsteuerung der RCSL- Freigabe schneller als die CSL-Zeitsteuerung beim Schema von Fig. 1 sein. Der Chipdesigner kann den CSL-Freigabezeitpunkt wählen und dann eine kürzere tRAC für den FCRAM festlegen.
Da die RCSL-Leitung bei Bedarf sogar vor Aktivierung der Wortleitung WL aktiviert werden kann, wird in diesem Schema der größte Anteil der CS-Zeit und der SEN-Zeit nicht benötigt. Mit anderen Worten kann die RCSL-Leitung aktiviert werden, sobald WL aktiviert ist. Wenn zwischen BL und BLB eine geringfügige Spannungsdifferenz existiert, verstärkt der RSA das Signal auf BL und BLB ohne den PSA und NSA. In diesem Schema treten selten Datenfehler auf. Wenngleich die Last auf der DIO- Leitung hoch ist, kann dieser Differenzverstärker RSA die geringfügige Spannungsdifferenz verstärken.
Dieses Schema weist jedoch die Schwierigkeit auf, dass durch das Implementieren des RSA der Lese- und der Schreibpfad separat implementiert werden müssen, damit keine Datenkollision während der Lese- und Schreibvorgänge auftritt. Dies erfordert eine größere IC-Entwurfsfläche als jedes andere Abtastverstärkerschema.
Fig. 4 zeigt ein Zeitablaufdiagramm für die Struktur von Fig. 3 im Fall eines Datenwertes "1". Wie aus Fig. 4 ersichtlich, reduziert RCSL die Freigabezeit. Der größte Teil der CS-Zeit und der SEN-Zeit wird zur Freigabe von CSL nicht benötigt. Dies führt zu einer schnelleren RCSL- Freigabe und dadurch einer kürzeren Zugriffszeit tRAC.
Fig. 5 zeigt eine weitere typische Datenpfadstruktur, die einen herkömmlichen Hochgeschwindigkeits-BLSA für ein Halbleiterspeicherbauelement aufweist. Ein dortiges WR-Signal wird nur benutzt, wenn ein Schreibbefehl vorliegt. Das WR-Signal enthält keinerlei Adressinformation. Das CSL-Signal wird sowohl während Schreib- als auch während Lesevorgängen benutzt. Ebenso werden Dateneingabeleitungen und Datenausgabeleitungen gemeinsam benutzt. Eine DIOG3-Stufe umfasst vier Transistoren N11, N12, N13 und N14. Die DIOG3-Dateneingabe- /Datenausgabe-Gate-Transistoren erhöhen die Entwurfsfläche in DRAMs beträchtlich. Eine weitere Schwierigkeit besteht in einem Anwachsen des Stromverbrauchs, was dadurch verursacht wird, dass der RSA sowohl bei Lese- als auch bei Schreibvorgängen in Reaktion auf das WR- und CSL-Signal arbeitet.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Schaltungsanordnung zur Aufladungssteuerung bei Lese- und Schreibvorgängen, eines zugehörigen Betriebverfahrens, einer Spaltenauswahlleitungsschaltung und eines Konfigurationsverfahrens hierfür zugrunde, welche die oben genannten Schwierigkeiten derartiger herkömmlicher Schaltungen und Verfahren wenigstens teilweise beheben und insbesondere mit relativ geringer Entwurfsfläche auskommen und vergleichsweise kurze Zugriffszeiten ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Schaltungsanordnung mit den Merkmalen des Anspruchs 1, eines Betriebsverfahrens hierfür mit den Merkmalen des Anspruchs 15, einer Spaltenauswahlleitungsschaltung mit den Merkmalen des Anspruchs 21 und eines Konfigurationsverfahrens hierfür mit den Merkmalen des Anspruchs 29.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 ein Schaltbild einer ersten herkömmlichen Speicherdatenpfadstruktur,
Fig. 2 ein Zeitablaufdiagramm für die Struktur von Fig. 1,
Fig. 3 ein Schaltbild einer zweiten herkömmlichen Speicherdatenpfadstruktur,
Fig. 4 ein Zeitablaufdiagramm für die Struktur von Fig. 3,
Fig. 5 ein Schaltbild einer dritten herkömmlichen Speicherdatenpfadstruktur,
Fig. 6 ein Schaltbild einer erfindungsgemäßen Aufladesteuerschaltung,
Fig. 7 ein Schaltbild einer Spaltenauswahlleitungsschaltung für die Schaltung von Fig. 6,
Fig. 8A und 8B Zeitablaufdiagramme für die Schaltung von Fig. 7,
Fig. 9 eine konfigurierbare Spaltenauswahlleitungsschaltung für die Aufladungssteuerschaltung von Fig. 6,
Fig. 10 eine zweite erfindungsgemäße konfigurierbare Spaltenauswahlleitungsschaltung,
Fig. 11A und 11B Zeitablaufdiagramme für die konfigurierbare Spaltenauswahlleitungsschaltung von Fig. 10,
Fig. 12 ein Schaltbild einer dritten erfindungsgemäßen konfigurierbaren Spaltenauswahlleitungsschaltung und
Fig. 13A und 13B Zeitablaufdiagramme für die konfigurierbare Spaltenauswahlleitungsschaltung von Fig. 12.
Fig. 6 zeigt eine erfindungsgemäße Datenpfadstruktur mit einem neuartigen Bitleitungsabtastverstärker (BLSA) hoher Geschwindigkeit für ein Halbleiterspeicherbauelement. Dieser BLSA umfasst Komponenten PSA, NSA, RSA, DIOG4, RCSL, WCSL, DIO/DIOB etc., die entsprechend der oben beschriebenen Weise arbeiten. Als ein Unterschied zur herkömmlichen Struktur von Fig. 5 ist eine DIOG4-Stufe mit nur zwei Transistoren N15, N16 vorgesehen, was die Entwurfsfläche für den zugehörigen Speicherkern reduziert. Als Speicherkern wird hierbei ein Teil der Speicherzellenfelder, Bitleitungen (BL) des BLSA und von wortleitungsbezogenen Schaltkreisen etc. bezeichnet.
Die RCSL-Leitung arbeitet während Lesevorgängen, während die WCSL-Leitung während Schreibvorgängen arbeitet. Der RSA kann ein direkter Verstärker oder Differenzverstärker sein. Die Lasttransistoren L1 und L2 werden vorn RSA und vom Datenausgabe-Abtastverstärker gemeinsam genutzt. Sie liefern Strom für den Datenausgabe- Abtastverstärker 10. Das Zeitablaufdiagramm für die Schaltung von Fig. 6 entspricht demjenigen von Fig. 4. Die Schaltung von Fig. 6 benötigt jedoch weniger Entwurfsfläche als die Schaltungen der Fig. 3 und 5 und besitzt eine kürzere Zugriffszeit als die Schaltung von Fig. 1.
Die BL/BLB-Daten werden in Reaktion darauf, dass das RCSL-Signal auf hohen Pegel freigegeben wird, verstärkt und dann als verstärkte BL/BLB-Daten zu den DIO/DIOB-Leitungen übertragen. Wenn die WCSL- Leitung auf hohen Pegel freigegeben ist (Schreibvorgang), werden Daten auf den DIO/DIOB-Leitungen zu den BL/BLB-Leitungen übertragen.
Die Fig. 7 bis 12 veranschaulichen Schaltungen und Zeitablaufdiagramme speziell hinsichtlich des Betriebs der RCSL- und WCSL-Signale. Die gemäß den Fig. 7, 9 und 11A, 11B erzeugten Signale können an die BLSA-Schaltung von Fig. 6 angelegt werden. Fig. 7 zeigt ein gewöhnliches Schema zur Erzeugung der CSL-Signale. Ein Schreibfreigabe(WE)-Signal stellt einen Schreibbefehl oder ein schreibbezogenes Signal dar. Ein RD-Signal stellt einen Lesebefehl oder ein lesebezogenes Signal dar. Mit Yi ist ein dekodiertes Spaltenadressensignal bezeichnet. Im Fall von FCRAMs wird, wenn RD und Yi auf hohen Pegel aktiviert werden, das RCSL-Signal auf hohen Pegel freigegeben, was den RSA von Fig. 6 aktiviert. Die Fig. 8A und 8B veranschaulichen das zugehörige Zeitablaufdiagramm für einen Lese- bzw. einen Schreibvorgang gemäß Fig. 7.
Fig. 9 veranschaulicht einen weiteren Aspekt der Erfindung, indem sie eine Schaltungsrealisierung zeigt, die das WCSL- und RCSL-Signal erzeugt. Ein PCA-Signal wird immer dann erzeugt, wenn ein Lese- oder Schreibvorgang aktiviert wird. In einer Konfiguration sind Schmelzsicherungen F1, F4, F5 und F7 durchtrennt. Beim Schreibvorgang aktivieren ein hoher Logikpegel von PCA und ein hoher Logikpegel von Yi das WCSL-Signal, während das RCSL-Signal deaktiviert ist. Dies führt dazu, dass der RSA von Fig. 6 nicht in Funktion ist. Beim Lesevorgang ist das RCSL-Signal aktiviert, und RSA arbeitet.
In einer anderen Konfiguration sind Schmelzsicherungen F2, F3 und F6 durchtrennt. Das RCSL-Signal ist auf einem Massespannungspegel VSS fixiert, während das WE- und das RD-Signal auf einem Versorgungsspannungspegel VCC fixiert sind. In dieser Konfiguration wird das WCSL-Signal sowohl während Lese- als auch während Schreibvorgängen benutzt. In diesem Fall arbeiten Inverter 15 und 16 beide als Treiber für das WCSL-Signal, was eine erhöhte Stromtreiberfähigkeit bereitstellt. Dies verbessert die Zeitsteuerung der WCSL-Freigabe.
Fig. 10 zeigt eine weitere erfindungsgemäße Realisierung, bei der die Schmelzsicherungen von Fig. 9 durch eine leitfähige Schicht, wie eine metallische Leitung oder eine Polysiliziumleitung, ersetzt sind. Schaltkontakte M1 bis M7 repräsentieren leitfähige Schichten, die durch die metallische oder die Polysiliziumleitung entweder geöffnet oder geschlossen belassen werden. Die Schaltkontakte M1 bis M7 werden in gleicher Weise offen oder geschlossen belassen, wie oben zu Fig. 9 bezüglich der Schmelzsicherungen beschrieben, um WCSL und RCSL freizugeben. Beispielsweise können die Schaltkontakte M1, M2, M5 und M7 offen gelassen und die übrigen Schaltkontakte geschlossen sein. In dieser Konfiguration aktivieren bei einem Schreibvorgang das PCA- Signal auf hohem Logikpegel und das Yi-Signal auf hohem Logikpegel das WCSL-Signal, während das RCSL-Signal deaktiviert ist. Während eines Lesevorgangs wird das RCSL-Signal aktiviert, und der RSA arbeitet. Wenn die Schaltkontakte M2, M3 und M6 offen gelassen werden und die übrigen Schaltkontakte geschlossen sind, wird das WCSL- Signal sowohl während Lese- als auch während Schreibvorgängen benutzt.
Die Fig. 11A und 11B veranschaulichen die Zeitsteuerung für die WCSL- und RCSL-Signale der Fig. 9 und 10. Speziell veranschaulicht Fig. 11A die Zeitsteuerung, wenn die Schmelzsicherungen F1, F4, F5 und F7 durchtrennt oder die Schaltkontakte M1, M4, M5 und M7 geöffnet belassen werden. In dieser Konfiguration ist während eines Schreibvorgangs das WCSL-Signal und während eines Lesevorgangs das RCSL-Signal aktiviert. Die gemäß Fig. 11A generierten RCSL- und WCSL-Signale werden in der Schaltungsanordnung von Fig. 6 verwendet. Dieses CSL- Schema ergibt kürzere DRAM-Zugriffszeiten.
Fig. 11B veranschaulicht die Zeitsteuerung für den Fall, dass die Schmelzsicherungen F2, F3 und F6 durchtrennt werden oder die Schaltkontakte M2, M3 und M6 geöffnet belassen und die übrigen Schaltkontakte durch die Metall- oder Polysiliziumleitungen geschlossen bzw. kurzgeschlossen sind. In diesem Fall ist das WCSL-Signal sowohl während Lese- als auch während Schreibvorgängen aktiviert. Das RCSL- Signal ist dann auf einem Massespannungspegel VSS fixiert.
Fig. 12 veranschaulicht eine weitere erfindungsgemäße Ausführungsform. Bei dieser wird im DRAM unmittelbar nach dem Anschalten ein Modusregistersetz(MRS)-Befehl oder -Signal erzeugt. Der MRS-Befehl kann nach dem Anschalten und vor dem normalen Betrieb programmiert werden. Außerdem kann der MRS-Befehl während des normalen Betriebs geändert werden. Er wird angelegt, um anfänglich festzulegen, wie das DRAM arbeitet. Das MRS-Signal legt Parameter wie CL (CAS- Latenz), BL (Datenbündellänge) etc. fest und stellt eine Kombination externer Befehlssignale, wie CLOCK, CSB, RASB, CASB und WEB, und einer Mehrzahl von Adressen dar. Mit CSB-Signal ist ein Chipauswahlsignal bezeichnet und mit RASB-Signal ein Zeilenadressenabtastsignal. Mit CASB-Signal ist ein Spaltenadressenabtastsignal bezeichnet und mit WEB-Signal ein Schreibfreigabesignal. Der letzte Buchstabe "B" bezieht sich jeweils auf ein "bar"-getriggertes Freigabesignal.
Das bauelementinterne Signal des MRS-Befehls stellt ein PMRS-Signal dar, wie es in Fig. 12 gezeigt und im Detail in den Fig. 3, 4, 5A, 5B, 5C und 5D und der zugehörigen Beschreibung Spalte 3, Zeilen 40 bis 67 sowie Spalten 4 und 5 der Patentschrift US 6.084.803 beschrieben ist, worauf diesbezüglich für nähere Erläuterungen verwiesen werden kann. Wenn das PMRS-Signal auf hohem Pegel gesetzt ist, sind die WE- und RD-Signale nicht auf einem Spannungspegel fixiert, und die WCSL- und RCSL-Signale arbeiten unabhängig. Diese Konfiguration wird für die FCRAM-Schaltung von Fig. 6 verwendet. Wenn das PMRS-Signal auf niedrigen Logikpegel gesetzt ist, ist der WE- und RD-Signalpfad durch die Gate-Transistoren T1 und T2 blockiert. Das RCSL-Signal ist dann durch das PMRS-Signal auf niedrigen Pegel gesetzt, und das WCSL- Signal ist das einzige Signal, das als CSL-Signal während der Lese- und Schreibvorgänge benutzt wird. Das PCA-Signal ist dann sowohl während Lese- als auch während Schreibvorgängen aktiviert. Das Zeitablaufdiagramm für die beiden Konfigurationen von Fig. 12 ist in den Fig. 13A bzw. 13B dargestellt.
Das oben beschriebene System kann bestimmte, zugeordnete Prozessorsysteme, Mikrokontroller, programmierbare Logikbauelemente oder Mikroprozessoren verwenden, die einige oder alle Betriebsvorgänge ausführen. Einige der oben beschriebenen Betriebsvorgänge können in Software, andere in Hardware implementiert sein.
Der Einfachheit halber sind die Betriebsvorgänge als verschiedene, miteinander verbundene Funktionsblöcke oder bestimmte Softwaremodule gezeigt und beschrieben. Dies ist jedoch nicht zwingend, vielmehr kann es Fälle geben, bei denen diese Funktionsblöcke oder Funktionsmodule äquivalent in einem einzelnen Logikbauelement, Logikprogramm bzw. einer einzelnen Logikoperation ohne scharfe Grenzen zwischen den verschiedenen Komponenten implementiert sind. In allen Fällen können die Funktionsblöcke und Softwaremodule oder Eigenschaften flexibler Schnittstellen als eigenständige Komponenten oder in Kombination mit anderen Betriebsfunktionen in Hardware oder Software implementiert sein.

Claims

1. Schaltungsanordnung, gekennzeichnet durch

- eine Lese-Aufladesteuerschaltung, die durch ein Lesesignal und eine erste Adresse oder durch eine Lese-Spaltenauswahlleitung (RCSL) aktiviert wird, und

- eine Schreib-, Aufladesteuerschaltung, die durch ein Schreibsignal und eine zweite Adresse, bei der es sich um die erste Adresse oder eine andere Adresse handelt, oder durch eine Schreib-Spaltenauswahlleitung (WCSL) aktiviert wird, wobei die Lese-Aufladesteuerschaltung und die Schreib-Aufladesteuerschaltung beide an gemeinsame Dateneingabe- /Datenausgabeleitungen (DIO, DIOB) gekoppelt sind.

2. Schaltungsanordnung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Lese-Aufladesteuerschaltung einen Abtastverstärker beinhaltet.

3. Schaltungsanordnung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Schreib-Aufladesteuerschaltung Ladung zwischen den Dateneingabe-/Datenausgabeleitungen und Bitleitungen (BL, BLB) überträgt.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Schreib-Aufladesteuerschaltung nur zwei schreibgesteuerte Gates beinhaltet, von denen ein erstes die Ladung auf einer Bitleitung steuert und das zweite die Ladung auf einer komplementären Bitleitung steuert.

5. Schaltungsanordnung nach Anspruch 4, weiter dadurch gekennzeichnet, dass das erste und das zweite schreibgesteuerte Gate beide durch ein Schreib-Spaltenauswahlleitungssignal gesteuert werden.

6. Schaltungsanordnung nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass das erste schreibgesteuerte Gate direkt zwischen die Bitleitung und die Dateneingabe-/Datenausgabeleitung eingeschleift ist und das zweite schreibgesteuerte Gate direkt zwischen die komplementäre Bitleitung und die komplementäre Dateneingabe- /Datenausgabeleitung eingeschleift ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die Lese-Aufladesteuerschaltung ein erstes lesegesteuertes Gate, das den Ladungsfluss von einer Bitleitung zu einer komplementären Dateneingabe-/Datenausgabeleitung steuert, und ein zweites lesegesteuertes Gate umfasst, das den Ladungsfluss von einer komplementären Bitleitung zu einer Dateneingabe- /Datenausgabeleitung steuert.

8. Schaltungsanordnung nach Anspruch 7, weiter dadurch gekennzeichnet, dass das erste und das zweite lesegesteuerte Gate beide durch ein Lese-Spaltenauswahlleitungssignal (RCSL) gesteuert werden.

9. Schaltungsanordnung nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass das erste lesegesteuerte Gate direkt zwischen die Bitleitung und die komplementäre Dateneingabe-/Datenausgabeleitung eingeschleift ist und das zweite lesegesteuerte Gate direkt zwischen die komplementäre Bitleitung und die Dateneingabe-/Datenausgabeleitung eingeschleift ist.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, weiter gekennzeichnet durch einen Datenausgabe-Abtastverstärker (10), der zwischen einen Datenausgabepuffer (20) und die Dateneingabe- /Datenausgabeleitungen eingeschleift ist.

11. Schaltungsanordnung nach Anspruch 10, weiter gekennzeichnet durch Lasttransistoren (L1, L2), die von der Lese- Aufladesteuerschaltung und dem Datenausgabe-Abtastverstärker gemeinsam genutzt werden.

12. Schaltungsanordnung nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass die Lese-Aufladesteuerschaltung folgende Elemente enthält:
einen ersten Transistor (N7), der mit einem ersten Anschluss an eine Bitleitung und mit einem zweiten Anschluss an eine komplementäre Dateneingabe-/Datenausgabeleitung angeschlossen ist und einen dritten Anschluss aufweist,
einen zweiten Transistor (N8), der mit einem ersten Anschluss an eine komplementäre Bitleitung und mit einem zweiten Anschluss an eine Dateneingabe-/Datenausgabeleitung angeschlossen ist und einen dritten Anschluss aufweist, und
einen dritten Transistor (N6), der mit einem ersten Anschluss an eine Spaltenauswahlleitung, mit einem zweiten Anschluss an den jeweiligen dritten Anschluss des ersten und des zweiten Transistors und mit einem dritten Anschluss an eine erste Referenzspannung angeschlossen ist.

13. Schaltungsanordnung nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass die Schreib-Aufladesteuerschaltung folgende Elemente enthält:
einen ersten Transistor (N16), der mit einem ersten Anschluss an eine Schreib-Spaltenauswahlleitung, mit einem zweiten Anschluss an eine komplementäre Bitleitung und einem dritten Anschluss an eine komplementäre Dateneingabe-/Datenausgabeleitung angeschlossen ist, und
einen zweiten Transistor (N15), der mit einem ersten Anschluss an die Schreib-Spaltenauswahlleitung, mit einem zweiten Anschluss an eine Dateneingabe-/Datenausgabeleitung und mit einem dritten Anschluss an eine Bitleitung angeschlossen ist.

14. Schaltungsanordnung nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, dass ein erster Lasttransistor (L1) mit einem ersten Anschluss an eine zweite Referenzspannung, mit einem zweiten Anschluss an die Dateneingabe-/Datenausgabeleitung und mit einem dritten Anschluss an eine dritte Referenzspannung angeschlossen ist und ein zweiter Lasttransistor (L2) mit einem ersten Anschluss an die zweite Referenzspannung, mit einem zweiten Anschluss an die komplementäre Dateneingabe-/Datenausgabeleitung und mit einem dritten Anschluss an die dritte Referenzspannung angeschlossen ist.

15. Verfahren zum Betrieb einer Speichersteuerschaltung, gekennzeichnet durch folgende Schritte:

- Steuern einer Lese-Aufladungssteuerschaltung in Abhängigkeit von einem Lesesteuersignal und einer ersten Adresse,

- Steuern einer Schreib-Aufladungssteuerschaltung in Abhängigkeit von einem Schreibsteuersignal und einer zweiten Adresse, die gleich der ersten Adresse oder von dieser verschieden ist, und

- Steuern des Ladungsflusses zu und von gleichen Dateneingabe- /Datenausgabeleitungen unter Verwendung der Lese-Aufladungssteuerschaltung und der Schreib-Aufladungssteuerschaltung.

16. Verfahren nach Anspruch 15, weiter dadurch gekennzeichnet, dass in der Schreib-Aufladungssteuerschaltung nur zwei Gates zur Steuerung von Ladung zwischen Bitleitungen und den Dateneingabe- /Datenausgabeleitungen verwendet werden.

17. Verfahren nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass in der Lese-Aufladungssteuerschaltung nur drei Gates zur Steuerung von Ladung zwischen Bitleitungen und den Dateneingabe-/Datenausgabeleitungen verwendet werden.

18. Verfahren nach einem der Ansprüche 15 bis 17, weiter dadurch gekennzeichnet, dass zur Steuerung der Lese-Aufladungssteuerschaltung eine Lese-Spaltenauswahlleitung und zur Steuerung der Schreib-Aufladungssteuerschaltung eine Schreib-Spaltenauswahlleitung verwendet werden.

19. Verfahren nach einem der Ansprüche 15 bis 18, weiter dadurch gekennzeichnet, dass ein Datenausgabe-Abtastverstärker zum Verstärken der Signale auf den Dateneingabe-/Datenausgabeleitungen vor dem Ausgeben von Daten über diese Dateneingabe-/Datenausgabeleitungen verwendet wird.

20. Verfahren nach Anspruch 19, weiter dadurch gekennzeichnet, dass Lasttransistoren gemeinsam von dem Datenausgabe-Abtastverstärker und der Lese-Aufladungssteuerschaltung verwendet werden.

21. Spaltenauswahlleitungsschaltung mit
einem Schreibsteuereingang,
einem Lesesteuereingang,
einem Adresseneingang,
einem ersten Ausgang und
einem zweiten Ausgang,
gekennzeichnet durch
einen Steuerschaltkreis, der in eine erste Anordnung und eine zweite Anordnung konfigurierbar ist, wobei in der ersten Anordnung der erste Ausgang in Abhängigkeit von dem Schreibsteuereingangssignal und dem Adresseneingangssignal und der zweite Ausgang in Abhängigkeit von dem Lesesteuereingangssignal und demselben oder einem anderen Adresseneingangssignal aktiviert werden und in der zweiten Anordnung der erste Ausgang in Abhängigkeit von dem Adresseneingangssignal und entweder dem Lesesteuereingangssignal oder dem Schreibsteuereingangssignal aktiviert wird.

22. Spaltenauswahlleitungsschaltung nach Anspruch 21, weiter gekennzeichnet durch leitfähige Schichten, die zum Konfigurieren des Steuerschaltkreises in die erste und die zweite Anordnung verwendet werden.

23. Spaltenauswahlleitungsschaltung nach Anspruch 22, weiter dadurch gekennzeichnet, dass die leitfähigen Schichten Metall- oder Polysiliziumleitungen beinhalten.

24. Spaltenauswahlleitungsschaltung nach einem der Ansprüche 21 bis 23, weiter gekennzeichnet durch Schmelzsicherungen zum Konfigurieren des Steuerschaltkreises in die erste und zweite Anordnung.

25. Spaltenauswahlleitungsschaltung nach einem der Ansprüche 21 bis 24, weiter gekennzeichnet durch ein speicherprogrammierbares Betriebsartsignal, das zum Konfigurieren des Steuerschaltkreises in die erste und zweite Anordnung verwendet wird.

26. Spaltenauswahlleitungsschaltung nach Anspruch 25, weiter dadurch gekennzeichnet, dass das speicherprogrammierbare Betriebsartsignal durch eine Kombination externer Signale und Adressen erzeugt wird.

27. Spaltenauswahlleitungsschaltung nach Anspruch 25 oder 26, weiter gekennzeichnet durch Pfadgatter, die durch das speicherprogrammierbare Betriebsartsignal gesteuert werden, um das Schreibsteuereingangssignal und das Lesesteuereingangssignal zu aktivieren oder zu deaktivieren.

28. Spaltenauswahlleitungsschaltung nach einem der Ansprüche 21 bis 27, weiter dadurch gekennzeichnet, dass in der ersten Anordnung der erste Ausgang an eine Schreibsteuerschaltung und der zweite Ausgang an eine Lesesteuerschaltung angekoppelt sind und in der zweiten Anordnung der erste Ausgang sowohl an die Schreibsteuerschaltung als auch an die Lesesteuerschaltung angeschlossen ist.

29. Verfahren zum Konfigurieren einer Spaltenauswahlleitungsschaltung, gekennzeichnet durch folgende Schritte:

- Konfigurieren der Spaltenauswahlleitungsschaltung in eine erste Anordnung, bei der ein erster Ausgang in Abhängigkeit von einem Lesesteuersignal und einer ersten Adresse und ein zweiter Ausgang in Abhängigkeit von einem Schreibsteuersignal und einer zweiten Adresse, die gleich der ersten Adresse oder von dieser verschieden ist, aktiviert werden, und

- Konfigurieren derselben Spaltenauswahlleitungsschaltung in eine zweite Anordnung, bei welcher der erste Ausgang in Abhängigkeit von der zweiten Adresse und entweder des Lesesteuersignals oder des Schreibsteuersignals aktiviert wird.

30. Verfahren nach Anspruch 29, weiter dadurch gekennzeichnet, dass leitfähige Schichten zum Konfigurieren der Spaltenauswahlleitungsschaltung in die erste und die zweite Anordnung verwendet werden.

31. Verfahren nach Anspruch 29 oder 30, weiter dadurch gekennzeichnet, dass Schmelzsicherungen zum Konfigurieren der Spaltenauswahlleitungsschaltung in die erste und die zweite Anordnung verwendet werden.

32. Verfahren nach einem der Ansprüche 29 bis 31, weiter dadurch gekennzeichnet, dass speicherprogrammierbare Betriebsartsignale zum Konfigurieren der Spaltenauswahlleitungsschaltung in die erste und zweite Anordnung verwendet werden.