DE10237120B3

DE10237120B3 - Phasendetektor

Info

Publication number: DE10237120B3
Application number: DE10237120A
Authority: DE
Inventors: Stephen Mann; Alessandro Minzoni
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-08-13
Filing date: 2002-08-13
Publication date: 2004-04-15
Anticipated expiration: 2022-08-14
Also published as: US7295640B2; US20040032285A1

Abstract

Der erfindungsgemäße Phasendetektor weist einen Referenzsignaleingang (RE) zum Anlegen eines Referenzsignals (clk) und einen Detektoreingang (DE) zum Anlegen eines auszuwertenden Signals (fb) auf. Zudem ist eine mit dem Detektoreingang (DE) verbundene Speichereinheit (RS1, RS2) zum Speichern des Zustands des auszuwertenden Signals (fb) zu einem Speicherzeitpunkt vorgesehen. Weiterhin ist eine Auswerteeinheit (RS3, RS4), die der Speichereinheit (RS1, RS2) nachgeschaltet ist und derart ausgebildet ist, dass damit zu einem Auswertezeitpunkt der gespeicherte Zustand des Signals (fb) mit dem Zustand des Referenzsignals (clk) vergleichbar und daraus ein Auswerteergebnissignal (DEC, INC) erzeugbar ist, vorhanden. Der Phasendetektor weist zudem eine Steuereinheit (2) zum Vorgeben des Speicherzeitpunkts und des Auswertezeitpunkts auf, wobei die Steuereinheit (2) zuerst den Speicherzeitpunkt und dann den Auswertezeitpunkt vorgibt. Schließlich ist noch ein Detektorausgang (DA) vorhanden, der mit der Auswerteeinheit verbunden und an dem das Auswerteergebnissignal (DED, INC) abgreifbar ist.

Description

Technisches Gebiet
Die Erfindung betrifft einen Phasendetektor zur Bestimmung der Phasenlage zwischen einem Referenzsignal und einem weiteren Signal.
Um die Phasenbeziehung zwischen zwei Signalen bestimmen zu können, wird ein Phasendetektor verwendet. Dieser vergleicht die zeitliche Lage eines Referenzsignals, in 1 mit CLKref bezeichnet, mit der zeitlichen Lage eines weiteren Signals, das in 1 mit CLKdel bezeichnet ist. Der Versatz zwischen den beiden Signalen ist die Phasendifferenz oder Phasenverschiebung. Eilt das Signal CLKdel dem Referenzsignal CLKref voraus, das heißt die Phasendifferenz Δφ ist negativ, siehe 1 links, so ergibt sich eine negative Phasendifferenz. Demzufolge liefert der Phasendetektor als Steuersignal INCR. Hinkt das Signal CLKdel dem Referenzsignal CLKref hinterher, das heißt die Phasendifferenz Δφ ist positiv, siehe 1 rechts, so ergibt sich eine positive Phasendifferenz. Der Phasendetektor liefert demzufolge am Ausgang als Steuersignal DECR.
Die Kenntnis über die Phasenlage oder Phasenbeziehung zweier Signale ist beispielsweise bei einer digitalen Nachlaufsynchronisation, auch DLL oder Delay Locked Loop genannt, erforderlich, um das Referenzsignal mit dem weiteren Signal zu synchronisieren. Damit die DLL fehlerfrei arbeiten kann, muss die Phasenbeziehung zwischen den beiden Signalen für alle möglicherweise auftretenden Phasenbeziehungen korrekt bestimmt werden können. Andernfalls kann es zu einer falschen Synchronisation und damit zu Folgefehlern bei den nachgeschalteten Komponenten kommen. Falls es durch die DLL bei spielsweise bei der Synchronisation des internen Takts eines integrierten Speicherbausteins mit einem externen Referenztakt zu einer falschen Synchronisation kommt, kann dies zu einen Fehler beim Lesen der im Speicherbaustein gespeicherten Daten führen.

Bisher arbeitete der Phasendetektor, wie er in 2 gezeigt ist, in mehreren Stufen, die im Folgenden beschrieben werden. Aus Gründen, die mit der Signallaufzeit in Zusammenhang stehen, ist es hilfreich, das Layout bezüglich der gestrichelt dargestellten Symmetrielinie Sym symmetrisch zu gestalten.

In einer ersten Stufe erfolgt die Verzögerung anhand einer Verzögerungseinheit 1. Dazu sind mehrere Inverter 2 in Serie geschaltet, wobei die Anzahl der Inverter 2 die Verzögerungsdauer vorgibt. Aus dem Referenzsignal oder Referenztakt CLK wird am Ausgang des ersten Inverters 2 ein um die Zeitdauer δa verzögerter früher Referenztakt START oder reset und am Ausgang des vierten seriellen Inverters 2 ein später Referenztakt STOP oder IA gewonnen, der um die Zeitdauer δb verzögert ist. Das weitere Signal, im Folgenden auch als Rückkopplungs- oder Feedbacksignal FB bezeichnet, wird ebenfalls mittels mehrerer Inverter 2 verzögert und als ein um die Zeitdauer δb verzögertes verzögertes Feedbacksignal IB einer Auswerteeinheit 3 zur Verfügung gestellt.

Die zweite Stufe, die Auswertung der Phasenbeziehung der beiden Signale Referenztakt CLK und Feedback FB, beginnt mit der steigenden Flanke des Referenztakts CLK. Die steigende Flanke des frühen Referenztakts START wird benutzt, um die Auswertung zu starten. Die steigende Flanke des späten Referenztakts STOP hingegen wird dazu benutzt, um die Auswertung der Phasenbeziehung zu beenden. Während dieses Zeitintervalls zwischen START und STOP bestimmt die Auswerteeinheit 3 die Phasenlage der beiden Signale Referenztakt CLK und Feedback FB. Sobald die ansteigende Flanke des späten Referenztakts STOP am Eingang der Auswerteeinheit 3 ansteht, sind keine Änderungen des Feedbacksignals FB mehr erlaubt.

Mit der steigenden Flanke des späten Referenzsignals STOP beginnt die dritte Stufe, das Speichern im Latch LCH.

Kommt es aber dennoch während der dritten Stufe zu einer Änderung im Zustand des verzögerten Feedbacksignals IB, wie dies in 3 gezeigt ist, so dass die fallende Flanke des verzögerten Feedbacksignals IB im Zeitraum zwischen der steigenden Flanke des frühen Referenzsignals START und der steigenden Flanke des späten Referenztakts STOP auftritt, so nimmt das verzögerte Feedbacksignal IB während dieser Zeit zwei verschiedene Zustände an, was für die Speicherung des Zustands des verzögerten Feedbacksignals IB und damit mittelbar auch des Feedbacksignals FB einen undefinierten Zustand bedeutet.

Wie es zu einem solchen undefinierten Zustand kommt wird im Folgenden anhand der 4A bis 4D erläutert.

In der ersten Phase Ph1 liegt das Signal Feedback FB auf dem Pegel high. Sowohl das frühe Referenzsignal START als auch das späte Referenzsignal STOP liegen auf dem Pegel low. Die entsprechenden Signalzustände sind in 4A gezeigt. Der Schaltungsteil des Phasendetektors aus 2, der der Feststellung des Zustands des Feedbacksignals FB dient, ist in 4B für die erste Phase gezeigt. Die beiden p-Kanal Transistoren P1 und P4 sind geöffnet, das heißt nicht leitend oder gesperrt. Die beiden n-Kanal-Transistoren N1 und N2 sind geschlossen, das heißt leitend, wohingegen der n-Kanal-Transistor N3, der vom späten Referenzsignal STOP angesteuert wird, offen und der n-Kanal-Transistor N4, der vom Feedbacksignal FB angesteuert wird, geschlossen ist. Beide Transisto ren N3 und N4 liegen mit dem ausgangsseitigen Anschluss, über den sie miteinander verbunden sind, auf dem Potenzial Vint. Der Dekrementierausgang DEC und der Inkrementierausgang INC der Schaltung liegen ebenfalls auf dem Potenzial Vint.

Während der zweiten Phase Ph2 wechselt das frühe Referenzsignal START von low auf high, während das Feedbacksignal FB von high auf low wechselt, siehe hierzu 4A. Die Zustände der Transistoren und die Potenziale des oben erwähnten Schaltungsteils des Phasendetektors aus 2, sind in 4C für die zweite Phase gezeigt. Während die Zustände der Transistoren P4, N1, N4 und N3 unverändert bleiben, wird der Transistor N2 geöffnet und der Transistor P1 geschlossen. Das gemeinsame Potenzial der Transistoren N3 und N4 wechselt zu gnd, weil das frühe Referenzsignal START im high-Zustand den n-Kanal-Transistor N5 schließt. Der Inkrementierausgang INC bleibt auf Vint. Der Dekrementierausgang DEC hingegen wechselt auf low.

Während der dritten Phase Ph3 wechselt auch das späte Referenzsignal STOP von low auf high. Das Feedbacksignal FB bleibt im Zustand low, siehe hierzu wiederum 4A. Die Zustände der Transistoren und die Potenziale des oben erwähnten Schaltungsteils des Phasendetektors aus 2, sind in 4D für die dritte Phase gezeigt. Nun sind die Transistoren N2 und N4 geöffnet, die Transistoren N1 und N3 geschlossen, der Transistor P4 wechselt zum Zustand geschlossen und der Transistor P1 zum Zustand offen. Die beiden geöffneten Transistoren P1 und N2 haben zur Folge, dass der Pfad über die Transistoren P1, N2 und N3 hochohmig wird, was wiederum für den Dekrementierausgang DEC einen undefinierten Zustand zur Folge hat. Der Inkrementierausgang INC des Phasendetektors wechselt zu low.

Es ist zu erkennen, dass sich dadurch während der Speicherphase die Zustände am Inkrementierausgang INC und am Dekrementierausgang DEC ändern. Zu diesem Zeitpunkt sind die Kno tenpunkte der Schaltung nicht vollständig entladen bzw. geladen, was für den Eingang des Speichers eine undefinierte Situation erzeugt. Die Folge ist eine unstabile Pulserzeugung, die vom hochohmigen Schaltungspfad abhängt, wobei die daraus resultierenden Signalverläufe in 5 gezeigt sind. In den beiden Diagrammen der 5 ist auf der x-Achse die Zeit und auf der y-Achse die Signalamplitude aufgetragen. Das obere Diagramm zeigt den Verlauf der Signale STOP und FB, während das untere Diagramm den Verlauf der Signale INC und DEC zeigt. Durch die unstabile Pulserzeugung kann es, wenn diese Schaltung in einer DLL verwendet wird, zu den oben erwähnten Fehlfunktionen kommen.

Gleiches gilt für den in 6 gezeigten Signalverlauf des verzögerten Referenzsignals STOP und des verzögerten Feedbacksignals IB. Dabei ist auf der x-Achse die Zeit und auf der y-Achse die Amplitude aufgetragen. Die Zustände des Inkrementiersignals IQ und des Dekrementiersignals IQN im Phasendetektor werden instabil und damit auch die Zustände der Ausgangssignale Q und QN des Phasendetektors. Die Amplitude des Signals IQN nimmt, nachdem das Signal START und das verzögerte Feedbacksignal IB die Zustände gewechselt haben, aufgrund des in 4D beschriebenen hochohmigen Pfads nur langsam bis zum Erreichen des Potenzials gnd ab. Nach ca. 139,4 ns wechseln dann die beiden Signale IQ und IQN und nach ca. 139,6 ns die beiden Signale Q und QN an den Ausgänge der Phasendetektorschaltung ihren Zustand.

7 zeigt im oberen Bereich ein Timingdiagramm mit Signalverläufen des unverzögerten und des verzögerten Feedbacksignals IB bzw. FB und im unteren Bereich die Signalverläufe des unverzögerten, des gering und des länger verzögerten Referenzsignals CLK, DRESET bzw. IA des Phasendetektors. Dabei ist zu erkennen, dass das verzögerte Feedbacksignal IB seinen Zustand gerade in dem Zeitraum von high nach low wechselt, der zwischen dem Pegelwechsel des frühen Referenzsignals DRESET und des späten Referenzsignals IA liegt. Dies führt zu den eingangs beschriebenen Problemen.

In der DE 41 39 117 C1 ist eine Phasendetektorschaltung für einen Phasenregelkreis gezeigt, bei der eine Ladungspumpe von zwei NOR-Gattern angesteuert wird. Den NOR-Gattern wird eines der zu vergleichenden Signale direkt und das andere verzögert zugeführt.

In der DE 31 16 603 C2 ist schließlich eine digitale Phasenvergleichsschaltung mit einer eine Serie von Invertern enthaltenden Verzögerungsschaltung offenbart. Die Verzögerungsschaltung dient dazu, durch tote Zonen verursachte Fehler zu vermeiden. Die Verzögerungsschaltung wird ausgangsseitig in zwei NAND-Gatter eingespeist, die je eine Ladungspumpe ansteuern.

Eine Aufgabe der Erfindung ist es, einen Phasendetektor anzugeben, bei dem ein Zustandswechsel beim zu vergleichenden Signal während der Auswertung der Phasenlage keinen Einfluss auf die Auswertung nimmt und der Phasendetektor jederzeit ein stabiles Ausgangssignal erzeugt. Es soll damit vermieden werden, dass es zu einer fehlerhaften Bestimmung der Phasenlage kommt.

Die Aufgabe wird durch einen Phasendetektor mit den Merkmalen gemäß Patentanspruch 1 gelöst.

Der erfindungsgemäße Phasendetektor gemäß Patentanspruch 1 weist einen Referenzsignaleingang zum Anlegen eines Referenzsignals und einen Detektoreingang zum Anlegen eines auszuwertenden Signals auf. Zudem ist eine mit dem Detektoreingang verbundene Speichereinheit zum Speichern des Zustands des auszuwertenden Signals zu einem Speicherzeitpunkt vorgesehen.

Weiterhin ist eine Auswerteeinheit, die der Speichereinheit nachgeschaltet ist und derart ausgebildet ist, dass damit zu einem Auswertezeitpunkt der gespeicherte Zustand des Signals mit dem Zustand des Referenzsignals vergleichbar und daraus ein Auswerteergebnissignal erzeugbar ist, vorhanden. Der Phasendetektor weist zudem eine Steuereinheit zum Vorgeben des Speicherzeitpunkts und des Auswertezeitpunkts, welche mit der Speichereinheit und der Auswerteeinheit verbunden und derart ausgebildet ist, dass sie zuerst den Speicherzeitpunkt und dann den Auswertezeitpunkt vorgibt auf. Schließlich ist noch ein Detektorausgang vorhanden, der mit der Auswerteeinheit verbunden ist und an dem das Auswerteergebnissignal abgreifbar ist.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.

Bei der Ausführungsform gemäß Patentanspruch 2 weist die Speichereinheit einen ersten Speicher und einen zweiten Speicher auf, wobei der erste Speicher einen ersten Eingang zum Anlegen des auszuwertenden Signals und der zweite Speicher einen ersten Eingang zum Anlegen eines invertierten auszuwertenden Signals aufweist. Der erste und der zweite Speicher haben jeweils zudem einen zweiten Eingang zum Anlegen eines Signals zur Vorgabe des Speicherzeitpunkts.

Bei einer Weiterbildung der Erfindung weisen die Speicher jeweils ein Flip-Flop auf.

In einer weiteren Ausführungsform der Erfindung weisen die Speicher jeweils zwei NAND-Gatter auf, deren Ausgänge auf die Eingänge des jeweils anderen NAND-Gatters zurückgeführt sind.

Vorteilhafterweise speichert die Speichereinheit den Zustand des auszuwertenden Signals beim Auftreten einer steigenden Flanke des Referenzsignals.

Die Auswerteeinheit kann ein taktzustandsgesteuertes RS-Flip-Flop aufweisen.

Es ist von Vorteil, wenn bei dem erfindungsgemäßen Phasendetektor der erste und der zweite Eingang des taktzustandsgesteuerten RS-Flip-Flops mit den Ausgängen der beiden Speicher verbunden sind.

Bei einer zusätzlichen Ausführungsform ist dem taktzustandsgesteuerten RS-Flip-Flop ein weiteres Flip-Flop nachgeschaltet.

Zudem kann bei dem erfindungsgemäßen Phasendetektor ein verzögertes Referenzsignal am Eingang für die Taktzustandssteuerung des taktzustandsgesteuerten RS-Flip-Flops anliegen.

In einer Weiterbildung der Erfindung ist ein weiteres Flip-Flop vorgesehen, welches eingangsseitig mit den Ausgängen der Speichereinheit verbunden ist und einen Offset unterdrückt.

Schließlich können Inverter vorgesehen sein, mittels welchen die Signalverzögerung erfolgt.

Im Folgenden wird die Erfindung anhand von 16 Figuren weiter erläutert.
1 zeigt ein Zeitdiagramm zur Veranschaulichung einer Phasenverschiebung.
2 zeigt den prinzipiellen Aufbau eines Phasendetektors, wie er bekannt ist.
3 zeigt ein Zeitdiagramm mit den im Phasendetektor gemäß dem Stand der Technik auftretenden Signalen.
4A zeigt den Verlauf des Referenz- und des Feedbacksignals aufgeteilt in drei Bereiche.
4B zeigt den Schaltungszustand eines Teils des Phasendetektors, wie er für den im ersten Bereich auftretenden Signalzustand gilt.
4C zeigt den Schaltungszustand eines Teils des Phasendetektors, wie er für den im zweiten Bereich auftretenden Signalzustand gilt.
4D zeigt den Schaltungszustand eines Teils des Phasendetektors, wie er für den im dritten Bereich auftretenden Signalzustand gilt.
5 zeigt ein erstes Timingdiagramm mit Signalverläufen des verzögerten Referenz- und des Feedbacksignals, die zu unerwünschten, das heißt unstabilen Zuständen des Inkrementiersignals und des Dekrementiersignals im bekannten Phasendetektor führen.
6 zeigt ein zweites Timingdiagramm mit Signalverläufen des verzögerten Referenz- und des Feedbacksignals, die zu unerwünschten, das heißt unstabilen Zuständen des Inkrementiersignals und des Dekrementiersignals im Phasendetektor und damit zu unstabilen Zuständen der Ausgangssignale des bekannten Phasendetektors führen.
7 zeigt ein drittes Timingdiagramm mit Signalverläufen des unverzögerten und des verzögerten Feedback signals sowie die Signalverläufe des unverzögerten, des gering und des länger verzögerten Referenzsignals des bekannten Phasendetektors.
8 zeigt einen Speicher welcher Bestandteil des erfindungsgemäßen Phasendetektors sein kann.
9 zeigt Eingangs- und Ausgangssignalzustände, die der Speicher annehmen kann.
10 zeigt den prinzipiellen Aufbau einer ersten Ausführungsform des erfindungsgemäßen Phasendetektors.
11 zeigt den prinzipiellen Aufbau einer zweiten Ausführungsform des erfindungsgemäßen Phasendetektors.
12 zeigt ein erstes Timingdiagramm des erfindungsgemäßen Phasendetektors.
13 zeigt ein zweites Timingdiagramm des erfindungsgemäßen Phasendetektors.
14 zeigt ein drittes Timingdiagramm des erfindungsgemäßen Phasendetektors.
15 zeigt ein viertes Timingdiagramm des erfindungsgemäßen Phasendetektors.
16 zeigt ein fünftes Timingdiagramm des erfindungsgemäßen Phasendetektors.
Auf die Beschreibung der 1 bis 7 wurde bereits in der Beschreibungseinleitung eingegangen.
Wege zur Ausführung der Erfindung
Bei der erfindungsgemäßen Ausführungsform des Phasendetektors wird zuerst der Zustand des Feedbacksignals fb gespeichert und anschließend erfolgt die Auswertung. Dazu wird dem Zustand des Feedbacksignals fb solange gefolgt, bis eine steigende Flanke des Referenzsignals clk auftritt. Sobald dies der Fall ist, wird der Zustand des Feedbacksignals fb gespeichert. Dadurch wird sichergestellt, dass während der Auswertung der Signale eine Veränderung des Feedbacksignals fb keine Auswirkung mehr hat, denn ausgewertet wird der gespeicherte Zustand des Feedbacksignals fb. Eine mögliche erste prinzipielle Ausführung der Schaltung für den erfindungsgemäßen Phasendetektor ist in 10 gezeigt.
In 11 ist eine mögliche zweite prinzipielle Ausführung der Schaltung für den erfindungsgemäßen Phasendetektor gezeigt. Die Ausführungsform gemäß 11 unterscheidet sich von der gemäß 10 durch die Ausbildung im Bereich der dritten und vierten Inverter 2 im Signalpfad des Referenzsignals clk. Damit soll zum Ausdruck gebracht werden, dass die Anzahl der Inverter den technischen Rahmenbedingungen anzupassen ist. Gegebenenfalls sind einige Inverter wegzulassen oder zu überbrücken.
Sowohl die Ausführungsform des Phasendetektors gemäß 10 als auch die gemäß 11 weist mehrere RS-Flip-Flops als Speicher auf, deren Aufbau und Funktionsweise anhand der 8 und 9 erläutert wird.
Das RS Flip-Flop, wie es in 8 gezeigt ist, ist aus zwei NAND-Gattern aufgebaut, die ausgangsseitig auf einen der Eingänge des jeweils anderen NAND-Gatters zurückgeführt sind. Das Signal an den beiden Eingängen a und b, das zuerst in den Zustand high wechselt, maskiert den Ausgang out des Flip-Flops. Das heißt, dass danach ein Wechsel des zweiten Signals keine Bedeutung mehr für den Zustand am Ausgang out hat. Entsprechende Timingdiagramme sind in 9 gezeigt. Die gestrichelte Linie kennzeichnet den Zeitpunkt, ab dem ein stabiler Zustand vorliegt. Wechselt zuerst das Signal am Eingang a auf high bleibt ein nachfolgender Wechsel des Signals am Eingang b ohne Folge für den Zustand am Ausgang out. Gleiches gilt, wenn zuerst das Signal am Eingang b auf high wechselt. Liegen beide Signale an den Eingängen a und b des Flip-Flops auf high, so wird der letzte Zustand gespeichert. An den Ausgängen des RS-Flip-Flops sind das gespeicherte Signal und das invertierte gespeicherte Signal abgreifbar.
Am Eingang des erfindungsgemäßen Phasendetektors, dargestellt in den 10 und 11, liegen das Referenzsignal clk und das Feedbacksignal fb an. Das Referenzsignal clk durchläuft mehrere in Serie geschaltete Inverter 2 und wird dadurch mehr oder weniger stark verzögert. Damit werden ein gering verzögertes Referenzsignal STOP und ein stärker verzögertes Referenzsignal en gebildet. Das gering verzögertes Referenzsignal STOP, welches am Ausgang des zweiten Inverters 2 abgreifbar ist, liegt am ersten Eingang des ersten RS-Flip-Flops RS1 an. Das ebenfalls durch zwei in Serie geschaltete Inverter 2 verzögerte Feedbacksignal fb liegt als verzögertes Feedbacksignal set_up am zweiten Eingang des RS-Flip-Flops RS1 an. Der Ausgang hgh des ersten RS-Flip-Flops RS1 ist mit dem Eingang des dritten RS-Flip-Flops RS3 verbunden. Das nur gering verzögerte Referenzsignal STOP liegt zudem am ersten Eingang des zweiten RS-Flip-Flops RS2 an. Am zweiten Eingang des zweiten RS-Flip-Flops RS2 liegt das invertierte verzögerte Feedbacksignal set_low an. Der Ausgang des zweiten RS-Flip-Flops RS2, an dem das Signal lw abgreifbar ist, ist mit dem zweiten Eingang des dritten Flip-Flops RS3 verbunden. Das dritte Flip-Flop RS3 weist noch einen dritten Eingang auf, an dem das stärker verzögerte Referenzsignal en anliegt. Erzeugt wird dieses Signal en, indem das Referenzsignal clk mittels der Serienschaltung von vier Invertern 2, die als Verzögerer dienen, vierfach verzögert wird.
Die Signale ev_inc und ev_dec an den Ausgängen des dritten Flip-Flops RS3 geben durch ihre logischen Zustände an, ob eine Vergrößerung oder eine Verringerung der Phasenverschiebung des Feedbacksignals fb gegenüber dem Referenzsignal clk erforderlich ist.
An den Ausgängen Da und DAN des Phasendetektors sind schließlich die Inkrementier- INC und Dekrementiersignale DEC abgreifbar.
Das dem taktzustandsgesteuerten RS-Flip-Flop RS3 nachgeschaltete weitere Flip-Flop RS4 erzeugt einen dauerhaften Signalpegel, welcher erst dann wechselt, wenn sich die Phasenlage zwischen dem Referenzsignal clk und dem auszuwertenden Signal fb ändert. Damit werden aus den pulsförmigen Signalen ev_inc und ev_dec gleichförmige Signale. Das weitere Flip-Flop RS4 ist jedoch nicht zwingend erforderlich. Es kann je nach Bedarfsfall hinzugefügt oder weggelassen werden.
Die Flip-Flops RS1, RS2, RS3 und RS4 sind in diesen Ausführungsbeispielen aus jeweils zwei NAND-Gattern aufgebaut, die ausgangsseitig auf einen der Eingänge des jeweils anderen NAND-Gatters zurückgeführt sind.
Das RS-Flip-Flop RS5 dient zur Vermeidung eines Offsets und wird aus Symmetriegründen verwendet. Je nach Layout der Schaltung kann auf das Flip-Flop RS5 auch verzichtet werden.
Im Idealfall sind an den Eingängen DE und RE des Phasendetektors weniger Inverter 2 erforderlich. Die Anzahl der einzusetzenden Inverter 2 hängt von der gewünschten Verzögerung zwischen dem gering und dem stärker verzögerten Referenzsignal STOP bzw. en und den Flip-Flops RS1 und RS2 ab, da letztere weitere Verzögerungen der Signallaufzeit verursachen. Die Inverter 2 dienen daher zum Teil auch zur Anpassung der Verzögerungsdauer an die Flip-Flops RS1 und RS2.
In 11 ist alternativ zu 10 im Signalpfad, der das Referenzsignal clk führt und verzögert zwei Inverter 2 mittels einer Brücke B überbrückt. Damit soll veranschaulicht werden, dass, wie erwähnt, die Anzahl der Verzögerer an die technischen Bedürfnisse anzupassen ist.
Zur weiteren Erläuterung der Funktionsweise des erfindungsgemäßen Phasendetektors zeigt 12 ein Timingdiagramm mit den Signalverläufen des Flip-Flop-Ausgangssignals lw, welches am Ausgang des zweiten Flip-Flops RS2 anliegt, des Signals STOP, welches am ersten Eingang des zweiten Flip-Flops RS2 anliegt und des Signals set_low, welches am Eingang des zweiten Flip-Flops RS2 anliegt. Zwischen zwei steigenden Flanken der Signale STOP und set_low liegt zirka 1ns. Der Zustand am Ausgang des zweiten Flip-Flops RS2 kann nicht zu low werden, wenn das Signal STOP zuerst, also vor dem Signalpegelwechsel des Signals set_low, in den high-Zustand wechselt. Somit blockiert die vor dem Zustandswechsel des Signals set_low auftretende steigende Flanke des Signals STOP einen Zustandswechsel am Flip-Flop-Ausgang.
13 zeigt ein zweites Timingdiagramm mit Signalverläufen der selben Signale lw, set_low und STOP des erfindungsgemäßen Phasendetektors, wie sie auch schon in 13 gezeigt sind. Die in 13 gezeigte Verzögerung zwischen den beiden Signalen set_low und STOP ist jedoch gegenüber der in 12 gezeigten Verzögerung der beiden Signale deutlich geringer und beträgt nunmehr nur noch rund 20 ps. Auch hier gilt, dass der Zustand am Ausgang des zweiten Flip-Flops RS2 nicht zu low werden kann, wenn das Signal STOP zuerst, also vor dem Signalpegelwechsel des Signals set_low, in den high-Zustand wechselt. Somit blockiert auch hier die vor dem Zustandswechsel des Signals set_low auftretende steigende Flanke des Signals STOP einen Zustandswechsel am Flip-Flop-Ausgang.
Gegenüber dem in 13 gezeigten zeitlichen Abstand der beiden Signale set_low und STOP ist dieser im in der 14 dargestellten Timingdiagramm nochmals weiter verringert worden. Er beträgt hier nur noch rund 0,6 ps. Der Zustand am Ausgang des zweiten Flip-Flops RS2 kann nicht high werden, wenn das Signal set_low zuerst, also vor dem Signalpegelwechsel des Signals STOP, in den high-Zustand wechselt. Somit blockiert die vor dem Zustandswechsel des Signals STOP auftretende steigende Flanke des Signals set_low einen Zustandswechsel am Flip-Flop-Ausgang von low zu high.
15 zeigt ein weiteres Timingdiagramm mit Signalverläufen des erfindungsgemäßen Phasendetektors. Dargestellt sind im oberen Bereich die Verläufe der Signale hgh und en und im unteren Bereich die Signale lw und en. Diese drei Signale bilden die Eingangssignale des taktzustandsgesteuerten RS-Flip-Flops RS3. Wenn das Signal en sich im high-Zustand befindet, wird der vorherige Zustand im Flip-Flop RS3 gespeichert und es kann kein anderer als der in 15 gezeigte Zustandswechsel von high nach low erfolgen. Während der Zeit dauer, in der das Signal en high ist, kann, da der Zustand des Feedbacksignals durch die Speicherung unveränderlich ist, die Auswertung der Phasenlage erfolgen, ohne dass es zu einem metastabilen Zustand am Ausgang des Phasendetektors kommt.
16 zeigt anhand eines fünften Timingdiagramms die Signalverläufe für die Signale ev_dec, ev_inc im oberen Bereich und für die Signale hgh, en und lw im unteren Bereich. Solange das Signal en high ist, bedeutet das, dass entweder das Signal lw oder das Signal hgh im Zustand low ist oder dass beide Signale im Zustand high sind. Entweder geht dann das Signal ev_dev oder das Signal ev_inc in den Zustand low. Es tritt jedoch nicht mehr der Fall auf, dass das Inkrementiersignal ev_inc und das Dekrementiersignal ev_dev einen instabilen Zustand annehmen.
Die in den 12 bis 16 gezeigten Timingdiagramme gelten sowohl für die in 10 als auch für die in 11 geigte Ausführungsform des erfindungsgemäßen Phasendetektors.

1: Verzögerungseinheit
2: Inverter
3: Auswertungseinheit
CLK: Referenztaktsignal
START: frühes Referenzsignal
STOP: spätes Referenzsignal
FB: Feedbacksignal
set_up: verzögertes Feedbacksignal
set_low: invertiertes verzögertes Feedbacksignal
N1: erster n-Kanal Transistor
N2: zweiter n-Kanal Transistor
N3: dritter n-Kanal Transistor
N4: vierter n-Kanal Transistor
N5: fünfter n-Kanal Transistor
P1: erster p-Kanal Transistor
P4: zweiter p-Kanal Transistor
Vint: erstes Spannungspotenzial
gnd: zweites Spannungspotenzial
vd: drittes Spannungspotenzial
INC: Inkrementiersignal
DEC: Dekrementiersignal
CLKref: Referenzsignal
CLKdel: verzögertes Referenzsignal
Q: Ausgang
QN: invertierter Ausgang
Sym: Layout Symmetrieachse
LCH: Latch
δa: kurze Verzögerungsdauer
δb: längere Verzögerungsdauer
Δφ: Phasenverschiebung
IB: verzögertes Feedbacksignal
Ph1: erste Phase
Ph2: zweite Phase
Ph3: dritte Phase
lw: Ausgangssignal des Speichers RS2
hgh: Ausgangssignal des Speichers RS1
ev_inc: Inkrementiersignal
ev_dec: Dekrementiersignal
RS1: erstes RS-Flip-Flop
RS2: zweites RS-Flip-Flop
RS3: drittes RS-Flip-Flop
RS4: viertes RS-Flip-Flop
RS5: fünftes RS-Flip-Flop
DE: Detektoreingang
DA: Detektorausgang
DAN: invertierter Detektorausgang
RE: Referenzeingang
B: Brücke

Claims

Phasendetektor, umfassen: – einen Referenzsignaleingang (RE) zum Anlegen eines Referenzsignals (clk) und einem Detektoreingang (DE) zum Anlegen eines auszuwertenden Signals (fb), – eine mit dem Detektoreingang (DE) verbundenen Speichereinheit (RS1, RS2) zum Speichern des Zustands des auszuwertenden Signals (fb) zu einem Speicherzeitpunkt, – eine Auswerteeinheit (RS3, RS4), die der Speichereinheit (RS1, RS2) nachgeschaltet ist und derart ausgebildet ist, dass damit zu einem Auswertezeitpunkt der gespeicherte Zustand des Signals (fb) mit dem Zustand des Referenzsignals (clk) vergleichbar und daraus ein Auswerteergebnissignal (DEC, INC) erzeugbar ist, – eine Steuereinheit (2) zum Vorgeben des Speicherzeitpunkts und des Auswertezeitpunkts, welche mit der Speichereinheit (RS1, RS2) und der Auswerteeinheit (RS3, RS4) verbunden und derart ausgebildet ist, dass sie zuerst den Speicherzeitpunkt und dann den Auswertezeitpunkt vorgibt, – einen Detektorausgang (DA), der mit der Auswerteeinheit verbunden ist und an dem das Auswerteergebnissignal (DEC, INC) abgreifbar ist.
Phasendetektor nach Patentanspruch 1, bei dem die Speichereinheit (RS1, RS2) einen ersten Speicher (RS1) und einen zweiten Speicher (RS2) aufweist, bei dem der erste Speicher (RS1) einen ersten Eingang zum Anlegen des auszuwertenden Signals (fb, set_up) aufweist, bei dem der zweite Speicher (RS2) einen ersten Eingang zum Anlegen eines invertierten auszuwertenden Signals (fb, set_low) aufweist, bei dem der erste und der zweite Speicher (RS1, RS2) jeweils einen zweiten Eingang zum Anlegen eines Signals zur Vorgabe des Speicherzeitpunkts (STOP) aufweist.
Phasendetektor nach Patentanspruch 2, bei dem die beiden Speicher (RS1, RS2) jeweils ein Flip-Flop zum Speichern aufweisen.
Phasendetektor nach Patentanspruch 2 oder 3, bei dem die beiden Speicher (RS1, RS2) jeweils zwei NAND-Gatter aufweisen, bei dem die NAND-Gatter Gattereingänge und Gatterausgänge aufweisen, wobei die Gatterausgänge auf die Gattereingänge des jeweils anderen NAND-Gatters zurückgeführt sind.
Phasendetektor nach einem der Patentansprüche 2 bis 4, bei dem die Speichereinheit (RS1, RS2) derart ausgebildet und betreibbar ist, dass sie bei einer steigenden Flanke des Signals zur Vorgabe des Speicherzeitpunkts (STOP) den Zustand des auszuwertenden Signals (fb) speichert.
Phasendetektor nach einem der Patentansprüche 1 bis 5, bei dem die Auswerteeinheit (RS3, RS4) ein taktzustandsgesteuertes RS-Flip-Flop (RS3) aufweist.
Phasendetektor nach Patentanspruch 6, bei dem das taktzustandsgesteuerte RS-Flip-Flop (RS3) zwei Flip-Flop-Eingänge aufweist, die mit den Ausgängen der beiden Speicher (RS1, RS2) verbunden sind.
Phasendetektor nach Patentanspruch 6 oder 7, bei dem dem taktzustandsgesteuerten RS-Flip-Flop (RS3) ein weiteres Flip-Flop (RS4) nachgeschaltet ist.
Phasendetektor nach einem der Patentansprüche 6 bis 8, bei dem die Steuereinheit (2) derart ausgebildet ist, dass ein verzögertes Referenzsignal (en) zur Festlegung des Auswertezeitpunkts erzeugbar ist, bei dem das taktzustandsgesteuerte RS-Flip-Flop (RS3) einen Eingang für die Taktzustandssteuerung aufweist, an den das verzögerte Referenzsignal (en) anlegbar ist.
Phasendetektor nach einem der Patentansprüche 1 bis 9, bei dem ein weiteres Flip-Flop (RS5) vorgesehen ist, welches eingangsseitig mit den Ausgängen der Speichereinheit (RS1, RS2) verbunden ist und derart ausgebildet ist, dass damit ein Offset unterdruckbar ist.
Phasendetektor nach einem der Patentansprüche 1 bis 10, bei dem die Steuereinheit Inverter (2) zur Erzeugung der Signalverzögerung aufweist.