DE10237995A1

DE10237995A1 - Interne Spannungserzeugungsschaltung, zugehöriges Halbleiterspeicherbauelement und Leistungszufuhrverfahren

Info

Publication number: DE10237995A1
Application number: DE10237995A
Authority: DE
Inventors: Jae-Hoon Kim; Jae-Youn Youn
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-08-14
Filing date: 2002-08-14
Publication date: 2003-03-06
Anticipated expiration: 2022-08-15
Also published as: US6842382B2; JP4275912B2; US7102936B2; US20030035325A1; KR20030015002A; US20050094467A1; JP2003085977A; KR100396897B1; US20050094479A1; US7046571B2; DE10237995B4

Abstract

Die Erfindung bezieht sich auf eine Schaltung zur Erzeugung einer internen Spannung, ein damit ausgerüstetes Halbleiterspeicherbauelement und ein Verfahren zur Leistungszufuhr zu peripheren Schaltkreisen von Speicherbänken eines Halbleiterbauelements. DOLLAR A Erfindungsgemäß beinhaltet die interne Spannungserzeugungsschaltung einen schaltbaren internen Spannungserzeugungs-Schaltungsteil (120) mit einem Referenzspannungseingang (VREF) und einem internen Spannungsausgang (VINT), wobei die im eingeschalteten Zustand die interne Spannung auf dem Wert der Referenzspannung hält, sowie eine Steuerungsstufe (110) zum Schalten des internen Spannungserzeugungs-Schaltungsteils in Abhängigkeit von einem Bankaktivierungsbefehl (BACT) undeinem Bankaktivierungssignal (BAIF). Den Speicherbänken eines Halbleiterspeicherbauelements kann je eine solche interne Spannungserzeugungsschaltung einzeln und/oder gemeinsam zugeordnet sein. DOLLAR A Verwendung z. B. in der Halbleiterspeicherbauelementtechnologie.

Description

Die Erfindung bezieht sich auf eine Schaltung zur Erzeugung einer internen Spannung, insbesondere für Halbleiterspeicherbauelemente, auf ein diese enthaltendes Halbleiterspeicherbauelement und auf ein zugehöriges Verfahren zur Zufuhr entsprechender Leistung zu peripheren Schaltkreisen einer jeweiligen Speicherbank eines Halbleiterbauelements.
In jüngerer Zeit wird in Halbleiterspeicherbauelementen, die in einem Spannungsbereich zwischen 3 V und 6 V arbeiten, eine interne Spannungserzeugungsschaltung verwendet, um eine interne Speisespannung unabhängig von einer externen Speisespannung auf einem vorgegebenen Pegel zu halten und dadurch einen Hochgeschwindigkeitsbetrieb und einen niedrigen Betriebsstromverbrauch zu erzielen. Mit wachsendem Betriebsstrom, der von Halbleiterspeicherbauelementen gezogen wird, die darauf ausgelegt sind, unter Verwendung einer externen Spannung (EVC) mit einer niedrigen Speisespannung von z. B. 3,3 V zu arbeiten, wurden Halbleiterspeicherbauelemente bevorzugt, die diese Problematik durch Verwenden einer internen Spannungserzeugungsschaltung angehen.
In typischen herkömmlichen Speicherschaltkreisen dieser Art umfasst die interne Spannungserzeugungsschaltung einen Schaltungsteil für ein Speicherfeld und einen solchen für periphere Schaltkreise. Der interne Spannungserzeugungs-Schaltungsteil für das Speicherfeld liefert eine vorgegebene Spannung, die zum Speichern von Daten in einer jeweiligen Bank eines Speicherfeldes und zum Lesen von Daten aus der Bank benötigt wird. Der interne Spannungserzeugungs-Schaltungsteil für die peripheren Schaltkreise liefert eine vorgegebene Spannung, die zum Betrieb peripherer Schaltkreise von Bänken mit Ausnahme der Speicherbänke benötigt wird, beispielsweise für Decoder, Eingabepuffer, Ausgabepuffer, Eingabe- und Ausgabeleitungen. Der interne Spannungserzeugungs-Schaltungsteil für die peripheren Schaltkreise beinhaltet typischerweise einen Bereitschafts-Schaltungsteil zur internen Spannungserzeugung, der kontinuierlich arbeitet, nachdem die Leistungsversorgung eingeschaltet wurde, sowie einen aktiven internen Spannungserzeugungs-Schaltungsteil, der nur arbeitet, wenn eine Speicherbank aktiviert wird.
In den herkömmlichen Implementierungen von internen Spannungsgeneratoren für periphere Schaltkreise wird den peripheren Schaltkreisen eine interne Spannung unabhängig vom Speicherbankbetrieb zugeführt, wobei der Zustand des internen Spannungsgenerators lediglich, wie erwähnt, in einen aktiven Zustand und einen Bereitschaftszustand unterteilt wurde. Bei diesen Implementierungen können Schwierigkeiten auftreten, beispielsweise dahingehend, dass Leistung zugeführt wird, wenn die peripheren Schaltkreise nicht benötigt werden, oder dass zu anderen Zeitpunkten nicht ausreichend viel Leistung zugeführt wird.
Der Erfindung liegt als technisches Problem die Bereitstellung einer internen Spannungserzeugungsschaltung, eines diese enthaltenden Halbleiterspeicherbauelementes und eines Leistungszufuhrverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten wenigstens teilweise beheben lassen, insbesondere der Leistungsverbrauch gering gehalten werden kann und die zur Leistungsversorgung benötigte interne Spannung stets in ausreichendem Maß und effektiv gesteuert zugeführt werden kann.
Die Erfindung löst dieses Problem durch die Bereitstellung einer internen Spannungserzeugungsschaltung mit den Merkmalen des Anspruchs 1 oder 10, eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 17 und eines Verfahrens zur Leistungszufuhr mit den Merkmalen des Anspruchs 22.
Erfindungsgemäß kann die interne Spannung nach Bedarf speziell peripheren Schaltkreisen ausgewählter Bänke zugeführt werden, was einen unnötigen Stromverbrauch verhindert. Die interne Spannung lässt sich effektiv steuern, und sie lässt sich stets in richtigem, ausreichendem Maß zuführen.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen
Fig. 1 ein Schaltbild einer ersten schaltbaren internen Spannungserzeugungsschaltung,
Fig. 2 ein Schaltbild einer zweiten schaltbaren internen Spannungserzeugungsschaltung und
Fig. 3 ein Blockschaltbild eines Halbleiterspeicherbauelements.
Fig. 1 zeigt einen schaltbaren internen Spannungsgenerator 100 mit einer Steuerungsstufe 110 zur Erzeugung eines Steuersignals CTRLS in Reaktion auf einen Bankaktivierungsbefehl BACT und ein Bankaktivierungssignal BAIF, das einen Speicherzugriff zu einer gegebenen Speicherbank freigibt, und mit einer internen Spannungserzeugungsschaltung 120, die auf das Steuersignal CTRLS reagiert. Die Schaltung 120 empfängt eine Referenzspannung VREF und hält, wenn sie angeschaltet wird, eine interne Spannung VINT auf dem Wert der Referenzspannung VREF. Das Steuersignal CTRLS wird aktiviert, wenn der Bankaktivierungsbefehl BACT und das Bankaktivierungssignal BAIF gleichzeitig freigegeben werden.
Die Betriebsweise der schaltbaren internen Spannungserzeugungsschaltung 100 wird nun unter Bezugnahme auf Fig. 1 näher erläutert. Der Bankaktivierungsbefehl BACT ist ein externer Befehl zum Aktivieren von Bänken in einem Halbleiterspeicherbauelement. Wenn Bänke durch eine Bankadresse ausgewählt werden, nachdem der Bankaktivierungsbefehl BACT angelegt wurde, werden die ausgewählten Bänke freigegeben.
Das Bankaktivierungssignal BAIF ist ein Signal, das in Reaktion auf die Bankadresse und zu dieser korrespondierend durch ein Decodiermittel, siehe einen Decodierer 350 in Fig. 3, erzeugt wird und das freigegeben wird, wenn die Bankadresse eingegeben wird. In diesem Fall kann das Bankaktivierungssignal BAIF auf einen hohen Pegel oder einen niedrigen Pegel freigegeben werden. Mit anderen Worten dient die Bankadresse dazu, zum Betrieb bereite Bänke, die den Bankaktivierungsbefehl BACT empfangen haben, in Betrieb zu setzen. Das Bankaktivierungssignal BAIF wird in Reaktion auf die Bankadresse erzeugt und löst die Zuführung einer internen Spannung zu peripheren Schaltkreisen der Bänke aus, die zu der Bankadresse gehören.
Die Steuerung 110 erzeugt das vorgegebene Steuersignal CTRLS in Reaktion auf den Bankaktivierungsbefehl BACT und das Bankaktivierungssignal BAlF. Mit anderen Worten wird das Steuersignal CTRLS aktiviert, und die interne Spannungserzeugungsstufe 120 wird angeschaltet, wenn der Bankaktivierungsbefehl BACT und das Bankaktivierungssignal BAIF gleichzeitig freigegeben werden.
Genauer betrachtet, beinhaltet die Steuerung 110 ein NAND-Mittel 111 zur Durchführung einer UND-Verknüpfung des Bankaktivierungsbefehls BACT mit dem Bankaktivierungssignal BAIF und einer Invertierung des Ergebnisses sowie einen Inverter 113 zum Invertieren des Ausgangssignals des NAND-Mittels 111, um das Steuersignal CTRLS zu steuern. Der Inverter 113 invertiert das Ausgangssignal des NAND-Mittels 111 und verstärkt die Treiberfähigkeit.
Wenn das Bankaktivierungssignal BAIF und der Bankaktivierungsbefehl BACT auf hohem Pegel aktiviert sind, wird das Steuersignal CTRLS auf hohem Pegel erzeugt. Die Steuerung 110 kann in der gezeigten Weise implementiert sein, alternativ durch eine beliebige andere Schaltung zur Aktivierung des Steuersignals CTRLS bei Aktivierung des Bankaktivierungsbefehls BACT und des Bankaktivierungssignals BAIF.
Die interne Spannungserzeugungsschaltung 120 empfängt die Referenzspannung VREF und reagiert auf das aktivierte Steuersignal CTRLS durch Abgabe der internen Spannung VINT mit einem Wert, der gleich dem Referenzspannungswert VREF ist. Die interne Spannungserzeugungsschaltung 120 kann durch ein Differenzverstärker realisiert sein, der die Referenzspannung VREF empfängt.
Nachfolgend wird auf den Aufbau und die Betriebsweise der Schaltung 120 zur Erzeugung der internen Spannung näher eingegangen. Wie aus Fig. 1 ersichtlich, beinhaltet die interne Spannungserzeugungsschaltung 120 NMOS-Transistoren 121, 123 und 125 sowie PMOS-Transistoren 127, 129 und 131. Der NMOS-Transistor 121 dient als Stromquelle, um den über die interne Spannungserzeugungsschaltung 120 fließenden Strom konstant zu halten. Die Gate-Elektrode des NMOS-Transistors 123 wird durch die Referenzspannung VREF beaufschlagt, und die Gate-Elektrode des NMOS-Transistors 125 ist mit dem Ausgang für die interne Spannung VINT verbunden.
Die Gate-Elektroden der PMOS-Transistoren 127 und 129 sind miteinander und mit der Drain-Elektrode des NMOS-Transistors 125 verbunden, d. h. mit der Spannung an einem zweiten Knoten N2. Wenn die Drain-Spannung des NMOS-Transistors 125 auf hohem Pegel liegt, sind die PMOS-Transistoren 127 und 129 sperrend geschaltet. Wenn die Drain-Spannung des NMOS-Transistors 125 auf niedrigem Pegel liegt, sind die PMOS-Transistoren 127 und 129 leitend geschaltet. Die Gate- Elektrode des PMOS-Transistors 131 ist mit der Drain-Elektrode des NMOS-Transistors 123 und dabei mit der Spannung an einem ersten Knoten N1 verbunden. Wenn die Drain-Spannung des NMOS-Transistors 123 auf hohem Pegel liegt, ist der PMOS-Transistor 131 sperrend geschaltet. Wenn die Drain-Spannung des NMOS-Transistors 123 auf niedrigem Pegel liegt, ist der PMOS-Transistor 131 leitend geschaltet. Die Source-Elektroden der PMOS-Transistoren 127, 129 und 131 werden mit einer externen Spannung EVC beaufschlagt, und die Source- Elektrode des NMOS-Transistors 121 ist mit einer Massespannung VSS verbunden.
Die Schaltung 120 zur Erzeugung der internen Spannung arbeitet wie folgt. Zunächst ist der NMOS-Transistor 121 sperrend geschaltet. Wenn das Steuersignal CTRLS auf einem hohen Pegel liegt, der höher als die Schwellenspannung des NMOS-Transistors 121 ist, wird der NMOS- Transistor 121 leitend geschaltet. Wenn die Referenzspannung VREF angelegt wird und höher als die Schwellenspannung des NMOS-Transistors 123 ist, wird der NMOS-Transistor 123 leitend geschaltet. Die Referenzspannung VREF wird so eingestellt, dass sie höher als die Schwellenspannung des NMOS-Transistors 123 ist. Wenn die NMOS- Transistoren 121 und 123 leitend geschaltet sind, liegt die Drain- Spannung des NMOS-Transistors 123 auf niedrigem Pegel. Dadurch wird der PMOS-Transistor 131 leitend geschaltet, und die interne Spannung VINT wird als Ausgangssignal der internen Spannungserzeugungsschaltung 120 an der Drain-Elektrode des PMOS-Transistors 131 erzeugt.
Wenn die interne Spannung VINT der internen Spannungserzeugungsschaltung 120 anwächst und höher als die Referenzspannung VREF wird, wird der NMOS-Transistor 125 stärker leitend geschaltet als der NMOS-Transistor 123. Dann verringert sich die an der Drain-Elektrode des NMOS-Transistors 125 erzeugte Spannung auf niedrigen Pegel. Dadurch werden die PMOS-Transistoren 127 und 129 stärker leitend geschaltet, und die Drain-Spannung des NMOS-Transistors 123 steigt von niedrigem auf hohen Pegel. Dadurch wird der PMOS-Transistor 131 schwächer leitend geschaltet, was zur Folge hat, dass die interne Spannung VINT als Ausgangssignal der internen Spannungserzeugungsschaltung 120 verringert wird. Außerdem wird der NMOS-Transistor 125 schwächer sperrend geschaltet als der NMOS-Transistor 123. Dadurch wird die Drain-Spannung des NMOS-Transistors 123 verringert, und der PMOS-Transistor 131 wird leitend geschaltet, wodurch die interne Spannung VINT der internen Spannungserzeugungsschaltung 120 ansteigt. Durch Wiederholen dieser Schritte wird die interne Spannung VINT der internen Spannungserzeugungsschaltung 120 so lange auf dem Wert der Referenzspannung VREF gehalten, wie letztere kontinuierlich anliegt.
Der NMOS-Transistor 121 wird durch das Steuersignal CTRLS leitend oder sperrend geschaltet, so dass die interne Spannungserzeugungsschaltung 120 nur arbeitet, wenn das Bankaktivierungssignal BAIF und der Bankaktivierungsbefehl BACT freigegeben sind. Dies bedeutet, dass ein unnötiger Energieverbrauch vermieden werden kann, da nur diejenige schaltbare interne Spannungserzeugungsschaltung 100, die durch die Bankadresse ausgewählt wird und zu den ausgewählten Bänken gehört, die interne Spannung VINT den peripheren Schaltkreisen der betreffenden Bänke zuführt.
Des weiteren umfasst die schaltbare interne Spannungserzeugungsschaltung 100 einen Pegelwandler 150 zum Vorladen der internen Spannungserzeugungsschaltung 120. Der Pegelwandler 150 besitzt einen Aufbau aus NMOS-Transistoren 151, 155, 161 und 163, PMOS- Transistoren 157, 159, 165 und 167 und einem Inverter 153.
Der PMOS-Transistor 157 und der NMOS-Transistor 151 sind in Reihe zwischen die externe Spannung EVC und die Massespannung VSS eingeschleift. Der PMOS-Transistor 159 und der NMOS-Transistor 155 sind ebenfalls in Reihe zwischen die externe Spannung EVC und die Massespannung VSS eingeschleift. Die Gate-Elektrode des PMOS-Transistors 157 wird von der Drain-Spannung des NMOS-Transistors 155 beaufschlagt, und die Gate-Elektrode des PMOS-Transistors 159 wird von der Drain-Spannung des NMOS-Transistors 151 beaufschlagt. Die externe Spannung EVC wird an die Drain-Elektroden der NMOS-Transistoren 161 und 163 angelegt, und die Source-Elektroden der NMOS-Transistoren 161 und 163 sind mit den Gate-Elektroden der PMOS-Transistoren 157 und 159 verbunden. Die Gate-Elektroden der NMOS-Transistoren 151 und 161 werden durch das Steuersignal CTRLS angesteuert, und die Gate-Elektroden der NMOS-Transistoren 155 und 163 werden durch das vom Inverter 153 abgegebene Signal angesteuert, das durch Invertierung des Steuersignals CTRLS entsteht. Die Gate-Elektroden der PMOS-Transistoren 165 und 167 werden von der Drain-Spannung des NMOS-Transistors 155 beaufschlagt.
Der Pegelwandler 150 arbeitet wie folgt. Wenn das Steuersignal CTRLS auf niedrigem Pegel liegt, ist der NMOS-Transistor 155 leitend geschaltet, und die Drain-Spannung des NMOS-Transistors 155 befindet sich auf niedrigem Pegel. Dadurch ist der PMOS-Transistor 157 leitend geschaltet, die Drain-Spannung des NMOS-Transistors 151 befindet sich auf hohem Pegel, und der PMOS-Transistor 159 ist sperrend geschaltet. In diesem Fall ist der NMOS-Transistor 163 leitend geschaltet, so dass die Gate-Elektrode des PMOS-Transistors 159 auf hohem Pegel fixiert ist. Die Drain-Spannung des NMOS-Transistors 155 liegt auf niedrigem Pegel, und die PMOS-Transistoren 165 und 167 sind leitend geschaltet. Dadurch laden sie den ersten Knoten N1 auf die externe Spannung EVC vor und gleichen den ersten Knoten N1 und den zweiten Knoten N2 auf denselben EVC-Wert ab. Der PMOS-Transistor 131, dessen Gate- Elektrode mit dem ersten Knoten N1 verbunden ist, ist sperrend geschaltet. Da das Steuersignal CTRLS auf niedrigem Pegel liegt, ist der NMOS-Transistor 121 sperrend geschaltet, so dass die interne Spannungserzeugungsschaltung 120 nicht aktiv arbeitet.
Wenn das Steuersignal CTRLS auf hohem Pegel aktiviert ist, sind der NMOS-Transistor 151 und der PMOS-Transistor 159 leitend geschaltet, und die PMOS-Transistoren 165 und 167 sind sperrend geschaltet. Dadurch befindet sich die interne Spannungserzeugungsschaltung 120 im aktiven Betrieb.
Durch die oben erläuterten Funktionen der Steuerung 110, der internen Spannungserzeugungsschaltung 120 und des Pegelwandlers 150 kann der schaltbare interne Spannungsgenerator 100 die interne Spannung VINT den peripheren Schaltkreisen von Bänken liefern, wenn diese Bänke ausgewählt sind, während gleichzeitig ein unnötiger Stromverbrauch vermieden werden kann.
Fig. 2 zeigt einen weiteren schaltbaren internen Spannungsgenerator 200 mit einem Stromspiegel 210, einer Differenzverstärker- und Eingangsstufe 220 und einer Stromsenke 230.
Der Stromspiegel wird von zwei entsprechend verschalteten MOS- Transistoren 211 und 213 gebildet und wird durch eine externe Spannung EVC beaufschlagt. Die Differenzverstärker- und Eingangsstufe 220 umfasst einen dritten MOS-Transistor 221, dessen Gate-Elektrode von einer Referenzspannung VREF beaufschlagt wird, einen vierten MOS- Transistor 223, dessen Gate-Elektrode mit einer internen Spannung VINT beaufschlagt wird, die auf einen Wert gleich der Referenzspannung VREF zu steuern ist, und einen fünften MOS-Transistor 225, der zwischen die externe Spannung EVC und die Gate-Elektrode des vierten MOS-Transistors 223 eingeschleift ist und dessen Gate-Elektrode mit einem Anschluss des ersten MOS-Transistors 211 verbunden ist.
Die Stromsenke 230 wird durch einen Bankaktivierungsbefehl BACT und ein Bankaktivierungssignal BAIF gesteuert und steuert die interne Spannung VINT in Reaktion auf das Bankaktivierungssignal BAIF. Speziell umfasst die Stromsenke 230 einen sechsten MOS-Transistor 231, der zwischen eine Massespannung VSS und einen Anschluss des dritten MOS-Transistors 221 eingeschleift ist und dessen Gate-Elektrode vom Bankaktivierungsbefehl BACT beaufschlagt wird, und einen siebten MOS-Transistor 233, der zwischen die Massespannung VSS und einen Anschluss des vierten MOS-Transistors 223 eingeschleift ist und dessen Gate-Elektrode mit dem Bankaktivierungssignal BAIF beaufschlagt wird. Der siebte MOS-Transistor 233 kann ein NMOS-Transistor oder ein PMOS-Transistor sein.
Der schaltbare interne Spannungsgenerator 200 arbeitet wie folgt. Der Bankaktivierungsbefehl BACT ist ein externer Befehl zur Freigabe aller Bänke in einem Halbleiterspeicherbauelement, entsprechend dem ersten Ausführungsbeispiel von Fig. 1. Nach Anlegen des Bankaktivierungsbefehls BACT werden diejenigen Bänke aktiviert, die durch eine entsprechende Bankadresse ausgewählt werden.
Der Bankaktivierungsbefehl BACT wird an die Gate-Elektrode des sechsten MOS-Transistors 231 über zwei Inverter 101, 103 angelegt, welche die Treiberfähigkeit des Bankaktivierungsbefehls BACT stärken. Der sechste MOS-Transistor 231 kann ein NMOS-Transistor oder ein PMOS-Transistor sein, wobei im Beispiel von Fig. 2 ein NMOS- Transistor gewählt ist.
Wenn der Bankaktivierungsbefehl BACT mit hohem Pegel angelegt wird, ist der NMOS-Transistor 231 leitend geschaltet, so dass die interne Spannung VINT erzeugt wird. Die Betriebsweise des schaltbaren internen Spannungsgenerators 200 mit dem Stromspiegel 210, der Differenzverstärker- und Eingangsstufe 220 und der Stromsenke 230 entspricht derjenigen der schaltbaren internen Spannungserzeugungsschaltung 100 von Fig. 1, worauf verwiesen werden kann.
Wenn das Bankaktivierungssignal BAIF durch die Bankadresse mit hohem Pegel angelegt wird, ist der NMOS-Transistor 233 leitend geschaltet. Dann wird die Drain-Spannung des NMOS-Transistors 231 stärker verringert, und der PMOS-Transistor 225 kann stärker leitend geschaltet werden. Dies steigert den Leistungsbereich, der bei der internen Spannung VINT erzeugt werden kann. Mit anderen Worten wird die von der schaltbaren internen Spannungserzeugungsschaltung 200 abgegebene Leistung durch das Bankaktivierungssignal BAIF gesteuert. Die interne Spannung VINT, die peripheren Schaltkreisen zugeführt wird, kann folglich in Abhängigkeit vom Betrieb von Speicherbänken geeignet gesteuert werden.
Der schaltbare interne Spannungsgenerator 200 beinhaltet des weiteren einen Pegelwandler 250 zum Vorladen, wobei der Pegelwandler 250 in Aufbau und Betriebsweise dem Pegelwandler 150 des ersten Ausführungsbeispiels gemäß Fig. 1 entspricht, worauf verwiesen werden kann.
Fig. 3 veranschaulicht ein Halbleiterspeicherbauelement 300 mit mehreren schaltbaren internen Spannungsgeneratoren 330a bis 330d zum jeweiligen Zuführen einer internen Spannung VINTa bis VINTd zu peripheren Schaltkreisen 320a bis 320d von Speicherbänken 310a bis 310d in Reaktion auf einen Bankaktivierungsbefehl BACT und ein jeweils zugehöriges Bankaktivierungssignal BAIFa bis BAIFd. Das Halbleiterspeicherbauelement kann des weiteren einen Decoder 350 zum Decodieren einer zugeführten Bankadresse BA und Auswählen des zu der Bankadresse gehörenden Bankaktivierungssignals BAIFa bis BAIFd aufweisen, um eine Mehrzahl von Bankaktivierungssignale BAIFa bis BAIFd zum Ansteuern der mehreren schaltbaren internen Spannungsgeneratoren 100 in Reaktion auf die Bankadresse BA zu erzeugen.
Der Aufbau jedes schaltbaren internen Spannungsgenerators 330a bis 330d kann demjenigen von Fig. 1 entsprechen, worauf verwiesen werden kann. Für jede Speicherbank 310a bis 310d ist ein schaltbarer interner Spannungsgenerator nach Art von Fig. 1 vorgesehen, der die interne Spannung VINTa bis VINTd den peripheren Schaltkreisen der betreffenden Speicherbank zuführt. Somit beinhaltet das Halbleiterspeicherbauelement mehrere schaltbare interne Spannungsgeneratoren 100, die in Reaktion auf die von der Bankadresse erzeugten Bankaktivierungssignale BAIFa bis BAIFd leitend bzw. sperrend geschaltet werden, wodurch ein unnötiger Stromverbrauch verhindert wird.
Des weiteren kann das Halbleiterspeicherbauelement einen sekundären internen Spannungsgenerator 340 zur Zuführung einer internen Spannung VINTS zu den peripheren Schaltkreisen 320a bis 320d der Speicherbänke 310a bis 310d in Reaktion auf den Bankaktivierungsbefehl BACT beinhalten, wodurch bei Verwendung zusammen mit den schaltbaren internen Spannungsgeneratoren 330a bis 330d sekundäre Leistung zugeführt wird. Der sekundäre interne Spannungsgenerator 340 besitzt denselben Aufbau wie der interne Spannungsgenerator 100 von Fig. 1, ohne jedoch das Bankaktivierungssignal BAIF zu empfangen. Eine detaillierte Beschreibung des Aufbaus des sekundären internen Spannungsgenerators 340 ist daher nicht erforderlich.
Somit wird die interne Spannung VINTS den peripheren Schaltkreisen durch den sekundären internen Spannungsgenerator 340 zugeführt, der nur in Reaktion auf den Bankaktivierungsbefehl BACT arbeitet, und die interne Spannung VINTa bis VINTd kann des weiteren speziell den peripheren Schaltkreisen der jeweils durch die Bankadresse ausgewählten Speicherbank durch die jeweilige schaltbare interne Spannungserzeugungsschaltung 330a bis 330d zugeführt werden, die in Reaktion auf das Bankaktivierungssignal BAIFa bis BAIFd arbeitet.
Das Ausführungsbeispiel von Fig. 3 wurde in Verwendung des schaltbaren internen Spannungsgenerators von Fig. 1 beschrieben, alternativ können jedoch für die Spannungsgeneratoren 330a bis 330d auch solche des in Fig. 2 gezeigten Typs oder eines anderen geeigneten Typs verwendet werden.
Nun wird ein Verfahren zur Zuführung von Leistung zu peripheren Schaltkreisen von Speicherbänken erläutert, speziell für ein Beispiel, bei dem mehrere schaltbare interne Spannungsgeneratoren mit mehreren Speicherbänken verknüpft sind, wie im Fall von Fig. 3.
Gemäß diesem Verfahren werden ein Bankaktivierungsbefehl BACT und eine Bankadresse BA empfangen. Der Bankaktivierungsbefehl BACT ist ein externes Signal zur Freigabe aller Bänke in einem Halbleiterspeicherbauelement. Wenn die Bänke nach Anlegen des Bankaktivierungsbefehls BACT durch die Bankadresse BA ausgewählt werden, arbeiten die ausgewählten Bänke. Verfahrensgemäß werden ausgewählte interne Spannungsgeneratoren in Abhängigkeit vom Zustand des Bankaktivierungsbefehls BACT und der Bankadresse BA angeschaltet. Beispielsweise werden, bezugnehmend auf das Beispiel von Fig. 3, anfänglich keine Spannungsgeneratoren ausgewählt. Wenn der Bankaktivierungsbefehl BACT aktiviert wird, wird der sekundäre interne Spannungsgenerator 340 ausgewählt und führt die interne Spannung VINTS den peripheren Schaltkreisen 320a bis 320d zu. Wenn dann die Bankadresse BA decodiert wird, aktiviert der Decoder 350 eines der Bankaktivierungssignale BAIFa bis BAIFd, beispielsweise das Signal BAIFb, wodurch der mit der entsprechenden Speicherbank 310b verknüpfte Spannungsgenerator 330b die interne Spannung VINTb peripheren Schaltkreisen 320b dieser Bank 310b zuführt.
Wie die obige Beschreibung vorteilhafter Ausführungsformen deutlich macht, ist es erfindungsgemäß möglich, in der schaltbaren internen Spannungserzeugungsschaltung und im Verfahren zur Leistungszufuhr zu peripheren Schaltkreisen die interne Spannung spezifisch nur peripheren Schaltkreisen von Speicherbänken zuzuführen, die durch die Bankadresse für aktiven Betrieb ausgewählt sind, wodurch unnötiger Stromverbrauch vermieden wird, die interne Spannung effektiv gesteuert wird und die interne Spannung stets in richtigem Maß zugeführt wird.

Claims

1. Interne Spannungserzeugungsschaltung,
gekennzeichnet durch
einen schaltbaren internen Spannungserzeugungs-Schaltungsteil (100) mit einem Eingang für eine Referenzspannung (VREF) und einem Ausgang für eine interne Spannung (VINT), wobei der Schaltungsteil zur Erzeugung der internen Spannung im eingeschalteten Zustand die abgegebene interne Spannung auf dem Wert der Referenzspannung hält, und
eine Steuerungsstufe (110) zum Einschalten des internen Spannungserzeugungs-Schaltungsteils in Reaktion auf einen Bankaktivierungsbefehl (BACT) und ein Bankaktivierungssignal (BAIF).

2. Interne Spannungserzeugungsschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass das Bankaktivierungssignal in Reaktion auf eine Bankadresse erzeugt wird.

3. Interne Spannungserzeugungsschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Steuerungsstufe den internen Spannungserzeugungs-Schaltungsteil nur dann einschaltet, wenn der Bankaktivierungsbefehl und das Bankaktivierungssignal freigegeben werden.

4. Interne Spannungserzeugungsschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass die Steuerungsstufe ein NAND- Mittel (111) zur Durchführung einer UND-Verknüpfung des Bankaktivierungsbefehls mit dem Bankaktivierungssignal und zum Invertieren des Resultats sowie einen Inverter (113) zum Invertieren des Ausgangssignals des NAND-Mittels aufweist, wobei der Inverter dem internen Spannungserzeugungs-Schaltungsteil ein Steuersignal (CTRLS) zuführt.

5. Interne Spannungserzeugungsschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Steuerungsstufe den internen Spannungserzeugungs-Schaltungsteil einschaltet, wenn entweder der Bankaktivierungsbefehl oder das Bankaktivierungssignal freigegeben wird.

6. Interne Spannungserzeugungsschaltung nach Anspruch 5, weiter dadurch gekennzeichnet, dass bei Freigabe sowohl des Bankaktivierungsbefehls als auch des Bankaktivierungssignals der interne Spannungserzeugungs-Schaltungsteil einen größeren Bereich von Treiberströmen am Ausgang für die interne Spannung unterstützt als bei Freigabe nur des Bankaktivierungsbefehls oder nur des Bankaktivierungssignals.

7. Interne Spannungserzeugungsschaltung nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die Steuerungsstufe einen ersten und zweiten MOS-Transistor (231, 233) beinhaltet, die als parallele Stromsenken mit dem internen Spannungserzeugungs- Schaltungsteil verbunden sind, wobei der Bankaktivierungsbefehl an die Gate-Elektrode des ersten MOS-Transistors und das Bankaktivierungssignal an die Gate-Elektrode des zweiten MOS- Transistors angelegt werden.

8. Interne Spannungserzeugungsschaltung nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass der interne Spannungserzeugungs-Schaltungsteil einen Differenzverstärker beinhaltet, der mit einem ersten differenziellen Eingang an den Referenzspannungseingang und mit einem zweiten differenziellen Eingang an den Ausgang für die interne Spannung angeschlossen ist.

9. Interne Spannungserzeugungsschaltung nach einem der Ansprüche 1 bis 8, weiter gekennzeichnet durch einen Pegelwandler (150) zum Vorladen des internen Spannungserzeugungs- Schaltungsteils, wenn der interne Spannungserzeugungs- Schaltungsteil abgeschaltet ist.

10. Interne Spannungserzeugungsschaltung,
gekennzeichnet durch
einen Stromspiegel (210),
eine schaltbare Stromsenke (230), um einen Stromfluss über den Stromspiegel in Reaktion auf einen Bankaktivierungsbefehl (BACT) und ein Bankaktivierungssignal (BAIF) zu erlauben, und
einen Differenzverstärker (220), der zwischen den Stromspiegel und die schaltbare Stromsenke eingeschleift ist und einen Ausgang für eine interne Spannung (VINT) auf dem Wert einer Referenzspannung (VREF) hält, wenn die schaltbare Stromsenke eingeschaltet ist.

11. Interne Spannungserzeugungsschaltung nach Anspruch 10, weiter dadurch gekennzeichnet, dass
der Stromspiegel einen ersten und zweiten MOS-Transistor (211, 213) aufweist, deren Source-Elektroden zusammen von einer externen Spannung (EVC) beaufschlagt werden und deren Gate- Elektroden gemeinsam mit der Drain-Elektrode des zweiten MOS- Transistors verbunden sind, und
der Differenzverstärker einen dritten, vierten und fünften MOS- Transistor (221, 223, 225) aufweist, von denen die Source- Elektroden des dritten und vierten MOS-Transistors gemeinsam an die Stromsenke angeschlossen sind, der dritte MOS-Transistor an einer Gate-Elektrode mit der Referenzspannung beaufschlagt und mit einer Drain-Elektrode an die Drain-Elektrode des ersten MOS-Transistors angeschlossen ist, der vierte MOS-Transistor mit einer Gate-Elektrode an den Ausgang für die interne Spannung und mit einer Drain-Elektrode an die Drain-Elektrode des zweiten MOS-Transistors angeschlossen ist und der fünfte MOS- Transistor mit einer Gate-Elektrode an die Drain-Elektrode des ersten MOS-Transistors, an einer Source-Elektrode mit der externen Spannung beaufschlagt und mit einer Drain-Elektrode an den Ausgang für die interne Spannung angeschlossen ist.

12. Interne Spannungserzeugungsschaltung nach Anspruch 11, weiter dadurch gekennzeichnet, dass die schaltbare Stromsenke einen sechsten MOS-Transistor (121) mit einer Gate-Elektrode aufweist, die von einem Steuersignal (CTRLS) beaufschlagt wird, das wirksam wird, wenn sowohl das Bankaktivierungssignal als auch der Bankaktivierungsbefehl wirksam werden.

13. Interne Spannungserzeugungsschaltung nach Anspruch 11, weiter dadurch gekennzeichnet, dass die schaltbare Stromquelle (230) einen sechsten und siebten MOS-Transistor (231, 233) aufweist, deren Drain-Elektroden und deren Source-Elektroden jeweils miteinander verschaltet sind, wobei der sechste MOS- Transistor an einer Gate-Elektrode mit dem Bankaktivierungsbefehl und der siebte MOS-Transistor an einer Gate-Elektrode mit dem Bankaktivierungssignal beaufschlagt werden.

14. Interne Spannungserzeugungsschaltung nach Anspruch 13, weiter dadurch gekennzeichnet, dass der siebte MOS-Transistor (233) ein NMOS-Transistor ist.

15. Interne Spannungserzeugungsschaltung nach Anspruch 13, weiter dadurch gekennzeichnet, dass der siebte MOS-Transistor ein PMOS-Transistor ist.

16. Interne Spannungserzeugungsschaltung nach einem der Ansprüche 10 bis 15, weiter gekennzeichnet durch einen Pegelwandler (250) zum Vorladen eines internen Spannungserzeugungs- Schaltungsteils.

17. Halbleiterspeicherbauelement mit
einer Mehrzahl von Speicherbänken (310a bis 310d) zum Speichern von Daten, wobei jede Bank Speicherzellen und einen peripheren Schaltkreisaufbau (320a bis 320d) aufweist,
gekennzeichnet durch
eine Mehrzahl von schaltbaren internen Spannungserzeugungsschaltungen (330a bis 330d), von denen jede mit dem peripheren Schaltkreisaufbau (320a bis 320d) einer zugehörigen Speicherbank (310a bis 310d) verbunden ist, um diesem eine interne Spannung in Reaktion auf einen Bankaktivierungsbefehl (BACT) und auf ein zur betreffenden Speicherbank gehöriges Bankaktivierungssignal (BAIFa bis BAIFd) zuzuführen.

18. Halbleiterspeicherbauelement nach Anspruch 17, weiter gekennzeichnet durch Decodiermittel (350), die eine Bankadresse empfangen und das entsprechende Bankaktivierungssignal für die betreffende Bankadresse liefern.

19. Halbleiterspeicherbauelement nach Anspruch 17 oder 18, weiter dadurch gekennzeichnet, dass wenigstens eine der schaltbare internen Spannungserzeugungsschaltungen eine solche nach einem der Ansprüche 1 bis 9 ist.

20. Halbleiterspeicherbauelement nach einem der Ansprüche 17 bis 19, weiter gekennzeichnet durch eine sekundäre interne Spannungserzeugungsschaltung (340) zur Zuführung einer internen Spannung zu den peripheren Schaltkreisen aller Bänke in Reaktion auf den Bankaktivierungsbefehl.

21. Halbleiterspeicherbauelement nach Anspruch 17 oder 18, weiter dadurch gekennzeichnet, dass wenigstens eine der schaltbaren internen Spannungserzeugungsschaltungen eine solche nach einem der Ansprüche 10 bis 16 ist.

22. Verfahren zur Zuführung von Leistung zu peripheren Schaltkreisen (320a bis 320d) von Speicherbänken (310a bis 310d) eines Halbleiterspeicherbauelements mit mehreren Speicherbänken, gekennzeichnet durch folgende Schritte:
Verknüpfen wenigstens einer von mehreren schaltbaren internen Spannungserzeugungsschaltungen (330a bis 330d) mit einer jeweiligen Speicherbank, um den peripheren Schaltkreisen dieser Speicherbank Leistung zuzuführen,
Auswählen, welche interne Spannungserzeugungsschaltungen angeschaltet werden, in Abhängigkeit vom Zustand eines Bankaktivierungsbefehls (BACT) und einer Bankadresse (BA), und
Einschalten des oder der ausgewählten internen Spannungserzeugungsschaltungen.

23. Verfahren nach Anspruch 22, weiter dadurch gekennzeichnet, dass eine erste von den schaltbaren internen Spannungserzeugungsschaltungen mit allen Speicherbänken verknüpft ist und der Auswahlschritt die Maßnahme beinhaltet, diese erste schaltbare interne Spannungserzeugungsschaltung (340) auszuwählen, wenn der Bankaktivierungsbefehl vorliegt.

24. Verfahren nach Anspruch 23, weiter dadurch gekennzeichnet, dass jede der anderen schaltbaren internen Spannungserzeugungsschaltungen mit jeweils nur einer Speicherbank verknüpft ist und der Auswahlschritt des weiteren die Maßnahme beinhaltet, eine dieser weiteren schaltbaren internen Spannungserzeugungsschaltungen auszuwählen, wenn der Bankaktivierungsbefehl vorliegt und die Bankadresse zu der Speicherbank gehört, die mit dieser schaltbaren internen Spannungserzeugungsschaltung verknüpft ist.

25. Verfahren nach Anspruch 22, weiter dadurch gekennzeichnet, dass jede schaltbare interne Spannungserzeugungsschaltung nur mit jeweils einer Speicherbank verknüpft ist und der Auswahlschritt die Maßnahme beinhaltet, eine der schaltbaren internen Spannungserzeugungsschaltungen auszuwählen, wenn der Bankaktivierungsbefehl vorliegt und die Bankadresse zu derjenigen Speicherbank gehört, die mit dieser schaltbaren internen Spannungserzeugungsschaltung verknüpft ist.