DE10238040A1 - Integrierte Halbleiterschaltungseinrichtung - Google Patents

Integrierte Halbleiterschaltungseinrichtung

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DE10238040A1
DE10238040A1 DE10238040A DE10238040A DE10238040A1 DE 10238040 A1 DE10238040 A1 DE 10238040A1 DE 10238040 A DE10238040 A DE 10238040A DE 10238040 A DE10238040 A DE 10238040A DE 10238040 A1 DE10238040 A1 DE 10238040A1
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DE
Germany
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memory
signal
circuit
bus
data
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DE10238040A
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Shinya Nagata
Katsuyoshi Watanabe
Masahiko Ikemoto
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Mitsubishi Electric Corp
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    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Abstract

Ein Halbleiterchip (CH) ist in einen ersten Halbleiterbereich (2), der von Pads (1) umgeben ist und einen Bereich außerhalb der Pads aufgeteilt. Eine Speichereinrichtung (20) ist in dem Bereich außerhalb der Pads vorgesehen. Eine Speichereinrichtung (37), die in dem ersten Halbleiterbereich (2) angeordnet ist und die Speichereinrichtung (20) außerhalb der Pads (1) sind mittels einer Busschnittstelleneinheit (33) über getrennte Speicherbusse (36, 39) und einen Selektor (100) verbunden. Der Selektor (100) wird mit zweiphasigen nicht überlappenden Taktsignalen (P1, P2) angesteuert. Eine integrierte Halbleiterschaltungseinrichtung ist in der Weise vorgesehen, dass auf einfache Weise eine Änderung in der Speicherkapazität der Speichereinrichtung berücksichtigt werden kann, und dass eine Übertragung von Signalen und Daten mit einer hohen Geschwindigkeit und einer niedrigen Leistungsaufnahme ungeachtet von Änderungen in der Länge der Verbindungsleitungen des Busses gewährleistet ist.

Description

  • Die vorliegende Erfindung betrifft integrierte Halbleiterschaltungseinrichtungen, und insbesondere das Layout einer integrierten Halbleiterschaltungseinrichtung auf einem Halbleiterchip. Insbesondere bezieht sich die Erfindung auf das Layout einer Speichereinrichtung auf einem Chip, sowie auf die Anordnung eines Datenbusses und auf Signalsendezeiten bezüglich der Speichereinrichtung.
    • Beschreibung des Standes der Technik
  • Fig. 25 ist eine schematische Darstellung des gesamten Aufbaus bzw. der Struktur einer bekannten integrierten Halbleiterschaltungseinrichtung. Gemäß Fig. 25 umfasst die bekannte integrierte Halbleiterschaltungseinrichtung eine Vielzahl von Bondingpads (Anschlussflächen) 1, die entlang des Außenbereichs (Rand) eines Halbleiterschaltungschips CH angeordnet sind, sowie einen inneren Schaltungsbereich 2, der durch die Bondingpads 1 definiert wird. Die Bondingpads 1 sind in der Weise angeordnet, dass sie den inneren Schaltungsbereich 2 entlang der vier Seiten des Halbleiterschaltungschips CH umschließen. Das Bondingpad 1 ist elektrisch mit einem externen Verbindungsanschluss über einen (nicht gezeigten) Bonddraht und elektrisch mit einer externen Einrichtung verbunden.
  • In dem inneren Schaltungsbereich 2 sind eine Zentralverarbeitungseinheit (CPU) 3 zur Durchführung von Betriebsvorgängen (Betriebsabläufen), ein Festwertspeicher ROM 4 zum Speichern von von der Zentraleinheit CPU 3 benötigten Daten und Anweisungen, ein Schreib/Lesespeicher RAM 5 zur Speicherung von von der Zentraleinheit CPU 3 verwendeten Daten und Anweisungen, und der ebenfalls als einen Arbeitsbereich der Zentraleinheit CPU 3 zum zeitweiligen Speichern von Daten dient, und periphere Funktionen 6 und 7 einschließlich einer Eingangs/Ausgangsschnittstelle, eines Zeitgebers, einer asynchronen Empfänger-Sendereinheit (UART), sowie weitere Teile angeordnet. Die periphere Funktion 6 ist benachbart zur Zentraleinheit CPU 3 angeordnet. Die periphere Funktion 7 ist zwischen dem Speicher ROM 4 und dem Speicher RAM 5 angeordnet.
  • Die integrierte Halbleiterschaltungseinrichtung gemäß Fig. 25 ist ein sogenannter Ein-Chip-Mikrocomputer. Durch Integrieren der Zentraleinheit CPU 3, des Speichers ROM 4 und des Speichers RAM 5 auf dem Halbleiterchip CH kann die diese Elemente der Zentraleinheit CPU 3, des Speichers ROM 4 und des Speichers RAM 5 verbindende Busleitung mittels auf dem Chip angeordneter innerer Leitungsverbindungen ausgeführt werden zur Verkürzung der Länge der Busleitung, und es können Signale und Daten bei einer niedrigen Leistungsaufnahme mit einer hohen Geschwindigkeit übertragen werden. Somit kann eine hohe Verarbeitungsgeschwindigkeit mit einer kleinen belegten Fläche erzielt werden.
  • Eine (nicht gezeigte) Busleitung zwischen der Zentraleinheit CPU 3, dem Speicher ROM 4 und dem Speicher RAM 5 ist eine auf dem Chip angeordnete innere Verbindungsleitung, und der Datenbus kann ausreichend breit ausgeführt sein, sodass eine Vergrößerung der Datenbitbreite möglich ist.
  • In der integrierten Halbleiterschaltungsanordnung gemäß Fig. 25 ist jede Komponente im inneren Schaltungsbereich 2 mit einem optimierten Layout ausgebildet zur Vergrößerung der Flächennutzungseffizienz zum Minimieren der Chipfläche. Bei dem Optimieren der Anordnung jeder Komponente wird in gleicher Weise das Layout der Zwischenverbindung des internen Bus optimiert.
  • Bei dieser integrierten Halbleiterschaltungseinrichtung wird die Speicherkapazität des Speichers ROM 4 und des Speichers RAM 5 in Abhängigkeit von den Verarbeitungsinhalten eingestellt. Sind die Verarbeitungsinhalte kompliziert und ist die zu verarbeitende Datenmenge groß, dann muss die Speicherkapazität der Speicher ROM 4 und/oder RAM 5 vergrößert werden.
  • Fig. 26 zeigt schematisch das Layout einer integrierten Halbleiterschaltungseinrichtung in dem Fall, in dem die Speicherkapazität der Speicher ROM 4 und RAM 5 vergrößert ist. Gemäß Fig. 26 ist die Speicherkapazität des Speichers ROM 14 und RAM 15 im inneren Schaltungsbereich 2 im Vergleich zu den in Fig. 25 gezeigten Speichern ROM 4 und RAM 5 vergrößert, und es sind ferner ihre Belegungsflächen vergrößert. Gemäß der Vergrößerung der Fläche der Speicher ROM 14 und RAM 15 ist das Layout zum Minimieren der Fläche des Halbleiterchips CH verändert. Daher unterscheiden sich die periphere Funktion 17 zwischen den Speichern ROM 14 und RAM 15 und eine periphere Funktion 16 benachbart zu der Zentraleinheit CPU in ihrem inneren Layout von den peripheren Funktionen 7 und 6 in der integrierten Halbleiterschaltungseinrichtung gemäß Fig. 25.
  • Somit ändert sich ebenfalls das Layout der Zwischenverbindungsleitung zwischen den Komponenten wie der UART-Einheit, die in diesen peripheren Funktionen 16 und 17 enthalten ist, zu den Pads 1, und es wird ebenfalls die Länge der Zwischenverbindungsleitungen geändert.
  • Mit dem kleiner werden der Zwischenverbindungsleitungsbreite und der Zwischenverbindungsleitungsabstände in Abhängigkeit von der Miniaturisierung der Elemente ändern sich ebenfalls die Kapazität der Zwischenverbindungsleitungen und der Widerstand sowie die zwischen den Leitungen vorliegende Kapazität infolge einer Änderung der Leitungsführung der inneren Zwischenverbindungsleitungen. Diese Änderung der Leitungsführung der inneren Zwischenverbindungsleitungen bewirkt ferner eine geringe Immunität eines Schaltungsteils gegenüber einer Spannungsspitze (Stoßspannung), wobei eine Unterbrechung bewirkt wird, wenn eine Spitzenspannung erzeugt wird, und es wird die erzeugte Spitzenspannung über die Kapazität zwischen den Leitungen übertragen mit einer nachteiligen Auswirkung auf den Betrieb der Schaltung. In Fällen, in denen die Speicherkapazität derartiger Speicher ROM und/oder RAM verändert wird, muss die Verlässlichkeit der integrierten Halbleiterschaltungseinrichtung in ausreichender Weise erneut von Anfang an betrachtet werden. Diese Betrachtung bzw. Auswertung der integrierten Halbleiterschaltungseinrichtung ist zeitaufwändig und führt zu erhöhten Kosten.
  • Die Länge des internen Schaltungsbereichs 2 in der X- Richtung und/oder Y-Richtung wird sich in Abhängigkeit von einer Vergrößerung der Fläche der Speicher ROM 14 und RAM 15 vergrößern. Somit werden die Koordinaten der Pads 1, die im Außenbereich des Chips angeordnet sind, ebenfalls unterschiedlich sein. Im allgemeinen wird eine Prüfeinrichtung zur Prüfung der Verlässlichkeit einer integrierten Halbleiterschaltungseinrichtung verwendet. Die Prüfeinrichtung wird elektrisch mit den Bondingpads (nachstehend vereinfacht als "Pads" bezeichnet) 1 verbunden und es wird eine Überprüfung durchgeführt. Werden die Koordinaten der Pads 1 verändert, dann muss ebenfalls die Kontaktposition der Prüfeinrichtung entsprechend den Koordinaten der Pads 1 der neu hergestellten integrierten Halbleiterschaltungseinrichtung verändert werden. Diese Veränderung der Prüfeinrichtung zum erneuten Prüfen der integrierten Halbleiterschaltungseinrichtung erfordert eine erhebliche Zeit und eine erhebliche Arbeit, wobei ebenfalls die Kosten ansteigen.
  • Wird die Chipfläche der integrierten Halbleiterschaltungseinrichtung vergrößert zur Vergrößerung der Busleitungslänge zwischen den Komponenten, wie es in Fig. 26 dargestellt ist, dann werden des weiteren die Laufzeiten der Signale und Daten länger. Wird daher mittels der inneren Schaltung eine Verarbeitung in Synchronisation mit dem Taktsignal durchgeführt, wobei die Zykluszeit der Verarbeitung entsprechend dem Taktsignal bestimmt ist, und tritt eine Abweichung zwischen den Zeiten interner Steuerungssignale und übertragener Signale und Daten auf, dann kann eine ausreichende Einstellung der Anstiegs- und Haltezeit nicht gewährleistet werden und es kann ein Signal mit eines mittleren Spannungspegels übertragen werden.
  • Wird eine Signalleitung entsprechend dem Pegel eines Zwischenpotentials aufrecht erhalten, dann fließt in unerwünschter Weise ein Strom zur nächsten Schaltungsstufe, wodurch die Leistungsaufnahme erhöht wird. Ferner können Daten nicht ordnungsgemäß übertragen werden. Im Falle der Ausbildung der nächsten Schaltungsstufe mittels eines MOS- Transistors (Insulated Gate Feldeffekttransistor), dann würde ein derartiger Durchgangsstrom die niedrige Leistungsaufnahme, die ein Merkmal einer MOS-Schaltung ist, verschlechtern. Es besteht ferner die Möglichkeit einer Fehlfunktion, da die nächste Schaltungsstufe in Folge des Zwischenspannungspegels des Signals nicht korrekt betrieben werden kann.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine integrierte Halbleiterschaltungseinrichtung derart auszugestalten, dass Layoutänderungen auf ein Minimum vermindert werden können, wenn die Speicherkapazität einer Speichereinrichtung verändert wird.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungseinrichtung bereitzustellen, bei der eine Signal- und Datenübertragung mit einer hohen Geschwindigkeit auch in dem Fall einer Vergrößerung der Busleitungslänge in Folge von Layoutänderungen gewährleistet ist.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Halbleiterschaltungseinrichtung derart auszugestalten, dass eine Übertragung von Signalen und Daten in korrekter Weise mit einer hohen Geschwindigkeit und einer niedrigen Leistungsaufnahme auch in dem Fall möglich ist, dass die Busleitungslänge in Folge der Layoutänderungen geändert wird.
  • Zusammengefasst ist gemäß der vorliegenden Erfindung ein integrierter Halbleiterchip in einen ersten, mittels Pads definierten Halbleiterbereich und einen zweiten, außerhalb dieser Pads liegenden Halbleiterbereich aufgeteilt. Zumindest ein Teil eines Speichers ROM und/oder RAM ist in dem zweiten Halbleiterbereich angeordnet.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfasst eine integrierte Halbleiterschaltungseinrichtung einen ersten Halbleiterbereich, in welchem innere Schaltungen einschließlich eines Prozessors angeordnet sind, einen zweiten Halbleiterbereich, in welchem eine erste Speichereinrichtung angeordnet ist, und zwischen dem ersten und zweiten Halbleiterbereich angeordnete Pads.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst eine integrierte Halbleiterschaltungseinrichtung einen Prozessor, erste und zweite Speichereinrichtungen, eine Auswahlsignalerzeugungsschaltung zur Erzeugung eines Speicherauswahlsignals zum bestimmen bzw. spezifizieren der ersten und zweiten Speichereinrichtung entsprechend einem Speicheradressensignal des Prozessors, und Übertragen des erzeugten Speicherauswahlsignals in Synchronismus mit einem ersten Taktsignal, eine Auswählschaltung, die mit einem internen Bus eine Speichereinrichtung verbindet, die mittels des Speicherauswählsignals aus der ersten oder zweiten Speichereinrichtung in Abhängigkeit von dem Speicherauswählsignal ausgewählt wurde, und eine Übertragungsschaltung zum Übertragen von Daten vom Prozessor zur Auswählschaltung über den internen Bus in Synchronismus mit einem zweiten Taktsignal, das zu dem ersten Taktsignal komplementär ist.
  • Entsprechend der Anordnung der Pads zwischen dem ersten und zweiten Halbleiterbereich und der Anordnung der ersten Speichereinrichtung in dem zweiten Halbleiterbereich ist das Layout des ersten Halbleiterbereichs im wesentlichen festgelegt, während das Layout der ersten Speichereinrichtung in dem zweiten Halbleiterbereich entsprechend der Speicherkapazität verändert wird. Das Layout der inneren Schaltungen sowie das Layout der internen Leitungen wird nicht verändert. Daher können die Eigenschaften und Charakteristika der inneren Schaltungen beibehalten werden. Es ist lediglich ein entsprechender Aufwand zum Verändern des Layouts der ersten Speichereinrichtung und zur Prüfung derselben erforderlich. Da die Koordinaten der Pads nicht geändert wurden, kann eine bekannte und verfügbare Prüfeinrichtung zur Prüfung der integrierten Halbleiterschaltungseinrichtung verwendet werden. Im Prüfprogramm muss lediglich der Adressenbereich entsprechend der Speicherkapazität der ersten Speichereinrichtung verändert werden. Daher kann eine Änderung der Speicherkapazität einer Speichereinrichtung auf einfache Weise berücksichtigt werden.
  • Die Steuerung der Auswählschaltung und der Datenübertragung erfolgen in Synchronismus mit zueinander komplementären Taktsignalen. Daten können in zuverlässiger Weise übertragen werden, nachdem eine Auswählschaltung einen Auswählzustand eingibt. Somit können Daten eines definierten Zustands in verlässlicher Weise zu einer nächsten Stufe der Speichereinrichtung übertragen werden. Da lediglich die ausgewählte Speichereinrichtung mit dem Speicherdatenbus verbunden ist, ist die Belastung des Datenbus vermindert und ermöglicht eine Hochgeschwindigkeits-Datenübertragung.
  • Die vorstehenden und weiteren Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den zugehörigen Zeichnungen verständlich.
  • Es zeigen
  • Fig. 1 und 2 schematisch das Layout einer integrierten Halbleiterschaltungseinrichtung auf einem Chip gemäß einem jeweiligen ersten und zweiten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 3 schematisch einen Gesamtaufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 4 schematisch die Signallaufzeiteigenschaften der Schaltungsanordnung gemäß Fig. 3,
  • Fig. 5 ein Beispiel eines Aufbaus des Selektors von Fig. 3,
  • Fig. 6 eine Änderung des Selektors von Fig. 3,
  • Fig. 7 ein Beispiel eines Aufbaus einer bidirektionalen Übertragungseinheit des Selektors von Fig. 3,
  • Fig. 8 schematisch eine Änderung des dritten Ausführungsbeispiels der vorliegenden Erfindung,
  • Fig. 9 schematisch einen Aufbau einer weiteren Änderung des dritten Ausführungsbeispiels der vorliegenden Erfindung,
  • Fig. 10 ein Ablaufdiagramm zur Veranschaulichung eines Datenübertragungsvorgangs der integrierten Halbleiterschaltungseinrichtung von Fig. 9,
  • Fig. 11 schematisch den Gesamtaufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 12 schematisch einen Aufbau einer Änderung des vierten Ausführungsbeispiels der vorliegenden Erfindung,
  • Fig. 13 schematisch einen Gesamtaufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 14 ein Zeitdiagramm zur Veranschaulichung eines Signal- und Datenübertragungsvorgangs des Selektors gemäß Fig. 13,
  • Fig. 15 ein Beispiel eines Aufbaus des Selektors gemäß Fig. 13,
  • Fig. 16A schematisch einen Aufbau einer Änderung des fünften Ausführungsbeispiels der vorliegenden Erfindung, und Fig. 16B ein Zeitdiagramm zur Veranschaulichung eines Signal/Datenübertragungsvorgangs des Selektors von Fig. 16A,
  • Fig. 17 schematisch ein Beispiel eines Aufbaus des Selektors von Fig. 16,
  • Fig. 18 schematisch einen Aufbau eines Hauptteils einer integrierten Halbleiterschaltungseinrichtung gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 19 ein Beispiel eines Aufbaus der Latch-Schaltung gemäß Fig. 18,
  • Fig. 20 ein Zeitdiagramm zur Veranschaulichung eines Signal- und Datenübertragungsvorgangs des Selektors gemäß Fig. 18,
  • Fig. 21 schematisch einen Aufbau einer Änderung des sechsten Ausführungsbeispiels der vorliegenden Erfindung,
  • Fig. 22 ein Beispiel eines Aufbaus der Übertragungsschaltung gemäß Fig. 21,
  • Fig. 23 ein Zeitdiagramm zur Veranschaulichung eines Signal- und Datenübertragungsvorgangs der Übertragungsschaltung gemäß den Fig. 21 und 22,
  • Fig. 24 schematisch einen Aufbau einer weiteren Änderung des sechsten Ausführungsbeispiels der vorliegenden Erfindung,
  • Fig. 25 schematisch einen Gesamtaufbau einer bekannten integrierten Halbleiterschaltungseinrichtung, und
  • Fig. 26 schematisch den Aufbau einer bekannten integrierten Halbleiterschaltungseinrichtung bei einer Veränderung der Speicherkapazität.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE Erstes Ausführungsbeispiel
  • Fig. 1 zeigt schematisch einen Gesamtaufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 1 ist die integrierte Halbleiterschaltungseinrichtung auf einem Halbleiterchip CH integriert. Der Halbleiterchip umfasst einen internen Schaltungsbereich 2, der von Pads 1 umgeben ist, und einen Speicher 20, der außerhalb der Pads 1 angeordnet ist. Die inneren Schaltungen, die im inneren Schaltungsbereich 2 angeordnet sind, umfassen eine Zentraleinheit (CPU) 3 und periphere Funktionen 6 und 7 (16 und 17), wie es in Fig. 25 dargestellt ist. Die im inneren Schaltungsbereich 2 angeordneten inneren Schaltungen können einen Teil eines Speichers ROM und/oder RAM enthalten.
  • Eine Speichereinrichtung (bzw. ein Speicher) 20, die außerhalb der Pads 1 angeordnet ist, umfasst einen Speicher ROM und/oder einen Speicher RAM. In der integrierten Halbleiterschaltungseinrichtung wird die Speicherkapazität der Speicher ROM und/oder RAM zur Bildung der Speichereinrichtung 20 vergrößert, wenn die Speicherkapazität der Speichereinrichtung zu vergrößern ist. Das Layout des internen Schaltungsbereichs 2 verbleibt ohne Änderung. Die Anordnungspositionen (Koordinaten) der Pads 1, die um den inneren Schaltungsbereich 2 angeordnet sind, werden ebenfalls nicht geändert.
  • In dem Fall, dass die Speicherkapazität der Speichereinrichtung 20 verändert werden soll, wird die Fläche der Speichereinrichtung 20 entlang der X-Richtung in Fig. 1 vergrößert oder vermindert zum Vergrößern oder Verkleinern der Speicherkapazität der Speichereinrichtung 20. Bezüglich der Y-Richtung wird die Länge der Speichereinrichtung 20 nicht verändert. Durch ledigliches Ändern der Fläche der Speichereinrichtung 20 in dieser einen Richtung kann die Speicherkapazität der Speichereinrichtung 20 ohne Änderung der Koordinaten der Pads 1 geändert werden.
  • In den Fällen, in denen die Speicherkapazität des Speichers ROM und/oder RAM zu ändern ist, wird die Speicherkapazität der außerhalb der Pads 1 angeordneten Speichereinrichtung 20 vergrößert, wobei lediglich das Layout der Speichereinrichtung 20 verändert wird. Die Anordnung der inneren Schaltungen, die im inneren Schaltungsbereich 2 ausgebildet sind, und die Anordnung der Pads verbleibt unverändert. Wurde die Überprüfung der Schaltungseigenschaften und die Verlässlichkeit der inneren Schaltungen auf dem inneren Schaltungsbereich 2 sichergestellt, dann kann dieses Erfassungsergebnis auch auf dem Fall verschiedener Speicherkapazitäten der Speichereinrichtung 20 angewendet werden. Daher ist lediglich eine Überprüfung der Speichereinrichtung 20 erforderlich für die Überprüfung der integrierten Halbleiterschaltungseinrichtung, und es kann die für eine Überprüfung erforderliche Zeit vermindert werden.
  • Nach der Änderung des Layouts muss lediglich das Layout der Speichereinrichtung 20 in der X-Richtung geändert werden. Der zur Änderung des Layouts bei einer Vergrößerung der Speicherkapazität erforderliche Aufwand wird somit vermindert.
  • Durch wiederholtes Anordnen einer Vielzahl von Grundspeichereinheiten in der X-Richtung zur Ausbildung der Speichereinrichtung 20 kann eine Vergrößerung oder Verkleinerung der Speicherkapazität der Speichereinrichtung 20 auf einfache Weise durchgeführt werden.
  • Da die Koordinaten der Pads 1 unverändert bleiben muss die Prüfeinrichtung nicht verändert werden, auch wenn die Speicherkapazität der Speichereinrichtung 20 geändert wird. Somit kann eine Verlässlichkeitsprüfung durchgeführt werden unter Verwendung einer bekannten Verlässlichkeitsprüfeinrichtung.
  • Durch das Abspeichern des Aufbaus einschließlich des Layouts der Pads 1 und des inneren Schaltungsbereichs 2 in Form einer Bibliothek als ein Makro kann eine integrierte Halbleiterschaltungseinrichtung in einer Makro-modellierten Weise hergestellt werden. Bezüglich der Speichereinrichtung 20 kann die erforderliche Speicherkapazität der Speichereinrichtung 20 bei Vorliegen einer, Grundspeichereinheit in einer Makroform durch Vergrößern oder Verkleinern der Anzahl der Grundspeichereinheiten erzielt werden, wenn die Speicherkapazität der Speichereinrichtung 20 vergrößert oder vermindert werden soll. Daher kann auf einfache Weise eine Vergrößerung oder Verkleinerung der Speicherkapazität erzielt werden.
  • Gemäß der vorstehenden Beschreibung in Verbindung mit dem ersten Ausführungsbeispiel der vorliegenden Erfindung ist eine Speichereinrichtung (ROM und/oder RAM) außerhalb der Pads angeordnet. Daher kann der Aufwand für eine Layoutänderung in dem Fall minimiert werden, dass die Speicherkapazität der Speichereinrichtung vergrößert oder vermindert werden soll. Der Aufbau des internen Schaltungsbereichs bleibt unverändert, sodass auch die für eine Verlässlichkeitsprüfung erforderliche Zeit vermindert werden kann.
    • Zweites Ausführungsbeispiel
  • Fig. 2 zeigt schematisch den Gesamtaufbau einer integrierten Halbleiterschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Gemäß Fig. 2 umfasst die integrierte Halbleiterschaltungseinrichtung Speichereinrichtungen 22 und 25, die auf dem Chip CH an der Außenseite der Pads 1 in X-Richtung mit dem dazwischen angeordneten internen Schaltungsbereich 2 ausgebildet sind.
  • Das Layout der internen Schaltungen im internen Schaltungsbereich 2 und der Pads 1 bleibt unverändert, ungeachtet einer Änderung in der Speicherkapazität der Speichereinrichtungen 22 und 25. Die Speichereinrichtungen 22 und 25 sind unterschiedlich in ihrem Typ. Beispielsweise ist die Speichereinrichtung 22 ein Festwertspeicher ROM, während die Speichereinrichtung 25 ein Schreib/Lesespeicher RAM ist. In dem Fall, dass die aus unterschiedlichen Typen bestehenden Speichereinrichtungen 22 und 25 an der Außenseite der Pads 1 mit dem dazwischen angeordneten internen Schaltungsbereich 2 angeordnet sind und die Speicherkapazität dieser Speichereinrichtungen 22 und 25 vergrößert oder vermindert werden soll, wird die Fläche der Speichereinrichtungen 22 und 25 entlang der X-Richtung zur Veränderung der Speicherkapazität verändert.
  • Ist beispielsweise die Speichereinrichtung 22 ein Speicher ROM und die Speichereinrichtung 25 ein Speicher RAM, dann kann die Speicherkapazität derselben durch Vergrößern oder Vermindern der Anzahl der jeweiligen Grundspeichereinheiten vergrößert oder vermindert werden.
  • Da die Speichereinrichtungen 22 und 25 in ihrem Typ unterschiedlich sind, sind ebenfalls die Layoutvorschriften unterschiedlich. Insbesondere unterscheidet sich der Typ der Wiederholungsschaltungen zwischen den Speichereinrichtungen 22 und 25. Hierbei ist unter dem Begriff "Wiederholungsschaltung" die Schaltung zu verstehen, die wiederholt mit demselben Layoutmuster angeordnet wird, und bezieht sich beispielsweise auf einen Reihendecoder, einen Messverstärker in einem DRAM (dynamic random access memory), oder dergleichen. Die Belegungsflächen der Speichereinrichtungen 22 und 25 sind ebenfalls zueinander unterschiedlich.
  • Werden derartige Speichereinrichtungen 22 und 25 an einer Außenseite der Pads 1 entlang der X-Richtung auf einem Halbleiterchip CH angeordnet, dann tritt ein Leerbereich infolge der Differenz in dem Verhältnis der Speicherkapazität und bezüglich der Layoutvorschriften der Speichereinrichtungen 22 und 25 auf. Daher kann die Flächenbelegungseffizienz (Nutzungseffizienz) verschlechtert werden. Durch die Anordnung der Speichereinrichtungen 22 und 25 zu beiden Seiten der Pads 1 in der X-Richtung kann das Layout jeder der Speichereinrichtungen 22 und 25 in dem jeweiligen Bereich optimiert werden. Somit kann die Chipfläche ohne Verschlechterung der Flächennutzungseffizienz minimiert werden.
  • In jedem Bereich kann der Grundspeicherblock auf einfache Weise entlang der X-Richtung vergrößert oder vermindert werden. Eine Änderung in der Speicherkapazität der Speichereinrichtungen 22 und 25 ist somit auf einfache Weise möglich. In gleicher Weise wie beim ersten Ausführungsbeispiel verbleibt das Layout der internen Schaltungen im internen Schaltungsbereich 2 und der Pads 1 unverändert. Daher kann die Verlässlichkeitsüberprüfung derselben bei einer integrierten Halbleiterschaltungseinrichtung mit unterschiedlicher Speicherkapazität angewendet werden, sodass die zur Überprüfung erforderliche Zeit vermindert wird.
  • Die Speichereinrichtungen 22 und 25 sind beliebig, solange sie aus unterschiedlichen Typen bestehen. Beispielsweise kann ein Speicher als SRAM (static random access memory) und der andere Speicher als ein DRAM ausgebildet sein.
    • Drittes Ausführungsbeispiel
  • Fig. 3 zeigt schematisch einen Aufbau eines Hauptteils einer integrierten Halbleiterschaltungseinrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Gemäß Fig. 3 ist eine Speichereinrichtung 37 im internen Schaltungsbereich 2 angeordnet. Eine Speichereinrichtung 20 ist an einem externen Bereich gegenüber des internen Schaltungsbereichs 2 in Bezug auf die Pads 1 angeordnet. Jede der Speichereinrichtungen 20 und 37 umfasst einen Festwertspeicher ROM und/oder einen Schreib/Lesespeicher RAM. Die Speichereinrichtungen 20 und 37 können Speichereinrichtungen desselben Typs sein oder auch aus unterschiedlichen Typen bestehen. Die Speichereinrichtungen 20 und 37 können beide sowohl ein ROM als auch ein RAM umfassen.
  • Der innere Schaltungsbereich 2 umfasst einen Vordecoder 31 zum Vordecodieren eines über einen Adressenbus 30 von der Zentraleinheit 3 bereitgestellten Speicheradressensignals zum Aussenden des vorcodierten Signals zur Bestimmung einer Speichereinrichtung auf Decodierbusse 38 und 40, eine Busschnittstelleneinheit (BIU) 33, die mit der Zentraleinheit 3 über einen internen Bus 32 verbunden ist, zur Ausgabe eines Adressensignals und eines Steuerungssignals zu dem Bus 34 zu vorbestimmten Zeiten bei einem Zugriff auf die Speichereinrichtung 37 oder 24, und zum Ausgeben von Schreibdaten in einer Datenschreibbetriebsart in Abhängigkeit von der Adresse, von Daten und dem Steuerungssignal der Zentraleinheit 3, und einen Selektor (Auswähleinrichtung) 35, der den Bus 34 mit einem der Speicherbusse 36 und 39 entsprechend dem vorcodierten Signal des Vordecoders 31 verbindet.
  • Hierbei bezeichnet "Bus" einen Steuerungsbus zum Senden eines Steuerungssignals, einen Adressenbus zum Senden eines Adresssignals und einen Datenbus zum Senden von Daten.
  • Der Speicherbus 36 ist mit der Speichereinrichtung 37 verbunden, während der Speicherbus 39 mit der Speichereinrichtung 20 verbunden ist. Diese Speicherbusse 36 und 39 umfassen den Bus zur Übertragung eines Adresssignals, eines Steuerungssignals und von Daten.
  • Die Speichereinrichtungen 20 und 37 können eine Vielzahl von Blöcken umfassen, und die Speichereinrichtung und die Speicherblöcke können mittels des vordecodierten Signals des Vordecoders 31 bestimmt werden.
  • In dem Fall, dass die Zentraleinheit 30 auf eine der Speichereinrichtungen 37 und 20 zugreift, verbindet der Selektor 35 einen der Speicherbusse 36 und 39 mit dem internen Bus 34. Dieser Ablauf der integrierten Halbleiterschaltungseinrichtung gemäß der Darstellung in Fig. 3 wird nachstehend kurz beschrieben.
  • Führt die Zentraleinheit 3 eine Anweisung durch, die einen Speicherzugriff erfordert, wie eine Ladungs- oder Speicheranweisung, dann wird das Speicheradresssignal zur Bezeichnung der Speichereinrichtung, auf die zugegriffen werden soll, an den Vordecoder 31 mittels des Adressenbus 30 angelegt, und das Adresssignal zum Ansprechen eines Zugriffsziels und die Daten beim Schreiben von Daten werden zur Busschnittstelleneinheit (nachstehend als BIU bezeichnet) 33 mittels des internen Bus 32 gesendet.
  • In Abhängigkeit von dem vordecodierten Signal, das von dem Vordecoder angelegt wird zur Steuerung der Busse 38 und 40 verbindet der Selektor 35 den Speicherbus 36 oder 39, die jeweils entsprechend der Speichereinrichtung als Zugriffsziel vorgesehen sind, mit dem internen Bus 34. Die Busschnittstelleneinheit 33 überträgt das Adresssignal, das Steuerungssignal und die Daten beim Schreiben von Daten, wie sie von der Zentraleinheit 3 zugeführt werden, mittels des Selektors 35 entsprechend einer vorbestimmten Zeitsteuerung auf den Speicherbus, der entsprechend der ausgewählten Speichereinrichtung vorgesehen ist.
  • Beim Lesen von Daten aus der Speichereinrichtung werden die aus der ausgewählten Speichereinrichtung gelesenen Daten mittels des Selektors 35 zu dem internen Bus 34 gesendet. Die Busschnittstelleneinheit 33 übernimmt die Daten auf den internen Bus 34 in der Datenlesebetriebsart und überträgt die empfangenen Daten zur Zentraleinheit 3 über den internen Bus 32 entsprechend einer vorbestimmten zeitlichen Steuerung.
  • Gemäß dem Aufbau der integrierten Halbleiterschaltungseinrichtung entsprechend Fig. 3 sind die Speichereinrichtungen 20 und 37 mit getrennten Speicherbussen 39 und 36 verbunden. Der Selektor 35 verbindet den vorgesehenen Speicherbus entsprechend der Speichereinrichtung, auf die zugegriffen werden soll (Speicherblock) mit dem internen Bus 30. Während des Zugriffs auf die Speichereinrichtung wird somit lediglich einer der Speicherbusse 36 und 39 mit dem internen Bus 34 verbunden. Die Belastung für den internen Bus 34 wird somit vermindert im Vergleich zu dem Fall, dass beide Speichereinrichtungen 37 und 20 gemeinsam mit dem internen Bus 34 verbunden sind. Somit können Daten und Signal mit großer Geschwindigkeit übertragen werden.
  • Ist die Speichereinrichtung 20 in einem Bereich außerhalb der Pads 1 angeordnet und wird die Busleitung dadurch länger, dann wird lediglich einer der Speicherbusse 36 und 39 mit dem internen Bus 34 verbunden. Daher kann die Belastung des internen Bus 34 vermindert werden, wodurch eine Übertragung von Daten und Signalen mit einer hohen Geschwindigkeit möglich ist. Da die Belastung des internen Bus 34 vermindert ist, ist ebenfalls eine parasitäre Kapazität vermindert. Daher wird ebenfalls der Auflade- und Entladestrom der Leitungskapazität des Busses vermindert, wodurch eine geringere Leistungsaufnahme erzielt wird.
  • Mit anderen Worten, die Belastung des Busses wird größer, wenn die Speichereinrichtungen 20 und 37 gemeinsam mit dem Speicherbus verbunden sind, der seinerseits mit der Busschnittstelleneinheit 33 verbunden ist. Daher wird die Aufladeperiode der Bussignalleitung länger, wie es mittels der gestrichelten Linie in Fig. 4 dargestellt ist. Die Belastung kann jedoch vermindert werden durch Verbinden der Speichereinrichtungen 20 und 37 mit jeweils unterschiedlichen Speicherbussen 31 und 36, und durch selektives Verbinden des Speicherbus, der mit der Speichereinrichtung als Zugriffsziel verbunden ist, mit dem internen Bus 34 mittels des Selektors 35. Somit wird der Anstieg der Aufladespannung der Bussignalleitung schneller, wie es durch die durchgezogene Linie in Fig. 4 dargestellt ist.
  • Fig. 4 zeigt die Spannungsänderung einer Bussignalleitung des Speicherbusses 39 und 36. In Fig. 4 ist die Zeit T entlang der Abszisse aufgetragen, während an der Ordinate die Spannung V aufgetragen ist.
  • Durch die Bereitstellung eines Speicherbusses für jede Speichereinrichtung kann ebenfalls die Busbelastung vermindert werden. Die Entladezeit ist ebenfalls verkürzt bei dem Abfall des Signals oder der Daten auf der Bussignalleitung, wodurch es möglich ist, dass in gleicher Weise das Signal mit hoher Geschwindigkeit abfallen kann.
  • Auf diese Weise ist eine Datenübertragung mit hoher Geschwindigkeit möglich.
  • In den Fällen, in denen die Speichereinrichtung 20 in einem Bereich außerhalb der Pads 1 auf dem Chip angeordnet ist, steigt die Länge der inneren Verbindungsleitungen des Speicherbusses 39 zur wahrscheinlichen Steigerung der Busbelastung an. Die Bereitstellung getrennter Busse für diese Speichereinrichtungen kann die Belastung der Zwischenverbindungen (innere Verbindungsleitungen) vermindern zur Sicherstellung einer Datenübertragung mit hoher Geschwindigkeit. Da die Busbelastung (Kapazität der inneren Zwischenverbindungsleitungen) vermindert ist, ist auch der Auflade- und Entladestrom vermindert. Die Leistungsaufnahme kann auf diese Weise vermindert werden.
    • Aufbau 1 des Selektors 35
  • Fig. 5 zeigt einen Aufbau des Selektors 35 gemäß Fig. 3. Gemäß der Darstellung in Fig. 5 umfasst der Selektor 35 ein Übertragungsgatter 42, das in selektiver Weise entsprechend einem komplementären Vordecodiersignal ZCS0 und CS0 des Vordecoders 31 leitend wird und den internen Bus 34 und den Speicherbus 39 im leitenden Zustand verbindet, sowie ein Übertragungsgatter 44, das in selektiver Weise entsprechend den komplementären Vordecodiersignalen ZCS1 und CS1 des Vordecoders 31 leitend wird, und im leitenden Zustand den internen Bus 34 mit dem Speicherbus 36 verbindet.
  • Die komplementären Vordecodiersignale ZCS0 und CS0 bezeichnen im aktiven Zustand die Speichereinrichtung 20. Die komplementären Vordecodiersignale ZCS1 und CS1 bezeichnen im aktiven Zustand die Speichereinrichtung 37.
  • Die Übertragungsgatter 42 und 44 verbinden elektrisch den internen Bus 34 mit dem Speicherbus 39 oder 36, wenn der leitende Zustand vorliegt. Die Verwendung der Übertragungsgatter für den Selektor 35 in dem Fall, dass der interne Bus 30 und der Speicherbus 39 bidirektionale Datenbusse sind, können die bidirektionalen Busse miteinander verbunden werden, ohne dass die Schaltungsbelegungsfläche vergrößert wird.
  • Die Übertragungsgatter 42 und 44 gewährleisten eine elektrische Isolation des internen Busses 34 vom entsprechenden Speicherbus im nicht leitenden Zustand. Sind die Übertragungsgatter 42 und 44 nicht leitend, dann ist lediglich die parasitäre Kapazität dieser Übertragungsgatter 42 und 44 mit dem internen Bus 34 verbunden. Der entsprechend der nicht ausgewählten Speichereinrichtung vorgesehene Speicherbus kann somit in verlässlicher Weise über den internen Bus 34 isoliert werden. Auf diese Weise kann die effektive parasitäre Kapazität des Busses 34 vermindert werden.
  • Jedes Übertragungsgatter 42 und 44 umfasst eine CMOS- Übertragungsgatterschaltung, die vorgesehen ist entsprechend den jeweiligen Bussignalleitungen zum elektrischen Verbinden der Signal- und Datenleitungen des Busses 34 mit den Signal- und Datenleitungen des entsprechenden Speicherbusses im Falle des leitenden Zustands.
    • Aufbau 2 des Selektors
  • Fig. 6 zeigt einen anderen Aufbau des Selektors 35. In Fig. 6 ist der Selektor 35 vorgesehen für einen internen Bus 34 und die Speicherbusse 36 und 39, die unidirektionale Busse sind. Insbesondere werden das Adresssignal und das Steuersignal unidirektional in einer Richtung von der Busschnittstelleneinheit 33 zu den Speichereinrichtungen 37 und 20 gesendet. Diese Adressbusse und Datenbusse sind als Busse 34a, 36a und 39a in Fig. 6 angegeben.
  • Gemäß Fig. 6 umfasst der Selektor 35 eine Tristatepufferschaltung 46, die in selektiver Weise entsprechend den komplementären Vordecodiersignalen CS0 und ZCS0 des Vordecoders 31 aktiviert wird und das Signal des internen Bus 34a zu dem Speicherbus 39a im aktivierten Zustand sendet, und eine Tristatepufferschaltung 48, die aktiviert wird, wenn die komplementären Vordecodiersignale CS1 und ZCS1 des Vordecoders 31 aktiv sind, wobei das Signal auf dem internen Bus 34a zu dem Speicherbus 36a im aktivierten Zustand übertragen wird.
  • Die Vordecodiersignale CS0 und ZCS0 bezeichnen im aktivierten Zustand die Speichereinrichtung 20. Die Vordecodiersignale CS1 und ZCS1 bezeichnen im aktiven Zustand die Speichereinrichtung 37. Die Speicherbusse 39a und 36a bilden die Adressen- und Steuerungsbusse, die jeweils in den Bussen 39 und 36 enthalten sind. Der interne Bus 34a umfasst den Adressenbus und den Steuerungsbus, die im internen Bus 34 enthalten sind.
  • Gemäß dem in Fig. 6 gezeigten Aufbau werden die Tristatepufferschaltungen 46 und 48 in selektiver Weise gemäß einer ausgewählten Speichereinrichtung aktiviert (in den aktiven Zustand versetzt). Die Tristatepufferschaltungen 46 und 48 geben einen hohen Ausgangsimpedanzzustand im nicht aktiven Zustand aus. Die Speicherbusse 39a und 36a sind vom internen Bus 34a isoliert, wenn die entsprechenden Tristatepufferschaltungen 46 und 48 einen hohen Ausgangsimpedanzzustand ausgeben.
  • Jeder der Tristatepufferschaltungen 46 und 48 umfasst einen Tristatepuffer, der entsprechend jeder Bussignalleitung vorgesehen ist. Diese Tristatepuffer bestehen beispielsweise aus einer CMOS-Schaltung. Entsprechend diesem Aufbau ist lediglich die Gatterkapazität der Tristatepuffer der Tristatepufferschaltungen 46 und 48 permanent mit dem internen Bus 34a verbunden, und die Belastung des Busses ist im Vergleich zu dem Fall erheblich vermindert, dass die Speichereinrichtungen 37 und 20 gemeinsam mit dem internen Bus 34a verbunden sind.
  • Die Tristatepufferschaltungen 46 und 48 treiben die entsprechenden Speicherbusse 39a und 36a im aktivierten Zustand zum Treiben des Speicherbusses 39a und 36a zur Erzielung einer Signalübertragung mit hoher Geschwindigkeit.
  • Fig. 7 zeigt ein Beispiel einer Schaltungsanordnung des Teils des Selektors 35 entsprechend einem bidirektionalen Datenbus. Dieser bidirektionale Datenbus entspricht der Struktur, in welcher Daten in bidirektionaler Weise zwischen dem internen Bus und den Speicherbussen 39 und 36 übertragen werden. Zum Spezifizieren der Datentransferrichtung bzw. Datenübertragungsrichtung in dem bidirektionalen Datenbus werden in der Busschnittstelleneinheit 33 ein Schreibbestimmungssignal WR zum Anweisen des Schreibens von Daten und ein Lesebestimmungssignal RE zum Anweisen des Lesens von Daten erzeugt. Der Datenübertragungspfad bzw. Datentransferpfad im Selektor 35 wird durch diese Signale WR und RE bestimmt.
  • Gemäß der Darstellung in Fig. 7 umfasst der Selektor 35 eine AND-Schaltung 50 zum Empfangen des Schreibbestimmungssignals WR und des Vordecodiersignals CS0 zur Erzeugung eines Steuerungssignals zur Bestimmung des Übertragungspfads, eine Inverterschaltung 51 zum Invertieren des Ausgangssignals der AND-Schaltung 50, eine AND-Schaltung 52 zum Empfangen des Vordecodiersignals CS0 und des Lesebestimmungssignals RE, eine Inverterschaltung 53 zum Invertieren des Ausgangssignals der AND-Schaltung 52, eine AND-Schaltung 54 zum Empfangen des Vordecodiersignals CS1 und des Schreibbestimmungssignals WR, eine Inverterschaltung 55 zum Invertieren des Ausgangssignals der AND-Schaltung 54, eine AND-Schaltung 56 zum Empfangen des Vordecodiersignals CS1 und des Lesebestimmungssignals RE, und eine Inverterschaltung 57 zum Invertieren des Ausgangssignals der AND-Schaltung 56.
  • Der Selektor 35 umfasst ferner eine Tristatepufferschaltung 60, die in Abhängigkeit von dem Ausgangssignal der AND- Schaltung 50 und des Inverters 51 aktiviert wird zum Treiben des Speicherbusses 39b entsprechend den Signalen und Daten des internen Busses 34b, eine Tristatepufferschaltung 61, die in selektiver Weise in Abhängigkeit von den Ausgangssignalen der AND-Schaltung 52 und der Inverterschaltung 53 aktiviert wird zum Treiben (Ansteuern) des internen Busses 34b entsprechend den Signalen und Daten auf dem Speicherbus 39b, eine Tristatepufferschaltung 62, die in Abhängigkeit von den Ausgangssignalen der AND-Schaltung 54 und des Inverters 55 aktiviert wird zum Treiben des Speicherbusses 36b entsprechend den Signalen und Daten auf dem internen Bus 34b, und eine Tristatepufferschaltung 63, die selektiv in Abhängigkeit von den Ausgangssignalen der AND-Schaltung 56 und der Inverterschaltung 57 aktiviert wird zum Treiben des internen Busses 34b entsprechend den Signalen und Daten auf dem Speicherbus 36b.
  • Die Tristatepufferschaltungen 60 bis 63 umfassen jeweils Tristatepuffer, die vorgesehen sind für jeweilige Busbreiten der Speicherbusse 39b und 36b. Die AND- Schaltungen 50, 52, 54 und 56 und die Inverterschaltungen 51, 53, 55 und 57 sind gemeinsam für den Tristatepuffer angeordnet, der vorgesehen ist für jede Bussignalleitung.
  • Gemäß dem Aufbau des Selektors 35 in der Darstellung in Fig. 7 wird das Schreibbestimmungssignals WR in einer Datenschreibbetriebsart aktiviert, während die AND- Schaltungen 52 und 54 freigegeben sind. Eine der Tristatepufferschaltungen 60 und 62 wird entsprechend den Vordecodiersignalen CS0 und CS1 aktiviert. In einer Datenlesebetriebsart wird das Lesebestimmungssignal RE aktiviert, und AND-Schaltungen 52 und 56 sind freigegeben. In diesem Zustand ist eine der Tristatepufferschaltungen 61 und 63 entsprechend den Vordecodiersignalen CS0 und CS1 aktiviert.
  • Durch die Anordnung dieser bidirektionalen Tristatepufferschaltungen 60 bis 63, die in selektiver Weise aktiviert werden entsprechend einem Vordecodiersignal und einem Betriebsartenbestimmungssignal zur Anweisung eines Schreibens und Lesens von Daten, können Daten in verlässlicher Weise bidirektional übertragen werden.
  • Lediglich die parasitäre Kapazität der Tristatepufferschaltungen 60 bis 63 ist in dem in Fig. 7 gezeigten Aufbau des Selektors 35 mit dem internen Bus 34b verbunden. Daher kann die parasitäre Kapazität erheblich vermindert werden im Vergleich zu dem Aufbau, bei dem die Speichereinrichtungen 20 und 37 gemeinsam mit dem internen Bus 34b verbunden sind. Da der interne Bus 34b mittels der Tristatepufferschaltungen 61 oder 63 angesteuert wird, und die Speicherbusse 39b und 36b mittels der Tristatepufferschaltung 62 angesteuert werden, können Daten mit hoher Geschwindigkeit übertragen werden.
    • Erste Abwandlung
  • Fig. 8 zeigt schematisch den Aufbau einer Abwandlung des dritten Ausführungsbeispiels. In Fig. 8 sind ein Speicher ROM 56 und ein Speicher RAM 54 im internen Schaltungsbereich 2 angeordnet. Der Speicher RAM 54 und der Speicher ROM 56 sind mit einem Selektor 52 jeweils über Speicherbusse 53 und 55 verbunden.
  • Der Selektor 52 reagiert auf ein Speicherauswählsignal des Vordecoders 31 bezüglich einer Verbindung von einem der Speicherbusse 53 und 55 mit dem internen Bus 34. Der Vordecoder 31 decodiert das von der Zentraleinheit CPU 3 über den Adressbus 30 angelegte Speicheradressensignal zur Übertragung eines Speicherauswählsignals (Chipselectsignal CS) zum Spezifizieren des Speichers RAM 54 oder des Speichers ROM 56 jeweils zu den Steuerungsbussen 50 und 51. Der Speicher ROM 56 und der Speicher RAM 54 sind in eine Vielzahl von Blöcken aufgeteilt. Die Speicher ROM 56 und RAM 54 können auf einer Block-für-Block-Basis entsprechend dem Speicherauswählsignal (Vordecodiersignal) des Vordecoders 31 ausgewählt werden. Die Blöcke der Speicher RAM 54 und ROM 56 sind jeweils mit den entsprechenden Speicherbussen 53 und 55 verbunden.
  • Gemäß dem Aufbau von Fig. 8 sind die Speicher RAM 54 und ROM 56 mit dem Selektor 52 über getrennte Speicherbusse 53 und 55 im internen Schaltungsbereich 2 verbunden. Greift die Zentraleinheit 3 entweder auf den Speicher RAM 54 oder ROM 56 zu, dann verbindet der Selektor 52 einen der Speicherbusse 53 und 55 mit dem internen Bus 54entsprechend dem Speicherauswählsignal des Vordecoders 31. Daher wird die Belastung des internen Busses vermindert im Vergleich zu dem Aufbau, bei dem sowohl der Speicher RAM 54 als auch der Speicher ROM 56 beide mit dem internen Bus 34 verbunden sind. Somit können Daten mit einer hohen Geschwindigkeit übertragen werden.
  • Gemäß dem in Fig. 8 gezeigten Aufbau kann ein anderer Speicher in einem Außenbereich der (nicht gezeigten) Pads außerhalb des internen Schaltungsbereichs 2 angeordnet sein. Ein Bus ist für den externen Speicher und die Speicher RAM 54 und ROM 56 vorgesehen, sodass ein Speicher aus dem weiteren Speicher, dem RAM 54 und dem ROM 56, die in einem Bereich außerhalb der Pads angeordnet sind, mit der Busschnittstelleneinheit 33 über den Selektor verbunden wird.
    • Zweite Abwandlung
  • Fig. 9 zeigt schematisch einen Aufbau einer zweiten Abwandlung des dritten Ausführungsbeispiels der vorliegenden Erfindung. Gemäß Fig. 9 umfasst eine Busschnittstelleneinheit 60 einen mit dem Speicherbus 39 verbundenen Eingang PA und einen mit dem Speicherbus 36 verbundenen Eingang PB. Die Busschnittstelleneinheit 60 aktiviert den entsprechend dem ausgewählten Speicher angeordneten Eingang in Abhängigkeit von dem Speicherauswählsignal des Vordecoders 31 zur Übertragung von Daten und Signalen auf den Speicherbus 39 oder 36 über den aktivierten Eingang PA oder PB. Der restliche Aufbau ist gleich demjenigen von Fig. 3. Entsprechende Komponenten weisen dieselben Bezugszeichen auf, wobei eine detaillierte Beschreibung nicht wiederholt wird.
  • Gemäß dem in Fig. 9 gezeigten Aufbau umfasst die Busschnittstelleneinheit 60 eine Speicherbusauswählfunktion, sodass ein Selektor zur Verminderung der Schaltungsbelegungsfläche verzichtbar ist.
  • Fig. 10 zeigt ein Ablaufdiagramm zur Veranschaulichung eines Betriebs der Busschnittstelleneinheit 60 gemäß Fig. 9. Der Betrieb bzw. die Wirkungsweise der Busschnittstelleneinheit 60 gemäß Fig. 9 wird nachstehend unter Bezugnahme auf Fig. 10 kurz beschrieben.
  • Die Busschnittstelleneinheit 60 überwacht kontinuierlich, ob seitens der Zentraleinheit 3 eine Zugriffsanforderung auf eine Speichereinrichtung besteht. Ein Zugriff auf eine Speichereinrichtung ist erforderlich, wenn die Zentraleinheit 3 beispielsweise eine Ladeanweisung oder eine Speicheranweisung durchführt. In entsprechender Weise wird eine Speicherzugriffsanforderung über den Bus 32 (Schritt S1) zur Busschnittstelleneinheit 60 ausgegeben.
  • In Abhängigkeit von einer Speicherzugriffsanforderung der Zentraleinheit 3 wählt die Busschnittstelleneinheit 60 einen Eingang entsprechend einem spezifizierten Speicher in Abhängigkeit von dem Speicherauswählsignal des Vordecoders 31 (Schritt S2) aus.
  • Die Busschnittstelleneinheit 60 empfängt ein Adressensignal, ein Steuerungssignal und Schreibdaten von der Zentraleinheit 3 bei der Durchführung einer Speicheranweisung und passt die zeitliche Steuerung der empfangenen Signale und Daten der Zentraleinheit 3 für eine Übertragung auf den entsprechenden Speicherbus mittels des ausgewählten Ausgangs in Synchronismus mit einem Taktsignal an (Schritt S3).
  • Die Busschnittstelleneinheit 60 bestimmt, ob alle für eine Übertragung von der Zentraleinheit 3 angeforderten Daten übertragen werden (Schritt S4). Das erforderliche Steuerungssignal und das Adressensignal werden wiederholt übertragen mittels des ausgewählten Ausgangs, bis sämtliche Daten übertragen sind. Hierbei wird die Übertragung von Daten in einer Menge, die größer ist als die Burstlänge in einer Bursttransferbetriebsart berücksichtigt.
  • Die Busschnittstelleneinheit 60 kehrt zu Schritt S1 zurück, wenn die Übertragung sämtlicher Daten von und zu der Zentraleinheit 3 beendet ist, und wartet auf die Ausgabe der nächsten Zugriffsanforderung von der Zentraleinheit 3.
  • Gemäß der Darstellung in Fig. 9 wird der Ausgang der Busschnittstelleneinheit 60 selektiv aktiviert in einem Speicherzugriffsablauf, da die Busschnittstelleneinheit 60 eine Speicherbusauswählfunktion aufweist. Ein Selektor muss nicht zusätzlich vorgesehen sein. Daher ist das Schaltungslayout vereinfacht.
  • Ferner sind die Speichereinrichtungen 20 und 37 jeweils mit den Speicherbussen 39 und 36 verbunden. Daher kann die Speicherbusbelastung (Kapazität der Zwischenleitungsverbindungen) vermindert werden.
  • In dem Aufbau gemäß Fig. 9 wurde eine weitere Speichereinrichtung in einem Bereich außerhalb der Pads 1 gegenüber der Speichereinrichtung 20 auf dem Halbleiterchip CH angeordnet.
  • Gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist der interne Bus lediglich mit dem Speicher verbunden, auf den zugegriffen werden soll. Die Busbelastung ist vermindert zum Erzielen einer Signal- und Datenübertragung mit einer hohen Geschwindigkeit und einer niedrigen Leistungsaufnahme. Auch in dem Fall, dass eine Speichereinrichtung außerhalb der Pads vorgesehen ist, und die Belastung des Busses größer werden kann, falls die Länge der Zwischenverbindungsleitungen länger wird, kann die Belastung des Busses in verlässlicher Weise zum Erreichen einer Signal- und Datenübertragung mit einer hohen Geschwindigkeit vermindert werden.
  • Gemäß der vorstehenden Beschreibung sind die außerhalb der Pads angeordnete Speichereinrichtung und die in einem von Pads umgebenen Bereich angeordnete Speichereinrichtung mit separaten Datenbussen verbunden, und diese Speichereinrichtungen sind selektiv mit der Busschnittstelleneinheit (BUI) über einen Selektor verbunden. Daher muss diese Anordnung der internen Schaltungen einschließlich des Selektors für die Busauswahl auch in dem Fall nicht geändert werden, dass die Kapazität der außerhalb der Pads angeordneten Speichereinrichtung verändert wird. Auch wenn lediglich die Speicherkapazität der außerhalb der Pads angeordneten Speichereinrichtung verändert wird bei einer Veränderung der Speicherkapazität der integrierten Halbleiterschaltungseinrichtung bleibt das Layout der internen Schaltungen unverändert, und die Zentraleinheit kann in genauer Weise auf die außerhalb der Pads angeordnete Speichereinrichtung zugreifen ungeachtet der Speicherkapazität.
    • Viertes Ausführungsbeispiel
  • Fig. 11 zeigt schematisch einen Gesamtaufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Gemäß der Darstellung in Fig. 11 ist eine Vielzahl von Speichern ROM 82a bis 82c mit einem Selektor 71 über jeweilige lokale Speicherbusse 79a bis 79c im inneren Schaltungsbereich 2 verbunden.
  • In dem Bereich außerhalb der Pads des Halbleiterschaltungschips CH sind Speicher RAM 80a bis 80f vorgesehen. Die Speicher RAM 80a bis 80c sind mit einem Selektor 72 über jeweilige lokale Speicherbusse 76a bis 76c verbunden. Speicher RAM 80d bis 80f sind mittels eines Selektors 73 über lokale Speicherbusse 76d bis 76f verbunden.
  • Der Selektor 71 verbindet elektrisch jeden der lokalen Speicherbusse 79a bis 79c mit dem Speicherbus 77 gemäß dem Speicherauswählsignal, das am Steuerungsbus 74 vom Vordecoder 70 anliegt. Die Selektoren 72 und 73 verbinden elektrisch die lokalen Speicherbusse entsprechend dem ausgewählten Speicher RAM mit dem Speicherbus 75 entsprechend dem Speicherauswählsignal, das am Steuerungsbus 74 vom Vordecoder 70 angelegt wird.
  • Der Selektor 35 ist vorgesehen zur elektrischen Verbindung der Speicherbusse 75 und 77 mit dem internen Bus 34. Der Selektor 35 verbindet einen der Speicherbusse 75 und 77 mit dem internen Bus 34 in Abhängigkeit von dem am Steuerungsbus 74 anliegenden Speicherauswählsignal. Wird einer der Speicher ROM 82a bis 82c, die im internen Schaltungsbereich 2 angeordnet sind, ausgewählt, dann verbindet der Selektor 35 den Speicherbus 77 mit dem internen Bus 34. Wird einer der außerhalb des Bereichs der Pads 1 angeordneten Speicher RAM 80a bis 80f ausgewählt, dann verbindet elektrisch der Selektor 35 den Speicherbus 75 mit dem internen Bus 34.
  • Der Vordecoder 70 decodiert das von der Zentraleinheit 3 über den Adressenbus 30 angelegte Speicheradressensignal vor zur Erzeugung eines Speicherauswählsignals. Dieses Speicherauswählsignal umfasst ein Speicherauswählsignal zum Spezifizieren eines Speichers ROM und eines Speichers RAM, und ein ROM-Blockauswählsignal spezifiziert einen Speicher ROM 82a bis 82c, und ein RAM-Blockauswählsignal spezifiziert einen Speicher RAM 80a bis 80f.
  • Die Zentraleinheit 3 ist mit dem Selektor 35 über die Busschnittstelleneinheit 33 verbunden.
  • Das vom Vordecoder 70 an den Steuerungsbus 74 angelegte Speicherauswählsignal treibt das Übertragungsgatter oder den Tristatepuffer, der in den Selektoren 71, 72 und 73 enthalten ist. Das an dem Steuerungsbus 74 anliegende Signal treibt daher die Gatterkapazität dieser Tristategatter oder Tristatepuffer. Ein Eingangspuffer jedes Speichers RAM 80a bis 80f ist jeweils mit den lokalen Speicherbussen 76a bis 76f verbunden. Speicher ROM 82a bis 82c sind mit den lokalen Speicherbussen 79a bis 79c verbunden.
  • Die Eingangsimpedanz des Eingangspuffers ist die Gatterkapazität sowohl eines P-Kanal-MOS-Transistors (insulation gate field effect transistor) und eines N- Kanal-MOS-Transistors, bei welchem der Eingangspuffer ein CMOS-Inverter ist, und es ist erforderlich, diese Gatterkapazitäten zu treiben. Die Gatterkapazität des Eingangspuffers wird größer als diejenige des Übertragungsgatters oder des Gatters des Tristatepuffers (in dem Fall eines Übertragungsgatters oder Tristatepuffers wird das Aktivieren oder Deaktivieren jedes MOS-Transistors mittels komplementärer Signale gesteuert).
  • Lediglich der ausgewählte Speicher der Speicher RAM 80a bis 80f ist mit dem Speicherbus 74 über den Selektor 72 oder 73 verbunden. Daher kann die Belastung des Speicherbusses 74 (Zwischenverbindungsleitungskapazität) vermindert werden im Vergleich zu dem Fall, bei dem Speicher RAM 80a bis 80f gemeinsam mit dem Speicherbus 74 verbunden sind. Das gleiche gilt für die Speicher ROM 82a bis 82c.
  • Die Selektoren 72 und 73 können benachbart zu den Pads 1 angeordnet sein. Die Position der Selektoren 72 und 73 ist in einem beliebigen Bereich auf dem Halbleiterchip CH, und die Anordnungsposition derselben wird bestimmt im Hinblick auf ein Optimieren des Layouts auf dem Halbleiterchip CH. Daher wird die Last des Steuerungsbusses 47 kleiner als die Last (Zwischenleitungsverbindungskapazität) der lokalen Speicherbusse 76a bis 76f. Somit kann ein Speicherauswählsignal von dem Vordecoder 70 mit hoher Geschwindigkeit über den Steuerungsbus 74 übertragen werden.
  • Gemäß der in Fig. 11 gezeigten Darstellung wählen Selektoren 35 und 71 bis 73 einen Speicher (ROM oder RAM), auf den zugegriffen werden soll, entsprechend einem Speicherauswählsignal des Vordecoders 70 aus. Im Fall des Zugriffs auf einen Speicher ROM im inneren Schaltungsbereich 2 trifft der Selektor 71 eine Auswahl und verbindet einen der Speicher ROM 82a bis 82c mit dem Speicherbus 77. Der Selektor 35 verbindet diesen Speicherbus 77 mit dem internen Bus 74.
  • Im Fall des Zugriffs auf einen Speicher RAM 80a bis 80f, die außerhalb der Pads 1 angeordnet sind, wählen die Selektoren 72 und 73 einen der Speicher RAM 80a bis 80f entsprechend dem Speicherauswählsignal aus, das vom Vordecoder 70 auf den Steuerungsbus 74 gelegt wird, wobei der entsprechende lokale Speicherbus mit dem Speicherbus 75 verbunden ist. Der Selektor 35 verbindet den Speicherbus 75 mit dem internen Bus 34 entsprechend dem Speicherauswählsignal des Vordecoders 70.
  • Der Speicherbus ist entsprechend den Typen und Anordnungspositionen der Speichereinrichtungen und der Blöcke aufgeteilt, und die Belastung des Speicherbusses wird vermindert. In dem Fall, in dem insbesondere auf einen Speicherblock (ROM oder RAM) zugegriffen werden soll, werden lediglich der lokale Speicherbus und der mit dem als Zugriffsziel dienenden Speicher verbundene Speicherbus mit dem internen Bus 34 verbunden. Die Buszwischenverbindungskapazität kann minimiert werden zum Erzielen eines Zugriffs mit hoher Geschwindigkeit. Ferner wird die für das Laden und Entladen des Busses erforderliche Zeitdauer verkürzt und es kann ebenfalls die Leistungsaufnahme vermindert werden.
  • Selektoren 35 und 71 bis 73 können mittels eines Übertragungsgatters oder einer Tristatepufferschaltung gebildet werden. In den Selektoren 71 bis 73 sind Übertragungsgatter oder Tristatepufferschaltungen entsprechend den jeweiligen lokalen Speicherbussen 76a bis 76f und 79a bis 79c vorgesehen.
  • In dem Selektor 35 sind Übertragungsgatter oder Tristatepufferschaltungen vorgesehen entsprechend den Speicherbussen 75 und 77, und die Übertragungsgatter oder die Tristatepufferschaltungen werden selektiv entsprechend dem Speicherauswählsignal des Vordecoders 70 in den aktiven Zustand versetzt. Hierbei bezeichnet ein aktivierter Zustand des Übertragungsgatters den leitenden Zustand.
  • Das Speicherauswählsignal des Vordecoders 70 umfasst somit ein Signal zur Angabe, ob der Speicher im inneren Schaltungsbereich oder in einem Bereich außerhalb der Pads 1 angeordnet ist, und ein Blockauswählsignal zur Identifikation des Speichers selbst.
  • In gleicher Weise wie beim vorherigen dritten Ausführungsbeispiel passt die Busschnittstelleneinheit 33 die zeitliche Steuerung entsprechend einer Zugriffsanforderung der Zentraleinheit 3 an und überträgt die erforderlichen Signale und Daten über den Selektor 35 zu den Speicherbussen 75 oder 77.
  • Gemäß dem vorstehend beschriebenen Aufbau ist ein Speicher ROM im inneren Schaltungsbereich 2 angeordnet, während ein Speicher RAM im Außenbereich außerhalb der Pads 1 angeordnet ist. Es ist lediglich erforderlich, den Typ dieser Speichereinrichtungen in angemessener Weise entsprechend der Struktur des Ein-Chip-Mikrocontrollers oder Mikroprozessors zu bestimmen, und es kann ein Speicher ROM auch im inneren Schaltungsbereich 2 angeordnet sein. Alternativ kann der Speicher ROM in einem Bereich außerhalb der Pads 1 vorgesehen sein. Ferner können die Speicher ROM und RAM in einem Bereich außerhalb der Pads zu beiden Seiten des inneren Schaltungsbereichs 2 angeordnet sein. Des weiteren können ein Speicher ROM und ein Speicher RAM in einem Bereich außerhalb der Pads 1 in einer gemischten Weise auftreten.
    • Erste Abwandlung
  • Fig. 12 zeigt schematisch den Aufbau einer Abwandlung des vierten Ausführungsbeispiels der vorliegenden Erfindung. In dem in Fig. 12 gezeigten Aufbau sind lokale Speicherbusse 79a bis 79c, die jeweils entsprechend den Speichern ROM 82a bis 82c vorgesehen sind, parallel mit einem Selektor 85 verbunden. Lokale Speicherbusse 76a bis 76f, die entsprechend den Speichern RAM 80a bis 80f, die jeweils außerhalb der Pads 1 in einem Bereich angeordnet sind, sind parallel mit dem Selektor 85 verbunden. Der Selektor 85 wählt einen der lokalen Speicherbusse 79a bis 79c entsprechend dem auf dem Steuerungsbus 78 von dem Vordecoder 70 und 76a bis 76f angelegten Speicherauswählsignal aus und verbindet den ausgewählten Speicher mit dem internen Bus 34.
  • Gemäß dem in Fig. 12 gezeigten Aufbau wird der lokale Speicherbus entsprechend einer ausgewählten Speichereinrichtung durch eine Stufe des Selektors 85 entsprechend dem Speicherauswahlsignal des Vordecoders 70 ausgewählt. Daher ist die Anzahl der Stufen des Selektors vermindert, und die Gatterlaufzeitverzögerung des Selektors kann zur Erzielung einer Datenübertragung mit hoher Geschwindigkeit vermindert werden.
  • Der verbleibende, in Fig. 12 gezeigte Aufbau ist gleich dem in Fig. 11 gezeigten Aufbau. Entsprechende Komponenten weisen gleiche Bezugszeichen auf.
  • Der Selektor 85 kann in der Busschnittstelleneinheit 33 vorgesehen sein. In dem Fall, dass der Selektor in der Busschnittstelleneinheit 33 angeordnet ist, dient der Selektor 85 als sogenannter Anschlussselektor.
  • Gemäß dem in Fig. 12 gezeigten Aufbau ist ein Speicher ROM im internen Schaltungsbereich 2 angeordnet, während in einem Bereich außerhalb der Pads ein Speicher RAM angeordnet ist. Der Speicher ROM und der Speicher RAM können jedoch auch in dem internen Schaltungsbereich 2 oder in einem Bereich außerhalb der Pads entsprechend dem in Fig. 12 gezeigten Aufbau angeordnet sein.
  • Ferner kann lediglich der Speicher ROM in einem Bereich außerhalb der Pads 1 anstelle eines Speichers RAM angeordnet sein.
  • Ferner kann ebenfalls eine Speichereinrichtung (ROM und/oder RAM) in einem Bereich außerhalb der Pads 1 gegenüber zu dem Bereich angeordnet sein, in dem der Speicher RAM bezüglich des inneren Schaltungsbereichs 2 angeordnet ist.
  • Gemäß dem vierten Ausführungsbeispiel ist die Speichereinrichtung in eine Vielzahl von Blöcke aufgeteilt, und ein lokaler Speicherbus ist entsprechend jedes Speicherblocks vorgesehen. Ein ausgewählter Speicherblock wird mit dem internen Bus in Abhängigkeit von einem Speicherauswählsignal verbunden. Die Belastung des internen Busses (Zwischenleitungsverbindungskapazität) wird vermindert zum Erzielen einer Signal- und Datenübertragung mit einer hohen Geschwindigkeit und einer niedrigen Leistungsaufnahme. Durch die Anordnung der Speichereinrichtung in einem Bereich außerhalb der Pads 1 werden Vorteile in gleicher Weise wie im ersten Ausführungsbeispiel erreicht.
  • Da der Selektor in einem Bereich angeordnet ist, der von Pads umgeben ist, kann das Layout der inneren Schaltungen in dem von den Pads umgebenen Bereich zusammen mit dem Speicherbus fest sein.
    • Fünftes Ausführungsbeispiel
  • Fig. 13 zeigt schematisch einen Aufbau einer integrierten Halbleiterschaltungseinrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung. In dem in Fig. 13 gezeigten Aufbau gibt ein Vordecoder 31 ein Speicherauswählsignal in Synchronismus mit einem Taktsignal P2 aus. Der Selektor 35 überträgt die anliegenden Signale und Daten in Synchronismus mit einem Taktsignal P1. Die Taktsignale P1 und P2 sind zweiphasige, nicht überlappende Taktsignale. Der restliche Aufbau der integrierten Halbleiterschaltungseinrichtung gemäß der Darstellung in Fig. 13 ist gleich demjenigen der in Fig. 3 gezeigten integrierten Halbleiterschaltungseinrichtung. Entsprechende Komponenten weisen dieselben Bezugszeichen auf, wobei eine detaillierte Beschreibung derselben nicht wiederholt wird.
  • Fig. 14 zeigt ein Zeitdiagramm (Signalzeitverläufe) zur Angabe der Wirkungsweise der integrierten Halbleiterschaltungseinrichtung gemäß Fig. 13. Die Wirkungsweise der integrierten Halbleiterschaltungseinrichtung gemäß Fig. 13 wird nachstehend unter Bezugnahme auf Fig. 14 beschrieben.
  • Die Vordecoderschaltung 31 nimmt ein von der Zentraleinheit 3 in Synchronismus mit dem Anstieg des Taktsignals P2 angelegtes Speicheradressensignal auf zur Durchführung eines Decodierungsablaufs. Der Vordecoder 31 gibt ein Vordecodiersignal auf die Busse 38 und 40 in Synchronismus mit dem Abfallen des Taktsignals P2 aus.
  • Der Selektor 35 führt einen Übertragungsvorgang in Synchronismus mit dem Taktsignal P1 durch. In diesem Ablauf überträgt die Busschnittstelleneinheit 33 die erforderlichen Signale und Daten auf den internen Bus 34 in Synchronismus mit dem Anstieg des Taktsignals P1. Die Busschnittstelleneinheit 33 hält das Ausgangssignal während eines Taktzyklus des Taktsignals P1 aufrecht. Der Vordecoder 31 hält das ausgegebene Vordecodiersignal während eines Taktzyklus des Taktsignals P2 aufrecht.
  • Ist daher die Aufnahme und die Übertragung der Daten und der Signale in Synchronismus mit dem Taktsignal P1 freigegeben, dann wird ein Speicherauswählsignal bereits an die Datenbusse 38 und 40 ausgegeben. Der Selektor 35 kann ein entsprechendes Signal auf den Speicherbus 39 oder 36 entsprechend den von der Busschnittstelleneinheit 33 auf den internen Bus 34 gesendeten Signale und Daten ausgeben.
  • Die Taktsignale P1 und P2 sind komplementäre zweiphasige nicht überlappende Taktsignale mit einem Anstieg und einem Abfall im wesentlichen zum gleichen Zeitpunkt. Daher können die von der Busschnittstelleneinheit 33 gesendeten Signale und Daten in korrekter Weise zu dem Speicherbus 36 oder 39 übertragen werden. Mit anderen Worten, die Daten und Signale der Busschnittstelleneinheit 33 nehmen einen definierten Zustand an, wenn der Selektor 35 einen Auswahlvorgang entsprechend dem Speicherauswählsignal des Vordecoders 31 durchführt. Die Perioden der definierten Zustände sind ebenfalls im wesentlichen dieselben. Daher können die Signale und Daten in korrekter Weise übertragen werden.
  • Wird ein Speicherbus entsprechend der ausgewählten Speichereinrichtung gemäß dem Speicherauswählsignal des Vordecoders 31 ausgewählt, dann können die Daten oder ein Signal in korrekter Weise zur ausgewählten Speichereinrichtung übertragen werden. Da der Schalter des Speicherbus und der Schalter des Übertragungssignals bzw. der Daten im wesentlichen zur selben Zeit erfolgen, kann verhindert werden, dass für die ausgewählte Speichereinrichtung bestimmte Signale und Daten zu einem nicht ausgewählten Speicherblock übertragen werden. Daher kann ein Zugriff korrekt auf eine ausgewählte Speichereinrichtung erfolgen.
  • Die Taktsignale P1 und P2 können von einem internen Taktgenerator in der integrierten Halbleiterschaltungseinrichtung erzeugte Taktsignale sein, oder können von einem Taktgenerator angelegt werden, der seinerseits einen Systemtakt erzeugt und außerhalb der integrierten Halbleiterschaltungseinrichtung vorgesehen ist.
  • Fig. 15 zeigt ein Beispiel eines Aufbaus des Selektors 35 gemäß Fig. 13. Gemäß Fig. 15 umfasst der Selektor 35 ein Übertragungsgatter 90, das in selektiver Weise entsprechend dem Taktsignal P1 und einem invertierten Taktsignal ZP1 aktiviert wird, und ein Übertragungsgatter 91, das in selektiver Weise entsprechend einem Speicherauswählsignal CS1 und ZCS1 in den leitenden Zustand versetzt wird. Die Übertragungsgatter 90 und 91 sind in Reihe geschaltet zum elektrischen Verbinden des internen Busses 34 mit dem Speicherbus 36 oder 39, wenn der leitende Zustand eingenommen wurde.
  • Gemäß dem in Fig. 15 gezeigten Aufbau befindet sich das Taktsignal ZP1 bei einem L-Pegel, wenn sich das Taktsignal P1 bei einem H-Pegel befindet. Das Übertragungsgatter 90 nimmt den leitenden Zustand an zum Übertragen des von der Busschnittstelleneinheit 33 an den internen Bus 34 angelegten Signals zu dem Übertragungsgatter 91 bei der nächsten Stufe. Werden die Speicherauswählsignale CS1 und ZCS1 aktiviert, dann wird das Übertragungsgatter 91 leitend zur Übertragung der Signale und Daten, die mittels des Übertragungsgatters 90 zum Speicherbus 36 oder 39 übertragen wurden.
  • Als Selektor 35 kann anstelle der Übertragungsgatter 90 und 91 eine Tristatepufferschaltung verwendet werden.
    • Abwandlung
  • Fig. 16 zeigt schematisch den Aufbau einer Abwandlung des fünften Ausführungsbeispiels der vorliegenden Erfindung. In Fig. 16A gibt ein Vordecoder 31 ein Speicherauswählsignal auf Steuerungsbusse 38 und 40 in Synchronismus mit der ansteigenden Flanke des Taktsignals P2 aus.
  • Ein Selektor 100 gibt von der Busschnittstelleneinheit 33 zu dem Bus 34 übertragene Signale und Daten zu dem Speicherbus 36 oder 39 entsprechend der ausgewählten Speichereinrichtung in Abhängigkeit von dem komplementären zweiphasigen nicht überlappenden Taktsignalen P1 und P2 aus. Insbesondere sendet der Selektor 100 das Signal auf dem internen Bus 34 zu dem Speicherbus 36 und 39 entsprechend der ausgewählten Speichereinrichtung in Synchronismus mit dem Ansteigen des Taktsignals P1. Der Selektor 100 wählt den Speicherbus, während das von dem Vordecoder 31 ausgegebene Speicherauswählsignal in einen gültigen Zustand in Synchronismus mit dem Ansteigen des Taktsignals P2 versetzt wird. Die Wirkungsweise der integrierten Halbleiterschaltungseinrichtung gemäß Fig. 16A wird nachstehend unter Bezugnahme auf das Ablaufdiagramm von Fig. 16B beschrieben.
  • Der Vordecoder 31 decodiert das von der Zentraleinheit 3 zugeführte Speicheradressensignal vor zur Übertragung des Speicherauswählsignals (vordecodiertes Signal) auf die Steuerungsbusse 38 und 40 in Synchronismus mit der ansteigenden Flanke des Taktsignals P2. Zu diesem Zeitpunkt gibt die Busschnittstelleneinheit 33 noch keine Signale oder Daten auf den internen Bus 34 aus. Der Selektor 100 wählt daher einen Speicherbus entsprechend dem Speicherauswählsignal aus, das von den Steuerungsbussen 38 und 40 gesendet wurde.
  • In Abhängigkeit vom Ansteigen des Taktsignals P1 sendet der Selektor 100 die von der Busschnittstelleneinheit 33 auf den internen Datenbus 34 ausgegebenen Signale und Daten zu den Speicherbussen 36 oder 39 entsprechend der ausgewählten Speichereinrichtung. Das Speicherauswählsignal auf den Steuerungsbussen 38 und 40 wird in Synchronismus mit einem Anstieg des Taktsignals P2 in dem Signal/Datenübertragungszyklus des Selektors 100 deaktiviert. Durch die Anordnung einer Latchschaltung für diese Speicherbusse 36 und 39 können die übertragenen Signale und Daten in korrekter Weise während des Übertragungsvorgangs des Selektors 100 zwischengespeichert (latched) werden. Daher können die Signale und Daten mittels der Latchschaltung auch dann übertragen werden, wenn sich der Selektor im nichtleitenden Zustand befindet.
  • Durch Betreiben des Selektors und des Vordecoders unter Verwendung der Taktsignale mit zueinander entgegengesetzter Phase und durch Bewirken, dass der Selektor das Auswählsteuerungssignal und das Übertragungssignal entsprechend den komplementären Taktsignalen der zwei Phasen aufnimmt, können Signale und Daten in korrekter Weise übertragen werden, auch wenn die definierte zeitliche Steuerung des Zeitauswählsignals des Vordecoders 30 verzögert ist. Mit anderen Worten, der entsprechend einer ausgewählten Speichereinrichtung angeordnete Speicherbus kann entsprechend den übertragenen Daten oder Signalen angesteuert werden. Der Speicherbus entsprechend der ausgewählten Speichereinrichtung kann vollständig entsprechend den Übertragungssignalen und -daten angesteuert werden, da das Speicherauswählsignal des Vordecoders 31 für zumindest die Hälfte der Zyklusdauer des Taktsignals P2 aktiviert ist.
  • Das Übertragungssignal kann in verlässlicher Weise mittels der Latchschaltung gehalten werden, auch wenn das Speicherauswählsignal einen inaktiven Zustand annimmt. Auch wenn die Aktivierungszeit des Speicherauswählsignals des Vordecoders 31 verzögert ist, nimmt das Speicherauswählsignal für die Auswählschaltung 100 einen definierten Zustand an, bevor das Übertragungssignal oder die Übertragungsdaten des internen Busses 34 einen definierten Zustand erreichen. Der Speicherbus entsprechend der ausgewählten Speichereinrichtung wird mittels der Auswählschaltung 100 ausgewählt. Das Übertragungssignal und die Übertragungsdaten können in verlässlicher Weise zur ausgewählten Speichereinrichtung übertragen werden.
  • Auch in dem Fall, dass das Speicherauswählsignal eine andere Speichereinrichtung auswählt, d. h. auch wenn der ausgewählte Bus durch das Speicherauswählsignal umgeschaltet wird, können Signale und Daten in korrekter Weise übertragen werden, da die zu übertragenden Daten und Signale mittels der Latchschaltung zwischengespeichert werden.
  • Werden die zu übertragenden Signale und Daten auf den internen Bus 34 mittels der Busschnittstelleneinheit 33 ausgegeben, dann kann der Selektor 100 die Daten und Signale auf den Bus 34 zu der ausgewählten Speichereinrichtung mit hoher Geschwindigkeit übertragen, da der Übertragungsweg für die ausgewählte Speichereinrichtung bereits in einem leitenden Zustand durch das Speicherauswählsignal des Vordecoders 31 ist.
  • In dem Fall, dass die Änderung des Speicherauswählsignals des Steuerungsbusses 34 hinter der Änderungszeit der Übertragungssignale und Übertragungsdaten in dem in Fig. 15 gezeigten Aufbau verzögert ist, können die Übertragungsdaten und Übertragungssignale zu der nicht ausgewählten Speichereinrichtung übertragen werden. In diesem Fall wird der zu der nicht ausgewählten Speichereinrichtung gehörende Bus entsprechend den Übertragungsdaten oder Signalen zu der ausgewählten Speichereinrichtung geladen oder entladen, und es wird der nicht ausgewählte Speicherbus möglicherweise bei einem Zwischenpotential gehalten.
  • In einem derartigen Fall kann ein Durchgangsstrom möglicherweise bei der Latchschaltung fließen zur Vergrößerung der Stromaufnahme, falls eine Latchschaltung am Ausgang des Selektors 35 vorgesehen ist. Die Latchschaltung, deren Aufbau nachstehend im einzelnen noch beschrieben wird, besteht im allgemeinen aus einem Inverterlatch, und ein Durchgangsstrom wird in einem derartigen Inverter durch ein Signal mit einem mittleren Spannungspegel fließen.
  • Durch das Treiben (Ansteuern) des Selektors 100 mit Taktsignalen von zwei Phasen und Auswählen eines Speicherbus nach dem Ändern des Übertragungssignals oder der Übertragungsdaten auf dem internen Bus 34 wird eine derartige Situation vermieden, dass der nicht ausgewählte Speicherbus die Übertragungsdaten und Übertragungssignale für ein Aufrechterhalten an einem Zwischenpotential empfängt. Somit können die Übertragungsdaten und Übertragungssignale in verlässlicher Weise zu dem Speicherbus entsprechend der ausgewählten Speichereinrichtung gesendet werden.
  • Ein schwebender Zustand des Bus kann verhindert werden durch Anordnen der Latchschaltung am Ausgangsknoten des Selektors 100, sowie der internen Busse 34 und 32. Eine derartige Anordnung ist ebenfalls vorteilhaft zur Sicherstellung der inneren Übertragung der Übertragungsdaten und Übertragungssignale.
  • In dem Fall, dass aus der Speichereinrichtung 37 oder 20 ausgelesene Daten zur Busschnittstelleneinheit 33 übertragen werden, ermöglichen die Aktivierung des Selektors 100 und des Vordecoders 35 zum gleichen Zeitpunkt, dass die aus dem Speicherbus 36 oder 39 ausgelesenen Daten mittels des internen Bus 34 mit hoher Geschwindigkeit zur Busschnittstelleneinheit 33 übertragen werden.
  • In dem Fall, dass der Übertragungswegschaltzeitpunkt des Selektors 100 hinter dem Änderungszeitpunkt der Übertragungsdaten oder Übertragungssignale verzögert ist, können die Übertragungssignale und -daten zu dem nicht ausgewählten Speicherbus übertragen werden. In dem Fall, dass das Speicherauswählsignal der Speicherbusse 38 und 40 zum Auswählen einer anderen Speichereinrichtung verändert wird, würden beispielsweise die Signale und Daten auf dem Bus 34 zu einem Speicherbus übertragen für eine Einstellung auf einen nicht ausgewählten Zustand im Zeitdiagramm von Fig. 14. In diesem Fall, in dem die Busschaltzeitdifferenz kurz ist, kann der nun in den nicht ausgewählten Zustand umgeschaltete Speicherbus nicht in ausreichender Weise angesteuert (getrieben) werden, sodass das Potential einen mittleren Pegel annehmen wird. Ist eine Latchschaltung vorgesehen, dann wird ein Durchgangsstrom in der mit dem auf dem nicht ausgewählten Zustand umgeschalteten Speicherbus verbundenen Latchschaltung fließen und führt zu einer erhöhten Leistungsaufnahme.
  • Gemäß der Darstellung in Fig. 16B ist die Periodendauer der Zeit für eine Übertragung der Signale und Daten zu der ausgewählten Speichereinrichtung ausreichend, und es ist möglich, in verlässlicher Weise zu verhindern, dass der Bus entsprechend einer nicht ausgewählten Speichereinrichtung auf einem Zwischenpotentialpegel gehalten wird.
  • In dem Fall, dass die ausgewählte Speichereinrichtung bei dem Ansteigen oder Abfallen der Signale der Busse 38 und 40 gemäß dem Signalzeitverlauf von Fig. 16B geändert wird, würden die zu der ausgewählten Speichereinrichtung zu übertragenden Signale und Daten nicht zu dem Speicherbus übertragen, der in den nicht ausgewählten Zustand bei dem Ansteigen der Signale der Busse 38 und 40 übergeht. Obwohl die zu der nicht auszuwählenden Speichereinrichtung zu übertragenden Signale und Daten zu der ausgewählten Speichereinrichtung übertragen werden, ist dies ohne Bedeutung, da diese erneuert werden durch die nachfolgend übertragenen Signale und Daten.
  • Zum Zeitpunkt eines Abfallens des Signals der Busse 38 und 40 wird der ausgewählte Speicherbus vom Bus 34 getrennt. Daher werden die Signale und Daten des ausgewählten Speicherbus in verlässlicher Weise mittels der Latchschaltung zwischengespeichert. Daher wird das Problem eines Zwischenpotentials nicht auftreten. Obwohl die zu dem Bus 34 ausgegebenen Signale und Daten zu dem als nächstes auszuwählenden Speicherbus übertragen werden, werden die Signale und Daten der zuvor ausgewählten Speichereinrichtung durch die als nächstes zu übertragenden Signale und Daten erneuert. Daher wird das Problem einer Zwischenspannung in der auszuwählenden Speichereinrichtung nicht auftreten.
  • Fig. 17 zeigt ein Beispiel eines Aufbaus des Selektors von Fig. 16A. Gemäß der Darstellung in Fig. 17 umfasst der Selektor 100 eine Durch-2-Teilungsschaltung 102 zum Dividieren einer Frequenz eines Taktsignals P2 durch den Faktor 2, eine Tristatepufferschaltung 110, die aktiviert wird, wenn ein dividiertes Taktsignal DP2 der Durch-2- Teilungsschaltung 102 einen H-Pegel angenommen hat zur Übertragung eines von dem Vordecoder 31 gesendeten Speicherauswählsignals CS zu dem Steuerungsbus 38 oder 40, eine Durch-2-Teilungsschaltung 104 zum Frequenzteilen eines Taktsignals P1 mit dem Faktor 2, eine Tristatepufferschaltung 112, die aktiviert wird, wenn ein dividiertes Taktsignal DP1 der Durch-2-Teilungsschaltung 104 einen H-Pegel annimmt zur Übertragung des Signals auf dem internen Datenbus 34, und eine Tristatepufferschaltung 114 zum Senden des Ausgangssignals der Tristatepufferschaltung 112 auf den Speicherbus 36 oder 30 der nächsten Stufe in Abhängigkeit von dem Ausgangssignal der Tristatepufferschaltung 110.
  • Speicherbusse 36 und 39 sind jeweils mit einer Latchschaltung 120 ausgestattet.
  • Jede der Durch-2-Teilungsschaltungen 102 und 104 ist mittels eines T-Flip-Flops gebildet, dessen Ausgangszustand in Abhängigkeit von einer ansteigenden Flanke des entsprechenden Taktsignals P2 oder P1 geändert wird.
  • Während eines Taktzyklus des Taktsignals P2 befindet sich das dividierte Taktsignal DP2 der Durch-2-Teilungsschaltung 102 auf einem H-Pegel. Das dividierte Taktsignal DP1 der Durch-2-Teilungsschaltung 104 befindet sich auf einem H- Pegel während eines Taktzyklus des Taktsignals P1.
  • Wird das Speicherauswählsignal CS zu den Steuerungsbussen 38 und 40 entsprechend dem Taktsignal P2 gesendet, dann wird die Tristatepufferschaltung 110 aktiviert zum Senden des Speicherauswählsignals CS. In Reaktion auf dieses Speicherauswählsignal CS wird die mit dem Speicherbus entsprechend der ausgewählten Speichereinrichtung verbundene Tristatepufferschaltung 114 in den aktiven Zustand versetzt.
  • Bei dem Anstieg des Taktsignals P1 auf den H-Pegel nimmt das dividierte Taktsignal DP1 den H-Pegel für einen Taktzyklus des Taktsignals P1 an. Die Signale und Daten, die auf dem internen Bus 34 gesendet wurden, werden in der nachfolgenden Stufe an die Tristatepufferschaltung 114 angelegt. Ist die Tristatepufferschaltung 112 aktiviert, dann ist die Tristatepufferschaltung 114 bereits aktiv. Somit können Signale und Daten mit einer hohen Geschwindigkeit zu dem ausgewählten Speicherbus 36 oder 39 übertragen werden.
  • Nimmt das Speicherauswählsignal CS des Vordecoders 31 einen L-Pegel in Abhängigkeit von einem Anstieg des Taktsignals P2 an, dann erreicht das Speicherauswählsignal CS auf den Steuerungsbussen 38 und 40 einen inaktiven Zustand. In diesem Zustand wird das dividierte Taktsignal DP2, das von der Durch-2-Teilungsschaltung 102 ausgegeben wird, auf einen L-Pegel gebracht. Die Tristatepufferschaltung 110 tritt in einen Zustand mit einer hohen Ausgangsimpedanz ein.
  • Die Signale und Daten sind jedoch bereits zu dem ausgewählten Speicherbus 36 oder 39 von der Tristatepufferschaltung 140 in diesem Zustand übertragen. Durch Zwischenspeichern (latching) der zu übertragenden Signale und Daten auf den Bus 36 oder 39 mittels der Latchschaltung 120 können die Signale und Daten in verlässlicher Weise zu der ausgewählten Speichereinrichtung übertragen werden.
  • Die Latchschaltung kann am Ausgang der Tristatepufferschaltung 110 angeordnet sein. Während der Zeitdauer (Periode) bis zudem nächsten Anstieg des dividierten Taktsignals DP2 auf den H-Pegel zur Aktivierung der Tristatepufferschaltung 110 kann das Speicherauswählsignal zwischengespeichert werden, wobei die Tristatepufferschaltung 114 in Abhängigkeit von dem zwischengespeicherten Speicherauswählsignal angesteuert werden kann.
  • In dem Fall, dass die Speicherbusse 36 und 39 bidirektionale Datenbusse darstellen, sind die Tristatepufferschaltungen 112 und 114 ebenfalls in der Richtung angeordnet für eine Übertragung von dem Speicherbus zu dem internen Bus mit einem Signal (Schreib/Lesebestimmungssignal) zur Bestimmung der Datenübertragungsrichtung (es wird auf Fig. 7 verwiesen) in Kombination mit dem Selektorsteuerungssignal.
  • Die Tristatepufferschaltungen 110, 112 und 114 gemäß der Darstellung in Fig. 17 umfassen einen Tristatepuffer, der entsprechend jeder Signalleitung angeordnet ist.
  • Die Tristatepufferschaltungen 110, 112 und 114 können mittels eines Übertragungsgatters gebildet sein.
  • Dabei ist zu beachten, dass die Tristatepufferschaltung 110 und die Durch-2-Teilungsschaltung 102 gemäß Fig. 17 an der Ausgangsstufe des Vordecoders 31 gemäß Fig. 16 angeordnet sein kann. Ebenfalls kann die Durch-2-Teilungsschaltung 104 und die Tristatepufferschaltung 112 an der Ausgangsstufe der Busschnittstelleneinheit 33 angeordnet sein. In dem Fall, dass die Durch-2-Teilungsschaltung 104 und die Tristatepufferschaltung 112 in der Busschnittstelleneinheit 33 angeordnet sind, kann die Tristatepufferschaltung 112 gemeinsam für die Speicherbusse 36 und 39 vorgesehen sein. Im Ergebnis kann die Schaltungsbelegungsfläche als auch die Leistungsaufnahme vermindert werden.
  • In dem Selektor, der die Verbindung eines Speicherbusses in dem fünften Ausführungsbeispiel der vorliegenden Erfindung bewirkt, werden der Freigabeeingang und der Signaleingang für Daten, die angesteuert werden in Abhängigkeit von den komplementären Taktsignalen mit unterschiedlichen Phasen, sowie die Signale und Daten gültig. Somit kann der Übertragungsvorgang in einem aktiven Zustand gehalten werden, bevor das Dateneingangssignal des Selektors ankommt. Die Signale und Daten können zu dem Speicherbus unmittelbar dann übertragen werden, wenn die zu übertragenden Signale und Daten ankommen. Dies ermöglicht eine Signal- und Datenübertragung mit einer hohen Geschwindigkeit.
  • Der nicht ausgewählte Speicherbus wird nicht bei einer Zwischenspannung in einem Busumschaltvorgang gehalten. Daher wird kein Durchgangsstrom fließen und es kann daher die Leistungsaufnahme vermindert werden.
    • Sechstes Ausführungsbeispiel
  • Fig. 18 zeigt schematisch den Aufbau eines Hauptteils einer integrierten Halbleiterschaltungseinrichtung gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung. In Fig. 18 ist eine Verzögerungsschaltung 130 zur Verzögerung eines Speicherauswählsignals CS vorgesehen, das von den Steuerungsbussen 40 und 38 vom Vordecoder 31 gesendet wurde. Ein Selektor 100 umfasst einen Aufbau gleich demjenigen entsprechend der Darstellung in Fig. 17, und überträgt Signale und Daten entsprechend den Taktsignalen P1 und P2. Latchschaltungen 122 und 124 sind jeweils für die Speicherbusse 39 und 36 vorgesehen. Diese Latchschaltungen 122 und 124 entsprechen der in Fig. 17 gezeigten Latchschaltung 120. Die Zwischenspeicherfähigkeit (Latchfähigkeit) der Latchschaltungen 122 und 124 wird niedrig eingestellt zur Erleichterung der Änderung der Daten und Signale der Speicherbusse 39 und 36 entsprechend dem über den Selektor 100 übertragenen Signal.
  • Fig. 19 zeigt ein Beispiel des Aufbaus der Latchschaltungen 122 und 124 gemäß der Darstellung in Fig. 18. In Fig. 19 weisen die Latchschaltungen 122 und 124 den selben Aufbau auf. Daher wird lediglich der Aufbau einer Latchschaltung 124, die vorgesehen ist entsprechend dem Speicherbus 36, beschrieben. Komponenten der Latchschaltung 122, die entsprechend dem Speicherbus 39 vorgesehen sind, sind in Klammern angegeben.
  • Gemäß Fig. 19 umfasst die Latchschaltung 124 einen Inverter 132 zum Invertieren von Signalen und Daten auf dem Speicherbus 36, und eine Inverterschaltung 134 zum Invertieren des von dem Inverter 132 zur Übertragung zum Speicherbus 36 ausgegeben Signals. Die Stromtreiberfähigkeit der Interverschaltung 132 wird in ausreichendem Maße größer eingestellt als die Stromtreiberfähigkeit der Inverterschaltung 134. Somit ist die Ausgangstreiberfähigkeit der Latchschaltung 124 niedrig eingestellt zur Verminderung der Latchfähigkeit. Diese Maßnahme wird ergriffen zum Ändern der zwischenzuspeichernden Signale und Daten mit einer hohen Geschwindigkeit entsprechend Übertragungssignalen und Übertragungsdaten.
  • Der Speicherbus 36 ist ein Mehrfachbitbus. Eine in Fig. 19 gezeigte Latchschaltung ist mit jeder jeweiligen Signalleitung des Speicherbusses 36 verbunden.
  • Fig. 20 ist ein Zeitdiagramm (Signalzeitverläufe) zur Darstellung eines Datenübertragungsvorgangs des Selektors gemäß Fig. 18. Der Signal- und Datenübertragungsvorgang des Selektors 100 gemäß Fig. 18 wird nachstehend unter Bezugnahme auf Fig. 20 beschrieben.
  • In Abhängigkeit von einem Anstieg des Taktsignals P2 ändert sich das Speicherauswählsignal des Vordecoders 31 gemäß Fig. 19. Das Signal auf den Steuerbussen 38 und 40 wird in Abhängigkeit von diesem Speicherauswählsignal geändert. Das Speicherauswählsignal CS wird mittels einer Verzögerungsschaltung 130 zu dem Selektor 100 gesendet. Ein Tristatepuffer oder ein Übertragungsgatter entsprechend der ausgewählten Speichereinrichtung wird aktiviert und in einen Zustand versetzt, der es ermöglicht, dass das Senden eines Signals im Selektor 100 gemäß einem verzögerten Speicherauswählsignal der Verzögerungsschaltung 130 durchgeführt wird.
  • Bei einem Anstieg des Taktsignals P1 auf den H-Pegel ändern sich die Signale und Daten auf dem internen Bus 34, und werden mittels des Selektors zu dem Speicherbus 39 oder 36 übertragen, die der ausgewählten Speichereinrichtung entsprechen. Die Signale und Daten werden mittels der Latchschaltungen 122 oder 124 zwischengespeichert.
  • Mittels der Verzögerungsschaltung 130 führt in geringem Maß die Aktivierungszeit eines verzögerten Speicherauswählsignals den Änderungszeitpunkt des Signals auf dem internen Bus 34. Die Zeitdauer, während der das Speicherauswählsignal CS einen definierten Zustand (H- Pegel) annimmt, kann in ausreichendem Maße in Äquivalenz bezüglich der zu übertragenden Signale und Daten vergrößert werden. Ferner kann die Zeitdauer zum Eintreten der Tristatepufferschaltung in den aktiven Zustand zum Ansteuern des ausgewählten Speicherbusses entsprechend den Übertragungssignalen und -daten vergrößert werden.
  • In Reaktion auf ein Ansteigen des Taktsignals P2 auf den H- Pegel wird das vom Vordecoder 31 ausgegebene Speicherauswählsignal in einen inaktiven Zustand gebracht. Tritt der Selektor 100 in einen nicht leitenden Zustand zu diesem Zeitpunkt entsprechend des inaktiven Zustands des vom Vordecoder 31 ausgegebenen Speicherauswählsignals ein, dann können Signale und Daten nicht zufriedenstellend zu dem ausgewählten Speicherbus gesendet werden. Daher kann die Spannung des ausgewählten Speicherbusses 36 oder 39 bei einem Zwischenspannungspegel gehalten werden. Wird der Speicherbus 36 oder 39 bei einem Zwischenspannungspegel gehalten, dann wird ein Durchgangsstrom in Folge der Zwischenspannung in die Latchschaltung 122 oder 124 fließen, wodurch die Stromaufnahme erhöht wird. Es tritt ferner ein Problem auf, dass das Datenlatchsignal bei einem fehlerhaften Logikpegel in Folge des Zwischenspannungspegels zwischengespeichert wird.
  • Durch das Verzögern der Aktivierungszeitdauer (Periode) des an den Selektor 100 angelegten Speicherauswählsignals unter Verwendung der Verzögerungsschaltung 13 kann die Zeitdauer des Ansteuerns des ausgewählten Speicherbusses 36 oder 39 entsprechend den Signalen und Daten auf dem internen Bus 34im Selektor 100 ausreichend lang eingestellt werden. Dies gewährleistet das Ansteuern des ausgewählten Speicherbusses 36 oder 39 auf einen H- oder L-Pegel, und die Zeitdauer, während der ein Durchgangsstrom zu einer Latchschaltung 122 oder 124 fließt, kann zur Verminderung der Stromaufnahme kurz gehalten werden.
  • Mit anderen Worten, wird der Selektor 100 unter Verwendung eines zweiphasigen nicht überlappenden Taktsignals P1 und P2 angesteuert, dann kann die Zeitdauer zum Ansteuern des ausgewählten Speicherbus entsprechend den Signalen und Daten des Busses 34 ausreichend lang eingestellt werden, wenn die nicht überlappende Periode NOVT dieser Taktsignale P1 und P2 ausreichend lang ist.
  • Ist beispielsweise die H-Pegelperiode des Taktsignals P2 kurz und die Zeitdauer vom Abfallen des Taktsignals P1 auf einen L-Pegel bis zum Anstieg des Taktsignals P2 auf einen H-Pegel ausreichend lang, dann kann der Selektor 100 in verlässlicher Weise in einem leitenden Zustand während einer ausreichenden Zeitdauer bezüglich der Übertragung von Signalen und Daten gehalten werden. Daher kann der ausgewählte Speicherbus in Abhängigkeit von Daten und Signalen auf dem internen Bus 34 korrekt angesteuert werden.
  • Ist hingegen die nicht überlappende Periode NOVT kurz, dann wird die Zeitdauer des Ansteuerns des ausgewählten Speicherbus entsprechend dem Signal auf dem internen Bus 34 im wesentlichen der H-Pegelperiode des Taktsignals P1 entsprechen. Ist die Zeitdauer des Ansteuerns des Busses kurz, dann kann der ausgewählte Speicherbus nicht in ausreichender Weise angesteuert werden, und würde auf einen Zwischenpegel angesteuert, sodass der ausgewählte Speicherbus möglicherweise bei dem Zustand eines Zwischenspannungspegels gehalten wird.
  • Durch das Verzögern der Startzeit und Beendigungszeit der leitenden Periode des Selektors 100 mittels der Verzögerungsschaltung 130 kann die Zeitdauer des leitenden Zustands des Selektors 100 bezüglich der Übertragung von Signalen und Daten in einem derartigen Fall ausreichend lang eingestellt werden. Der ausgewählte Speicherbus kann in ausreichender Weise entsprechend der Änderung des Signals auf dem internen Bus 34 angesteuert werden.
  • Gemäß dem in Fig. 16A gezeigten Aufbau ist es auch in dem Fall, dass eine Verzögerungsschaltung verwendet wird möglich, zu verhindern, dass zu übertragende Signale und Daten zu einem nicht ausgewählten Speicherbus übertragen werden. Auf diese Weise kann das Problem, dass ein nicht ausgewählter Speicherbus bei einem Zwischenpotential gehalten wird, vermieden werden.
  • Durch die Verwendung beispielsweise einer abfallenden Verzögerungsschaltung, die den Übergangszeitpunkt eines Speicherauswählsignals CS zu einem inaktiven Zustand von einem aktiven Zustand anstelle der Verzögerungsschaltung 130 gemäß dem Aufbau von Fig. 18 verzögert, können gleichartige Vorteile erhalten werden.
    • Abwandlung
  • Fig. 21 zeigt einen Aufbau einer Abwandlung des sechsten Ausführungsbeispiels gemäß der vorliegenden Erfindung. In Fig. 21 ist eine allgemeine Signalübertragungsschaltung gezeigt.
  • Gemäß Fig. 21 umfasst die Signalübertragungsschaltung eine Verzögerungsschaltung 150 zum Verzögern eines Freigabesignals EM um eine vorbestimmte Zeitdauer, eine Übertragungsschaltung 125, die in selektiver Weise entsprechend einem verzögerten Freigabesignal END der Verzögerungsschaltung 150 und einem Taktsignal P2 in den leitenden Zustand gebracht wird zum Übertragen eines Eingangssignals IN in Synchronismus mit einer ansteigenden Flanke und abfallenden Flanke des Taktsignals P1, und eine mit dem Ausgang der Übertragungsschaltung 152 verbundene Latchschaltung 154. Die Latchschaltung 154 umfasst einen Aufbau eines halben Latch (schwaches Latch), das aus den Invertern gemäß der Darstellung von Fig. 19 besteht.
  • Ein Freigabesignal EN, das an die Übertragungsschaltung 152 angelegt wird, gelangt in den aktiven Zustand in Synchronismus mit einer ansteigenden Flanke des Taktsignals P2.
  • Fig. 22 zeigt ein Beispiel eines Aufbaus der Übertragungsschaltung 152 gemäß Fig. 21. Gemäß Fig. 22 umfasst die Übertragungsschaltung 152 ein T-Flip-Flop 160, dessen Zustand entsprechend dem Taktsignal P2 geändert wird, eine AND-Schaltung 162 zum Empfangen eines Signals des komplementären Ausgangs/Q des T-Flip-Flops 160 und eines verzögerten Freigabesignals EN und Anlegen des Ausgangssignals an die Verzögerungsschaltung 150, eine AND- Schaltung 164 zum Empfangen eines Taktsignals P1 und eines Eingangssignals EN, und ein Übertragungsgatter 166, das in den leitenden Zustand versetzt wird, wenn das verzögerte Freigabesignal END der Verzögerungsschaltung 150 auf einem H-Pegel liegt, zum Übertragen des Ausgangssignals der AND- Schaltung 164 zu einem Ausgangsanschluss OUT. Das Übertragungsgatter 166 besteht aus einem Übertragungsgatter gemäß Fig. 22. Alternativ kann das Übertragungsgatter 162aus einem CMOS-Übertragungsgatter oder einem Tristatepuffer bestehen.
  • Das T-Flip-Flop 160 wird entsprechend einem Rücksetzsignal RST zurückgesetzt, das selbst nach dem Einschalten oder nach einem Systemreset (Rücksetzen des Systems) aktiviert wird. Daher arbeitet dieses T-Flip-Flop 160 als eine Durch- 2-Teilungsschaltung und ändert den logischen Zustand des Signals des komplementären Ausgangs/Q in Synchronismus mit der ansteigenden Flanke des Taktsignals P2.
  • Fig. 23 ist ein Zeitdiagramm (Signalzeitverläufe) zur Angabe der Wirkungsweise der Übertragungsschaltung der Fig. 21 und 22. Die Wirkungsweise der Schaltung gemäß der Darstellung in den Fig. 21 und 22 wird nachstehend unter Bezugnahme auf Fig. 23 beschrieben.
  • In Synchronismus mit der ansteigenden Flanke des Taktsignals P2 wird das Freigabesignal EN geändert. Das Eingangssignal IN wird in Synchronismus mit einer ansteigenden Flanke des Taktsignals P1 geändert. In Fig. 22 wird das Eingangssignal IN lediglich während einer H- Pegelperiode des Taktsignals P1 gesendet.
  • Erreicht das Taktsignal P2 den H-Pegel, dann wird das Freigabesignal EN auf den H-Pegel angehoben, wobei die AND- Schaltung 162 ein Ausgangssignal mit einem H-Pegel bereitstellt. Die Verzögerungsschaltung 150 verzögert das Ausgangssignal der AND-Schaltung 162 um eine vorbestimmte Zeitdauer zur Erzeugung eines verzögerten Freigabesignals END für das Übertragungsgatter 166. Daher ist das verzögerte Freigabesignal END der Verzögerungsschaltung 150 verzögert bezüglich des Taktsignals P2 um eine vorbestimmte Zeitdauer und erreicht den H-Pegel, auf den es gehalten wird, während eines Taktzyklus des Taktsignals P2, wobei das Übertragungsgatter 166 in den leitenden Zustand gebracht wird.
  • Das Eingangssignal IN wird in Synchronismus mit einer ansteigender Flanke des Taktsignals P1 geändert. Die AND- Schaltung 164 führt dem Übertragungsgatter 166 lediglich während einer H-Pegelperiode des Taktsignals P1 das Eingangssignal IN zu.
  • Da sich während einer H-Pegelperiode des verzögerten Freigabesignals END der Ausgang der AND-Schaltung 164 auf einem H-Pegel befindet, wird eine ausreichende Zeitdauer zum Ansteuern des Ausgangssignal entsprechend dem Eingangssignal IN bereitgestellt. Auf diese Weise wird eine ausreichende Einstellzeit (set-up time) und Haltezeit für das Eingangssignal IN gewährleistet, und das Ausgangssignal kann auf einen Pegel entsprechend dem Eingangssignal IN gesteuert werden.
  • Gemäß der Darstellung in Fig. 23 mittels der gestrichelten Linie wird das Ausgangssignal OUT am Ausgangsknoten möglicherweise lediglich bis zu dem Zwischenspannungspegel und damit zu einem instabilen Zustand angesteuert, wenn das Eingangssignal IN in Synchronismus mit dem Taktsignal P2 geändert wird und die Haltezeit des Eingangssignals IN bezüglich der leitenden Periode des Übertragungsgatters 166 nicht in ausreichender Weise gewährleistet werden kann. Die Verwendung der Verzögerungsschaltung 150 ermöglicht jedoch die Änderung des Signals OUT am Ausgangsknoten auf den Signalpegel entsprechend dem Eingangssignal IN in verlässlicher Weise.
  • Ist die Nicht-Überlappungsperiode NOVT der Taktsignale P1 und P2 kurz, wenn das Freigabesignal EN auf den L-Pegel in Synchronismus mit einer ansteigenden Flanke des Taktsignals P2 absinkt, dann kann der Ausgangsknoten der Übertragungsschaltung 152 nicht in ausreichender Weise entsprechend dem Abfallen des Eingangssignals IN, d. h. entsprechend dem Ausgangssignal der AND-Schaltung 164 angesteuert werden. In diesem Fall kann der Ausgangsanschluss der Übertragungsschaltung 152 nicht vollständig entladen werden und wird auf einem Zwischenspannungspegel gehalten. Daher fließt ein Durchgangsstrom bei der Latchschaltung 150 infolge des Zwischenspannungspegels.
  • Durch Verzögern des Eingangsfreigabesignals EN mittels der Verzögerungsschaltung 150 kann jedoch der Ausgangsknoten vollständig auf einen L-Pegel beim Abfallen des Eingangssignals IN auf einen L-Pegel angesteuert werden. Daher kann das Signal OUT des Ausgangsknotens entsprechend dem Eingangssignal IN auch in dem Fall geändert werden, dass die Nicht-Überlappungsperiode NOVT der Zweiphasentaktsignale kurz ist.
  • In dem in Fig. 22 gezeigten Aufbau wird eine AND-Schaltung 162 verwendet, und ein Eingangssignal IN wird gesendet, wenn das Taktsignal P1 auf einem H-Pegel liegt. Wird in Synchronismus mit einer ansteigenden oder fallenden Flanke des Taktsignals P1 jedoch das Eingangssignal IN geändert, dann wird eine Gatterschaltung, die während der L- Pegelperiode des Taktsignals P1 freigegeben ist, parallel zu der AND-Schaltung 164 vorgesehen für eine Übertragung des Eingangssignals IN zum Übertragungsgatter 166 mittels der Gatterschaltung. Die Gatterschaltung und die AND- Schaltung 164 sind ODER-verknüpft mit dem Eingangsknoten des Übertagungsgatters 166. Das Eingangssignal IN kann somit in Synchronismus mit sowohl der ansteigenden als auch der abfallenden Flanke des Taktsignals P1 übertragen werden.
  • In dem Fall, dass das Freigabeeingangssignal EN und das Eingangssignal IN jeweils entsprechend den Taktsignalen P1 und P2 geändert werden, müssen gemäß der Darstellung in Fig. 24 AND-Schaltungen 162 und 164 nicht vorgesehen sein. In der Verzögerungsschaltung 150 wird das Freigabeeingangssignal IN einfach verzögert und das verzögerte Freigabesignal END wird dem Steuerungseingang des Übertragungsgatters 166 zugeführt. Die Übertragungsschaltung 166 empfängt ein Eingangssignal, das sich in Synchronismus mit sowohl der ansteigenden als auch der abfallenden Flanken des Taktsignals P1 ändert, für eine Übertragung des Eingangssignals, wenn das verzögerte Freigabesignal END aktiv ist.
  • Werden in Synchronismus mit einer ansteigender Flanke oder abfallenden Flanke des Taktsignals P1 gemäß dem in Fig. 24 gezeigten Aufbau die Übertragungssignale und -daten geändert, d. h. wenn Daten in einer Doppeldatenratenbetriebsart übertragen werden, dann können Daten auf einfache Weise mit der doppelten Datenrate übertragen werden.
  • Das Problem, dass ein Übertragungsdaten empfangender nicht ausgewählter Speicherbus auf einen Zwischenspannungspegel angesteuert wird bei Umschalten des Speicherbus kann auch in dem Fall verhindert werden, dass Daten mit der doppelten Datenrate übertragen werden. Insbesondere wenn das Abfallen des Freigabesignals EN verzögert wird, wenn der Speicherbus entsprechend einer Änderung im Freigabesignal EN geschaltet wird, werden die zu übertragenden Daten und Signale zu dem als nächstes auszuwählenden Speicherbus während einer kurzen Zeitdauer zu dem Speicherbus übertragen, der von einem ausgewählten zu einem nicht ausgewählten Zustand übergeht. In einem derartigen Zustand nimmt der nicht auszuwählende Speicherbus einen mittleren Spannungspegel an und bewirkt ein Problem mit einem Durchgangsstrom.
  • Mit einem verzögerten Freigabesignal END können die als nächstes zu einem Speicherbus zu übertragenden Signale und Daten während einer relativ langen Zeitdauer zu dem nicht auszuwählenden Speicherbus übertragen werden. Daher wird ein Zwischenspannungsproblem nicht auftreten.
  • Das verzögerte Freigabesignal END gemäß der Darstellung in Fig. 23 weist ausreichend lange Setup- und Haltezeiten bezüglich beider Flanken des Taktsignals P1 auf. Ein in Synchronismus mit beiden Flanken des Taktsignals P1 geändertes Eingangssignal IN kann in korrekter Weise entsprechend dem Freigabesignal EN übertragen werden, das in Synchronismus mit einer Flanke des Taktsignals P2 geändert wird.
  • In dem Fall, dass der Logikpegel des Eingangssignals IN während eines Taktzyklus des Taktsignals P1 gemäß dem in Fig. 22 gezeigten Aufbau des Übertragungsgatters 152 festgelegt ist, ist es ausreichend, das Taktsignal P1 über ein T-Flip-Flop an die AND-Schaltung 164 anzulegen. Eine ausreichende Haltezeit für das Eingangssignal IN ist gewährleistet, und ein Signal entsprechend dem Eingangssignal IN kann in korrekter Weise zum Ausgangsknoten übertragen werden. Daher kann das Problem, dass der Ausgangsknoten bei einem Zwischenspannungspegel gehalten wird, vermieden werden.
  • Gemäß dem vorliegenden sechsten Ausführungsbeispiel im Falle des Aufbaus einer Übertragungsschaltung, die zuerst zu einem Freigabezustand gebracht wird und der danach ein Eingangssignal zugeführt wird, wird das Freigabesignal um eine vorbestimmte Zeitdauer verzögert, und es kann daher der Ausgangsknoten in korrekter Weise entsprechend der Eingangssignals angesteuert werden. Es wird verhindert, dass der Ausgangsknoten bei einem Zwischenpotential gehalten wird. Die Stromaufnahme wird dadurch vermindert.
  • In dem in den Fig. 17 und 18 gezeigten Aufbau ist ein Daten- und Signalübertragungsweg vom internen Bus 34 zu den Speicherbussen 39 und 36 gezeigt. Sind die Speicherbusse 36 und 39 jeweils bidirektionale Datenbusse, dann muss ein gleichartiger Aufbau lediglich bei dem Übertragungsweg vom Speicherbus zu dem internen Bus angeordnet sein.
  • Gemäß der vorliegenden Erfindung ist der Halbleiterchipbereich in einen inneren Schaltungsbereich und einen Bereich außerhalb der Pads aufgeteilt, und eine Speichereinrichtung ist im Außenbereich bezüglich der Pads angeordnet. Daher kann eine Vergrößerung oder Verkleinerung der Speicherkapazität der Speichereinrichtungen auf einfache Weise berücksichtigt werden. Der Aufwand für Layoutänderungen kann vermindert werden. Ebenfalls wird die für eine Überprüfung erforderliche Zeitdauer vermindert.
  • Tritt die Übertragungsschaltung in einen Freigabezustand vor dem Empfangen eines Eingangssignals ein, dann kann der Ausgangsknoten in verlässlicher Weise entsprechend dem Eingangssignal durch Verzögern des Freigabesignals um eine vorbestimmte Zeitdauer angesteuert werden. Das Problem des Ansteuerns des Ausgangsknotens auf einen Zwischenpotentialpegel kann verhindert und die Stromaufnahme kann vermindert werden.
  • Ein Halbleiterchip CH ist somit in einen ersten Halbleiterbereich 2, der von Pads 1 umgeben ist und einen Bereich außerhalb der Pads aufgeteilt. Eine Speichereinrichtung 20 ist in dem Bereich außerhalb der Pads vorgesehen. Eine Speichereinrichtung 37, die in dem ersten Halbleiterbereich 2 angeordnet ist und die Speichereinrichtung 20 außerhalb der Pads 1 sind mittels einer Busschnittstelleneinheit (BIU) 33 über getrennte Speicherbusse 36 und 39 und einen Selektor 100 verbunden. Der Selektor 100 wird mit zweiphasigen nicht überlappenden Taktsignalen P1 und P2 angesteuert. Eine integrierte Halbleiterschaltungseinrichtung ist in der Weise vorgesehen, dass auf einfache Weise eine Änderung in der Speicherkapazität der Speichereinrichtung berücksichtigt werden kann, und dass eine Übertragung von Signalen und Daten mit einer hohen Geschwindigkeit und einer niedrigen Leistungsaufnahme ungeachtet von Änderungen in der Länge der Verbindungsleitungen des Busses gewährleistet ist.

Claims (20)

1. Integrierte Halbleiterschaltungseinrichtung, mit:
einem ersten Halbleiterbereich (2) mit einer darauf angeordneten internen Schaltungsanordnung, wobei die interne Schaltungsanordnung eine Verarbeitungseinheit (3; 3, 33) umfasst,
einem zweiten Halbleiterbereich (20) mit einer ersten, darauf angeordneten Speichereinheit (20; 22, 25; 54, 56; 80a bis 80f), wobei die erste Speichereinheit Daten speichert, die zumindest von der Verarbeitungseinheit verwendet werden, und
zwischen dem ersten und zweiten Halbleiterbereich angeordnete Pads (1).
2. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, wobei die Pads (1) um den ersten Halbleiterbereich (2) angeordnet sind.
3. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, wobei der zweite Halbleiterbereich umfasst:
einen ersten Unterhalbleiterbereich (22), der bezüglich der Pads (1) gegenüber dem ersten Halbleiterbereich angeordnet ist, und
einen zweiten Unterhalbleiterbereich (25), der bezüglich der Pads gegenüber dem ersten Halbleiterbereich angeordnet ist, wobei der erste und zweite Halbleiterbereich zueinander gegenüberliegend bezüglich des ersten Halbleiterbereichs (2) angeordnet sind.
4. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, ferner mit:
einer zweiten, in dem ersten Halbleiterbereich (2) angeordnete Speichereinheit (37; 82a bis 82c),
einer Speicherauswahlsignalerzeugungsschaltung (31; 70) zum Erzeugen eines Speicherauswählsignals (CS) zum Bestimmen einer der ersten und zweiten Speichereinheiten (20, 37; 80a bis 80f, 82a bis 82c) entsprechend einem Speicheradressensignal der Verarbeitungseinheit (3), und
einer Speicherauswählschaltung (35; 35, 71 bis 73; 100) zum elektrischen Verbinden einer der ersten und zweiten Speichereinheiten mit der Verarbeitungseinheit entsprechend einem Speicherauswählsignal (CS) der Speicherauswählsignalerzeugungsschaltung.
5. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 4, wobei die Pads (1) in demselben Anordnungsmuster mit einer gleichen Teilung unabhängig von einer Speicherkapazität der ersten und zweiten Speichereinheiten (20, 34; 80a bis 80f, 82a bis 82c) angeordnet sind.
6. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, wobei die erste Speichereinheit (80a bis 80f) eine Vielzahl von Speicherschaltungen (80a bis 80f) eines gemeinsamen Typs aufweist, auf die durch die Verarbeitungseinheit (3) alternativ zugegriffen werden kann.
7. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, wobei die in dem ersten Halbleiterbereich (2) angeordnete interne Schaltungsanordnung (2) ein festgelegtes Schaltungslayout unabhängig von einer Speicherkapazität der ersten Speichereinheit (20; 54, 64) aufweist.
8. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, ferner mit:
einer in dem ersten Halbleiterbereich (2) angeordneten zweiten Speichereinheit (37; 82a bis 82c),
einem ersten Bus (40; 75), der mit der ersten Speichereinheit (20; 80a bis 80f) verbunden ist,
einem mit der zweiten Speichereinheit verbundenen zweiten Bus (36; 79a bis 79c), und
einer Busauswählschaltung (30, 35; 70, 75, 77) zum selektiven und elektrischen Verbinden des ersten und zweiten Busses mit einem dritten Bus (34) entsprechend einem Speicheradressensignal der Verarbeitungseinheit (3, 33),
wobei die Verarbeitungseinheit (3, 33) eine mit dem dritten Bus verbundene Busschnittstelleneinheit (33) umfasst.
9. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, wobei die erste Speichereinheit (80a bis 80f) eine Vielzahl von Blöcken (80a bis 80f) aufweist, und
die integrierte Halbleiterschaltungseinrichtung ferner umfasst:
eine zweite, auf dem ersten Halbleiterbereich (2) angeordnete Speichereinheit (82a bis 82c), die eine Vielzahl von Blöcken (82a bis 82c) umfasst, und
eine Blockdecoderschaltung (70) zum Erzeugen eines Speicherblockauswählsignals (CS) zum Auswählen eines Blocks aus der ersten und zweiten Speichereinheit entsprechend einem Speicheradressensignal der Verarbeitungseinheit (3), wobei das Speicherauswählsignal ein Speicherauswählsignal zum Spezifizieren eines der ersten und zweiten Speichereinheiten sowie ein Blockauswählsignal zum Auswählen eines Blocks umfasst,
eine Vielzahl von ersten Bussen (76a bis 76f), die jeweils entsprechend der Vielzahl der Blöcke der ersten Speichereinheit angeordnet sind,
eine Vielzahl von zweiten Bussen (79a bis 79c), die jeweils entsprechend der Vielzahl der Blöcke der zweiten Speichereinheit angeordnet sind, und
eine Auswählschaltung (35, 71 bis 73) zum Verbinden eines für eine ausgewählte Speichereinrichtung vorgesehenen Busses mit der Verarbeitungseinheit (3) über eine Busschnittstelleneinheit (33) entsprechend dem Speicherauswählsignal.
10. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 9, wobei die Auswählschaltung (35, 71 bis 73) umfasst:
einen ersten Selektor (72, 73), der in Abhängigkeit von dem Speicherauswählsignal den für einen ausgewählten Block der ersten Speichereinheit (80a bis 80f) angeordneten ersten Bus (76a bis 76f) elektrisch mit einem dritten Bus (75) verbindet,
einen zweiten Selektor (71) zum Verbinden eines zweiten, für einen ausgewählten Block der zweiten Speichereinheit (82a bis 82c) vorgesehenen Busses (79a bis 79c) mit einem vierten Bus (77) entsprechend einem Speicherauswählsignal, und
einen dritten Selektor (35) zum elektrischen Verbinden eines der dritten und vierten Busse mit einem fünften Bus (34) entsprechend dem Speicherauswählsignal, wobei der fünfte Bus elektrisch mit der Verarbeitungseinheit (3) über die Busschnittstelleneinheit (33) verbunden ist.
11. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, ferner mit:
eine in dem ersten Halbleiterbereich (2) angeordnete zweite Speichereinheit (37),
eine Decoderschaltung (31) zum Erzeugen eines Speicherauswählsignals (CS) zum Spezifizieren einer der ersten und zweiten Speichereinheiten (20, 37) entsprechend einem Speicheradressensignal der Verarbeitungseinheit (3), und
einer Auswählschaltung (100), die entsprechend einem ersten Taktsignal (P2) freigegeben wird, zum Übertragen von durch die Verarbeitungseinheit (3, 33) empfangenen Daten entsprechend einem zweiten Taktsignal (P1), das komplementär zum ersten Taktsignal ist, zu einer der ersten und zweiten Speichereinheiten entsprechend dem Speicherauswählsignal, wobei die Auswählschaltung in Abhängigkeit von dem ersten Taktsignal freigegeben wird, bevor die Daten der Verarbeitungseinheit gültig werden.
12. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, ferner mit:
einer in dem ersten Halbleiterbereich (2) angeordneten zweiten Speichereinheit (37),
einer Decoderschaltung (31) zum Erzeugen eines Speicherauswählsignals (CS) zum Spezifizieren einer der ersten und zweiten Speichereinheiten (20, 37) in Abhängigkeit von einem Speicheradressensignal der Verarbeitungseinheit (3, 33), und
einer Auswählschaltung (100) zum elektrischen Verbinden einer der ersten und zweiten Speichereinheiten mit der Verarbeitungseinheit in Abhängigkeit von dem Speicherauswählsignal, wobei das Speicherauswählsignal gültig wird entsprechend einem ersten Taktsignal (P2), und mittels der Auswählschaltung übertragene Daten einen gültigen Zustand annehmen in Synchronismus mit einem zweiten Taktsignal (P1), das zu dem ersten Taktsignal komplementär ist.
13. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 1, ferner mit:
einer auf dem ersten Halbleiterbereich (2) angeordneten zweiten Speichereinheit (37),
einer Auswählsignalerzeugungsschaltung (31) zur Erzeugung eines Speicherauswählsignals (CS) zum Spezifizieren einer ersten und zweiten Speichereinheit entsprechend einem Speicheradressensignal der Verarbeitungseinheit (3) und zum Senden des Speicherauswählsignals in Synchronismus mit einem ersten Taktsignal (P2),
einer Auswählschaltung (100) zum Verbinden einer der ersten und zweiten Speichereinheiten mit einem internen Bus (34) entsprechend dem Speicherauswählsignal, und
einer Übertragungsschaltung (33) zum Übertragen von Daten von der Verarbeitungseinheit zu der Auswählschaltung über den internen Bus in Synchronismus mit einem zweiten Taktsignal (P1), das zu dem ersten Taktsignal komplementär ist.
14. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 13, wobei das erste und zweite Taktsignal (P2, P1) zweiphasige nicht überlappende Taktsignale sind, und das Speicherauswählsignal und die Daten jeweils in Synchronismus mit den ersten Flanken (RISE) des ersten und zweiten Taktsignals in den bestimmten Zustand übergehen.
15. Integrierte Halbleiterschaltungseinrichtung, mit
einer Verarbeitungseinheit (3) zur Durchführung einer vorbestimmten Verarbeitung,
einer ersten Speichereinheit (20) zum Speichern von Daten einschließlich für die Verarbeitungseinheit erforderliche Daten,
einer zweiten Einheit (37) zum Speichern von Daten einschließlich für die Verarbeitungseinheit erforderliche Daten,
einer Auswählsignalerzeugungsschaltung (31) zum Erzeugen eines Speicherauswählsignals (CS) zum Spezifizieren der ersten und zweiten Speichereinheit entsprechend einem Speicheradressensignal der Verarbeitungseinheit, und Senden des Speicherauswählsignals in Synchronismus mit einem ersten Taktsignal (P2),
einer Auswählschaltung (100) zum elektrischen Verbinden der ersten und zweiten Speichereinheiten selektiv mit einem internen Bus (34) in Übereinstimmung mit dem Speicherauswählsignal, und
einer Übertragungsschaltung (33) zum Übertragen der Daten von der Verarbeitungseinheit zu der Auswählschaltung über den internen Bus in Synchronismus mit einem zweiten Taktsignal (P1), das komplementär zu dem ersten Taktsignal ist.
16. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 15, ferner mit einer Verzögerungsschaltung (130) zur Verzögerung eines Ausgangssignals der Auswählsignalerzeugungsschaltung (31) für ein Senden zu der Auswählschaltung (100).
17. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 15, wobei ein Ausgangssignal der Übertragungsschaltung (33) in den definierten Zustand übergeht, nachdem ein Ausgangssignal der Auswählsignalerzeugungsschaltung (31) in den definierten Zustand übergeht.
18. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 15, wobei das erste und zweite Taktsignal zweiphasige nicht überlappende Taktsignale (P2, P1) sind.
19. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 15, wobei sich ein Ausgangssignal der Übertragungsschaltung (33) in einem definierten Zustand während eines halben Zyklus des zweiten Taktsignals (P1) befindet, und ein Ausgangssignal der Auswählsignalerzeugungsschaltung (31) sich in einem definierten Zustand während einer Taktzyklusperiode des ersten Taktsignals (P2) befindet.
20. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 15, ferner mit einer Latchschaltung (120; 122, 126), die an einem Ausgangsknoten der Auswählschaltung (100) vorgesehen ist zum Zwischenspeichern von durch die Auswählschaltung ausgegebenen Daten.
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