DE10240406A1 - Verfahren zum Ausbilden einer inneren Nitridabstandsschicht für eine Tiefgrabenbauelement-DRAM-Zelle - Google Patents

Verfahren zum Ausbilden einer inneren Nitridabstandsschicht für eine Tiefgrabenbauelement-DRAM-Zelle

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Abstract

Es wird ein Verfahren zum Ausbilden einer inneren Nitridabstandsschicht in einer DRAM-Zelle mit Tiefgrabenbauelement angegeben. Das Verfahren beinhaltet das Abscheiden eines Oxidliners in einem aus einem Halbleitermaterial geätzten Graben, wobei der Oxidliner an eine Padnitridschicht, eine Padoxidschicht unter der Padnitridschicht und ein zurückgenommenes Gatepoly im Graben anstößt. Das Verfahren beinhaltet weiterhin das Abscheiden eines Abstandsschichtmaterials auf dem Oxidliner, das Entfernen belichteter Teile der Oxidschicht vom Halbleiter und das Abscheiden eines Polyzapfenmaterials über dem Halbleiter, wobei das Abstandsschichtmaterial in Polyzapfenmaterial verkapselt wird. Das Verfahren beinhaltet das Polieren des Halbleiters bis auf die obere Grabenoxidschicht und das Ätzen der oberen Grabenoxidschicht.

Description

    ALLGEMEINER STAND DER TECHNIK 1. Erfindungsgebiet
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und insbesondere eine innere Tiefgrabennitridabstandsschicht für Grabenseitenwand-Vertikalbauelement-DRAM-Zellen.
  • 2. Erörterung des Stands der Technik
  • Die Entwicklung von Direktzugriffs-(DRAM)-Speicherzellen mit vertikalem Grabenseitenwandbauelement hat verschiedene Probleme aufgeworfen. Beispielsweise benötigen DRAM-Zellen mit vertikalem Grabenseitenwandbauelement Platz, weshalb es schwierig ist, hochdichte Zellen zu erzielen. Weiterhin sind DRAM-Zellen mit vertikalem Grabenseitenwandbauelement für Bitleitungskurzschlüsse anfällig.
  • Die schlechte Wortleitung-Bitleitung-Ausbeute bei DRAM- Zellen mit vertikalem Grabenseitenwandbauelement hat die Untersuchung von Zellenkonzepten bezüglich Vertikalarray- Bauelementen begrenzt. Bei einer DRAM-Zelle mit vertikalem Grabenseitenwandbauelement verlaufen die Wortleitungen direkt über dem Gatepoly des vertikalen Bauelements, das im oberen Teil des Grabens vergraben ist. Da die Wortleitung in der Regel um etwa 30% schmaler ist als die obere Breite des Grabens, bedeckt die Wortleitung den Graben nicht vollständig. Unter Annahme einer perfekten Ausrichtung der Wortleitung auf den tiefen Graben ist selbst nach Anordnung der Abstandsschicht die Oberseite des vertikalen Gatepoly ungeschützt und kann den Bitleitungskontakt berühren.
  • Bauelementtechnologien mit planaren Arrays enthalten Nitridabstandsschichten, um die Seitenwand der Gateleiterleitung zu schützen. Die obere Breite des tiefen Grabens ist in der Regel größer als die Breite der Gateleiterleitung. Die Ausbildung einer Abstandsschicht im tiefen Graben beinhaltet eine Ätzung einer Ausnehmung, eine Abscheidung und Ätzung einer Abstandsschicht und eine Wiederauffüllung und Planarisierung des Poly. Diese Schritte erfolgen am Ende des Tiefgrabenverfahrens, und der Polyzapfen wird auf die Höhe des Padnitrids planarisiert. Da ein weiterer Planarisierungsschritt am Ende des Isolationsgrabenprozesses erfolgt, der etwas Padnitrid verbraucht, kann das Nitrid der Abstandsschicht ein Teil der Oberfläche werden. Daher wird das Nitrid der Abstandsschicht mit der Ablösung des Padnitrids abgelöst. Ein Wiederauffüll- und Rückätzprozeß wird benötigt, um Nahtstellen und Hohlräume zu füllen.
  • Diese Nahtstellen und Hohlräume werden bei kleineren Grundregeln problematischer, da durch sie die Funktionsfähigkeit des Bauelements verschlechtert wird und die Speicherzeit des Grabenkondensators reduziert werden kann, was sich auf die Leistung des Bauelements negativ auswirkt.
  • Es besteht somit ein Bedarf für eine innere Nitridabstandsschicht für DRAM-Zellen mit Tiefgrabenbauelement, die während der Bauelementausbildung erhalten bleibt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Ausbilden einer inneren Nitridabstandsschicht in einer DRAM-Zelle mit Tiefgrabenbauelement bereitgestellt. Das Verfahren beinhaltet das Abscheiden eines Oxidliners in einem aus einem Halbleitermaterial geätzten Graben, wobei der Oxidliner an eine Padnitridschicht, eine Padoxidschicht unter der Padnitridschicht und ein zurückgenommenes Gatepoly im Graben anstößt. Das Verfahren beinhaltet weiterhin das Abscheiden eines Abstandsschichtmaterials auf dem Oxidliner, das Entfernen belichteter Teile der Oxidschicht vom Halbleiter und das Abscheiden eines Polyzapfenmaterials über dem Halbleiter, wobei das Abstandsschichtmaterial in Polyzapfenmaterial verkapselt wird. Das Verfahren beinhaltet das Polieren des Halbleiters bis auf die obere Grabenoxidschicht und das Ätzen der oberen Grabenoxidschicht.
  • Das Verfahren beinhaltet das Ätzen der Abstandsschicht bis unter eine obere Oberfläche des Padnitrids vor dem Abscheiden des Polyzapfenmaterials.
  • Das Entfernen belichteter Teile der Oxidschicht umfaßt weiterhin das Durchführen einer Ozonreinigung.
  • Durch das Ätzen der oberen Grabenoxidschicht wird die Abstandsschicht freigelegt. Das Verfahren beinhaltet das Ausbilden einer Wortleitung über dem Gatepoly und das Ausbilden einer Gateleiterabstandsschicht neben der Wortleitung mit einer die Abstandsschicht überlappenden Breite, wobei die Abstandsschicht im wesentlichen verhindert, daß ein Bitleitungskontakt das Gatepolymaterial im Graben kontaktiert.
  • Die Abstandsschicht wird während einer Ausbildung aktiver Bereichskomponenten beibehalten. Das Abstandsschichtmaterial wird auf dem Oxidliner in einer Tiefe im Halbleitermaterial und mit einer Höhe größer als das Halbleitermaterial abgeschieden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Ausbilden einer inneren Nitridabstandsschicht in einer DRAM-Zelle mit Tiefgrabenbauelement bereitgestellt. Das Verfahren beinhaltet das Abscheiden eines Oxidliners in einem aus einem Halbleitermaterial geätzten Graben, wobei das Oxid an eine Padnitridschicht, eine Padoxidschicht unter der Padnitridschicht und ein zurückgenommenes Gatepoly im Graben anstößt. Das Verfahren beinhaltet weiterhin das Abscheiden eines Abstandsschichtmaterials auf auf dem Halbleiter, das Ätzen der Abstandsschicht bis unter eine obere Oberfläche des Padnitrids und das Ausführen einer Ozonreinigung zum Entfernen belichteter Teile der Oxidschicht vom Halbleiter. Das Verfahren beinhaltet das Abscheiden eines Polyzapfenmaterials über dem Halbleiter, wobei der Graben mit dem Polyzapfenmaterial gefüllt wird, das Polieren des Halbleiters bis auf die obere Grabenoxidschicht und das Ätzen der oberen Grabenoxidschicht.
  • Durch das Ätzen der oberen Grabenoxidschicht wird die Abstandsschicht freigelegt. Das Verfahren beinhaltet das Ausbilden einer Wortleitung über dem Gatepoly und das Ausbilden einer Gateleiterabstandsschicht neben der Wortleitung mit einer die Abstandsschicht überlappenden Breite, wobei die Abstandsschicht im wesentlichen verhindert, daß ein Bitleitungskontakt das Gatepolymaterial im Graben kontaktiert.
  • Die Abstandsschicht wird während der Ausbildung des aktiven Bereichs beibehalten. Das Abstandsschichtmaterial wird auf dem Oxidliner in einer Tiefe im Halbleitermaterial und mit einer Höhe größer als das Halbleitermaterial abgeschieden.
  • Gemäß einer Ausführungsform der Erfindung wird ein vertikales Tiefgrabenbauelement für einen dynamischen Zugriffshalbleiterspeicher bereitgestellt, das einen Oxidliner in einem oberen Teil eines Grabens enthält, ein vertikales Gatepoly, das einen Teil des Grabens füllt, und eine Abstandsschicht, die vor einem Aktiv-Bereich-Prozeß auf dem Oxidliner ausgebildet und während dieses Prozesses beibehalten wird, zum Verhindern eines Kontakts zwischen dem vertikalen Gatepoly und einem Bitleitungskontakt.
  • Die Abstandsschicht überlappt eine Gateleiterabstandsschicht gemäß eiher kritischen Entfernung und einer Überdeckungstoleranz.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Unter Bezugnahme auf die beiliegenden Zeichnungen werden unten bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlicher beschrieben. Es zeigen:
  • Fig. 1 ein Flußdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ein Diagramm eines Querschnitts einer DRAM-Zelle mit vertikalem Grabenseitenwandbauelement gemäß einer Ausführungsform der vorliegenden Erfindung;
  • Fig. 3 eine Fortsetzung von Fig. 1 gemäß einer Ausführungsform der vorliegenden Erfindung und
  • Fig. 4 ein Diagramm eines Querschnitts einer DRAM-Zelle mit vertikalem Grabenseitenwandbauelement einschließlich einer inneren Nitridabstandsschicht im tiefen Graben gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung stellt ein System und ein Verfahren zum Isolieren eines Bitleitungskontakts von einer benachbarten Wortleitung bereit. Das Verfahren integriert eine innere Nitridabstandsschicht in einem tiefen Graben in eine Grabenseitenwand einer DRAM-Zelle mit Vertikalbauelement. Die innere obere Tiefgrabenabstandsschicht wird während eines AA-(Active Area = aktiver Bereich)-Prozesses beibehalten. Das Verfahren verhindert, daß der Bitleitungskontakt sich mit dem vertikalen Gatepolysilizium (Si) verbindet. Das Verfahren erzeugt eine obere Tiefgraben-Nitridabstandsschicht, die durch ein Ätzen mit dem Ablösen des Padnitrids nicht entfernt wird, z. B. während eines AA-Prozesses beibehalten wird. Da keine Nahtstelle oder kein Hohlraum erzeugt wird, ist keine Wiederauffüllung erforderlich.
  • Um diesen Kontakt- oder Kurzschlußmechanismus zu vermeiden, wird im oberen Teil des tiefen Grabens eine Abstandsschicht angeordnet. Diese Abstandsschicht ist so ausgelegt, daß sie für zulässige kritische Abmessungen (CD) und Überdeckungstoleranzen eine erwünschte Überlappung mit einer Gateleiterabstandsschicht aufweist.
  • Da ein tiefer Graben gegenüber der Dimensionierung während des Entwurfs größer ausgebildet ist, ist die mögliche Kontaktfläche für einen entsprechenden Bitleitungskontakt bereits reduziert. Die Tiefgrabenabstandsschicht kann sich auf der Innenseite oder auf der Außenseite des tiefen Grabens befinden. Das Abstandsschichtmaterial kann beispielsweise Nitrid enthalten. Nitrid weist für die Ätzung des Bitleitungskontakts eine erwünschte Selektivität auf. Die Breite der Abstandsschicht ist so gewählt, daß für alle zulässigen CD- und Überdeckungstoleranzen eine erwünschte Überlappung der Gateleiterabstandsschicht mit der inneren Tiefgrabenabstandsschicht erzielt wird. Falls das Ätzen des Gateleiters in dem Gatepoly eine ausreichende Überätzung aufweist, kann eine Einflußnahme auf die Gateleiterabstandsschicht angenommen werden, die das Ausmaß der benötigten inneren Tiefgraben-Abstandsschicht reduziert.
  • Gemäß eiher Ausführungsform der vorliegenden Erfindung wird die Abstandsschicht während der Ablösung des Padnitrids beibehalten. Da die Abstandsschicht beibehalten wird, sind keine zusätzlichen Schritte erforderlich, um beispielsweise einen Hohlraum wieder aufzufüllen, der nach dem Ätzen von Abstandsschichtmaterial von einem Bauelement zurückgeblieben ist.
  • Eine Ätzung der Abstandsschicht zieht die Schulter der oberen Tiefgrabenabstandsschicht bezüglich der Padnitridhöhe nach unten. Nach dem Füllen und Planarisieren des Polyzapfens verkapselt somit Poly-Si das Nitrid der Abstandsschicht. Das Poly-Si verhindert, daß die Abstandsschicht während eines Ablösens des Padnitrids geätzt wird.
  • Unter Bezugnahme auf Fig. 1 beinhaltet ein Verfahren zum Ausbilden eines Vertikal-DRAMs mit tiefem Graben ein Poly- Rückätzen einer vergrabenen Brücke 102 zur Ausbildung eines Tiefgrabenkondensators. Das Verfahren beinhaltet ein Zurückziehen 104 und eine Arrayopferoxidation 106. Ein Grabendeckoxid wird über der Oberfläche des Halbleiters 108 aufgewachsen. Eine Gatepolyoxidschicht wird über dem Grabendeckoxid 110 aufgewachsen. Ein chemisch-mechanisches Polieren entfernt Teile der Gatepolyoxidschicht 112, und eine zweite Arrayausnehmung wird vorgenommen 114. Über eine In-situ- Dampferzeugung wird ein Oxidliner aufgewachsen 116.
  • Wie in Fig. 2 gezeigt, wird ein Oxidliner 202 an den Grabenwänden ausgebildet, und er bedeckt ein ausgenommenes Gatepoly 204 im Graben. Ein Grabendeckoxid 206 bedeckt eine Padnitridschicht 208. Ein Teil der Grabenwände wird aus Padoxid 210 ausgebildet.
  • Nach Fig. 3 wird eine Abstandsschicht entlang der Oberfläche des Grabens 118 abgeschieden und bis hinunter auf die Schulter der Abstandsschicht, und zwar ausreichend bis unter die Padnitridoberfläche, geätzt 120. Dadurch wird sichergestellt, daß sich immer etwas Poly-Si auf der Abstandsschicht befindet. Die zum Padnitrid hin liegende Seite der Abstandsschicht wird von dem Oxidliner geschützt, der vor dem Abscheiden des Nitrids der Abstandsschicht aufgetragen wird. Der Oxidliner schützt auch die Ecke des Padnitrids um den Graben herum beim Ätzen der Abstandsschicht. Dies ist der einzige Bereich, in dem das Padnitrid der Ätzung der Abstandsschicht ausgesetzt wird, der restliche Teil der Padnitridoberfläche wird durch das Grabendeckoxid geschützt. Es wird eine Ozonreinigung 122 angewandt, beispielsweise eine UV-Ozonreinigung zum Entfernen von Fotoresist und anderen organischen Filmen von der Waferoberfläche. Durch UV-Ozon- Reinigungsvorgänge wird freiliegendes Silizium oxidiert, und das gebildete Oxid kann beispielsweise durch einen HF-Dampf- Prozeß entfernt werden. Ein Polyzapfen wird abgeschieden 124, und die überschüssigen Teile werden durch CMP bis hinunter auf das Grabendeckoxid 126 entfernt. Dann wird das Grabendeckoxid geätzt 128 (z. B. Ätzen des Gateleiters), beispielsweise durch eine Naßätzung, um das Padnitrid freizulegen. Es erfolgt eine Zapfenausbesserung 130, um den Polyzapfen an die Höhe des Padnitrids anzugleichen.
  • Wie in Fig. 4 gezeigt, sind das System und das Verfahren so ausgelegt, daß die Abstandsschicht 402 in Oxid oder Poly-Si 404 verkapselt wird. Durch diese Verkapselung wird sichergestellt, daß die Abstandsschicht nicht bei dem Padnitridablösen herausgelöst werden kann. Deshalb wird kein Wiederauffüllen und Rückätzen einer Ausnehmung benötigt. Die Abstandsschicht 402 ist höher als das Si-Substrat, wodurch ein Ätzen des Gateleiters das Poly-Si des Tiefgrabenzapfens auf dem Nitrid der Abstandsschicht entfernen kann. Die erste und zweite Oxidschicht sowie der Polyzapfen verhindern, daß die Abstandsschicht durch das Gateleiterätzen geätzt wird.
  • Nachdem Ausführungsformen für ein System und Verfahren zum Integrieren einer inneren Nitridabstandsschicht in ein Tiefgraben-DRAM-Bauelement beschrieben worden sind, wird angemerkt, daß der Fachmann angesichts der obigen Lehren Modifikationen und Abänderungen vornehmen kann. Es ist deshalb zu verstehen, daß an den offenbarten besonderen Ausführungsformen der Erfindung Änderungen vorgenommen werden können, die innerhalb des Schutzbereichs und Gedankens der Erfindung liegen, wie sie durch die beigefügten Ansprüche definiert ist. Nachdem die Erfindung somit mit den Einzelheiten und der Ausführlichkeit beschrieben worden ist, die von den Patentgesetzen gefordert werden, wird in den beigefügten Ansprüchen das dargelegt, was beansprucht wird und durch eine Patenturkunde geschützt werden soll.

Claims (14)

1. Verfahren zum Ausbilden einer inneren Nitridabstandsschicht in einer DRAM-Zelle mit Tiefgrabenbauelement, mit den Schritten:
Abscheiden eines Oxidliners in einem aus einem Halbleitermaterial geätzten Graben, wobei der Oxidliner an eine Padnitridschicht, eine Padoxidschicht unter der Padnitridschicht und ein zurückgenommenes Gatepoly im Graben anstößt;
Abscheiden eines Abstandsschichtmaterials auf dem Oxidliner;
Entfernen belichteter Teile der Oxidschicht vom Halbleiter;
Abscheiden eines Polyzapfenmaterials über dem Halbleiter, wobei das Abstandsschichtmaterial in Polyzapfenmaterial verkapselt wird;
Polieren des Halbleiters bis auf die obere Grabenoxidschicht und
Ätzen der oberen Grabenoxidschicht.
2. Verfahren nach Anspruch 1, weiterhin mit dem Schritt des Ätzens der Abstandsschicht bis unter eine obere Oberfläche des Padnitrids vor dem Abscheiden des Polyzapfenmaterials.
3. Verfahren nach Anspruch 1, wobei der Schritt des Entfernens belichteter Teile der Oxidschicht weiterhin das Durchführen einer Ozonreinigung umfaßt.
4. Verfahren nach Anspruch 1, wobei der Schritt des Ätzens der oberen Grabenoxidschicht die Abstandsschicht freilegt.
5. Verfahren nach Anspruch 4, weiterhin mit den Schritten:
Ausbilden einer Wortleitung über dem Gatepoly und Ausbilden einer Gateleiterabstandsschicht neben der Wortleitung mit einer die Abstandsschicht überlappenden Breite, wobei die Abstandsschicht im wesentlichen verhindert, daß ein Bitleitungskontakt das Gatepolymaterial im Graben kontaktiert.
6. Verfahren nach Anspruch 1, wobei die Abstandsschicht während einer Ausbildung aktiver Bereichskomponenten beibehalten wird.
7. Verfahren nach Anspruch 1, wobei das Abstandsschichtmaterial auf dem Oxidliner in einer Tiefe im Halbleitermaterial und mit einer Höhe größer als das Halbleitermaterial abgeschieden wird.
8. Verfahren zum Ausbilden einer inneren Nitridabstandsschicht in einer DRAM-Zelle mit Tiefgrabenbauelement, mit den Schritten:
Abscheiden eines Oxidliners in einem aus einem Halbleitermaterial geätzten Graben, wobei das Oxid an eine Padnitridschicht, eine Padoxidschicht unter der Padnitridschicht und ein zurückgenommenes Gatepoly im Graben anstößt;
Abscheiden eines Abstandsschichtmaterials auf dem Halbleiter;
Ätzen der Abstandsschicht bis unter eine obere Oberfläche des Padnitrids;
Vornehmen einer Ozonreinigung zum Entfernen belichteter Teile der Oxidschicht vom Halbleiter;
Abscheiden eines Polyzapfenmaterials über dem Halbleiter, wobei der Graben mit dem Polyzapfenmaterial gefüllt wird;
Polieren des Halbleiters bis auf die obere Grabenoxidschicht und
Ätzen der oberen Grabenoxidschicht.
9. Verfahren nach Anspruch 8, wobei der Schritt des Ätzens der oberen Grabenoxidschicht die Abstandsschicht freilegt.
10. Verfahren nach Anspruch 9, weiterhin mit den Schritten:
Ausbilden einer Wortleitung über dem Gatepoly und Ausbilden einer Gateleiterabstandsschicht neben der Wortleitung mit einer die Abstandsschicht überlappenden Breite, wobei die Abstandsschicht im wesentlichen verhindert, daß ein Bitleitungskontakt das Gatepolymaterial im Graben kontaktiert.
11. Verfahren nach Anspruch 8, wobei die Abstandsschicht während der Ausbildung des aktiven Bereichs beibehalten wird.
12. Verfahren nach Anspruch 8, wobei das Abstandsschichtmaterial auf dem Oxidliner in einer Tiefe im Halbleitermaterial und mit einer Höhe größer als das Halbleitermaterial abgeschieden wird.
13. Vertikales Tiefgrabenbauelement für einen dynamischen Zugriffshalbleiterspeicher, das umfaßt:
einen Oxidliner in einem oberen Teil eines Grabens;
ein vertikales Gatepoly, das einen Teil des Grabens füllt, und
eine Abstandsschicht, die vor einem Aktiv-Bereich-Prozeß ausgebildet und während dieses Prozesses beibehalten wird, zum Verhindern eines Kontakts zwischen dem vertikalen Gatepoly und einem Bitleitungskontakt.
14. System nach Anspruch 13, wobei die Abstandsschicht eine Gateleiterabstandsschicht gemäß einer kritischen Entfernung und einer Überdeckungstoleranz überlappt.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6939817B2 (en) * 2003-05-08 2005-09-06 Micron Technology, Inc. Removal of carbon from an insulative layer using ozone
US7078290B2 (en) * 2004-03-12 2006-07-18 Infineon Technologies Ag Method for forming a top oxide with nitride liner
US7256441B2 (en) * 2005-04-07 2007-08-14 Infineon Technologies Ag Partially recessed DRAM cell structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008104A (en) * 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch

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