Es ist Aufgabe der Erfindung, eine
Konverterschaltung sowie eine Ansteuereinrichtung und ein Ansteuerverfahren
hierfür
vorzuschlagen, mit denen die Schaltverluste in noch größerem Maße verringert werden
als mit bisher bekannten Lösungen.
Diese Aufgabe wird gelöst durch
eine Konverterschaltung nach Anspruch 1, eine Ansteuereinrichtung
nach Anspruch 9 und ein Ansteuerverfahren nach Anspruch 11. Abhängige Ansprüche beziehen sich
auf vorteilhafte Ausführungsformen
der Erfindung.
Die Erfindung geht hierbei von der Überlegung
aus, dass die mit Reverse-Recovery der Freilauf-Diode verbundenen
Verluste verhindert oder verringert werden können, wenn bei einem harten Schaltübergang
das Leiten dieser Freilauf-Diode vermieden oder zumindest weitgehend
vermieden wird. Die erfindungsgemäße Überlegung geht dahin, dass bei
herkömmlichen
Topologien stets eine Totzeit von positiver Dauer vorgesehen war,
in der beim Abschalten des zweiten Schaltelements der vorher hierdurch fließende Strom
bisher von der Freilauf-Diode übernommen
wurde. Wenn stattdessen jedoch der Strom vom anderen Schaltelement übernommen
wird, kann ein Leiten der Freilauf-Diode unter Umständen vollständig vermieden
werden. In jedem Fall kann aber das Leiten so weit verringert werden,
dass die für
den Rückwärtsstrom
verantwortliche Sperrverzugszeit stark verringert wird.
Erfindungsgemäß wird daher vorgeschlagen,
dass beim Umschalten von dem zweiten Schaltelement auf das erste
Schaltelement (d. h. dem Übergang
von einem ersten Zustand, in dem das zweite Schaltelement leitet
und das erste Schaltelement nicht leitet auf einen zweiten Zustand,
in dem das erste Schaltelement leitet und das zweite Schaltelement
nicht leitet) die zeitliche Abfolge der Ansteuerung der Schaltelemente
geregelt wird. Die Regelung erfolgt in der Weise, dass ermittelt
wird, ob ein Brückenquerstrom
auftritt oder die Freilauf-Diode leitet. Beim Auftreten eines Brückenquerstroms
wird die Ansteuerung so geändert,
dass das erste Schaltelement später
eingeschaltet wird. Wird ermittelt, dass die Freilauf-Diode leitet,
so erfolgt eine geänderte
Ansteuerung in der Wiese, dass das erste Schaltelement früher eingeschaltet
wird. Die Begriffe "früher" bzw. "später" sind relativ zum
Ausschalten des zweiten Schaltelements zu verstehen. Sie legen nicht fest,
welcher der Schaltvorgänge
(Einschalten des ersten Schaltelements, Ausschalten des zweiten Schaltelements)
zuerst erfolgt. Grundsätzlich
sind hier geringe Totzeiten (d.h. das erste Schaltelement schaltet
erst nach dem Abschalten des zweiten Schaltelements ein) möglich. Bevorzugt
wird jedoch eine Überlappungsperiode
(d.h. das erste Schaltelement schaltet vor dem Abschalten des zweiten
Schaltelements ein).
Die Erfindung wendet sich damit ab
von bekannten Lösungen,
bei denen stets zwingend eine Totzeit zwischen dem Ausschalten eines
Schaltelements und dem Einschalten des anderen Schaltelements vorgesehen
war. Statt dessen wird eine echte Kommmutierung vorgeschlagen, bei
der der erste (Control-)Schalter den Laststrom vom zweiten (Sync-)
Schalter übernimmt.
Das Timing ist hierbei entscheidend. Durch die erfindungsgemäße Regelung
wird es so eingestellt, dass im Idealfall Brückenquerströme und das Leiten der Freilauf-Diode
vermieden werden.
Dadurch, dass das Leiten der Freilauf-Diode verringert
oder vollständig
vermieden wird, kommt es nicht zu erheblichen Verlusten durch Reverse-Recovery.
Hierdurch wird eine deutliche Verringerung der Schaltverluste erreicht,
was vor allem im Betrieb bei hohen Schaltfrequenzen wichtig ist.
Die Erfindung ist bevorzugt anwendbar
auf sämtliche
Konverter-Topologien, bei denen der Freilaufpfad eines induktiven
Elements über
ein Schaltelement mit einer parallelen Freilaufdiode geht, mit einem
harten Schaltübergang
an dem Schaltelement. Hierbei wird unter "hart abschalten" verstanden, dass die Spannung über dem
Schaltelement von der Vorwärts-
in die Sperrrichtung der Freilaufdiode geändert wird. Der Freilaufpfad
eines induktiven Elements ist der Strompfad, der das Weiterfließen eines
induktiven Stroms ermöglicht,
nachdem ein Schalter, dessen Einschalten den Stromaufbau bewirkt
hat, abgeschaltete wurde. Dies umfasst beispielsweise Topologien
mit einer Halb- sowie auch mit einer Vollbrücke, die ja aus zwei Halbbrücken aufgebaut
ist. Beispiele für
derartige Topologien sind außer
dem synchronen Buck-Konverter der synchrone Boost-Konverter, der synchrone
Buck-Boost Konverter, der synchrone Up-Down-Konverter sowie hiervon
abgeleitete Topologien. Die in konkreten Schaltungen verwendeten
Schaltelemente werden üblicherweise
Feldeffekt-Transistoren sein, wobei die Freilauf-Diode üblicherweise kein separates
Bauelement ist, sondern bspw. bei MOSFETs eine Eigenschaft des Halbleiter-Schalters.
Gemäß einer Weiterbildung der Erfindung
ist vorgesehen, dass die zeitliche Abfolge beim Umschalten vom zweiten
auf das erste Schaltelement so ist, dass eine Überlappungsperiode vorgesehen
wird, während
derer beide Schaltelemente gleichzeitig leiten. Hierbei wird ein
als MOSFET realisierter Schalter als leitend angesehen, wenn seine
Gate-Spannung oberhalb der Schwellenspannung liegt. Die Dauer der Überlappungsperiode
wird geregelt, indem ermittelt wird, ob nach Abschalten des zweiten
Schaltelements ein Brückenquerstrom
auftritt oder es zum Leiten der Freilauf-Diode kommt. Bei Auftreten
eines Brückenquerstroms
wird die Dauer der Überlappungsperiode
verringert. Kommt es zum Leiten der Freilauf-Diode, so wird die
Dauer der Überlappungsperiode
erhöht.
Durch diese Regelstrategie wird die zeitliche Abfolge der Ansteuerung
auf ein Optimum eingestellt.
Als Messgröße für die Regelung kann die Spannung über dem
zweiten Schaltelement dienen. Gemäß einem ersten Vorschlag wird
anhand des Spannungsverlaufes ermittelt, ob ein Brückenquerstrom
auftritt oder die Freilauf-Diode leitet. Dies ist bspw. möglich durch
Ermittlung des absoluten Minimums dieser Spannung innerhalb eines
Schaltintervalls. Dieses Minimum tritt nach Abschalten des zweiten
Schaltelements auf. Im Fall des Leitens der Freilaufdiode fällt die
Spannung für
einige Zeit auf deren Durchlass-Spannung.
Im Fall des Auftretens eines Brückenquerstroms
kommt es unmittelbar nach dem Abschalten zur Änderung der Polarität der Spannung.
In einer bevorzugten Regelung kann dies auf besonders einfache Weise
berücksichtigt
werden, indem die zeitliche Abfolge, bspw. die Überlappungsdauer so eingestellt
wird, dass das sich einstellende Spannungsminimum einen Wert zwischen
der Durchlass-Spannung des Schaltelements und der Durchlass-Spannung
der Freilauf-Diode annimmt. Die Messung der minimalen Spannung ist
deshalb besonders einfach, weil es sich um die Erfassung eines absoluten
Minimums handelt. Für
die Messung von derartigen Spitzenwerten stehen dem Fachmann bekannte
Mittel zur Verfügung,
wobei die Messung nicht auf einen engen Zeitbereich innerhalb der Schaltperiode
begrenzt werden muss.
Gemäß einem alternativen Vorschlag
wird die nach Abschalten des zweiten Schaltelements infolge des
Umladens der Schaltkapazität
auftretende Schwingung betrachtet. Die Amplitude dieser abklingenden
Schwingung ist minimal in dem Fall, in dem weder Brückenquerströme noch
Diodenleitung auftreten. Bevorzugt wird der erste Spitzenwert der Schwingung
gemessen, der gleichzeitig das absolute Maximum der Spannung während der
Schaltperiode ist. Durch Regelung der Überlappungsdauer so, dass der
Spitzenwert minimiert wird, kann die erfindungsgemäß angestrebte
Regelung realisiert werden. Auch hier kann mit einfachen Mitteln
die Messung des Spannungs-Spitzenwerts erfolgen.
Bei der Messung der Spannung über ein Schaltelement
kann es vorkommen, dass die Genauigkeit der Messung außerhalb
des Gehäuses
bspw. durch Gehäuse-Impedanzen
beeinträchtigt
wird. Als Weiterbildung wird daher ein Schaltelement vorgeschlagen,
bei dem eine oder mehrere zusätzliche, dedizierte
Messleitungen vorgesehen sind. Während über die
vorhandenen Anschlussleitungen erhebliche Ströme fließen, so dass bspw. Induktivitäten wie
sie an einem Bond-Draht auftreten bereits eine deutliche Auswirkung
haben, dient die Messleitung nur zum Abgriff einer Spannung, bspw.
bei einem MOS-FET der
Spannung über
der Drain-Source Strecke. Bei der Spannungsmessung fließt nur ein
so geringer Strom über
die Messleitung, dass das Messergebnis nicht nennenswert verfälscht wird.
Gemäß einer Weiterbildung der Erfindung
erfolgt die Regelung der zeitlichen Abfolge, d. h. beispielsweise
der Dauer der Überlappungsperiode
so, dass in mindestens einer ersten Schaltperiode eine Messung von
elektrischen Größen der
Konverterschaltung erfolgt und hiervon ausgehend für eine weitere
Schaltperiode, die nach der ersten Schaltperiode liegt, die Dauer
der Überlappungsperiode
eingestellt wird. So steht auch bei hohen Frequenzen ausreichend
Zeit für
die Festlegung zur Verfügung. Die
zweite Schaltperiode muss hierbei nicht unmittelbar auf die erste
Schaltperiode folgen, sondern es kann sich auch um die übernächste oder
eine der folgenden Schaltperioden handeln. Bevorzugt werden für die Festlegung
des Zeitablaufs in einer Schaltperiode die Messwerte mehrerer vorhergehender Schaltperiode
ausgewertet.
Beim Beginn des Betriebs der erfindungsgemäßen Konverterschaltung
wird bevorzugt, dass zunächst
eine Tatzeit zwischen dem Abschalten des zweiten Schaltelements
und dem Einschalten des ersten Schaltelements eingehalten wird.
Da, wie bereits diskutiert, das korrekte Timing kritisch ist, ist
auf diese Weise sichergestellt, dass der Betrieb zunächst in
einem unkritischen Bereich – wenn
auch mit zunächst
etwas höheren
Verlusten – beginnt.
Durch die erfindungsgemäße Regelung
wird dann die zeitliche Abfolge des Schaltens des ersten und zweiten
Schaltelements so verändert,
dass die zunächst
eingestellte Tatzeit immer weiter verringert und schließlich das Optimum
erreicht wird, bei dem ggf. sogar eine Überlappungsperiode eingestellt
wird.
Eine Weiterbildung der Erfindung
sieht vor, dass beim Umschalten vom zweiten auf das erste Schaltelement
das erste Schaltelement zunächst
so angesteuert wird, dass der hierdurch fließende Strom auf einen Maximalwert
begrenzt wird. Im Fall eines MOS-FET
wird dies durch Ansteuerung mit verringerter Gate-Spannung erreicht.
Der so eingestellte Maximalwert für den Strom liegt oberhalb
des Nenn-Ausgangsstroms der Konverterschaltung. Möglich sind
hierbei bspw. Werte im Bereich geringfügig oberhalb des Nennstroms,
bspw. beim 1,2-fachen Nennstrom. Möglich ist auch die Einstellung
eines sehr hohen Maximalwerts, beispielsweise bei oder oberhalb
des 2-fachen Nenn-Ausgangsstroms. Der Maximalwert soll so gewählt werden,
dass die hierdurch erreichte Begrenzung des Stroms im normalen Betrieb
nicht effektiv wird, da hiermit hohe Verluste verbunden sind.
Nachfolgend werden Ausführungsformen der
Erfindung anhand von Zeichnungen näher beschrieben. In den Zeichnungen
zeigen:
1a ein
prinzipielles Schaltbild eines synchronen Buck-Konverters; 1b ein prinzipielles Schaltbild
eines synchronen Boost-Konverters;
1c ein
prinzipielles Schaltbild eines synchronen BuckBoost-Konverters; 1 d ein prinzipielles Schaltbild eines
synchronen Up/Down-Konverters;
2 ein
Schaltbild einer Realisierung des Buck-Konverters aus 1a;
3 ein
schematisches Diagramm zur Darstellung des Verlaufes von Strömen und
Spannungen der Schaltung aus 2 bei
einer Ansteuerung mit Totzeit (Stand der Technik);
4 ein
schematisches Diagramm zur Darstellung des Verlaufes von Strömen und
Spannungen der Schaltung aus 2 bei
einer Ansteuerung mit idealer Überlappungszeit;
5 eine
vergrößerte Darstellung
des zweiten Übergangs
aus 4;
6 ein
schematisches Diagramm zur Darstellung des Verlaufes von Strömen und
Spannungen der Schaltung aus 2 bei
einer Ansteuerung mit zu großer Überlappungszeit
und Auftreten von Brückenquerstrom;
7 ein
schematisches Diagramm mit Darstellung des Verlaufs der Spannung über dem
zweiten Schaltelement aus 2;
8 ein
schematisches Diagramm zur Darstellung des Verlaufes von Strömen und
Spannungen der Schaltung aus 1 bei
einer Ansteuerung mit geringerer Gate-Spannung;
9 ein
schematisches Diagramm zur Darstellung des Verlaufes von Strömen und
Spannungen der Schaltung aus 1 bei
einer Ansteuerung mit geringerer Gate-Spannung und Begrenzung des auftretenden
Brückenquerstroms.
In den 1a – 1d sind Konverter-Schaltungen
in den bekannten Topologien Buck-Konverter (1a ), Boost-Konverter (1b ), BuckBoost-Konverter
(1c ) und Up/Down-Konverter (1d) gezeigt. Die jeweiligen
Konverterschaltungen 10 formen jeweils eine Eingangsspannung
V; in eine Ausgangsspannung Vo am Ausgang
um. Die Konverterschaltungen 10 weisen jeweils ein erstes Schaltelement
T1, ein zweites Schaltelement T2 und ein
induktives Element L auf. Eine Freilaufdiode D2 ist Teil
eines Freilaufpfades für
den Strom durch das induktive Element L. Die Schaltelemente T2 , die in 1a-1d parallel zur Freilaufdiode
D2 dargestellt sind, arbeiten als Synchron-Gleichrichter,
d.h. sie sind synchron zu D2 geschaltet,
so dass sie leiten, wenn ohne das Vor handensein von T2 die
Diode D2 leiten würde, um damit die aufgrund
der größeren Durchlassspannung
auftretenden Verluste zu vermeiden.
Die in 1a-d ideal
als Schalter dargestellten T1, T2 werden in der Praxis üblicherweise durch MOSFETs
realisiert, wobei durch Anlegen einer Gate-Spannung der Source-Drain-Übergang
geschaltet wird. Die Dioden D2 sind dann üblicherweise keine
diskreten Bauelemente, sondern die internen Body-Dioden der verwendeten
MOSFETs.
Im folgenden soll beispielhaft näher auf
eine Ausführungsform
der Erfindung mit Hinblick auf die synchrone Buck-Konvertertopologie
eingegangen werden. Der synchrone Buck-Konverter aus 1a weist ein erstes Schaltelement
T1 (Control-Schalter) und ein zweites Schaltelement
T2 (Sync-Schalter) auf, die in Form einer
Halbbrücke 12 an
der Eingangsspannung V; angeschlossen sind. Am Brückenmittelpunkt 13 ist
eine Induktivität
L angeschlossen, hinter der der Ausgang Vo liegt.
Parallel zum Ausgang ist eine Glättungskapazität Co vorgesehen. Eine
am Ausgang angeschlossene Last (nicht dargestellt) würde parallel
zu Co liegen. Die Funktion des in 1 a
dargestellten Buck-Konverters im kontinuierlichen Betrieb ist dem
Fachmann an sich bekannt. Die Schalter T1,
T2 werden mit Spannungspulsen bspw. einer
pulsweitenmodulierten Spannung angesteuert, so dass sich eine gegenüber der
Eingangsspannung VS verringerte Ausgangsspannung
Vo ergibt, wobei die Ausgangsspannung über die
Ansteuerung der Schalter (z.B. Tastverhältnis) regelbar ist.
In 2 ist
eine Konverterschaltung 20 als Realisierung der Topologie
aus 1 dargestellt. T1, T2 sind als MOSFETs realisiert, deren Gate-Anschluß jeweils
von Treiberschaltungen 22, 24 angesteuert wird.
Ein Regler 26 steuert die Treiber 22, 24 an.
Der Regler 26 ist auch an den Brückenmittelpunkt 13 und Masse
angeschlossen, so dass er die Spannung VTZ über das
zweite Schaltelement erfassen kann. Die Freilauf-Diode D2 ist die interne Body-Diode (Drain-Source)
des Schalters T2, wobei D2 in 2 nicht noch einmal separat
dargestellt ist. Zusätzlich weisen
die Schalter T1, T2 parasitär vorhandene Schaltkapazitäten auf
(nicht dargestellt).
In 3 ist
qualitativ der Zeitverlauf von elektrischen Größen der Schaltung 20 innerhalb
einer Schaltperiode T dargestellt. Hierbei ist mit VG1, die
Gate-Spannung am ersten Schaltelement T1 und mit
VG2 die Gate-Spannung am zweiten Schaltelement
T2 bezeichnet. Der in 3 dargestellte Zeitverlauf der Ströme IT1 durch das erste Schaltelement, IT2 durch das zweite Schaltelement und ID2 durch die Freilaufdiode Dz entspricht
hierbei lediglich einer qualitativen Wiedergabe, mit der der prinzipielle
Verlauf dieser Größen gezeigt
werden soll. An realen Schaltungen gemessene Verläufe können aufgrund einer
Vielzahl von parasitären
Effekten hiervon abweichen.
Wie in 3 gezeigt
werden die Schalter T1, T2 jeweils
mit Spannungspulsen, beispielsweise einer pulsweitenmodulierten
Spannung angesteuert. Deren Zeitverlauf (Frequenz, Tastverhältnis) wird durch
ein Eingangssignal am Regler 26 festgelegt, bspw. um die
Ausgangsspannung Vo in bekannter Weise zu
regeln. In 3 gezeigt
ist eine der aufeinanderfolgenden Schaltperioden T, die zunächst einen Bereich
zeigt, in dem der Schalter T1 an, d.h. leitend, ist.
In diesem Fall fließt
der Strom IL als IiT durch
das erste Schaltelement T1. Das Umschalten
von T1 auf T2 erfolgt
mit einer ersten Totzeit Δt1,
wobei zunächst T1 aus- und erst am Ende der ersten Totzeit Δt1 T2 eingeschaltet wird. Da der Strom IL, durch die Induktivität L nicht plötzlich abnehmen
kann, kommt es im ersten Totzeit-Intervall Δt1 zum Leiten der Freilaufdiode
D2 am zweiten Schaltelement T2.
Nach dem Einschalten von T2, übernimmt
dieser den Strom IL als IT2,
so dass der Strom ID2 durch die Diode wieder
auf Null absinkt. Dieser erste Schaltübergang von T1 auf T2 ist bei der dargestellten Topologie ein "weicher" Schaltübergang,
bei dem T2 einschaltet, während seine
Schaltkapazität
nicht aufgeladen ist.
Im Zusammenhang mit der vorliegenden
Erfindung wird nun der zweite Umschaltvorgang von T2 auf
T1 betrachtet. Bei der herkömmlichen
Ansteuerung (3) wurde
hierbei stets eine zweite Totzeit Δt2 vorgesehen, wobei zunächst der
zweite Schalter T2 ausgeschaltet wird und
erst nach Ende der Totzeit Δt2
der erste Schalter wieder angeschaltet wird. Der zweite Schaltübergang
ist ein "harter" Schaltübergang,
bei dem T1 zu einem Zeitpunkt einschaltet,
zu dem seine Schaltkapazität
etwa auf V; aufgeladen ist. Während
der Totzeit wird der Strom IL, wiederum durch
die Freilaufdiode D2 geleitet. Nach dem
Einschalten von 7, wird die Diode Dz jedoch in Sperrrichtung betrieben.
Hierbei kommt es während
einer Sperrverzugszeit zu einem Rückwärtsstrom (reverse recovery)
durch die Freilaufdiode D2, die für kurze Dauer
in Sperrrichtung leitet. Dieser Rückwärtsstrom durch die Diode D2 ist in 2 mit "RR" gekennzeichnet.
Hierbei ist die Amplitude und auch die Dauer dieses Reverse Recovery-Stroms
der besseren Anschaulichkeit halber allerdings übertrieben dargestellt. Wie
aus dem Verlauf des Stroms IT1 durch das erste
Schaltelement erkennbar ist, führt
der Reverse Recovery-Strom zu einer deutlichen spiegelbildlichen Erhöhung von
IT1. Dies führt in jedem Schaltzyklus zu erheblichen
Verlusten.
4 zeigt
nun eine Ansteuerung gemäß einer
ersten Ausführungsform
der Erfindung. Bei dieser Ansteuerung wird der Buck-Konverter 20 aus 2 beim zweiten Schaltübergang,
d.h. Umschalten vom zweiten Schaltelement T2 auf
das erste Schaltelement T1, in spezieller
Weise angesteuert.
Wie aus 4 erkennbar, wird bei der Ansteuerung
gemäß der ersten
Ausführungsform
der Erfindung keine zweite Totzeit Δt2 vorgesehen. Stattdessen wird
während
einer kurzen Überlappungsperiode Δtoverlap die Halbbrücke 12 so betrieben,
dass sowohl T1 als auch TZ leiten.
Idealerweise führt
dies, wie in 4 sichtbar,
dazu, dass eine Kommuntierung des Stroms IL von
IaT auf IiT erfolgt.
Wenn hierbei IiT im selben Maße ansteigt
wie IT2 abfällt, kommt es idealerweise
wie in 4 gezeigt, nicht
zum Leiten der Diode D2, so dass während des
zweiten Schaltübergangs
der Strom ID2 auf Null bleibt.
Der zweite Schaltübergang aus 4 ist in 5 noch
einmal mit vergrößertem Zeitmaßstab dargestellt.
Hierbei wurde versucht, qualitativ die Verläufe der dargestellten Größen zu zeigen.
Die vereinfachte, qualitative Darstellung dient dem besseren Verständnis. Bei
der in 4 und 5 gezeigten Darstellung
wurde bspw. jeweils das Umladen der Schaltkapazitäten der
Schalter T1, T2 vernachlässigt. Tatsächlich muss
T1 noch kurze Zeit zusätzlich Strom führen, um
die Schaltkapazitäten
umzuladen.
Die Überlappungszeit Δtoverlap umfasst den Bereich, in den beide
Schalter T1, T2 gleichzeitig
leitend sind, d.h., dass die jeweiligen Gate-Spannungen VG1, VG2 oberhalb
der Schwellenspannungen Vthr der MOSFETs
sind. Die Überlappungszeit Δtoverlap wird bei einer konkreten Realisierung
sehr kurz sein, beispielsweise wenige Nanosekunden dauern.
Der in 5 dargestellte
Verlauf der Gate-Spannung VG
1 und
VG2 beim Einschalten des ersten Schaltelements
zeigt einen möglichen
Verlauf dieser Spannungen. Der tatsächliche Verlauf hängt von
einer Anzahl Faktoren (bspw. Gate-Source Kapazität, Eigenschaften des Treiber-Bausteins
etc. ) ab und kann abweichen. Ebenso ist die Abhängigkeit der Leitfähigkeit
der Drain-Source-Strecken der beiden Schalter von den Gate-Spannungen ist im
hohen Maße
nichtlinear. Der jeweilige Verlauf der Gate-Spannungen ist hier
nicht entscheidend, sondern es kommt auf den Verlauf der Ströme IT2 , IT1 an. Diealerweise
kann, wie in 5 gezeigt,
ein Timing gefunden werden, bei dem sich eine ideale Kommuntierung
von IT2 auf IT1 ergibt,
ohne dass es zum Leiten der Diode D2 kommt.
Bei der Ansteuerung gemäß der ersten
Ausführungsform
der Erfindung kommt es maßgeblich auf
exaktes Timing an. Ist die Zeitabfolge beim Umschalten von T2 auf T1 zu langsam,
d.h. wird eine zu große
Totzeit Δt2 oder eine zu geringe Überlappungszeit Δtoverlap gewählt, so kommt es wie in 3 gezeigt zum Leiten der
Diode D2 und nachfolgend zu einem Reverse
Recovery-Strom mit den entsprechenden Verlusten. Wird andererseits
eine zu lange Überlappungsperiode Δtoverlap gewählt, tritt aufgrund des gleichzeitigen
Leitens beider Schalter T1, T2 ein
Brückenquerstrom
auf, bei dem Strom vom Eingang V; als Kurzschlussstrom direkt durch
die Schalter T1, T2 fließt (Shoot
Through Current). Die entsprechende Situation ist in 6 dargestellt. Bei der hier gewählten langen Überlappungsdauer Δtoverlap kommt es zu einem negativen Stromfluss
IT2 durch das zweite Schaltelement T2. Die entsprechende Spitze tritt gespiegelt
auch als stark erhöhter
Strom IT1 durch das erste Schaltelement
T1 auf. Ein derartiger Brükkenquerstrom
verursacht extrem hohe Verluste und kann zu Beschädigungen
der Schaltelemente T1, T2 führen.
Die bei einer konkreten Realisierung
optimale Zeitabfolge (5)
im voraus zu bestimmen und einzustellen ist deshalb extrem schwer,
weil das jeweilige Verhalten von vielen Faktoren, darunter Eigenschaften
der Bauteile, aber auch vom jeweiligen Betriebszustand (Last, Temperatur
etc.) abhängt.
Um daher ein möglichst
gutes Timing zu erreichen, damit wie in 4 und 5 dargestellt
eine Kommuntierung von IT1 auf IT2 erfolgt, wird der Regeler 26 zur
Regelung der zeitlichen Abfolge des Schaltens von T1 und T2 eingesetzt. Der Regler 26 stellt
diese für
jede Schaltperiode T so ein, dass einerseits das Leiten der Diode
D2 und der hiernach auftretende Rückwärtsstrom
vermieden wird und andererseits auch ein Brückquerstrom verhindert wird.
Die Regelung sorgt für
ein späteres
Einschalten von T1, d.h. sie verringert Δtoverlap, wenn ein Brückenquerstrom auftritt. Wird
Leiten der Diode D2 beim Übergang
vom zweiten Schaltelement T2 auf das erste
Schaltelement T1 festgestellt, wird T1 früher
eingeschaltet, d.h. Δtoverlap vergrößert.
Die Unterscheidung der oben genannten Fälle von
Diodenleitung einerseits und Brükkenquerstrom
andererseits kann erfolgen anhand der Betrachtung der Spannung UT2 über
das zweite Schaltelement T2. Hierfür weist
der Regler 26 entsprechende Eingänge auf. In 7 ist der Verlauf der Spannung VT2 nach dem Abschalten des zweiten Schaltelements
T2 dargestellt. Gezeigt sind hierbei drei
Zeitverläufe
A, B und C, wobei B den Verlauf von VT2 bei Auftreten
eines Brückenquerstroms
zeigt, C den Spannungsverlauf bei Diodenleitung und A einen angestrebten
Verlauf, in dem sowohl Diodenleitung als auch Brückenquerstrom vermieden werden.
Die Darstellung in 7 ist
wiederum rein qualitativ zu verstehen und soll zur prinzipiellen
Verdeutlichung der Zusammenhänge
dienen.
Die Spannung VT2 befindet
sich während
T2 leitet auf einem geringen, negativen
Wert, der der Durchlassspannung des Schaltelements T2 entspricht,
also im Fall eines MOS-FET
beispielsweise etwa-0,1 V. Im Fall der Kurve C kommt es nach dem Abschalten
von T2 zum Leiten der Diode D2.
Damit sinkt die Spannung T2 auf die Durchlassspannung der
Diode D2 von beispielsweise etwa -0,7 Volt,
die betragsmäßig etwas
höher ist
als die Durchlassspannung eines MOSFET. Nachdem das Schaltelement
Ti den Strom IL vollständig übernommen hat, sperrt Diode
D2 und die Spannung VT
2 steigt an. Hierbei wird die Schaltkapazität von T2 geladen, was zu der in 7 gezeigten abklingenden Oszillation
von VT2 führt (Die Schaltkapazität von T2 bildet mit stets vorhandenen parasitären Induktivitäten einen
Reihenschwingkreis). Da die Oszillation abklingt, ist das erste
Maximum VC das Maximum der Spannung. Dieses Maximum
ist beim Leiten der Diode D2 überhöht. Misst
man Minimum und Maximum der Spannung VT2,
so ergibt sich daher im Fall der Kurve C ein Vmin
,c, das der negativen Durchlassspannung der
Diode D2 entspricht und ein relativ hohes
Spannungsmaximum V
^C.
Im Fall einer zu langen Überlappungsdauer Δtoverlap und des hieraus folgenden Brükkenquerstroms
verläuft
die Spannung VT2 etwa wie in Kurve B gezeigt.
Von der negativen Durchlassspannung des Schalters T2 steigt
die Spannung ohne vorheriges Absinken schnell an. Auch hier ergibt
sich eine abklingende Oszillation der Spannung VT2.
Auch in diesem Fall ist die Höhe
des ersten Maximums VB abhängig vom
Strom IT2 der zum Zeitpunkt des Abschaltens
von T2 geflossen ist. Da dieser Strom dem
Brückenquerstrom
entspricht, ist VB bei Auftreten eines solchen
Stroms deutlich überhöht. Die
Kurve B ist somit gekennzeichnet durch ein Spannungsminimum Vmin
,B,
das der Durchlassspannung von T2 entspricht und
ein hohes Spannungsmaximum V^B .
Ein mit Hilfe der Regelung angestrebter
Verlauf von VT2 ist als Kurve A dargestellt.
Von dem zunächst
geringfügig
negativen Wert (Durchlassspannung von T2)
steigt VT2 nach Abschalten von T2 nicht sofort an (dies würde auf Brückenquerstrom hindeuten), sondern
fällt geringfügig bis
auf einen Wert Vmin,A ab. Von dort steigt
VT2 an, wobei sich auch hier eine abklingende
Schwingung zeigt. Deren Amplitude und damit auch das erste Maximum
VA sind jedoch deutlich geringer als in
den Fällen
B (Brückenquerstrom) und
C (Diodenleitung). Die Kurve A ist somit hinsichtlich Minimum und
Maximum gekennzeichnet durch ein geringes V^A und
ein Vm
in,A, das
zwischen der Durchlassspannung von T2 und
der Durchlassspannung der Diode D2 liegt.
In der ersten Ausführungsform
einer Regelung 26 wird der sich nach dem Abschalten von
T2 einstellende Maximalwert der Spannung
VT2 gemessen. Die Regelung wird so ausgelegt,
dass der Wert VT2 auf ein Minimum geregelt
wird, was beispielsweise der Kurve A in 7 entsprechen könnte. Das Problem bei dieser
Regelung ist, dass bei einem erhöhten
Wert VT2 nicht ohne weiteres festgestellt
werden kann, ob dies auf ein zu schnelles Timing (Brückenquerstrom,
Kurve B) oder zu langsames Timing (Diodenleitung, Kurve C) zurückzuführen ist.
Diesem Problem kann jedoch begegnet werden, indem man sich dem optimalen
Timing (minimaler Wert von VT2 ) stets von
einer Seite nähert.
So kann das Timing beispielsweise zunächst wie in 2 gezeigt mit einer Totzeit Δt2 beginnen.
Diese wird dann schrittweise verringert, bis V^T2 einen
minimalen Wert annimmt.
In einer zweiten, bevorzugten Ausführungsform
wird der Spannungsverlauf von VT2 nach dem Abschalten
von T2 hinsichtlich des sich einstellenden Minimums
betrachtet. Wie im Zusammenhang mit 7 erläutert unterscheiden
sich die Kurven A, B und C eindeutig anhand des sich nach Abschalten von
T2 einstellenden Minimalwerts für VT2. Die Regelung zielt darauf ab, den Minimalwert
von VT2 auf einen festgelegten Wert Vmin,A zu regeln, der zwischen der Durchlassspannung
von D2(Vmin,C) und der Durchlassspannung
von T2 (Vmin,B)
liegt. Bei Verwendung eines MOSFET könnte also beispielsweise ein Vm
in,A von -0,3 V
als Ziel der Regelung vorgegeben sein. Stellt sich ein VT2min ein, das oberhalb dieses Wertes liegt
(Hinweis auf Brückenquerstrom),
so wird das Timing derart verändert,
dass T1 später eingeschaltet wird. Stellt
sich ein VT2min von weniger als dem Vorgabewert
ein (Hinweis auf Diodenleitung), so wird das Timing derart verändert, dass
T1 früher
eingeschaltet wird.
Die beiden oben dargestellten Ausführungsformen
der Regelung 26 sind als Beispiele gedacht. Einerseits
ist es möglich,
den in 7 qualitativ
dargestellten Verlauf der Spannung VT2 auf
andere Weise zu beobachten und festzustellen, ob Brückenquerströme oder
Diodenleitung auftreten. Andererseits können auch andere elektrische
Größen der
Schaltung 10 erfasst werden, wie beispielsweise der Strom IT2, und hieraus Rückschlüsse über das Verhalten gezogen werden.
Es ist auch möglich,
die oben genannten Kriterien zur Beurteilung des Kurvenverlaufs
von VT2 zu kombinieren, um zu sicheren Aussagen
zu kommen.
Bei der Realisierung einer konkreten
Regelung arbeitet der Regler 26 nach dem Einschalten zunächst so,
dass eine Ansteuerung mit Totzeit (3) erfolgt.
In jeder Schaltperiode T erfolgt dann die Beobachtung von elektrischen
Größen der
Schaltung 20 wie oben angegeben. Ausgehend von den Beobachtungen
in einer oder mehreren Schaltperioden, wird der Vorgabewert für das Timing
in der folgenden (bzw. einer der folgenden) Schaltperioden mit Hilfe der
oben genannten Regelung festgelegt. Ausgehend von einer zunächst großzügig bemessenen
Totzeit nach dem Einschalten führt
dies dazu, dass diese Totzeit so lange verringert wird, bis das
gewünschte
Ergebnis eines optimalen Timings mit direkter Kommuntierung von
T2 auf T1 erreicht
ist. Diese Ergebnis der Regelung wird dann voraussichtlich im Bereich
einer Totzeit von negativer Dauer, d.h. einer kurzen Überlappungszeit Δtoverlap erreicht. Das Timing wird stets weiter
geregelt, so dass auf eine Änderung der
Betriebsbedingungen, bspw. Lastwechsel, schnell reagiert wird.
In einer dritten Ausführungsform
der Erfindung erfolgt die Ansteuerung des ersten Schaltelements
T1 in einer Schutzperiode nach dem Einschalten
mit reduzierter Gate-Spannung.
Durch Ansteuerung mit geeignet reduzierter Gate-Spannung kann der
durch einen MOSFET fließende
Strom auf einen Maximalwert begrenzt werden. Wird allerdings diese Begrenzung
wirksam, d.h. würde
ohne die geringe Gate-Spannung ein höherer Strom fließen, als
dem Maximalwert entspricht, kommt es an dem MOSFET zu einem erhöhten Spannungsabfall
und einer entsprechend hohen Verlustleistung. Daher wird für die dritte
Ausführungsform
der Erfindung die Ansteuerung mit einer solchen Gate-Spannung vorgeschlagen,
dass der sich ergebende maximale Strom durch das erste Schaltelement
T1 oberhalb des im Nennbetrieb durch T1 fließenden
Stroms INenn legt. So dient diese Art der
Ansteuerung dazu, erhöhte
Ströme
IT1 zu begrenzen, wie sie im Zusammenhang
mit Brückenquerstrom
auftreten.
Eine entsprechende Ansteuerung ist
qualitativ in 8 dargestellt.
Für eine
geringe Zeitdauer Δtp,
die den Einschaltzeitpunkt von T1 einschließt, wird
die Gate-Spannung VG1 am ersten Schaltelement
T1 nicht auf den vollen, sondern lediglich
einen reduzierten Wert VG1
,p eingestellt.
Da dieser Wert UG
1,p aber
so hoch gewählt
ist, dass der Strom IT2, der maximal den
Nennstrom Innen erreicht und damit unterhalb
des dadurch festgelegten Schwellenwerts IT
1,
p liegt, nicht
beeinträchtigt
ist, ergibt sich im in 8 dargestellten
normalen Betrieb keine Auswirkung der veränderten Ansteuerung.
Kommt es hingegen aufgrund eines
längeren Überlappungsintervalls Δtoverlap wie in 9 gezeigt zu
einem erheblichen Brückenquerstrom,
so wird dieser auf den durch die reduzierte Gate-Spannung UG1
,p vorgegebenen
Maximalwert IT1,p beschränkt. Hierdurch entstehen zwar
erhebliche Verluste in T1. Die Gefahr von
Zerstörungen
durch entsprechende Überströme besteht
aber nicht mehr.
Der Wert für IT1,p wird
so festgelegt, dass die Begrenzung möglichst selten wirksam wird.
IT1,p kann beispielsweise auf das 2-fache
des Nennstroms INenn am Ausgang der Konverterschaltung
festgelegt werden. In diesem Fall ist die Ansteuerung nach der dritten
Ausführungsform
als Schutzmechanismus zu verstehen, der in dem Fall, dass die oben
genannte Regelung beispielsweise aufgrund von Lastwechseln oder
anderen Effekten einen Überstrom
nicht effektiv verhindern kann, die Schaltung vor Zerstörung schützt.
Es kann jedoch auch vorgesehen sein,
den Wert IT1,p geringer anzusetzen, beispielsweise
beim 1,2 bis 1,5-fachen des Nennstroms INenn.
Hiermit kann – zusätzlich zum
Schutz vor Beschädigung
durch zu hohe Ströme – z.B. die
Amplitude der Schwingung von VT2 reduziert
und damit die elektromagnetische Störaussendung verringert werden.
Die vorstehend beschriebenen Ausführungsformen
der Erfindung wurden anhand des synchronen Buck-Konverters erläutert. Die
Art der Ansteuerung, die Regelverfahren und die Strombegrenzung sind
jedoch in beliebiger Kombination auch bei den anderen Konverter-Topologien (1 b – 1
d) anwendbar. Bei allen Topologien kann der die Ansteuerung der
Schalter vorgebende Regler 26 einerseits in bekannter Weise
die Ausgangsspannung regeln, und andererseits das Timing beim Umschalten
so vorgeben, dass die Schaltverluste minimiert werden.