DE10245770A1

DE10245770A1 - Ausgangsschaltkreis, Herstellungsverfahren und Halbleiterbauelement

Info

Publication number: DE10245770A1
Application number: DE10245770A
Authority: DE
Inventors: Gue-Hyung Kwon; Eun-Kyoung Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-09-27
Filing date: 2002-09-25
Publication date: 2003-04-24
Anticipated expiration: 2022-09-26
Also published as: JP4122203B2; CN100468723C; US20030058027A1; US7354813B2; DE10245770B4; KR20030028043A; KR100431066B1; US20050205928A1; US6914305B2; CN1426108A; JP2003179206A

Abstract

Die Erfindung bezieht sich auf einen Ausgangsschaltkreis eines integrierten Schaltkreisbauelements, ein Verfahren zur Herstellung desselben sowie auf ein zugehöriges Halbleiterbauelement. DOLLAR A Erfindungsgemäß beinhaltet der Ausgangsschaltkreis einen ersten und einen zweiten MOS-Transistor (N1, N2) mit jeweiligen voneinander beabstandeten Paaren von Source- und Drain-Bereichen in einem Substrat, die derart angeordnet sind, dass ein erster und ein zweiter Kanal des ersten und des zweiten MOS-Transistors lateral zueinander versetzt sind, einen Isolationsbereich (FOX) in dem Substrat, der zwischen dem ersten und dem zweiten MOS-Transistor angeordnet ist, einen ersten Leiter (79, 80), der den Source-Bereich des ersten MOS-Transistors mit einem Leistungsversorgungsknoten (VSS) verbindet, einen zweiten Leiter (81, 82, 83), der den Drain-Bereich des ersten MOS-Transistors mit dem Source-Bereich des zweiten MOS-Transistors verbindet, und einen dritten Leiter (77, 78), der den Drain-Bereich des zweiten MOS-Transistors mit einer externen Signal-Kontaktstelle (PAD) des integrierten Schaltkreisbauelements verbindet. DOLLAR A Verwendung in der integrierten Halbleiterschaltungstechnik.

Description

Die Erfindung bezieht sich auf einen Ausgangsschaltkreis eines interierten Schaltkreisbauelements, ein Herstellungsverfahren hierfür und auf ein zugehöriges Halbleiterbauelement.
Ein deutlicher Fortschritt für die Auslegung integrierter Schaltkreise war die Entwicklung integrierter Schaltkreise, die zu einem Betrieb mit höherer Frequenz und/oder geringerem Leistungsverbrauch in der Lage sind. Die Fähigkeit eines integrierten Schaltkreises, bei hohen Frequenzen mit geringem Leistungsverbrauch zu arbeiten, ist im Allgemeinen durch Charakteristika von aktiven und passiven Elementen in dem integrierten Schaltkreis bestimmt, wie Widerstand und parasitäre Kapazität.
Bezugnehmend auf die Fig. 1A, 1B und 1C sind zur Reduzierung der Drain- und Source-Widerstände Rd, Rs eines NMOS-Transistors 10' oder eines PMOS-Transistors 10" Silicidschichten SA, die ein niederohmiges metallisches Material und Silicium beinhalten, unter Verwendung eines selbstjustierten Silicidierungsprozesses (im Folgenden Sallicidierungsprozess genannt) auf Oberflächen eines Polysilicium-Gates GP, einer Source S und einer Drain D ausgebildet. Bei der Anwendung des Salicidierungsprozesses wird ein Entladungszwischenraum für den Transistor in einem Bereich A an einem Übergang definiert, der unter einem Abstandshalter GS benachbart zu dem Polysilicium-Gate GP angeordnet ist. Wenn elektrische Transienten, die von einer elektrostatischen Entladung (ESD) oder einer elektrischen Überbeanspruchung (EOS) herrühren, an einer Kontaktfläche (nicht gezeigt) auftreten, die mit der Source S oder der Drain D verbunden ist, ist der Entladungszwischenraum A möglicherweise nicht ausreichend groß, um eine physikalische Schädigung zu verhindern.
Eingangs-/Ausgangsschaltkreise sind üblicherweise so ausgelegt, dass interne Bereiche eines integrierten Schaltkreises vor Transienten geschützt sind, die von ESD, EOS, Spitzenwertspannung, Stromstoß oder Rauschen herrühren. Sie stellen außerdem üblicherweise eine Spannungswandlung zwischen der Spannung, die durch die internen Bereiche verwendet wird, und der Spannung bereit, die von extern angeschlossenen Schaltkreisen verwendet wird, z. B. Wandlung von Signalen von CMOS in TTL oder von TTL in CMOS. Eingangs-/Ausgangsschaltkreise beinhalten außerdem häufig Transistoren mit größeren Kanalbreiten, die höhere Ströme tragen können, die von Widerstand, Induktivität und Kapazität einer Leiterplatte (PCB), auf welcher der integrierte Schaltkreis angebracht ist, und Kabeln herrühren können, die den integrierten Schaltkreis mit externen Systemen verbinden.
Zum Beispiel kann eine Struktur verwendet werden, wie in Fig. 2A gezeigt, die mehrere Transistoren mit einer Mehrzahl von Polysilicium- Gateschichten 3 beinhaltet, die auf einem Diffusionsbereich 1, der Source- und Drain-Bereiche S. D beinhaltet, ausgebildet sind. Wie aus dem Querschnitt in Fig. 2B ersichtlich, bilden das p-leitende Substrat und die Source- und Drain-Bereiche S, D parasitäre, horizontale npn-Bipolartransistoren Q1, Q2, die einen Entladungspfad bereitstellen. Widerstände zwischen den Basen der parasitären Transistoren Q1, Q2 können ein gleichzeitiges Einschalten der Transistoren Q1, Q2 verhindern. Daher kann es eine signifikant lange Zeitspanne dauern, bis alle Transistoren Q1, Q2 leitend geschaltet sind, um einen Entladungspfad in Reaktion auf eine elektrische Überspannung bereitzustellen. In der dargestellten Struktur ist die Einschaltzeit aller Bipolartransistoren Q1, Q2 im Allgemeinen von Werten eines Ein-Widerstandes abhängig, die durch Abmessungen von überlappenden Bereichen zwischen den Polysilicium- Gates 3 und den Drains D bestimmt sind. Wie vorstehend beschrieben, kann jedoch ein relativ kleiner Ein-Widerstand durch einen Transistor bereitgestellt werden, der durch einen Salicidierungsprozess hergestellt wird, was zu einer nicht ausreichenden RC-Verzögerungszeit führen kann, um einen gewünschten Leitungspegel der Transistoren zu ermöglich. Dies kann zu einem nicht ausreichenden ESD-Schutz führen.
Ein Schutzschaltkreis, wie eine Diode oder ein siliciumgesteuerter Gleichrichter (SCR), kann dazu verwendet werden, einen ESD-Schutz für einen Ausgangs-Treiberschaltkreis bereitzustellen, der MOS- Transistoren beinhaltet, die durch einen Salicidierungsprozess hergestellt wurden. Es ist im Allgemeinen wünschenswert, einen Schutzschaltkreis bereitzustellen, der in der Lage ist, einen großen Strom bei einer relativ niedrigen Spannung zu treiben, wie es im Allgemeinen auch wünschenswert ist, dass der Schutzschaltkreis zu große Überspannungen entlädt, bevor die MOS-Transistoren des Ausgangs-Treiberschaltkreises einen Durchbruch zeigen. Es ist jedoch möglicherweise schwierig, einen Schutzschaltkreis mit hoher Stromfähigkeit bei relativ niedriger Einschaltspannung bereitzustellen.
Ein Weg, um mit diesem Problem umzugehen, besteht darin, die Einschaltspannung des Ausgangs-Treiberschaltkreises zu erhöhen. Die Einschaltspannung kann zum Beispiel durch Vergrößern der Basisbreite eines mit einem MOS-Transistor eines Treiberschaltkreises verknüpften, parasitären LNPN-Bipolartransistors erhöht werden. Eine Vergrößerung der Basisbreite eines parasitären LNPN, der mit einem MOS-Transistor eines Ausgangs-Treiberschaltkreises verknüpft ist, kann jedoch zu der Notwendigkeit führen, zur Kompensation der niedrigen Stromtreiberfähigkeit die Schaltkreisfläche zu vergrößern.
Fig. 3 stellt einen weiteren Weg zur Erhöhung der Einschaltspannung eines Ausgangsschaltkreises 100 dar, der einen PMOS-Transistor 101 und einen NMOS-Transistor 102 beinhaltet, die eine externe Signal- Kontaktstelle PAD treiben und durch einen Schutzschaltkreis 200 geschützt sind. Wie gezeigt, kann die Einschaltspannung des NMOS- Transistors 102 erhöht werden, indem ein Widerstand Rs seriell zu dem NMOS-Transistor 102 angeordnet wird. Dies kann die Aktivierung eines parasitären LNPN verhindern, kann jedoch mit vergrößerter Basisbreite zu einer erhöhten Schaltkreisfläche führen, um die schwache Stromtreiberfähigkeit aufgrund des zusätzlichen Widerstands auszugleichen.
Eine weitere Technik zum Schutz vor einem Durchbruch eines NMOS- Transistors durch Erhöhen der Einschaltspannung eines Ausgangsschaltkreises über jene eines Schutzschaltkreises hinaus ist in den Fig. 4A bis 4F gezeigt. Speziell kann die Basisbreite eines parasitären LNPN vergrößert werden, indem NMOS-Transistoren eines Ausgangsschaltkreises 110 und eines Schutzschaltkreises 120 seriell verschaltet werden.
Zwei Möglichkeiten zum Verbinden der Transistoren sind in den Fig. 4B bis 4C beziehungsweise in den Fig. 4D bis 4E gezeigt. Bezugnehmend auf die Fig. 4B und 4C sind aktive Bereiche von zwei NMOS-Transistoren N1 und N2 getrennt, und eine Source des NMOS-Transistors N1 ist durch eine Metallleitung M mit einer Drain des NMOS-Transistors N2 verbunden, die geerdet ist. Die Fig. 4D und 4E zeigen eine Konfiguration, bei der die Source des NMOS-Transistors N1 und die Drain des NMOS-Transistors N2 durch einen aktiven Bereich verbunden sind, was eine effizientere Nutzung von Schaltkreisfläche ermöglicht.
Wenngleich die in den Fig. 4B bis 4E gezeigten Konfigurationen die Basisbreite zwischen einer Drain, die mit einer Kontaktstelle PAD (d. h. einem Kollektor des parasitären LNPN) verbunden ist, und einer Source, die mit der Massespannung Vss (d. h. einem Emitter des parasitären LNPN) verbunden ist, vergrößern können, stellen diese Konfigurationen möglicherweise aufgrund der Existenz eines parasitären Bipolartransistors Q3 mit einer erhöhten Basisbreite (siehe Fig. 4F) keine wünschenswerte Stromverstärkung bereit. Dies kann zu einem schlechten ESD-Schutz führen.
Weitere Techniken zur Verbesserung des ESD-Schutzes für einen Salicidierungs-MOS-Transistor sind in den Fig. 5A, 58, 6A und 6B gezeigt. In Fig. 5A wird nach der Bildung von n⁺-Source- Lind -Drainbereichen S, D in einem p-leitenden Substrat mittels Ionenimplantation ein Teil eines Isolationsfilms 41 entfernt, der auf Oberseiten der Polysilicium-Gateschicht GP und der Source-/Drain-Bereiche ausgebildet ist. Dann wird eine Öffnung 42 erzeugt, die Teile der Gateschicht GP und der Source- und Drain-Bereiche S. D freilegt. Nach einer lokalen Salicidierung unter Verwendung des Isolationsfilms als Maske werden Silicidfilme 44 auf den freigelegten Oberflächen der Gateschicht und der Source- /Drainbereiche S, D gebildet, wie in Fig. 5B gezeigt. Die in den Fig. 5A und 5B gezeigte Konfiguration kann eine Vergrößerung der Basisbreite bereitstellen, es kann jedoch schwierig und/oder kostenintensiv sein, sie herzustellen, und sie kann möglicherweise aufgrund eines erhöhten parasitären Widerstands nicht den wünschenswerten Hochfrequenzbetrieb bereitstellen.
Bezugnehmend auf die Fig. 6A und 6B wird ein NMOS-Transistor hergestellt, indem Source- und Drain-Bereiche S, D in einem p-leitenden Substrat gebildet werden, erweiterte Diffusionsbereiche S' und D' unter den Source- und Drain-Bereichen S und D mittels einer Implantation mit hochenergetischen Ionen gebildet werden und dann ein Salicidierungsprozess durchgeführt wird. Wenngleich der in Fig. 6B gezeigte, doppelt diffundierte Salicidierungs-Transistor aufgrund der Verwendung der in der Tiefe erweiterten Diffusionsbereiche S und D einen breiteren Entladungszwischenraum aufweisen kann, kann es sein, dass der Transistor einen erhöhten Widerstand zeigt und zusätzliche Prozessschritte für seine Herstellung erfordert. Außerdem weist ein derartiger Transistor möglicherweise nicht den wünschenswerten ESD-Schutz auf.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Ausgangsschaltkreises der eingangs genannten Art mit verbessertem Verhalten bzgl. der oben erwähnten Schwierigkeiten herkömmlicher derartiger Schaltkreise, wie hinsichtlich Verhalten bei Überspannungen und ESD-Schutz, eines Herstellungsverfahrens hierfür und eines zugehörigen Halbleiterbauelements zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Ausgangsschaltkreises mit den Merkmalen des Anspruchs 1 oder 8, eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 15 und eines Halbleiterbauelements mit den Merkmalen des Anspruchs 18.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1A und 1B Ersatzschaltbilder eines NMOS- bzw. PMOS- Transistors,
Fig. 1C eine Schnittansicht eines MOS-Transistors, der durch einen Salicidierungsprozess hergestellt wurde,
Fig. 2A und 2B eine planare beziehungsweise eine Schnittansicht längs der Linie X1-X1' von Fig. 2A von Eingangs-/Ausgangstransistoren,
Fig. 3 ein Ersatzschaltbild eines herkömmlichen Ausgangsschaltkreises,
Fig. 4A ein Ersatzschaltbild eines weiteren herkömmlichen Ausgangsschaltkreises,
Fig. 4B und 4C eine planare beziehungsweise eine Schnittansicht längs der Linie X2-X2' von Fig. 4B einer Konfiguration für den Schaltkreis von Fig. 4A,
Fig. 4D und 4E eine planare beziehungsweise eine Schnittansicht längs der Linie X3-X3' von Fig. 4D einer weiteren Konfiguration für den Schaltkreis von Fig. 4A,
Fig. 4F ein Ersatzschaltbild, das parasitäre Bipolartransistoren für die Konfigurationen der Fig. 4B bis 4E zeigt,
Fig. 5A und 5B in Schnittansichten Arbeitsvorgänge zur Herstellung eines NMOS-Transistors mit einem herkömmlichen teilweisen Salicidierungsprozess,
Fig. 6A und 6B in Schnittansichten Arbeitsvorgänge zur Herstellung eines NMOS-Transistors mit einer herkömmlichen Ionenimplantationstechnik,
Fig. 7 ein Schaltbild eines geschützten Ausgangsschaltkreises gemäß einigen Ausführungsformen der Erfindung,
Fig. 8 und 9 eine planare beziehungsweise Schnittansichten längs der Linien Y1-Y1' und Y2-Y2' von Fig. 8 einer Konfiguration eines geschützten Ausgangsschaltkreises gemäß einigen Ausführungsformen der Erfindung,
Fig. 10 ein Ersatzschaltbild von parasitären Bipolartransistoren, die in der Struktur vorliegen, wie sie in den Fig. 7 bis 9 gezeigt ist, und
Fig. 11A bis 11C und 12A bis 12C Schaltbilder von Ausgangsschaltkreisen gemäß verschiedenen Ausführungsformen der Erfindung.
Die Erfindung wird nunmehr im Folgenden vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen sind die Dicken von Schichten und Bereichen zwecks Klarheit zum Teil übertrieben dargestellt. Gleiche Bezugszeichen beziehen sich jeweils auf gleichartige Elemente. Es versteht sich, dass wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als auf einem anderen Element liegend bezeichnet ist, dieses direkt auf dem anderen Element liegen kann oder auch zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als direkt auf einem anderen Element liegend bezeichnet wird. Außerdem ist alternativ zu jeder hierin beschriebenen und dargestellten Ausführungsform ebenso die Ausführungsform vom komplementären Leitfähigkeitstyp möglich.
Fig. 7 zeigt einen Ausgangsschaltkreis 11 eines integrierten Schaltkreisbauelements 700 gemäß Ausführungsformen der Erfindung, wobei Entladungspfade zwischen einer externen Signal-Keontaktstelle PAD des integrierten Schaltkreises 700 und einem Leistungsversorgungs- Spannungsknoten VDD und zwischen der externen Signal-Kontaktstelle PAD und einem Leistungsversorgungs-Massespannungsknoten VSS dargestellt sind. Der Ausgangsschaltkreis beinhaltet einen ersten und einen zweiten NMOS-Transistor N1, N2, die seriell mit einem PMOS- Transistor P1 zwischen dem Leistungsversorgungs-Spannungsknoten VDD und dem Leistungsversorgungs-Masseknoten VSS eingeschleift sind. Der Ausgangsschaltkreis wird durch Signale PG, NG getrieben, die an eine jeweilige Gate-Elektrode des PMOS-Transistors P1 und des NMOS-Transistors N2 angelegt werden, welche in Reaktion darauf die externe Signal-Kontaktstelle PAD des integrierten Schaltkreisbauelements 700 treiben.
Wenn eine positive transiente Spannung zwischen der externen Signal- Kontaktstelle PAD und dem Leistungsversorgungs-Spannungsknoten VDD vorhanden ist, kann die positive Überspannung durch einen Entladungspfad PDp, der einen in Vorwärtsrichtung vorgespannten p⁺/n- Übergang an der Source des PMOS-Transistors P1 beinhaltet, zu dem Leistungsversorgungs-Spannungsknoten VDD entladen werden. Wenn eine negative transiente Spannung zwischen der Signal-Kontaktstelle PAD und dem Leistungsversorgungs-Spannungsknoten VDD vorhanden ist, kann die negative Überspannung durch zwei Pfade entladen werden, die einen primären Entladungspfad durch einen in Vorwärtsrichtung vorgespannten n⁺/p-Übergang zwischen der Drain des NMOS-Transistors N1 und dem Substrat des integrierten Schaltkreises 700 sowie einen sekundären Entladungspfad PDn durch einen Leistungsschutzschaltkreis 60 umfassen, der zwischen die Leistungsversorgungsspannung VDD und die Massespannung VSS eingeschleift ist.
Wenn eine positive transiente Spannung zwischen der Signal- Kontaktstelle PAD und dem Leistungsversorgungs-Massespannungsknoten VSS vorhanden ist, kann die positive Überspannung durch zwei Pfade entladen werden, die einen primären Entladungspfad durch einen in Vorwärtsrichtung vorgespannten p⁺In-Übergang des PMOS- Transistors P1 und einen sekundären Entladungslpfad PSp durch den Leistungsschutzschaltkreis 60 umfassen. Wenn eine negative transiente Spannung zwischen der Signalkontaktstelle PAD und dem Leistungsversorgungs-Massespannungsknoten VSS vorhanden ist, kann die negative Überspannung durch einen Entladungspfad PSn entladen werden, der einen in Vorwärtsrichtung vorgespannten n⁺/p-Übergang zwischen der Drain des NMOS-Transistors N1 und dem Substrat umfasst.
Die Fig. 8 und 9 sind eine planare beziehungsweise eine Schnittansicht eines Ausgangsschaltkreises gemäß Ausführungsformen der Erfindung. Speziell stellen die Fig. 8 und 9 eine Konfiguration dar, die zur Ausführung des Ausgangsschaltkreises 11 von Fig. 7 verwendet werden kann.
Fig. 9 beinhaltet eine Schnittansicht des NMOS-Transistors N2 entlang einer Linie Y1-Y1' sowie eine Schnittansicht des NMOS-Transistors N1 entlang einer Linie Y2-Y2'.
Bezugnehmend auf die Fig. 8 und 9 sind die NMOS-Transistoren N1 und N2 in einem ersten und einem zweiten aktiven Bereich 71, 72 ausgebildet, die durch einen ersten und einen zweiten Feldoxid-Isolationsbereich FOX voneinander getrennt sind. Der erste aktive Bereich 71 beinhaltet Drain-Bereiche D1, D2 und Source-Bereiche S1, S2, S3. Gate- Elektroden 73, 74, 75, 76 sind zwischen benachbarten Source- und Drain-Bereichen angeordnet. Der zweite aktive Bereich 72 beinhaltet Drain-Bereiche D3, D4, D5 und Source-Bereiche S4, S5, wobei Gate- Elektroden 73', 74', 75', 76' zwischen benachbarten Source- und Drain- Bereichen angeordnet sind. Die Drain-Bereiche D1, D2 des NMOS- Transistors N1 sind durch leitfähige Schichten (oder Leitungen) 77, 78 mit der externen Signalkontaktstelle PAD verbunden, und die Source- Bereiche S4, S5 des NMOS-Transistors N2 sind durch leitfähige Schichten (oder Leitungen) 79 mit dem Leistungsversorgungs-Massespannungsknoten VSS verbunden. Die Gate-Elektroden 73, 74, 75, 76 des NMOS-Transistors N1 sind mit dem Leistungsversorgungs-Spannungsknoten VDD verbunden, und die Gate-Elektroden 73', 74', 75', 76' des NMOS-Transistors N2 sind mit dem Eingangssignalknoten NG verbunden. Die Gates der NMOS-Transistoren N1, N2 können zum Beispiel durch einen Salicidierungsprozess gebildet werden.
Die Source-Bereiche S1, S2, S3 des ersten NMOS-Transistors N1 sind durch leitfähige Schichten 81, 82, 83 mit den Drain-Bereichen D3, D4, D5 des zweiten NMOS-Transistors 72 verbunden. Die Vermeidung einer Verbindung dieser Bereiche durch einen gemeinsamen Diffusionsbereich kann dazu beitragen, den ESD-Schutz zu verbessern. Bei den dargestellten Ausführungsformen sind kürzere (schmälere) Seiten der Source-Bereiche S1, S2, S3 des ersten NMOS-Transistors N1 und der Drain-Bereiche D3, D4, D5 des zweiten NMOS-Transistors N2 einander zugewandt, was auch den Effekt eines mit diesen Strukturen verknüpften parasitären npn-Transistors reduzieren kann. Wie gezeigt, kann ein p-leitender (p⁺-)Schutzring GD die Isolationsbereiche FOX umgeben und kann mit dem Leistungsversorgungs-Masseknoten VSS verbunden sein. Ein derartiger p-leitender Schutzring GD kann den Effekt des parasitären Bipolartransistors weiter reduzieren, da der Schutzring GD die Basismodulation des parasitären Bipolartransistors verringern kann.
Wie in Fig. 9 gezeigt, sind die parasitären npn-Bipolartransistoren Q1, Q2, Q3, Q4 mit den Transistoren N1, N2 verknüpft. Die Basis-Emitter- Spannung des parasitären Transistors Q1 ist VDD(Vin-0,6)-Vth, wobei Vth eine Schwellenspannung des Transistors N1 ist. Da die Basis- Emitter-Spannung des Transistors Q1 höher als die Einschaltspannung des parasitären npn-Transistors ist, bewirkt eine Erhöhung des Basisstroms für Vorwärtsleitung möglicherweise keine Aktivierung des parasitären npn-Bipolartransistors.
Fig. 10 zeigt ein Ersatzschaltbild für die Struktur von Fig. 9, welche die in Fig. 9 dargestellten parasitären Transistoren Q1, Q2 zusammen mit einem zusätzlichen parasitären Bipolartransistor Q3' beinhaltet, der einen Kollektor und einen Emitter beinhaltet, die mit der Signal-Kontaktstelle PAD beziehungsweise dem Leistungsversorgungs-Massespannungsknoten VSS gekoppelt sind. Die Verstärkung des Transistors Q3' kann geringer als jene des in Fig. 4F gezeigten parasitären Transistors Q3 sein, da die gegenüberliegenden Seiten der Drain-Bereiche, D1 und D2, mit der externen Signal-Kontaktstelle PAD verbunden sind und die Source-Bereiche, S4 und S5, die mit dem Leistungsversorgungs-Masseknoten VSS verbunden sind, schmaler als in der herkömmlichen Konfiguration der Fig. 4D bis 4F gemacht werden können. Im Gegensatz zu der Struktur in Fig. 4D sind die Pfade zwischen diesen Seiten um einen Winkel zu den Kanälen der Transistoren N1, N2 versetzt, d. h. nicht kollinear zu diesen (in der dargestellten Ausführungsform sind die Pfade zwischen diesen gegenüberliegenden Seiten senkrecht zu den Kanälen der Transistoren N1, N2). Ein Zwischenfügen des p-leitenden Schutzrings GD zwischen die Source- und Drain-Bereiche des ersten und des zweiten Transistors N1, N2 kann die Verstärkung des parasitären Bipolartransistors Q weiter reduzieren.
Nunmehr werden Arbeitsvorgänge zur Herstellung des Schaltkreises von Fig. 8 und 9 beschrieben. Bezugnehmend auf Fig. 9 wird eine Feldoxidschicht FOX auf dem p-leitenden Substrat 90(1 gebildet, die den ersten und den zweiten aktiven Bereich 71, 72 definiert. Als nächstes wird ein Gateoxidfilm (nicht gezeigt) auf den aktiven Bereichen 71, 72gebildet. Dann wird eine Schicht aus leitfähigem Material, z. B. eine dotierte polykristalline Siliciumschicht, auf dem Substrat 900 gebildet und anschließend strukturiert, um die Gate-Elektroden 73', 74, 75, 76 des ersten Transistors N1 und die Gate-Elektroden 73', 74', 75', 76' des zweiten Transistors N2 zu bilden.
Danach werden n-leitende Störstellen in den ersten und den zweiten aktiven Bereich 71, 72 implantiert, um die Source- und Drain-Bereiche S1, S2, S3, S4, S5, D1, D2, D3, D4, D5 unter Verwendung der Gate- Elektroden 73, 74, 75, 76, 73', 74', 75', 76' und der Feldoxidbereiche FOX als Maske zu erzeugen. Der Schutzring GD kann in dem Substrat 900 um den ersten und den zweiten aktiven Bereich 71, 72 herum zum Beispiel durch Implantieren von p-leitenden Störstellen in das Substrat 900 gebildet werden. Nach der Erzeugung eines Zwischenschicht- Isolationsfilms auf der Struktur mit dem ersten und dem zweiten Transistor N1 und N2 werden die Leiter 77, 78, 79, 80, 81, 82, 83 auf den Isolationsfilmen gebildet. Die Leiter 77, 78, 79, 80, 81, 82, 83 werden mit den Source- und Drain-Bereichen S1, S2, S3, S4, S5 und D1, D2, D3, D4, D5 und dem Schutzring GD durch Kontaktöffnungen elektrisch verbunden, welche die Zwischenschicht-Isolationsfilme durchdringen.
Wie in den Fig. 11A, 11B und 11C gezeigt, können die Gate-Elektroden der Transistoren N1, N2 in einer Anzahl unterschiedlicher Weisen verschachtelt sein. Als eine Alternative zu der in Fig. 11A gezeigten Verschaltung können zum Beispiel die Gate-Elektroden von beiden Transistoren N1, N2 mit dem Signaleingangsknoten gekoppelt sein, wie in Fig. 11B gezeigt, oder mit verschiedenen Signaleingangsknoten NG1, NG2 gekoppelt sein, wie in Fig. 11C gezeigt.
Es ist ersichtlich, dass die vorliegende Anmeldung auch auf die Bereitstellung eines ESD-Schutzes zwischen einer externen Signal-Kontaktstelle PAD und einem Leistungsversorgungs-Spannungsknoten VDD anwendbar ist, wie in den Fig. 12A, 12B und 12C gezeigt. In diesen Ausführungsformen der Erfindung können zu jenen in den Fig. 8 und 9 komplementäre Strukturen (hinsichtlich des Leitfähigkeitstyps) für PMOS- Transistoren P1, P2 verwendet werden. Wie in Fig. 12A gezeigt, kann die Gate-Elektrode des Transistors P2 mit dem Eingangssignalknoten PG verbunden werden, wobei die Gate-Elektrode des Transistors P2 mit dem Leistungsversorgungs-Masseknoten VSS oder einem Referenzspannungsknoten Vref verbunden ist. In anderen Ausführungsformen können die Gate-Elektroden beider Transistoren P1, P2 mit einem Eingangssignalknoten PG, wie in Fig. 12B gezeigt, oder mit separaten Eingangssignalknoten PG1, PG2 verbunden sein, wie in Fig. 12C gezeigt. Es versteht sich des Weiteren, dass die Erfindung auch auf MOS- Transistoren anwendbar ist, deren Gates ohne Salicidierungsprozesse gebildet wurden, da eine Aktivierung einer horizontalen bipolaren Schleife durch Bilden von doppelt diffundierten Sources und Drains in einem isolierten Diffusionsbereich begrenzt werden kann.

Claims

1. Ausgangsschaltkreis eines integrierten Schaltkreisbauelements, gekennzeichnet durch:
einen ersten und einen zweiten MOS-Transistor (N1, N2) mit jeweiligen voneinander beabstandeten Paaren von Source- und Drain-Bereichen in einem Substrat, die derart angeordnet sind, dass ein erster und ein zweiter Kanal des ersten und des zweiten MOS-Transistors lateral zueinander versetzt sind,
einen Isolationsbereich (FOX) in dem Substrat, der zwischen dem ersten und dem zweiten MOS-Transistor angeordnet ist,
einen ersten Leiter (79, 80), de den Source-Bereich des ersten MOS-Transistors mit einem Leistungsversorgungsknoten (VSS) verbindet,
einen zweiten Leiter (81, 82, 83), der den Drain-Bereich des ersten MOS-Transistors mit dem Source-Bereich des zweiten MOS-Transistors verbindet, und
einen dritten Leiter (77, 78), der den Drain-Bereich des zweiten MOS-Transistors mit einer externen Signal-Kontaktstelle (PAD) des integrierten Schaltkreisbauelements verbindet.

2. Ausgangsschaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet, dass eine Oberfläche des Source-Bereichs des ersten MOS-Transistors, die dem Drain-Bereich des zweiten MOS- Transistors zugewandt ist, kleiner als eine Oberfläche des Source- Bereichs des ersten MOS-Transistors ist, die dem Drain-Bereich des ersten MOS-Transistors zugewandt ist.

3. Ausgangsschaltkreis nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der erste und der zweite Kanal im Wesentlichen parallel sind.

4. Ausgangsschaltkreis nach Anspruch 1 bis 3, weiter dadurch gekennzeichnet, dass
der erste und der zweite MOS-Transistor in einem ersten und einem zweiten aktiven Bereich des Substrats angeordnet sind,
der Isolationsbereich zwischen dem ersten und dem zweiten aktiven Bereich angeordnet ist,
der erste MOS-Transistor folgende Elemente beinhaltet:
eine Mehrzahl von Source-Bereichen in dem ersten aktiven Bereich,
eine Mehrzahl von Drain-Bereichen in dem ersten aktiven Bereich, von denen je einer zwischen ersten und zweiten der Source-Bereiche des ersten MOS-Transistors angeordnet ist, und
eine Mehrzahl von Gate-Elektroden, von denen je eine zwischen jeweiligen benachbarten Source- und Drain-Bereichen des ersten MOS-Transistors angeordnet ist, und
der zweite MOS-Transistor folgende Elemente beinhaltet:
eine Mehrzahl von Source-Bereichen in dem zweiten aktiven Bereich,
eine Mehrzahl von Drain-Bereichen in dem zweiten aktiven Bereich, von denen je einer zwischen ersten und zweiten der Source-Bereiche des zweiten MOS-Transistors angeordnet ist, und
eine Mehrzahl von Gate-Elektroden, von denen je eine zwischen jeweiligen benachbarten Source- und Drain-Bereichen des zweiten MOS-Transistors angeordnet ist.

5. Ausgangsschaltkreis nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der erste MOS-Transistor eine erste Gate-Elektrode beinhaltet, die zwischen seinem ersten Source- Bereich und seinem ersten Drain-Bereich angeordnet ist und einen Kanal steuert, der sich zwischen dem ersten Source-Bereich und dem ersten Drain-Bereich erstreckt, der zweite MOS- Transistor eine zweite Gate-Elektrode beinhaltet, die zwischen seinem zweiten Source-Bereich und seinem zweiten Drain- Bereich angeordnet ist und einen Kanal steuert, der sich zwischen dem zweiten Source-Bereich und dem zweiten Drain-Bereich erstreckt, die derart angeordnet sind, dass der erste Drain-Bereich und der zweite Drain-Bereich unter einem Ersten und einem zweiten Winkel bezüglich dem ersten Source-Bereich angeordnet sind, und der Isolationsbereich in dem Substrat zwischen dem zweiten Drain-Bereich und dem ersten Source-Bereich angeordnet ist.

6. Ausgangsschaltkreis nach Anspruch 5, weiter dadurch gekennzeichnet, dass der erste Source-Bereich und der erste Drain- Bereich entlang einer ersten Linie liegen und dass der erste Source-Bereich und der zweite Drain-Bereich auf einer zweiten Linie liegen, die im Wesentlichen senkrecht zu der ersten Linie ist.

7. Ausgangsschaltkreis nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass der erste Source-Bereich eine im Wesentlichen rechteckige Anschlussflächenkonfiguration aufweist und der erste und der zweite Drain-Bereich auf einer ersten und einer zweiten Seite des ersten Source-Bereichs angeordnet sind.

8. Ausgangsschaltkreis eines integrierten Schaltkreisbauelements, gekennzeichnet durch:
einen Isolationsbereich (FOX) in einem Substrat, der einen ersten und einen zweiten aktiven Bereich in dem Substrat umgibt,
einen ersten MOS-Transistor (N2), der eine Mehrzahl von Source-Bereichen (S4, S5) und eine Mehrzahl von Drain- Bereichen (D3, D4, D5) in dem ersten aktiven Bereich und jeweilige Gate-Leitungen (73' bis 76') auf dem Substrat zwischen Paaren von benachbarten der Source- und Drain-Bereiche des ersten MOS-Transistors beinhaltet, wobei die Source-Bereiche des ersten MOS-Transistors mit einem Leistungsversorgungsknoten (VSS) verbunden sind, und
einen zweiten MOS-Transistor (N1), der eine Mehrzahl von Source-Bereichen (S1, S2, S3) und eine Mehrzahl von Drain- Bereichen (D1, D2) in dem zweiten aktiven Bereich und jeweilige Gate-Leitungen (73 bis 76) auf dem Substrat zwischen Paaren von benachbarten Source- und Drain-Bereichen des zweiten MOS-Transistors beinhaltet, wobei die Drain-Bereiche des ersten MOS-Transistors mit den Source-Bereichen des zweiten MOS-Transistors verbunden sind und die Drain-Bereiche des zweiten MOS-Transistors mit einer externen Signal- Kontaktstelle (PAD) des integrierten Schaltkreisbauelements verbunden sind.

9. Ausgangsschaltkreis nach Anspruch 8, weiter dadurch gekennzeichnet, dass der erste und der zweite aktive Bereich in einer parallelen Weise derart angeordnet sind, dass die Source-Bereiche des ersten MOS-Transistors entgegengesetzt zu den Drain- Bereichen des zweiten MOS-Transistors positioniert sind und die Drain-Bereiche des ersten MOS-Transistors entgegengesetzt zu den Source-Bereichen des zweiten MOS-Transistors positioniert sind.

10. Ausgangsschaltkreis nach Anspruch 9, weiter dadurch gekennzeichnet, dass Seiten der Source- und Drain-Bereiche des ersten MOS-Transistors, die dem zweiten MOS-Transistor zugewandt sind, schmaler als benachbarte Seiten der Source- und Drain- Bereiche des ersten MOS-Transistors sind und dass Seiten der Source- und Drain-Bereiche des zweiten MOS-Transistors, die dem ersten MOS-Transistor zugewandt sind, schmaler als benachbarte Seiten der Source- und Drain-Bereiche des zweiten MOS-Transistors sind.

11. Ausgangsschaltkreis nach einem der Ansprüche 4 bis 10, weiter dadurch gekennzeichnet, dass der Isolationsbereich wenigstens einen isolierenden Bereich in dem Substrat beinhaltet, der zwischen dem ersten und dem zweiten aktiven Bereich angeordnet ist.

12. Ausgangsschaltkreis nach Anspruch 11, weiter dadurch gekennzeichnet, dass das Substrat einen ersten Leitfähigkeitstyp aufweist, die Source- und Drain-Bereiche einen zweiten Leitfähigkeitstyp aufweisen und der Isolationsbereich des Weiteren einen Schutzbereich (GD) mit einem höheren Grad des ersten Leitfähigkeitstyps als das Substrat beinhaltet, der zwischen dem ersten und dem zweiten aktiven Bereich angeordnet und mit dem Leistungsversorgungsknoten (VSS) verbunden ist.

13. Ausgangsschaltkreis nach Anspruch 12, weiter dadurch gekennzeichnet, dass der wenigstens eine isolierende Bereich einen ersten isolierenden Bereich, der den ersten aktiven Bereich umgibt, und einen zweiten isolierenden Bereich beinhaltet, der den zweiten aktiven Bereich umgibt, und dass der Schutzbereich einen Schutzring beinhaltet, der den ersten und den zweiten isolierenden Bereich umgibt und trennt.

14. Ausgangsschaltkreis nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass der Leistungsversorgungsknoten ein Leistungsversorgungsmasseknoten oder ein Leistungsversorgungsspannungsknoten oder ein Referenzspannungsknoten ist.

15. Verfahren zur Herstellung eines Ausgangsschaltkreises für einen integrierten Schaltkreis nach irgendeinem der Ansprüche 1 bis 14, gekennzeichnet durch folgende Schritte:

- Bilden des Isolationsbereichs im Substrat, der den ersten und den zweiten aktiven Bereich in dem Substrat definiert,

- Bilden des ersten MOS-Transistors (N2) in dem ersten aktiven Bereich,

- Bilden des zweiten MOS-Transistors (N1) in dem zweiten aktiven Bereich, der so angeordnet ist, dass der Kanal des zweiten MOS-Transistors lateral bezüglich des Kanals des ersten MOS- Transistors versetzt ist,

- Bilden des ersten Leiters (79, 80) auf dem Substrat, der den Source-Bereich des ersten MOS-Transistors mit einem Leistungsversorgungsknoten des integrierten Schaltkreises verbindet,

- Bilden des zweiten Leiters (81, 82, 83) auf dem Substrat, der den Drain-Bereich des ersten MOS-Transistors mit dem Source-Bereich des zweiten MOS-Transistors verbindet, und

- Bilden des dritten Leiters (77, 78), der den Drain-Bereich des zweiten MOS-Transistors mit einer externen Signal-Kontaktstelle des integrierten Schaltkreisbauelements verbindet.

16. Verfahren nach Anspruch 15, weiter dadurch gekennzeichnet, dass die Kanäle des ersten und des zweiten MOS-Transistors im Wesentlichen parallel sind.

17. Verfahren nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass das Bilden des Isolationsbereichs das Bilden des ersten isolierenden Bereichs, der den ersten aktiven Bereich umgibt, und des zweiten isolierenden Bereichs beinhaltet, der den zweiten aktiven Bereich umgibt, und dass das Bilden des Schutzbereichs das Bilden des Schutzrings beinhaltet, der den ersten und den zweiten isolierenden Bereich umgibt und trennt.

18. Halbleiterbauelement, gekennzeichnet durch:
einen ersten und einen zweiten aktiven Bereich, die voneinander isoliert und entlang einer Richtung angeordnet sind,
einen ersten und einen zweiten Transistor, die in dem ersten beziehungsweise dem zweiten aktiven Bereich ausgebildet sind und entlang der Richtung angeordnet sind, wobei jeder Transistor wenigstens einen Gate-Anschluss aufweist,
einen ersten Anschluss, der mit einer Drain des ersten Transistors (N2) verbunden ist,
einen zweiten Anschluss, der mit einer Source des zweiten Transistors (N1) verbunden ist, und
einer leitfähigen Schicht (81, 82, 83), welche die Source des ersten Transistors mit der Drain des zweiten Transistors verbindet.

19. Halbleiterbauelement nach Anspruch 18, weiter dadurch gekennzeichnet, dass es einen Schutzring (GD) beinhaltet, der zwischen dem ersten und dem zweiten aktiven Bereich und um diese herum angeordnet ist, wobei der Schutzring die gleiche Leitfähigkeit wie jene der Transistoren aufweist und mit dem zweiten Anschluss verbunden ist.

20. Halbleiterbauelement nach Anspruch 180 der 19, weiter dadurch gekennzeichnet, dass der erste Anschluss eine Eingangs-/Ausgangs-Kontaktstelle ist und der zweite Anschluss ein Massespannungsanschluss ist.

21. Halbleiterbauelement nach einem der Ansprüche 18 bis 20, weiter dadurch gekennzeichnet, dass der erste Anschluss ein Leistungsversorgungs-Spannungsanschluss ist und der zweite Anschluss eine Eingangs-/Ausgangs-Kontaktstelle ist.

22. Halbleiterbauelement nach einem der Ansprüche 18 bis 21, weiter dadurch gekennzeichnet, dass wenigstens zwei Gates mit einem Leistungsversorgungs-Spannungsanschluss beziehungsweise einem vorbestimmten internen Signal gekoppelt sind.

23. Halbleiterbauelement nach einem der Ansprüche 18 bis 22, weiter dadurch gekennzeichnet, dass wenigstens zwei Gates mit einem vorbestimmten internen Signal beziehungsweise einer Referenzspannung gekoppelt sind.

24. Halbleiterbauelement nach einem der Ansprüche 18 bis 23, weiter dadurch gekennzeichnet, dass wenigstens zwei Gates gemeinsam mit einem vorbestimmten internen Signal gekoppelt sind.

25. Halbleiterbauelement nach einem der Ansprüche 18 bis 24, weiter dadurch gekennzeichnet, dass wenigstens zwei Gates mit einem ersten beziehungsweise einem zweiten, vorbestimmten Signal gekoppelt sind.