DE10254651B3

DE10254651B3 - Quantisierer für einen Sigma-Delta-Modulator und Sigma-Delta-Modulator

Info

Publication number: DE10254651B3
Application number: DE10254651A
Authority: DE
Inventors: Antonio Di Giandomenico; Lukas DÖRRER; Andreas Wiesbauer
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2002-11-22
Filing date: 2002-11-22
Publication date: 2004-11-04
Anticipated expiration: 2022-11-23
Also published as: US20040145504A1; US6909394B2

Abstract

Die Erfindung betrifft Quantisierer 1 für einen Sigma-Delta-Modulator 10 mit wenigstens einer Vorstufe 2, wobei der Quantisierer ein an ihm anliegendes Eingangssignal 21 entsprechend wenigstens eines Schwellwertsignals quantisiert und als Ergebniswert 22 an einem digitalen Ergebnisausgang 23 ausgibt. Des weiteren betrifft die Erfindung einen Sigma-Delta-Modulator mit einem solchen Quantisierer.

Description

Die Erfindung betrifft einen Quantisierer für einen Sigma-Delta-Modulator mit wenigstens einer Vorstufe, wobei der Quantisierer ein an ihm anliegendes Eingangssignal entsprechend wenigstens einem Schwellwertsignal quantisiert und als Ergebniswert an einem digitalen Ergebnisausgang ausgibt, sowie einen Sigma-Delta-Modulator mit einem solchen Quantisierer.

Die US 5 117 234 A beschreibt einen Quantisierer für einen Delta-Sigma Modulator. Der Delta-Sigma Modulator quantisiert ein anliegendes Eingangssignal durch Vergleich mit Schwellwertsignalen, wobei das quantisierte Signal als digitaler Ergebniswert ausgegeben wird. Der Quantisierer besitzt eine Quantisierungszelle entsprechend der Anzahl seiner Auflösungsstufen. Die Schwellwertsignale sind dabei veränderbar, sodass die Quantisierungsschrittweite auf einen gewünschten Wert eingestellt werden kann. Hierzu werden die Schwerwertsignale mittels eines Mikrocomputers über einen Adressenspeicher aus einem Schwellwertspeicher ausgelesen und an die Eingänge der Quantisierungszellen angelegt.

Die Sigma-Delta (ΣΔ) Modulation hat in den letzten Jahren zunehmende Bedeutung im Bereich der Analog/Digital (A/D)- und Digital/Analog (D/A)-Umwandlung gewonnen. Dies ist vor allen Dingen auf die geringen Ansprüche an die analogen Komponenten von ΣΔ-Umsetzern zurückzuführen. Digitale Schaltungen gewinnen heutzutage in der Signalverarbeitung immer mehr an Bedeutung. Um Signale aus der analogen Umwelt zu konvertieren und anschließend digital verarbeiten zu können, sind A/D Wandler nötig. Es ist erstrebenswert, Wandler und die übrige digitale Schaltung auf einem einzigen Chip zu integrieren. Da meist der digitale Anteil die Chipfläche dominiert, bestimmt dieser auch die Schaltungstechnologie. Digitale Prozesstechnologien erschweren jedoch die Herstellung von präzisen analogen integrierten Schaltungskomponenten, bei denen sehr hohe Genauigkeiten und geringe Fertigungsschwankungen gefordert sind. Hier kommt die Einfachheit und Robustheit analoger Komponenten der Sigma-Delta-Modulatoren zum Tragen, die Sigma-Delta-Umsetzer für Implementierungen in beispielsweise einer digitalen VLSI-Technologie prädestinieren.

Ein weiterer Vorteil der Sigma-Delta-Modulatoren liegt darin, dass diese weniger Strom als herkömmliche A/D-Wandler benötigen, was sie auch in dem wichtigen Bereich der tragbaren Empfänger qualifiziert. Ebenso zeichnen sie sich durch eine höhere Signal Bandbreite aus, was sie interessant für den Anwendungsbereich in der xDSL-Transceiver-Technik macht.

Problematisch bei Sigma-Delta-Modulatoren ist, gerade zu höheren zu wandelnden Frequenzen hin, dass durch Laufzeitverzögerungen in den einzelnen Komponenten (Excess Loop Delay) Fehler auftreten, was die Anwendung zu hohen Frequenzen (> 1 GHz) hin beschränkt. Siehe zu der Problematik der Excess Loop Delays auch: J. A. Cherry, W. M. Snelgrove, „Continuous-Time Delta-Sigma Modulator for High Speed A/D Conversion", Kluwer Academic Publishers 2000, Seite 75–103.

Ein bekannter Weg diese durch Laufzeitunterschiede induzierten Fehler auszugleichen der aus P. Benabes, M. Keramat, R. Kielbasa, „A methodology for designing continuous-time sigma-delta modulators", IEEE European Design and Test Conference 1997, Seite 45–50 bekannte Ansatz einen zusätzlichen Rückkoppelkreis (inner loop) einzuführen, der durch einen zusätzlichen Addierer zwischen dem Quantisierer und dem letzten davor befindlichen Integrierer gebildet ist.

In 1 ist ein solcher zeitkontinuierlichen Sigma-Delta-Modulator zweiter Ordnung mit zwei Vorstufen V₁ und V₂ sowie mit Korrekturmitteln b3 und 110 gezeigt. Das am Eingang IN anliegende zu wandelnde Signal x wird über zwei Integrierer 14₁ und 14₂ , denen jeweils ein Addierer 13₁ bzw. 13₂ zur Verknüpfung mit dem Rückkoppelsignal vorgeschaltet ist, dem Quantisierer 12 an dessen Eingang E_Q zugeführt. Zuvor jedoch wird das zu quantisierende Signal noch über den zusätzlich im Signalweg angeordneten Addierer 110 nochmals mit dem Rückkoppelsignal versehen mit dem durch b₃ vorherbestimmten Faktor verknüpft. Hierdurch wird der Einfluss der Laufzeit in den einzelnen Komponenten berücksichtigt und ausgeglichen, Zur weiteren Ausgestaltung siehe: J. A. Cherry, W. M. Snelgrove, „Continuous-Time Delta-Sigma Modulator for High Speed A/D Conversion", Kluwer Academic Publishers 2000, Seite 75–103.

Nachteilig bei dieser Anordnung ist jedoch, dass im Signalweg ein hochgenaues aktives Bauelement (zusätzlicher Addierer) vorzusehen ist, mit den damit verbundenen Schwierigkeiten bezüglich Herstellungsverfahren und -schritten, Layoutdesign und Ausschuss bei der Herstellung. Weiterhin nachteilig ist, dass der Stromverbrauch hierdurch erheblich erhöht wird, wodurch die Anwendungsbereiche gerade bei tragbaren und zwingend Stromsparenden Anwendungen beschränkt werden.

Aufgabe der Erfindung ist es daher, einen Quantisierer für einen Sigma-Delta-Modulator und einen Sigma-Delta-Modulator mit einem solchen Quantisierer zur Verfügung zu stellen, bei dem eine Kompensation der Laufzeiten durch die einzelnen Komponenten erfolgt, wobei jedoch im Signalweg kein zusätzliches Bauelement vorgesehen ist.

Diese Aufgabe wird durch einen Quantisierer mit den im kennzeichnenden Teil des Anspruchs 1 oder des Anspruchs 13 angegebenen Merkmalen gelöst, und durch einen Sigma-Delta-Modulator der die im Anspruch 24 angegebenen Merkmale aufweist, gelöst.

Erfindungsgemäß ist vorgesehen, dass der Quantisierer mindestens eine Quantisierungs-Zelle entsprechend der Anzahl seiner Auflösungsstufen enthält, wobei jede Quantisierungs-Zelle einen Eingangs-Spannungs-Strom-Konverter aufweist, welcher das zu quantisierende Eingangssignal in einen entsprechenden Eingangs-Strom an seinem Ausgang wandelt, dass der wenigstens einen Quantisierungs-Zelle eine statische Schwellwert-Stromquelle zugeordnet ist, welche einen statischen Anteil zum Schwellwertssignal in Form eines statischen Schwellwert-Stromes liefert, dass eine dynamische Rückkoppel-Stromquelle vorgesehen ist, welche einen vom digitalen Ergebniswert abgeleiteten Rückkoppel-Strom generiert, welcher Rückkoppel-Strom zum statischen Schwellwert-Strom in einem Strom-Knoten addiert wird, dass der aus statischem Schwellwert-Strom und Rückkoppel-Strom zusammengesetzte Schwellwert-Strom zum Eingangs-Strom in dem Strom-Knoten addiert wird, dass eine Vergleichseinheit vorgesehen ist, welche entscheidet, ob der am Strom-Knoten vorliegende Summenstrom ungleich Null ist, und entsprechend ein digitales Ergebnis liefert.

Die Erfindung schlägt vor, die ganze Architektur des Quantisierers auf Bewertung von Strömen auszulegen. Das hat insbesondere dann einen enormen Vorteil, wenn der sowieso für das Rückkoppelsignal vorhandene Digital-Analog-Wandler eines Sigma-Delta-Modulators mit Strombewertungen arbeitet („current steering DACs"). Hierzu wird das Eingangssignal, dessen Information in seiner Signalspannung enthalten ist, in einen Signalstrom gewandelt. Dieser Strom wird zu einem dynamischen Referenzstrom addiert, welcher sich aus dem statischen Schwellwert-Strom und dem vom digitalen Ergebniswert abgeleiteten Rückkoppel-Strom zusammensetzt. Zu entscheiden ist dann nur noch, ob die Summe der Ströme größer Null ist oder nicht.

Gemäß der Erfindung wird der Summierknoten nahe an dem Eingang der Vergleichseinheit vorgesehen, ohne dass ein weiterer analoger Baustein im Signalweg davor liegt. Zudem wird das Layout einer integrierten Schaltung, die einen solchen Quantisierer bildet, vereinfacht. Die Verarbeitungsgeschwindigkeit der dynamischen Stromquelle für den Referenzstrom kann geringer sein als die des Eingangs-Spannungs-Strom-Konverters, da das zu bewertende Signal nicht hierdurch läuft. Dies führt zu vorteilhaften Stromverbrauchseinsparungen. Hierdurch wird die gesamte Stromaufnahme des Systems so stark reduziert, dass es für tragbare, batteriebetriebene Anwendungen problemlos verwendbar wird. Zudem ist die Verarbeitungsgeschwindigkeit erhöht, was insbesondere für den Anwendungsbereich in der xDSL-Technik Verwendungen erschließt.

Eine bevorzugte Ausgestaltung der Erfindung sieht vor, dass zur Gewinnung des aus dem digitalen Ergebniswert abgeleiteten analogen Rückkoppel-Stromes ein Digital-Analog-Wandler vorgesehen ist, welcher ein dem Ergebniswert entsprechendes Spannungssignal zur Ableitung des Rückkoppel-Stromes liefert.

Von Vorteil ist der Digital-Analog-Wandler derart ausgebildet, dass dieser als analoges Ausgangssignal den Rückkoppel-Strom direkt liefert.

Eine Ausgestaltung der Erfindung sieht vor, dass der Eingangs-Spannungs-Strom-Konverter ein mittels des Eingangssignals an einem Basis-Eingang angesteuerter Transistor ist.

Bevorzugterweise ist jeder Quantisierungs-Zelle ein Schwellwertsignal zugeordnet, welches von den Schwellwertsignalen weiterer Quantisierungs-Zellen verschieden ist.

Von Vorteil weisen die Schwellwertsignale zueinander feste Differenzen auf.

Vorteilhafterweise ist eine Verstärkungsstufe vorgesehen, welche den Strom am Strom-Knoten vor dessen Bewertung durch die Vergleichseinheit verstärkt.

Von Vorteil ist als Vergleichseinheit ein Latch vorgesehen.

Dem folgend ist gemäß einer Ausgestaltung der Erfindung vorgesehen, dass das Latch einen Komparator und eine Sample-and-Hold-Vorrichtung aufweist.

Eine bevorzugte Ausgestaltung der Erfindung sieht vor, dass der Quantisierer symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang für ein positives Eingangssignal und mit einem negativen Signal-Eingang für ein negatives Eingangssignal ausgestaltet ist.

Dem folgend sieht eine weitere Ausgestaltung der Erfindung. vor, dass zwischen dem positiven und dem negativen Signalweg ein Gegenkopplungswiderstand („degeneration resistor") vorgesehen ist.

Von Vorteil ist eine dynamische Rückkoppel-Stromquelle für alle Quantisierungs-Zellen vorgesehen.

Jeder Quantisierungs-Zelle ist von Vorteil eine eigene statische Schwellwert-Stromquelle zugeordnet.

Gemäß eines weiteren Aspekts der Erfindung ist vorgesehen, dass der Quantisierer sich dadurch auszeichnet, dass der Quantisierer wenigstens eine Quantisierungs-Zelle entsprechend der Anzahl seiner Auflösungsstufen enthält, wobei jede Quantisierungs-Zelle einen Spannungskomparator aufweist, welcher Spannungskomparator die Eingangssignal-Spannung mit der Schwellwertssignal-Spannung vergleicht und im Falle des Übersteigens oder Unterschreitens des Schwellwertssignals durch das Eingangssignal ein entsprechendes digitales Ergebnisbit (0/1) ausgibt, wobei ein digitaler Addierer vorgesehen ist, welcher den digitalen Ergebniswert der letzen Bewertung der Komparatoren des Quantisierers auf die Schwellwertssignal-Spannungen aufaddiert, indem er die Schwellwertssignal-Spannungen um dem digitalen Ergebniswert entsprechende Stufen erhöht oder verringert.

Vorteilhafterweise ist dem Addierer ein Schaltwerk zugeordnet, welches Schaltwerk Schalter aufweist, an denen eingangsseitig die Teil-Spannungen des Referenzspannungsgenerators anliegen, und die ausgangsseitig mit den Eingängen für die Schwellwertsignal-Spannungen der Komparatoren verbunden sind, wobei die Schalter durch das Ausgangssignal des Addierers gesteuert werden.

Bevorzugterweise generiert der Referenzspannungsgenerator die Teil-Spannungen, welche mittels Schaltern entsprechend dem digitalen Ergebniswert und/oder der gewünschten Schwellwertsignal-Spannung am jeweiligen Komparator zur Bewertung des Eingangssignals beaufschlagt werden können.

Der Quantisierer ist nach einer vorteilhaften Ausgestaltung symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang für ein positives Eingangssignal und mit einem negativen Signal-Eingang für ein negatives Eingangssignal ausgestaltet.

Bevorzugterweise ist ein Referenzspannungsgenerator vorgesehen, der die für jeden Spannungskomparator unterschiedlichen Schwellwertssignal-Spannungen generiert, wobei die Schwellwertssignal-Spannungen in Teil-Spannungen wählbar sind.

Von Vorteil sind die Komparatoren durch zeitkontinuierliche Spannungskomparatoren ausgebildet.

Bevorzugterweise ist ein Latch vorgesehen, welches das durch die Komparatoren gelieferte Ergebnis speichert.

Die Erfindung betrifft weiterhin einen Sigma-Delta-Modulator mit wenigstens einer Vorstufe und mit einem Quantisierer der nach einer der vorgenannten Varianten ausgestaltet ist.

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen oder deren Unterkombinationen.

Nachfolgend wird die Erfindung anhand der Zeichnung weiter erläutert.
Dabei zeigt:
1 einen zeitkontinuierlichen Sigma-Delta-Modulator nach dem Stand der Technik,
2 eine erste Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators mit einem erfindungsgemäßen Quantisierer im Strom-Modus,
3 ein schematisches Blockschaltbild einer Quantisirungs-Zelle gemäß einer ersten Ausführungsform der Erfindung,
4 eine konkrete Realisierung einer Quantisierungs-Zelle aus 3,
5 ein Prinzipschaltbild eines herkömmlichen Quantisierers, der nach dem Prinzip des Spannungsvergleichs arbeitet,
5a eine zweite Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators mit einem erfindungsgemäßen Quantisierer im Spannungs-Modus,
6 ein schematisches Blockschaltbild des Quantisierers im Spannungs-Modus,
7 eine konkrete Ausführung des erfindungsgemäßen Quantisierers mit einer Widerstandskette zur Erzeugung der einzelnen Spannungen und einem von einem Addierer gesteuerten Schaltwerk,
8 eine konkrete Ausgestaltung des Schaltwerks, welches die Teil-Referenzspannungen auf die Eingänge der Komparatoren schaltet,
9 eine Tabelle, welche konkrete Spannungswerte nach einem Beispiel zeigt, und
10 eine bevorzugte Ausgestaltung eines Komparators gemäß der Erfindung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder gleich wirkende Elemente.
Das neue Prinzip ist die Summation des Rückkoppelsignals zu den Schwellwertsignalen der Komparatoren.
Die 2 bis 4 zeigen einen Quantisierer gemäß einer ersten Ausführungsform der Erfindung.
2 zeigt das Prinzipschaltbild eines erfindungsgemäßen Sigma-Delta-Modulators 10 mit einem Quantisierer 1 nach dem Stromsummations-Prinzip und zwei Vorstufen 2, wobei der Quantisierer 1 das an ihm anliegende Eingangssignal 21 quantisiert und als Ergebniswert 22 an einem digitalen Ergebnisausgang 23 ausgibt.
Zur Gewinnung des aus dem digitalen Ergebniswert 22 abgeleiteten analogen Rückkoppel-Signales für den Sigma-Delta-Modulators ist ein Digital-Analog-Wandler 3 vorgesehen.
Die zur Kompensation vorgesehene Verzögerung von 1/2 Taktzyklus durch das Verzögerungsglied 4 ist hier nur beispielhaft zu sehen, und kann in praxi je nach Ausführung des Quantisierers und seiner Außenbeschaltung variieren. Ein solches Verzögerungsglied kann von Nutzen sein, wenn schaltungsbedingt Laufzeitdifferenzen bei unterschiedlichen Eingangssignalen und damit verschiedenen Ergebnissen der Quantisierung auftreten. Das Verzögerungsglied, das an den Takt gekoppelt ist, gleicht dann solche Laufzeitdifferenzen aus. Die konkrete Ausgestaltung der Schaltung des Quantisierers ist dementsprechend an die Laufzeitverzögerung angepasst. Dementsprechend ist auch das Anpassungsglied 3a ausgestaltet, dass das analoge Signal mit dem Faktor b3 belegt, siehe hierzu auch: J. A. Cherry, W. M. Snelgrove, „Continuous-Time Delta-Sigma Modulator for High Speed A/D Conversion", Kluwer Academic Publishers 2000, Seite 75–103.
Der entscheidende Vorteil der Erfindung liegt darin, dass der Vergleich VIN > (Vthi + b3·Vdac) durch die einzelnen Stufen (i) des Quantisierers vorgenommen und bewertet wird, und nicht mehr wie bisher im Stand der Technik (VIN – b3·Vdac) > Vthi was ein aktives Summationsglied im Signalweg vor dem Quantisierer notwendig macht. Wobei V_IN: Eingangssignal, b₃: Anpassungsfaktor (beispielsweise 1/2), V_dac: Ausgabewert des Digital-Analog-Wandlers.
Die Anpassung an den vorherigen Ergebniswert erfolgt bei der Erfindung dynamisch bei jeder Bewertung aufs neue. So ist eine hochgenaue Digitalisierung bei sehr hoher Abtastrate ermöglicht.
3 zeigt schematisch eine Quantisierungs-Zelle 40, welche entsprechend der Anzahl der Auflösungsstufen des Quantisierers 1 vorhanden ist. Jede Quantisierungs-Zelle 40 weist einen Eingangs-Spannungs-Strom-Konverter 41 auf, welcher das zu quantisierende Eingangssignal 21 in einen entsprechenden Eingangs-Strom 42 an seinem Ausgang 43 wandelt.
Das so gewonnene Signal 42 wird mit dem Rückkoppel-Strom 45 in einem Strom-Knoten 46 addiert. Der Rückkoppel-Strom 45 wird hierzu durch eine dynamische Rückkoppel-Stromquelle 44 entsprechend des digitalen Ergebniswerts 22 generiert.
Das aufaddierte Signal wird noch durch eine Verstärkungsstufe 48 („pre-amplifier") für ein die Vergleichseinheit enthaltendes Latch 47 vorbereitet. Das Latch enthält zusätzlich noch eine sample-and-hold-Stufe, damit die Ergebnisbits korrekt weiterverarbeitet werden können.
4 zeigt eine bevorzugte Ausgestaltung des Quantisierers mit einem linearen Strom/Spannungs-Konverter 44a und 44b und einer gewöhnlichen gm-Stufe.
Der Quantisierer 1 ist symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang 21a für ein positives Eingangssignal und mit einem negativen Signal-Eingang 21b für ein negatives Eingangssignal versehen. Die beiden Signalwege sind vermittels eines zwischen dem positiven und dem negativen Signalweg geschaltetem Gegenkopplungswiderstand („degeneration resistor") 5 miteinander verbunden. Entsprechend sind die Rückkoppel-Stromquellen 44a und 44b, die Eingangs-Spannungs-Strom-Konverter 41a und 41b, die Strom-Knoten 46a und 46b, und die Schwellwert-Stromquelle 49a und 49b doppelt ausgebildet.
Durch die Anordnung ergibt sich für den Übertragungswirkleitwert Gm („transconductance"): Gm = (gm/2 · 1/Rdeg) / (gm/2 + 1/Rdeg)wobei gm der Übertragungswirkleitwert des Transistors 411a und 411b und Rdeg der Widerstandswert des Gegenkopplungswiderstands 5 ist.
Der Quantisierungs-Zelle 40 ist eine – wieder doppelt ausgebildete – statische Schwellwert-Stromquelle 49a, 49b zugeordnet, die das der Stufe (i) des Quantisierers entsprechende Schwellwertssignal in Form eines Schwellwert-Stromes Iref liefert, wobei der Schwellwert-Strom zum aus INP und INN abgeleiteten Eingangs-Strom und zum Rückkoppel-Strom Idac in den Strom-Knoten 46a und 46b addiert wird.
Der Eingangs-Spannungs-Strom-Konverter (41a und 41b) ist jeweils durch einen Transistor (411a und 411b) ausgebildet, welcher mittels des Eingangssignals an seinem Basis-Eingang angesteuert wird.
Die Verstärkungsstufe 48 ist vorgesehen, um das Signal des Stroms an dem Strom-Knoten 46a, 46b vor dessen Bewertung durch die Vergleichseinheit zu verstärken. Die Vergleichseinheit 47 entscheidet, ob der verstärkte Summenstrom ungleich Null ist, und liefert entsprechend ein digitales Ergebnis.
Zum Prinzip des Vergleichs von Spannungen anstelle des Vergleichs von Strömen sind Quantisierer nach dem in 5 gezeigten Aufbau bekannt.
Hierbei wird mittels in einer Widerstandskette 91 angeordneter Widerstände 92 eine zueinander gleichmäßige Differenzen aufweisende Teil-Referenzspannung aus einer zwischen +Vref und –Vref gebildeten Spannung erzeugt welche die Schwellwertssignal-Spannung 63_i der einzelnen Quantisierungs-Zellen 40 bilden.
Im gezeigten Beispiel sind die sieben statischen Schwellspannungen der Komparatoren bezüglich Vref:
+6/7, +4/7, +2/7, 0, –2/7, –4/7, –6/7
diese werden den einzelnen Quantisierungs-Zellen 40 zugeführt, welche dann jeweils diese Teil-Referenzspannung Vthi mit dem Eingangssignal vergleichen.
Die Teil-Referenzspannungen sind fest, daher muss eine Anpassung des Eingangssignals V_IN an das Ergebnis V_dac zu Rückkoppelzwecken erfolgen. Es wird also wieder der Vergleich (VIN – b3·Vdac) > Vthi vorgenommen, was wieder ein aktives Summationsglied im Signalweg vor dem Quantisierer notwendig macht, mit den bereits erwähnten nachteilen. Wobei V_IN: Eingangssignal, b₃: Anpas sungsfaktor (beispielsweise 1/2), V_dac: Ausgabewert des Digital-Analog-Wandlers.
Die 5a bis 10 zeigen einen Quantisierer 1 gemäß einer weiteren Ausführungsform der Erfindung, bei der ein Quantisierer sich jedoch durch die Spannungs-Summation auszeichnet.
5a zeigt den groben Prinzipaufbau des Sigma-Delta-Modulators 10 mit zwei Vorstufen 2. Da jedoch hier Spannungen, und nicht wie nach der ersten Ausführungsform der Erfindung Ströme, verarbeitet werden, braucht der Analog-Digital-Wandler 3 nicht mehr im Signalweg zwischen Ausgang 23 – mit anliegendem Ergebnis 22 – und dem Quantisierer 1 zu liegen.
Es wird wieder gegenüber dem Stand der Technik der Vorteil erreicht, dass auf ein Additionsglied im Signalweg vor dem Eingang des Quantisierers verzichtet werden kann. Es wird bei den Quantisierungs-Zellen wieder der Vergleich VIN > (Vthi + b3·Vdac)durch die einzelnen Stufen (i) des Quantisierers vorgenommen und das Ergebnis bewertet. Wobei V_IN: Eingangssignal, b₃: Anpassungsfaktor (beispielsweise 1/2), V_dac: Ergebniswert der vorherigen Bewertung.
6 zeigt eine Realisierung eines Quantisierers 1, bei dem die Addition des Rückkoppelwertes (IN_DAC <0 : 6>) schon in der rein digitalen Domäne vorgenommen wird. Ein Digital-Analog-Wandler wird hierzu nicht benötigt. Die Teil-Referenzspannungen werden wieder beispielsweise durch eine Widerstandskette erzeugt.
Ein digitaler Addierer 66 ist vorgesehen, welcher den digitalen Ergebniswert 22 (IN_DAC <0 : 6>) der letzen Bewertung der Komparatoren 61 des Quantisierers 1 auf die Schwellwertssignal-Spannungen aufaddiert, indem er die Schwellwertssignal- Spannungen 63_i um dem digitalen Ergebniswert entsprechende Stufen erhöht oder verringert. Hierzu werden Schalter 67 entsprechend geöffnet oder geschlossen.
Die Anpassung an die Laufzeitunterschiede durch den Faktor b₃ kann hierbei in dem Addierer 66 selbst erfolgen, welcher entsprechend dem Additionsergebnis mit dem Rückkoppelwert IN_DAC <0 : 6> (Ergebnis der vorherigen Bewertung des Quantisierers) die entsprechenden Schwellwertspannungen mittels der Schalter 67 auf die einzelnen Eingänge Vthi der Quantisierungs-Zellen 40 aufschaltet, welche dann die Bewertung mit dem Eingangssignal IN zum jeweiligen Ergebnisbit Qi vornehmen.
Der Quantisierer 1 verfügt über mehrere Quantisierungs-Zellen 40 entsprechend der Anzahl seiner Auflösungsstufen.
Jede Quantisierungs-Zelle 40 weist einen Spannungskomparator 61 auf, welcher Spannungskomparator die Eingangssignal-Spannung 62 mit seiner Schwellwertssignal-Spannung 63i vergleicht und im Falle des Übersteigens oder Unterschreitens des Schwellwertssignals durch das Eingangssignal ein entsprechendes digitales Ergebnisbit (0/1) (Qi) ausgibt.
Zur Generierung der verschiedenen Schwellwertssignal-Spannungen 63_i ist ein Referenzspannungsgenerator 65 vorgesehen, der jedem Spannungskomparator 61 über die Schalter 67 entsprechend den Ausgangsdaten Add <0 : 6> des Addierers 66 eine eigene Schwellwertssignal-Spannung 63i zugeführt. Die Differenzen der einzelnen Schwellwertssignal-Spannung 63_i bleibt dabei gleich, es wird jedoch entsprechend dem Ergebnis Add <0 : 6> des Addierers 66 das Spannungsniveau jeder Schwellwertssignal-Spannung 63_i entsprechend dem Ergebnis IN_DAC <0 : 6> der vorherigen Bewertung des Quantisierers erhöht oder gesenkt.
Entsprechend dem Ergebnis der Summation werden also Teil-Spannungen 1/14 · Vref, 2/14 · Vref, ... zur Schwellspannung Vth durch Öffnen und Schließen von Schaltern aufsummiert und auf die Komparatoren 61 geschaltet. Im dargestellten Beispiel und im folgenden ist ein 3-Bit Quantisierer mit 7 Stufen gezeigt, bei dem b₃ = 1/2 gewählt ist (siehe hierzu auch die folgenden Figuren). Es sind hier auch andere Werte und Auflösungen realisierbar.
Die sieben Schwellspannungen der Komparatoren sind bezüglich Vref daher nicht mehr fest, zu den Grundspannungen (bezüglich Vref)
+12/14, +8/14, +4/14, 0, –4/14, –8/14, –12/14
wird bei jedem Taktzyklus entsprechend dem tatsächlichen und augenblicklichen Wert vom Ergebniswert vom digitalen Addierer 66 einer der folgenden Werte zu allen Schwellwert-Spannungen hinzusummiert:
+7114, +5114, +3/14, +1/14, –1/14, –3/14, –5/14, –7/14
die sich daraus ergebenden 7 Signale werden mit dem zu bewertenden aktuellen Eingangssignal des Quantisierers durch die Komparatoren verglichen, wodurch das nächste digitale Ergebnis generiert wird.
Die Anordnung der Komparatoren und die Komparatoren selber können auch wieder symmetrisch mit einem positiven und einem negativen Signalweg ausgebildet sein.
7 zeigt ein symmetrisch ausgeführtes Beispiel eines Quantisierers 1 mit einem positiven und einem negativen Eingang (nicht dargestellt). Die Referenzspannungen (Schwellwertsignale 25) werden durch eine Widerstandskette 68 erzeugt, welche durch die Schalter 67 entsprechend dem Ergebnis IN_DAC <0 : 6> auf die Quantisierungs-Zellen 40 an deren Eingän gen aufgeschaltet werden. Die Quantisierungs-Zellen 40 weisen einen symmetrischen Komparator 61 und eine Latch-Schaltung 69 auf.
Der Referenzspannungsgenerator 65 in 7 wird vermittels einer Widerstandskette 68 gebildet, die die zwischen +Vref und –Vref liegende Spannung in viele Teil-Schwellwertssignal-Spannungen aufteilt, welche mittels Schaltern 67 entsprechend dem digitalen Ergebniswert und/oder der gewünschten Schwellwertssignal-Spannung am jeweiligen Komparator 61 zur Bewertung des Eingangssignals beaufschlagt werden.
Der Quantisierer ist wieder symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang (+) für ein positives Eingangssignal (INP) und mit einem negativen Signal-Eingang (–) für ein negatives Eingangssignal ausgestaltet.
8 zeigt genauer eine beispielhafte Ausgestaltung der Schaltungsanordnung eines Schaltwerks mit den einzelnen Schaltern 67 zur Aufschaltung der Schwellwert-Spannungen des Referenzspannungsgenerators auf die Referenzspannungseingängen Vth_i der Komparatoren. Weiterhin ist beispielhaft b₃ zu 1/2 (0.5) und die Auflösung zu drei Bit bei sieben Schwellspannungen gewählt.
Die Verknüpfung der Ergebnisse IN_DAC <0 : 6> der vorherigen Bewertung des Quantisierers mit den Schaltern 67 über die Betätigungsleitungen sel0 bis sel7 ist in den in 9 wiedergegeben Tabellen erläutert.
10 zeigt ein Beispiel für die Ausgestaltung der Komparatoren 61, die gemäß dem gezeigten Beispiel als zeitkontinuierliche Spannungs-Komparatoren ausgebildet sind. Die Dioden 101 bzw. 102 sind nur als notwendig Last vorgesehen.
Die Werte an den Ausgängen OUTP und OUTN sind nur dann gleich, wenn die Ströme durch die Dioden 101 und 102 gleich sind. Das ist wiederum nur dann der Fall, wenn INP + VthN = INN + VthPin allen anderen Fällen sind die Ströme durch die Dioden, und damit die Werte an den Ausgängen OUTP und OUTN ungleich.
Der erfindungsgemäße Quantisierer 1 nach dem Spannungs-Summationsprinzip mit entsprechenden Quantisierungs-Zellen ist zwar gegenüber dem zuerst vorgestellten Prinzip der Stromsummation etwas langsamer, ist dafür aber genauer, da die für die Erzeugung der Referenzspannungen eingesetzten Widerstände hochgenau hergestellt werden können. Weiterhin benötigt die Lösung mit Widerständen weniger Raum auf einem integrierten Halbleiter und kann daher auf der gleichen Fläche mit höherer Auflösung realisiert werden.

10: Sigma-Delta-Modulator
12: Quantisierer
13_i: Addierer
14_i: Integrierer
110: Kompensations-Addierer
IN: Signaleingang
OUT: Ergebnisausgang
x: zu wandelndes Signal
V_i: Vorstufe
E_Q: Eingangssignal
1: Quantisierer
2: Vorstufe
3: Digital-Analog-Wandler
4: Verzögerungsglied
5: Gegenkopplungswiderstand
21: zu quantisierendes Eingangssignal
21a: positiver Signal-Eingang
21b: negativer Signal-Eingang
25: Schwellwertssignals
23: digitaler Ergebnisausgang
22: digitaler Ergebniswert
40: Quantisierungs-Zelle
41, 41a, b: Eingangs-Spannungs-Strom-Konverter
411a, b: Transistor
42: Eingangs-Strom
43: Ausgang
44, 44a, b: Rückkoppel-Stromquelle
45: Rückkoppel-Strom
46, 46a, b: Strom-Knoten
47: Latch, Vergleichseinheit
48: Verstärkungsstufe
49, 49a, b: Schwellwert-Stromquelle
61: Spannungskomparator
62: Eingangssignal-Spannung
Qi: Ergebnisbit
63_i: Schwellwertssignal-Spannung
65: Referenzspannungsgenerator
66: Addierer
67: Schalter
68: Widerstandskette
69: Latch
Rdeg: Widerstand des Gegenkopplungswiderstands
91: Widerstandskette
92: Widerstand
101, 102: Dioden

Claims

Quantisierer (1) für einen Sigma-Delta-Modulator (10) mit mindestens einer Vorstufe (2), wobei der Quantisierer (1) ein an ihm anliegendes Eingangssignal (21) durch Vergleich mit mindestens einem Schwellwertsignal (25) quantisiert und als digitalen Ergebniswert (22) an einem Ergebnisausgang (23) ausgibt, dadurch gekennzeichnet, dass der Quantisierer (1) mindestens eine Quantisierungs-Zelle (40) entsprechend der Anzahl seiner Auflösungsstufen enthält, dass jede Quantisierungs-Zelle (40) einen Eingangs-Spannungs-Strom-Konverter (41; 41a und 41b) aufweist, welcher das zu quantisierende Eingangssignal (21) in einen entsprechenden Eingangs-Strom (42) umwandelt, dass der mindestens einen Quantisierungs-Zelle (40) eine statische Schwellwert-Stromquelle (49a und 49b) zugeordnet ist, die einen statischen Anteil zum Schwellwertsignal (25) in Form eines statischen Schwellwert-Stromes (Iref) liefert, dass eine dynamische Rückkoppel-Stromquelle (44; 44a und 44b) vorgesehen ist, welche einen vom digitalen Ergebniswert (22) abgeleiteten Rückkoppel-Strom (45; 45a, 45b; Idac) generiert, der zum statischen Schwellwert-Strom (Iref) in einem Strom-Knoten (46; 46a und 46b) addiert wird, dass der aus statischem Schwellwert-Strom und Rückkoppel-Strom zusammengesetzte Schwellwert-Strom zum Eingangs-Strom in dem Strom-Knoten (46; 46a und 46b) addiert wird, dass eine Vergleichseinheit (47) vorgesehen ist, welche entscheidet, ob der an dem Strom-Knoten (46; 46a und 46b) vorliegende Summenstrom ungleich Null ist, und entsprechend ein digitales Ergebnis liefert.
Quantisierer nach Anspruch 1, dadurch gekennzeichnet, dass zur Gewinnung des aus dem digitalen Ergebniswert (22) abgeleiteten analogen Rückkoppel-Stromes (45) ein Digital-Analog-Wandler (3) vorgesehen ist, welcher ein dem Ergebniswert entsprechendes Spannungssignal (IN_DAC) zur Ableitung des Rückkoppel-Stromes liefert.
Quantisierer nach Anspruch 2, dadurch gekennzeichnet, dass der Digital-Analog-Wandler (3) derart ausgebildet ist, dass dieser als analoges Ausgangssignal den Rückkoppel-Strom (45) direkt liefert.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Eingangs-Spannungs-Strom-Konverter (41; 41a und 41b) ein mittels des Eingangssignals an einem Basis-Eingang angesteuerter Transistor (411a und 411b) ist.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass jeder Quantisierungs-Zelle (40) ein Schwellwertsignal zugeordnet ist, welches von den Schwellwertsignalen weiterer Quantisierungs-Zellen verschieden ist.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Schwellwertsignale zueinander feste Differenzen aufweisen.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass eine Verstärkungsstufe (48) vorgesehen ist, welche den Strom am Strom-Knoten (46; 46a, 46b) vor dessen Bewertung durch die Vergleichseinheit verstärkt.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass als Vergleichseinheit (47) ein Latch vorgesehen ist.
Quantisierer nach Anspruch 8, dadurch gekennzeichnet, dass das Latch einen Komparator und eine Sample-and-Hold-Vorrichtung aufweist.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der Quantisierer (1) symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang (21a) für ein positives Eingangssignal (INP) und mit einem negativen Signal-Eingang (21b) für ein negatives Eingangssignal (INN) ausgestaltet ist.
Quantisierer nach Anspruch 10, dadurch gekennzeichnet, dass zwischen dem positiven und dem negativen Signalweg ein Gegenkopplungswiderstand („degeneration resistor") (5) vorgesehen ist.
Quantisierer nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass jeder Quantisierungs-Zelle eine eigene statische Schwellwert-Stromquelle (49; 49a und 49b) zugeordnet ist.
Quantisierer (1) für einen Sigma-Delta-Modulator (10) mit wenigstens einer Vorstufe (2), wobei der Quantisierer ein an ihm anliegendes Eingangssignal (21) durch Vergleich mit wenigstens einem Schwellwertsignal (25) quantisiert und als digitalen Ergebniswert (22) an einem Ergebnisausgang (23) ausgibt, und der Quantisierer (1) wenigstens eine Quantisierungs-Zelle (40) entsprechend der Anzahl seiner Auflösungsstufen enthält, wobei jede Quantisierungs-Zelle (40) einen Spannungskomparator (61) aufweist, der das als Eingangssignal-Spannung (62) anliegende Eingangssignal (21) mit einer ihm zugeordneten Schwellwertsignal-Spannung (63_i ) vergleicht und im Falle des Übersteigens oder Unterschreitens der Schwellwertsignal-Spannung durch die Eingangssignal-Spannung ein entsprechendes digitales Ergebnisbit (0/1) (Qi) ausgibt, dadurch gekennzeichnet, dass ein digitaler Addierer (66) vorgesehen ist, welcher den digitalen Ergebniswert (22) der letzten Bewertung der Spannungskomparatoren des Quantisierers (1) auf die einzelnen Schwellwertsignal-Spannungen der Spannungskomparatoren aufaddiert, indem er die Schwellwertsignal-Spannungen um dem digitalen Ergebniswert entsprechende Teil-Spannungen (25) erhöht oder verringert.
Quantisierer nach Anspruch 13, dadurch gekennzeichnet, dass jeder Quantisierungs-Zelle (40) ein Schwellwertsignal zugeordnet ist, welches von den Schwellwertsignalen weiterer Quantisierungs-Zellen verschieden ist.
Quantisierer nach einem der Ansprüche 13 bis 14, dadurch gekennzeichnet, dass ein Referenzspannungsgenerator (65) vorgesehen ist, der die für jeden Spannungskomparator (61) unterschiedlichen Schwellwertsignal-Spannungen (63_i ) generiert, wobei die Schwellwertsignal-Spannungen in Teil-Spannungen (25) wählbar sind.
Quantisierer nach Anspruch 15, dadurch gekennzeichnet, dass der Referenzspannungsgenerator (65) durch eine Widerstandskette (68) ausgebildet ist, deren Teil-Spannungen (25) zu den Schwellwertspannungen (63_i ) zusammengesetzt werden.
Quantisierer nach einem der Ansprüche 15 bis 16, dadurch gekennzeichnet, dass dem Addierer (66) ein Schaltwerk zugeordnet ist, welches Schaltwerk Schalter (67) aufweist, an denen eingangsseitig die Teil-Spannungen (25) des Referenzspannungsgenerators (65) anliegen, und die ausgangsseitig mit den Eingängen (Vthi) für die Schwellwertssignal-Spannungen (63_i ) der Komparatoren (61) verbunden sind, wobei die Schalter durch das Ausgangssignal (Add <0 : 6>) des Addierers gesteuert werden.
Quantisierer nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der Referenzspannungsgenerator (65) die Teil-Spannungen (25) generiert, welche mittels Schaltern (67) entsprechend dem digitalen Ergebniswert und/oder der gewünschten Schwellwertsignal-Spannung am jeweiligen Komparator zur Bewertung des Eingangssignals beaufschlagt werden können.
Quantisierer nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass die Ergebnisbits (Qi) zusammen den Ergebniswert (22) bilden.
Quantisierer nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass die Schwellwertsignale zueinander feste Differenzen aufweisen.
Quantisierer nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, dass der Quantisierer (1) symmetrisch mit einem positiven und einem negativen Signalweg und entsprechend mit einem positiven Signal-Eingang (21a) für ein positives Eingangssignal und mit einem negativen Signal-Eingang (21b) für ein negatives Eingangssignal ausgestaltet ist.
Quantisierer nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, dass die Spannungskomparatoren (61) durch zeitkontinuierliche Spannungskomparatoren ausgebildet sind.
Quantisierer nach einem der Ansprüche 13 bis 22, dadurch gekennzeichnet, dass ein Latch vorgesehen ist, welches das durch die Spannungskomparatoren gelieferte Ergebnis speichert.
Sigma-Delta-Modulator (10) mit mindestens einer Vorstufe (2) und mit einem Quantisierer (1) nach einem der vorherigen Ansprüche.