DE10255834A1 - Integrated semiconducting memory has read amplifier(s), pair(s) of bit lines with n segment bit line pairs for separate electrical connection to read amplifier; n is natural number greater than 1 - Google Patents

Integrated semiconducting memory has read amplifier(s), pair(s) of bit lines with n segment bit line pairs for separate electrical connection to read amplifier; n is natural number greater than 1 Download PDF

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Abstract

The integrated semiconducting memory has at least one read amplifier (SA) and at least one pair of bit lines (BL) consisting of n segment bit line pairs (SBL) that can be electrically connected to the read amplifier separately from each other, where n is a natural number greater than 1. Each segment bit line pair can be electrically connected to the read amplifier by a switching arrangement (SW1-SW3).

Description

Die vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher mit wenigstens einem Leseverstärker und mit wenigstens einem Bitleitungspaar.The present invention relates to an integrated semiconductor memory with at least one sense amplifier and with at least one bit line pair.

Gattungsgemäße Halbleiterspeicher sind allgemein bekannt, insbesondere solche vom DRAM-Typ. Bei der Entwicklung all dieser integrierten Halbleiterspeicher wird stets größter Wert darauf gelegt, möglichst wenig Platz zu beanspruchen, so dass möglichst viele entsprechende Halbleiterchips auf einem Halbleiterwafer unterbringbar sind. Und je mehr Chips auf einem Wafer herstellbar sind, desto geringer sind bekanntlich die Produktionskosten je Halbleiterchip. Aus diesem Grund ist die Halbleiterindustrie seit jeher darum bemüht, möglichst kleine Strukturen herstellen zu können. Kleinere Strukturen haben jedoch bei Halbleiterspeichern zur Folge, dass die Signale, die beim Auslesen einer in einer Speicherzelle gespeicherten Information auf einer Bitleitung entstehen (allgemein als Lesesignale bezeichnet), ebenfalls kleiner sind als bei Halbleiterspeichern mit größeren Strukturen. Kleinere Lesesignale erschweren aber einem zugeordneten Leseverstärker, die Lesesignale als „log. 0" oder als „log. 1" erkennen zu können mit der Folge, dass ein Auslesen von Daten aus Speicherzellen und deren Bewerten zunehmend fehlerbehafteter erfolgt.Generic semiconductor memories are generally known, especially those of the DRAM type. When developing all of these integrated semiconductor memories are always of greatest value placed on it, if possible to take up little space, so as many as possible Semiconductor chips can be accommodated on a semiconductor wafer. And the more chips that can be produced on a wafer, the fewer As is well known, the production costs per semiconductor chip. For this The reason the semiconductor industry has always tried to do as much as possible to be able to produce small structures. Have smaller structures However, in the case of semiconductor memories, the signals that when reading out information stored in a memory cell arise on a bit line (commonly referred to as read signals), are also smaller than in semiconductor memories with larger structures. Smaller read signals make an associated sense amplifier more difficult Reading signals as "log. 0 "or as" log. 1 "with the result that reading data from memory cells and their Evaluate increasingly error-prone.

Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher zu schaffen, bei dem vorgenanntes Auslesen und Bewerten auch bei kleinen Strukturen sicherer erfolgen kann.Object of the present invention is to create an integrated semiconductor memory in which The above-mentioned reading and evaluation is more reliable even with small structures can be done.

Diese Aufgabe wird bei einem gattungsgemäßen integrierten Halbleiterspeicher dadurch gelöst, dass ein Bitleitungspaar in eine Anzahl von Segmentbitleitungspaaren eingeteilt ist, die elektrisch getrennt voneinander mit dem dem (gesamten) Bitleitungspaar zugeordneten Leseverstärker elektrisch verbindbar sind. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen gekennzeichnet.This task is integrated in a generic Semiconductor memory solved by that a bit line pair into a number of segment bit line pairs is divided, which is electrically separated from each other with the (Entire) bit line pair associated sense amplifier electrically connectable are. Advantageous further developments of the invention are shown in dependent claims characterized.

Die vorliegende Erfindung nützt den allgemein bekannten Effekt aus, dass sich beim Auslesen eines in einer Speicherzelle gespeicherten Datums auf eine Bitleitung eines Bitleitungspaares eine dem Lesesignal entsprechende (geringe) Potentialdifferenz zwischen den beiden Bitleitungen des Bitleitungspaares ausbildet, wobei die beiden Bitleitungen des Bitleitungspaares vor dem Auslesen mittels eines sogenannten Precharge-Vorgangs auf ein einander gleiches Potential gebracht worden waren. Diese Potentialdifferenz ist zum Beispiel bei einer Speicherzelle vom dynamischen Typ durch eine in ihrem Speicherkondensator gespeicherte Ladung verursacht und bei einer Speicherzelle vom ferroelektrischen Typ durch einen vom gespeicherten Datum abhängigen Strom auf einer der beiden Bitleitungen des Bitleitungspaares. Die Größe der Potentialdifferenz wird jedoch durch einige Eigenschaften des betroffenen Bitleitungspaares negativ beeinflusst, die in der Regel unter dem Sammelbegriff „Bitleitungskapazität" zusammengefasst werden. Die einzelnen Bestandteile der Bitleitungskapazität eines Bitleitungspaares sind bekanntlich:The present invention takes advantage of the generally known effect that when reading a in of a memory cell stored data on a bit line of a Bit line pair a (small) potential difference corresponding to the read signal between the two bit lines of the bit line pair, the two bit lines of the bit line pair before reading by means of a so-called pre-charge process for an identical one Potential had been brought. This potential difference is at Example with a memory cell of the dynamic type by a causes charge stored in its storage capacitor and in a ferroelectric type memory cell by one of depending on the saved date Current on one of the two bit lines of the bit line pair. The Size of the potential difference is affected by some properties of the bit line pair concerned negatively influenced, which is usually summarized under the collective term "bit line capacity" become. The individual components of the bit line capacity of a Bit line pairs are known to be:

  • – Koppelkapazitäten zwischen den Bitleitungskontakten der Speicherzellen des Bitleitungspaares und den Gatekontakten dieser Speicherzellen zu den jeweiligen Wortleitungen; diese Kapazitäten bestimmen den Hauptanteil der Bitleitungskapazität;- coupling capacities between the bit line contacts of the memory cells of the bit line pair and the gate contacts of these memory cells to the respective word lines; these capacities determine the majority of the bit line capacity;
  • – Diffusionskapazitäten der Bitleitungskontakte;- diffusion capacities of the bit line contacts;
  • – Koppelkapazitäten zwischen einander benachbarten Bitleitungen verschiedener Bitleitungspaare; und- coupling capacities between mutually adjacent bit lines of different bit line pairs; and
  • – Koppelkapazitäten des Bitleitungspaares zu Wortleitungen, die benachbart sind zu einer Wortleitung, mittels derer eine auszulesende Speicherzelle adressiert wird.- coupling capacities of the Bit line pair to word lines that are adjacent to one Word line by means of which a memory cell to be read addresses becomes.

Daraus ergibt sich, dass sich insbesondere die Summe der vorgenannten wirksamen Koppelkapazitäten zwischen den Bitleitungskontakten und den Gatekontakten verringert, wenn ein Bitleitungspaar weniger Speicherzellen aufweist oder aber, und dies ist bei der vorliegenden Erfindung der grundlegende Gedanke: wenn an einem Leseverstärker während des Auslese- und Bewertungsvorgangs weniger Speicherzellen eines Bitleitungspaares elektrisch wirksam angeschlossen sind als das betrachtete Bitleitungspaar insgesamt aufweist. Bei der vorliegenden Erfindung sind bei einem Lesevorgang nur jeweils die Speicherzellen entlang eines Segmentbitleitungspaars SBL wirksam bezüglich der vorgenannten Koppelkapazitäten, nicht jedoch sämtliche Speicherzellen MC entlang des gesamten Bitleitungspaars BL. Auf diese Weise lässt sich also die elektrisch wirksame Bitleitungskapazität in wesentlichem Umfang verringern. Dies kann nun dahingehend ausgenützt werden, dass das Lesesignal insgesamt größer wird als bei herkömmlichen, von Strukturgrößen und Geschwindigkeit her vergleichbaren Halbleiterspeichern oder aber (und dies insbesondere bei dynamischen Halbleiterspeichern), dass sich die Zeit, die minimal vergehen darf bis zu einem erneuten Auffrischen der in den Speicherzellen gespeicherten Ladungen (= Refreshzeit), erheblich vergrößern lässt aufgrund geringerer auftretender Leckströme. Weitere sich ergebende Möglichkeiten sind, dass sich der Betriebsstrom verringern lässt, da je Bitleitungspaar weniger Speicherzellen gleichzeitig elektrisch wirksam sind (und somit „betrieben" werden müssen je Auslesevorgang), nämlich nur die Speicherzellen entlang eines einzigen Segmentbitleitungspaars. Darüber hinaus ist auch vorstellbar, die Gesamtzahl von Speicherzellen je Bitleitungspaar gegenüber herkömmlichen Halbleiterspeichern ohne Segmentbitleitungspaare zu erhöhen, ohne dass gleichzeitig dadurch die notwendige Refreshzeit verkürzt werden muß oder ohne dass sich dadurch der Betriebsstrom erhöht oder das Lesesignal verringert.It follows from this that, in particular, the sum of the aforementioned effective coupling capacitances between the bit line contacts and the gate contacts is reduced if a bit line pair has fewer memory cells or else, and this is the basic idea in the present invention: if on a sense amplifier during the readout and Evaluation process fewer memory cells of a bit line pair are electrically connected than the bit line pair considered has a total. In the present invention, only the memory cells along a segment bit line pair SBL are effective with respect to the aforementioned coupling capacities in a read operation, but not all memory cells MC along the entire bit line pair BL. In this way, the electrically effective bit line capacitance can be significantly reduced. This can now be used to the effect that the read signal as a whole is larger than in conventional semiconductor memories which are comparable in terms of structure size and speed, or (and this is particularly the case with dynamic semiconductor memories) that the time which may pass minimally until the refresh is renewed charges stored in the memory cells (= refresh time), can be significantly increased due to the lower leakage currents that occur. Further possibilities that result are that the operating current can be reduced, since fewer bit cells are electrically active at the same time for each bit line pair (and thus must be “operated” per readout process), namely only the memory cells along a single pair of segment bit lines To increase the total number of memory cells per bit line pair compared to conventional semiconductor memories without segment bit line pairs, without simultaneously reducing the necessary refresh time or without reducing the operating current increased or the read signal decreased.

Nachstehend wird die Erfindung anhand einer Zeichnung näher erläutert. Dabei zeigenThe present invention will be explained below closer to a drawing explained. Show

die 1 eine Ausführungsform der vorliegenden Erfindung mit zwei Bitleitungspaaren und je einem zugehörigen Leseverstärker,the 1 An embodiment of the present invention with two pairs of bit lines and one associated sense amplifier,

die 2 und 3 vorteilhafte Einzelheiten der Ausführungsform nach 1,the 2 and 3 advantageous details of the embodiment according to 1 .

die 4 ausschnittsweise einen herkömmlichen Halbleiterspeicher mit Shared Sense Amplifier-Architektur,the 4 sections of a conventional semiconductor memory with shared sense amplifier architecture,

die 5, aus darstellungstechnischen Gründen aufgeteilt in zwei Teilfiguren 5A und 5B, ausschnittsweise eine erfindungsgemäße Ausführungsform eines Halbleiterspeichers mit Shared Sense Amplifier-Architektur,the 5 , divided into two sub-figures for technical reasons 5A and 5B , a section of an embodiment of a semiconductor memory according to the invention with a shared sense amplifier architecture,

die 6 eine bekannte Variante des Halbleiterspeichers nach 4, undthe 6 a known variant of the semiconductor memory 4 , and

die 7 eine Querschnitt durch einen erfindungsgemäßen Halbleiterspeicher, ausschnittsweise.the 7 a cross section through a semiconductor memory according to the invention, in sections.

1 zeigt zwei Bitleitungspaare BL mit je einem Leseverstärker SA. Entlang der Bitleitungen der Bitleitungspaare BL sind herkömmliche Speicherzellen MC angeordnet, die aus Gründen der Übersichtlichkeit lediglich bei einem der dargestellten Bitleitungspaare angedeutet sind und das auch nur äußerst schematisch. Die Speicherzellen können dynamische Speicherzellen sein, solche vom statischen Typ, vom ferroelektrischen oder vom ferromagnetischen Typ oder von einem sonstigen Typ. Während bei einem herkömmlichen Halbleiterspeicher ein Bitleitungspaar über seine gesamte Länge mit dem Leseverstärker verbunden ist, ist bei der vorliegenden Erfindung nun folgendes vorgesehen: Jedes Bitleitungspaar BL ist in n (n = natürliche Zahl > 1) Segmentbitleitungspaare SBL eingeteilt (in 1: drei Segmentbitleitungspaare SBL je Bitleitungspaar BL), von denen jedes Segmentbitleitungspaar SBL getrennt von den restlichen Segmentbitleitungspaaren SBL des Bitleitungspaars BL mit dem dem Bitleitungspaar BL zugehörigen Leseverstärker SA elektrisch verbindbar ist. Dieses Verbinden kann beispielsweise über den jeweiligen Segmentbitleitungspaaren SBL zugeordnete Schaltmittelanordnungen SW1, SW2, SW3 erfolgen. Des weiteren ist für jedes Segmentbitleitungspaar SBL eine eigene Ausgleichseinrichtung PC vorgesehen, um die beiden Leitungen eines Segmentbitleitungspaars SBL vor einem Auslesevorgang auf dasselbe elektrische Potential zu bringen (sog. Precharge-Vorgang). Eine Schaltmittelanordnung wie z. B. die in 1 gezeigten Schaltmittelanordnungen SW1, SW2, SW3 ist vorteilhafterweise aus einem Paar von Transfertransistoren T1, T2 gebildet (vergrößert dargestellt in 2). Die Schaltmittelanordnungen SW1, SW2, SW3 sind mittels Segmentsignalen Φ1, Φ2, Φ3 derart ansteuerbar, dass zum Auslesen von Daten aus einer Speicherzelle MC (wie auch zum Einschreiben von solchen in eine Speicherzelle MC) nur jeweils eine der Schaltmittelanordnungen SW1, SW2, SW3 elektrisch durchgeschaltet wird und somit das der jeweils durchgeschalteten Schaltmittelanordnung SW1 (bzw. SW2 bzw. SW3) zugehörige Segmentbitleitungspaar SBL mit dem Leseverstärker SA verbunden wird. Die restlichen dem Leseverstärker SA zugeordneten Schaltmittelanordnungen SW2 und SW3 (bzw. SW1 und SW2 bzw. SW1 und SW3) bleiben dabei gesperrt. Zur Erzeugung der Segmentsignale Φ1, Φ2, Φ3 ist es günstig, diese aus Signalen für Wortleitungsadressen abzuleiten. 1 shows two bit line pairs BL, each with a sense amplifier SA. Conventional memory cells MC are arranged along the bit lines of the bit line pairs BL, which for reasons of clarity are only indicated in one of the bit line pairs shown, and this is also only extremely schematic. The memory cells can be dynamic memory cells, those of the static type, of the ferroelectric or of the ferromagnetic type or of another type. While in a conventional semiconductor memory a bit line pair is connected over its entire length to the sense amplifier, the following is now provided in the present invention: Each bit line pair BL is divided into n (n = natural number> 1) segment bit line pairs SBL (in 1 : Three segment bit line pairs SBL per bit line pair BL), of which each segment bit line pair SBL can be electrically connected to the sense amplifier SA associated with the bit line pair BL separately from the remaining segment bit line pairs SBL of the bit line pair BL. This connection can take place, for example, via switching means arrangements SW1, SW2, SW3 assigned to the respective segment bit line pairs SBL. Furthermore, a separate equalization device PC is provided for each segment bit line pair SBL in order to bring the two lines of a segment bit line pair SBL to the same electrical potential before a read-out process (so-called pre-charge process). A switching arrangement such. B. the in 1 Switching device arrangements SW1, SW2, SW3 shown is advantageously formed from a pair of transfer transistors T1, T2 (shown enlarged in FIG 2 ). The switching means arrangements SW1, SW2, SW3 can be controlled by means of segment signals Φ1, Φ2, Φ3 in such a way that only one of the switching means arrangements SW1, SW2, SW3 is electrical for reading data from a memory cell MC (and also for writing such into a memory cell MC) is switched through and thus the segment bit line pair SBL associated with the respectively switched switching arrangement SW1 (or SW2 or SW3) is connected to the sense amplifier SA. The remaining switching device arrangements SW2 and SW3 assigned to the sense amplifier SA (or SW1 and SW2 or SW1 and SW3) remain blocked. To generate the segment signals Φ1, Φ2, Φ3, it is advantageous to derive them from signals for word line addresses.

3 zeigt ausschnittsweise eine weitere vorteilhafte Ausbildungsform einer der Schaltmittelanordnungen SW1 bzw. SW2 bzw. SW3: parallel zu jedem einzelnen der Transfertransistoren T1, T2 (dargestellt ist nur der Transfertransistor T1; der andere Transfertransistor T2 ist nur mittels seines in Klammern gesetzten Bezugszeichens angedeutet) ist ein weiterer Transfertransistor T1P bzw. T2P vom zum einen Transfer transistor T1 bzw. T2 komplementären Kanaltyp angeordnet, welcher von einem zum jeweiligen Segmentsignal Φ1 (bzw. Φ2 bzw. Φ3) komplementär verlaufenden weiteren Segmentsignal Φ1P (bzw. Φ2P bzw. Φ3P) angesteuert wird. 3 shows a section of a further advantageous embodiment of one of the switching means arrangements SW1 or SW2 or SW3: parallel to each of the transfer transistors T1, T2 (only the transfer transistor T1 is shown; the other transfer transistor T2 is only indicated by means of its reference symbol in parentheses) arranged further transfer transistor T1P or T2P of the channel type complementary to the one transfer transistor T1 or T2, which is driven by a further segment signal Φ1P (or Φ2P or Φ3P) which runs complementarily to the respective segment signal Φ1 (or Φ2 or Φ3).

Da den einzelnen Segmentbitleitungspaaren SBL eines Bitleitungspaares BL Speicherzellen MC zugeordnet sind, die sich lediglich durch ihre Wortleitungsadressen voneinander unterscheiden, ist es günstig, das jeweilige, einem Segmentbitleitungspaar SBL zugehörige Segmentsignal Φ1 (bzw. Φ2 bzw. Φ3) aus einem Adresssignal für jeweilige zugehörige Wortleitungen abzuleiten bzw. zu erzeugen. Für die weiteren Segmentsignale Φ1P, Φ2P, Φ3P ist es vorteilhaft, diese aus den komplementär dazu verlaufenden Segmentsignalen Φ1, Φ2, Φ3 abzuleiten, weil dies in der Regel einen relativ geringen Schaltungsaufwand bedeutet (z. B. lediglich einen zusätzlichen Inverter aus zwei CMOS-Transistoren je Segmentsignal). Allerdings lassen sie sich (ebenfalls) aus einem Adresssignal für jeweilige zugehörige Wortleitungen ableiten entsprechend den Segmentsignalen Φ1, Φ2, Φ3.Since the individual segment bit line pairs SBL of a bit line pair BL memory cells MC are assigned differ from each other only by their word line addresses, is it convenient the respective segment signal Φ1 (or Φ2 or Φ3) belonging to a segment bit line pair SBL from one Address signal for respective associated Derive or generate word lines. For the other segment signals Φ1P, Φ2P, Φ3P it is advantageous to derive this from the complementary segment signals Φ1, Φ2, Φ3, because this usually means a relatively small amount of circuitry (e.g. just an additional one Inverter made of two CMOS transistors per segment signal). Indeed can be (also) from an address signal for each associated word lines derive according to the segment signals Φ1, Φ2, Φ3.

In 1 ist auch dargestellt, dass vorteilhafterweise jedes Segmentbitleitungspaar SBL eines Bitleitungspaares BL eine eigene Ausgleichseinrichtung PC zum Vorladen seiner beiden Segmentbitleitungen auf einander gleiche Potentiale mittels Potentialausgleich aufweist. Dabei ist jede der Ausgleichseinrichtungen PC durch ein jeweiliges Segmentvorladesignal ΦPC1 bzw. ΦPC2 bzw. ΦPC3 ansteuerbar. Auch hier ist es günstig, die Segmentvorladesignale ΦPC1, ΦPC2, ΦPC3 aus jeweiligen Wortleitungen bzw. Gruppen von Wortleitungen zugehörigen Adresssignalen abzuleiten bzw. zu erzeugen.In 1 it is also shown that each segment bit line pair SBL of a bit line pair BL advantageously has its own equalization device PC for precharging its two segment bit lines to the same potentials by means of potential equalization. Each of the compensation devices PC can be controlled by a respective segment precharge signal ΦPC1 or ΦPC2 or ΦPC3. Here, too, it is favorable to derive or generate the segment precharge signals esignPC1, ΦPC2, ΦPC3 from address signals associated with respective word lines or groups of word lines.

Es ist allgemein bekannt, bei integrierten Halbleiterspeichern die Leseverstärker als sogenannte Shared Sense Amplifier anzuordnen. Dies ist in 4 dargestellt: dabei ist links und rechts von den Leseverstärkern SA, die häufig hintereinander in einer Reihe angeordnet sind, jeweils ein Bitleitungspaar BL mit Speicherzellen MC angeordnet. Die Auswahl der linken Bitleitungspaare BL und der rechten Bitleitungspaare BL erfolgt dabei bekanntlich mittels Auswahlsignalen ΦL und ΦR. Auch bei einer solchen Speicherarchitektur lässt sich die vorliegende Erfindung realisieren: 5 zeigt in ihren beiden Teilfiguren 5A und 5B eine entsprechende Anordnung von Leseverstärkern SA als Shared Sense Amplifier, bei der sich Bitleitungspaare BL links und rechts der Leseverstärker SA erstrecken. Beide einem solchen Leseverstärker SA zugeordneten Bitleitungspaare BL sind in eine Anzahl von (vorliegend drei) Segmentbitleitungspaaren SBL eingeteilt.It is generally known to arrange the sense amplifiers as so-called shared sense amplifiers in integrated semiconductor memories. This is in 4 shown: there is a bit line to the left and right of the sense amplifiers SA, which are often arranged in a row pair BL arranged with memory cells MC. As is known, the left bit line pairs BL and the right bit line pairs BL are selected by means of selection signals ΦL and ΦR. The present invention can also be implemented with such a memory architecture: 5 shows in her two sub-figures 5A and 5B a corresponding arrangement of sense amplifiers SA as a shared sense amplifier, in which bit line pairs BL extend to the left and right of the sense amplifier SA. Both bit line pairs BL assigned to such a sense amplifier SA are divided into a number of (in the present case three) segment bit line pairs SBL.

Die grundsätzliche Auswahl „linkes Bitleitungspaar"/„rechtes Bitleitungspaar" könnte hier, wie auch bei herkömmlichen integrierten Halbleiterspeichern mit Shared Sense Amplifier -Architektur nach 4, über ein Paar von Auswahlsignalen ΦL und ΦR erfolgen. Innerhalb des gewählten (linken oder rechten) Bitleitungspaars BL ließe sich dann ein jeweiliges Segmentbitleitungspaar SBL über entsprechende Segmentsignale Φ1, Φ2, Φ3 auswählen analog zur Ausführungsform nach 1. Allerdings läßt sich die Funktion der Auswahlsignale ΦL, ΦR auch mit der Funktion der Segmentsignale Φ1, Φ2, Φ3 dahingehend verbinden, dass die Segmentsignale die Funktion der Auswahlsignale mit übernehmen. Dies ist in 5 dargestellt: die in 5 rechts von den Leseverstärkern SA verlaufenden Segmentsignale (siehe Teilfigur 5B) sind dort als Auswahlsegmentsignale mit den Bezugszeichen Φ1R, Φ2R und Φ3R dargestellt. Sie beinhalten sowohl die Funktion der Segmentsignale Φ1, Φ2, Φ3 entsprechend denen von 1 wie auch die Funktion des Auswahlsignals ΦR nach 4. Entsprechend sind in 5, Teilfigur 5A, die links von den Leseverstärkern SA verlaufenden Segmentsignale als Auswahlsegmentsignale mit den Bezugszeichen Φ1L, Φ2L und Φ3L darge stellt. Sie beinhalten sowohl die Funktion der Segmentsignale Φ1, Φ2, Φ3 entsprechend denen von 1 wie auch die Funktion des Auswahlsignals ΦL nach 4.The basic selection of “left bit line pair” / “right bit line pair” could here, as in conventional integrated semiconductor memories with shared sense amplifier architecture 4 , via a pair of selection signals ΦL and ΦR. Within the selected (left or right) bit line pair BL, a respective segment bit line pair SBL could then be selected via corresponding segment signals Φ1, Φ2, Φ3 analogously to the embodiment 1 , However, the function of the selection signals ΦL, ΦR can also be combined with the function of the segment signals Φ1, Φ2, Φ3 in such a way that the segment signals also take over the function of the selection signals. This is in 5 shown: the in 5 Segment signals running to the right of the sense amplifiers SA (see partial figure 5B ) are shown there as selection segment signals with the reference symbols Φ1R, Φ2R and Φ3R. They contain both the function of the segment signals Φ1, Φ2, Φ3 corresponding to those of 1 as well as the function of the selection signal ΦR 4 , Accordingly, in 5 , Partial figure 5A , which to the left of the sense amplifiers SA segment signals as selection segment signals with the reference numerals Φ1L, Φ2L and Φ3L Darge represents. They contain both the function of the segment signals Φ1, Φ2, Φ3 corresponding to those of 1 as well as the function of the selection signal ΦL 4 ,

Dieses Zusammenfassen der Funktion eines jeweiligen der Segmentsignale Φ1, Φ2, Φ3 mit der eines jeweiligen der Auswahlsignale ΦL, ΦR in einem einzigen Auswahlsegmentsignal Φ1L bzw. Φ2L bzw. ... Φ3R steigert die Performance eines so ausgestalteten integrierten Halbleiterspeichers: Zum einen weist der integrierte Halbleiterspeicher kürzere Signallaufzeiten bei den Lesesignalen auf (es entfallen die Laufzeiten durch die durch die traditionellem Auswahlsignale ΦL, ΦR angesteuerten Auswahltransistoren, da diese herkömmlichen Auswahltransistoren entfallen), was die Geschwindigkeit des integrierten Halbleiterspeichers positiv beeinflusst. Und zum anderen lässt sich Chipfläche einsparen, da durch den Entfall dieser vorgenannten Auswahltransistoren auch kein zusätzlicher Platz auf dem Halbleiterchip des erfindungsgemäßen integrierten Halbleiterspeichers benötigt wird.This summarizing the function of a respective one of the segment signals Φ1, Φ2, Φ3 with that of a respective one the selection signals ΦL, ΦR in one Selection segment signal Φ1L or Φ2L or ... Φ3R increases the performance of such an integrated semiconductor memory: On the one hand, the integrated semiconductor memory has shorter signal delays in the reading signals (there are no runtimes due to the selection transistors driven by the traditional selection signals ΦL, ΦR, since these conventional Selection transistors are omitted), which is the speed of the integrated semiconductor memory positively influenced. And secondly, chip area can be saved, since the elimination of the aforementioned selection transistors also no additional Space on the semiconductor chip of the integrated semiconductor memory according to the invention needed becomes.

6 zeigt eine weitere herkömmliche Anordnung von Leseverstärkern SA und von Bitleitungspaaren BL, bei der als Shared Sense Amplifier gestaltete Leseverstärker SA von Bitleitungspaar BL zu Bitleitungspaar BL seitlich gegeneinander versetzt angeordnet sind. Auch bei dieser Anordnung lässt sich das erfindungsgemäße Konzept, Bitleitungspaare BL in eine Anzahl von Segmentbitleitungspaaren SBL einzuteilen und diese getrennt voneinander mit dem dem Bitleitungspaar BL jeweils zugehörigen Leseverstärker SA zu verbinden, anwenden. Da sich hierdurch zu der Ausführungsform nach 5 nur minimale Unterschiede ergeben, die sich dem Fachmann anhand der vorstehenden Ausführungen zwangsläufig erschließen, wird von einer zeichnerischen Darstellung dieser Ausführungsform abgesehen. 6 shows a further conventional arrangement of sense amplifiers SA and of bit line pairs BL, in which sense amplifiers SA designed as shared sense amplifiers are arranged laterally offset from one another from bit line pair BL to bit line pair BL. With this arrangement as well, the concept according to the invention of dividing bit line pairs BL into a number of segment bit line pairs SBL and connecting them separately from one another with the sense amplifier SA respectively associated with the bit line pair BL can be used. Because this leads to the embodiment according to 5 there are only minimal differences, which the person skilled in the art will inevitably see from the above explanations, apart from a graphic representation of this embodiment.

7 zeigt ausschnittsweise, wie das Layout eines erfindungsgemäßen Halbleiterspeichers gestaltbar ist. Dargestellt ist, gesehen im Querschnitt, eine einzige Bitleitung eines Bitleitungspaars BL. Das Bitleitungspaar BL ist angenommenermaßen in drei Segmentbitleitungspaare SBL eingeteilt, wie z. B. auch in 1 dargestellt. 7 zeigt jeweils eine Segmentbitleitung je Segmentbitleitungspaar SBL, symbolisch versehen mit dem Bezugszeichen „1/2SBL". Nicht dargestellt sind der zugehörige Leseverstärker SA sowie die zugehörigen Schaltmittelanordnungen SW1, SW2, SW3. Diese seien gedanklich am linken Ende von 7 vorstellbar angeordnet. Die drei einzelnen Segmentbitleitungen der drei Segmentbitleitungspaare SBL sind oberhalb des Substrats SUB des integrierten Halbleiterspeichers angeordnet. Die äußerst links dargestellte Segmentbitleitung „1/2SBL" setzt sich nach links hin über eine elektrische Verbindungsleitung CD1 (vgl. dazu auch 1) bis zu der ihr zugeordneten Schaltmittelanordnung SW1 fort. Die eine Segmentbitleitung „1/2SBL" des mittleren Paares von Segmentbitleitungspaaren SBL ist ebenfalls oberhalb des Substrats SUB angeordnet, aber rechts von der zuvor beschriebenen Segmentbitleitung „1/2SBL". Beispielsweise mittels eines Kontaktlochs ist sie mit einer elektrischen Verbindungsleitung CD2 verbunden, welche nach links zu der dem mittleren Segmentbitleitungspaar SBL zugeordneten Schaltmittelanordnung SW2 führt und mit der sie elektrisch verbunden ist. Analog sind die eine Segmentbitleitung „1/2SBL" des rechten Segmentbitleitungspaars SBL und eine ihr zugehörige elektrische Verbindungsleitung CD2 angeordnet. Die elektrischen Verbindungsleitungen CD2 sind voneinander sowie von der einen, links angeordneten einzelnen Segmentbitleitung „1/2SBL" beispielsweise mittels eines Oxids Ox elektrisch voneinander isoliert und in verschiedenen Ebenen des integrierten Halbleiterspeichers angeordnet. Weiterhin verlaufen sie in Richtung des Bitleitungspaars BL. 7 shows a section of how the layout of a semiconductor memory according to the invention can be designed. Shown in cross section, a single bit line of a bit line pair BL is shown. The bit line pair BL is presumably divided into three segment bit line pairs SBL, such as. B. also in 1 shown. 7 shows one segment bit line per segment bit line pair SBL, symbolically provided with the reference symbol "1 / 2SBL". The associated sense amplifier SA and the associated switching device arrangements SW1, SW2, SW3 are not shown. These are conceptually at the left end of 7 imaginably arranged. The three individual segment bit lines of the three segment bit line pairs SBL are arranged above the substrate SUB of the integrated semiconductor memory. The segment bit line "1 / 2SBL" shown on the far left is set to the left via an electrical connecting line CD1 (cf. also 1 ) up to the switch arrangement SW1 assigned to it. The one segment bit line "1 / 2SBL" of the middle pair of segment bit line pairs SBL is also arranged above the substrate SUB, but to the right of the previously described segment bit line "1 / 2SBL". For example, by means of a contact hole, it is connected to an electrical connecting line CD2, which leads to the left to the switching means arrangement SW2 assigned to the middle segment bit line pair SBL and to which it is electrically connected. Analogously, the one segment bit line “1 / 2SBL” of the right segment bit line pair SBL and an associated electrical connecting line CD2 are arranged. The electrical connecting lines CD2 are separated from one another and from the one segment bit line “1 / 2SBL” arranged on the left, for example electrically by means of an oxide Ox isolated and arranged in different levels of the integrated semiconductor memory. They also run in the direction of the bit line pair BL.

Bei der Berechnung der gesamten Bitleitungskapazität einer erfindungsgemäß mit Segmentbitleitungspaaren SBL ausgestalteten Bitleitungspaars BL können die elektrischen Verbindungsleitungen CD1, CD2 in der Praxis außer Betracht bleiben, da sie fast nichts zur gesamten Bitleitungskapazität beitragen, insbesondere verglichen mit einem entsprechenden herkömmlichen Halbleiterspeicher, bei dem das Bitleitungspaar nicht in Segmentbitleitungspaare eingeteilt ist.When calculating the total bit line capacitance of a bit line configured according to the invention with segment bit line pairs SBL In pairs, the electrical connecting lines CD1, CD2 can be disregarded in practice since they contribute almost nothing to the total bit line capacitance, in particular compared to a corresponding conventional semiconductor memory in which the bit line pair is not divided into segment bit line pairs.

Vorstehend sind je Bitleitungspaar BL jeweils drei Segmentbitleitungspaare SBL gezeigt bzw. angenommen. Die ist jedoch nur aus darstellungstechnischen Gründen geschehen; in der Praxis wird der Fachmann (aus Gründen der Digitaltechnik: „0", „1") eine gerade Anzahl von Segmentbitleitungspaaren SBL je Bitleitungspaar BL wählen.Above are each bit line pair BL each shown or assumed three segment bit line pairs SBL. However, this has only been done for technical reasons; in practice, the expert (for reasons of digital technology: "0", "1") becomes an even number Select from segment bit line pairs SBL per bit line pair BL.

Claims (12)

Integrierter Halbleiterspeicher mit wenigstens einem Leseverstärker (SA) und mit wenigstens einem Bitleitungspaar (BL), dadurch gekennzeichnet, dass das Bitleitungspaar (BL) aus n Segmentbitleitungspaaren (SBL) besteht, die getrennt voneinander mit dem Leseverstärker (SA) elektrisch verbindbar sind, wobei n eine natürliche Zahl größer 1 ist.Integrated semiconductor memory with at least one sense amplifier (SA) and with at least one bit line pair (BL), characterized in that the bit line pair (BL) consists of n segment bit line pairs (SBL), which can be electrically connected to the sense amplifier (SA) separately, n is a natural number greater than 1. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass jedes Segmentbitleitungspaar (SBL) mittels einer Schaltmittelanordnung (SW1, SW2, SW3) mit dem Leseverstärker (SA) elektrisch verbindbar ist.Integrated semiconductor memory according to Claim 1, characterized in that each segment bit line pair (SBL) by means of a switching means arrangement (SW1, SW2, SW3) with the sense amplifier (SA) is electrically connectable. Integrierter Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass die Schaltmittelanordnung (SW1, SW2, SW3) aus einem Paar von Transfertransistoren (T1, T2) gebildet ist, die mittels eines Segmentsignals (Φ1, Φ2, Φ3) ansteuerbar sind.Integrated semiconductor memory according to Claim 2, characterized in that the switching means arrangement (SW1, SW2, SW3) is formed from a pair of transfer transistors (T1, T2), which can be controlled by means of a segment signal (Φ1, Φ2, Φ3). Integrierter Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass das Paar von Transfertransistoren (T1, T2) von einem ersten Kanaltyp ist, dass elektrisch parallel zu jedem der Transfertransistoren (T1, T2) ein weiterer Transfertransistor (T1P, T2P) von einem zweiten Kanaltyp angeordnet ist, der entgegengesetzt zum ersten Kanaltyp ist, und dass die weiteren Transfertransistoren (T1P, T2P) von einem zum Segmentsignal (Φ1, Φ2, Φ3) komplementär verlaufenden weiteren Segmentsignal (Φ1P, Φ2P, Φ3P) ansteuerbar sind.Integrated semiconductor memory according to Claim 2, characterized, that the pair of transfer transistors (T1, T2) is of a first channel type, that electrically parallel a further transfer transistor for each of the transfer transistors (T1, T2) (T1P, T2P) is arranged by a second channel type, which is opposite to the first channel type, and that the other transfer transistors (T1P, T2P) from one that is complementary to the segment signal (Φ1, Φ2, Φ3) additional segment signal (Φ1P, Φ2P, Φ3P) can be controlled are. Integrierter Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, dass das Segmentsignal (Φ1, Φ2, Φ3) aus wenigstens einem Adresssignal für Wortleitungen abgeleitet ist.Integrated semiconductor memory according to Claim 3, characterized in that the segment signal (Φ1, Φ2, Φ3) from at least one address signal for word lines is derived. Integrierter Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass das weitere Segmentsignal (Φ1P, Φ2P, Φ3P) aus wenigstens einem Adresssignal für Wortleitungen abgeleitet ist.Integrated semiconductor memory according to Claim 4, characterized in that the further segment signal (Φ1P, Φ2P, Φ3P) out at least one address signal for Word lines is derived. Integrierter Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das weitere Segmentsignal (Φ1P, Φ2P, Φ3P) aus dem Segmentsignal (Φ1, Φ2, Φ3) abgeleitet ist.Integrated semiconductor memory according to claim 4 or 5, characterized in that the further segment signal (Φ1P, Φ2P, Φ3P) from derived from the segment signal (Φ1, Φ2, Φ3) is. Integrierter Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jedes Segmentbitleitungspaar (SBL) eine eigene Ausgleichseinrichtung (PC) aufweist.Integrated semiconductor memory according to one of the preceding Expectations, characterized in that each segment bit line pair (SBL) has its own compensation device (PC). Integrierter Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, dass jede Ausgleichseinrichtung (PC) mittels eines Segmentvorladesignals (ΦPC1, ΦPC2, ΦPC3) ansteuerbar ist.Integrated semiconductor memory according to Claim 8, characterized in that each compensation device (PC) by means of a segment precharge signal (ΦPC1, ΦPC2, ΦPC3) can be controlled is. Integrierter Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, dass das Segmentvorladesignal (ΦPC1, ΦPC2, ΦPC3) aus wenigstens einem Adresssignal für Wortleitungen abgeleitet ist.Integrated semiconductor memory according to Claim 9, characterized in that the segment precharge signal (ΦPC1, ΦPC2, ΦPC3) off at least one address signal for Word lines is derived. Integrierter Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Segmentsignale (Φ1, Φ2, Φ3) als Auswahlsegmentsignale (Φ1L, Φ2L, Φ3L, Φ1R, Φ2R, Φ3R) ausgebildet sind, die zusätzlich auch als Auswahlsignale (ΦL, ΦR) fungieren.Integrated semiconductor memory according to one of the preceding Expectations, characterized in that the segment signals (Φ1, Φ2, Φ3) as selection segment signals (Φ1L, Φ2L, Φ3L, Φ1R, Φ2R, Φ3R) are that additional also act as selection signals (ΦL, ΦR). Integrierter Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass elektrische Verbindungsleitungen (CD2) der Segmentbitleitungspaare (SBL) eines Bitleitungspaars (BL), ausgenommen das erste der Segmentbitleitungspaare (SBL), mit dem dem Bitleitungspaar (BL) zugehörigen Leseverstärker (SA) in dem Halbleiterchip in anderen Ebenen des Halbleiterchips ausgeführt sind als entsprechende elektrische Verbindungsleitungen (CD1) des ersten Segmentbitleitungspaars (SBL).Integrated semiconductor memory according to one of the preceding Expectations, characterized in that electrical connecting lines (CD2) the segment bit line pairs (SBL) of a bit line pair (BL), except the first of the segment bit line pairs (SBL) with which the bit line pair (BL) associated sense amplifier (SA) in the semiconductor chip in other levels of the semiconductor chip accomplished are the corresponding electrical connecting lines (CD1) of the first segment bit line pair (SBL).
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* Cited by examiner, † Cited by third party
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US5757692A (en) * 1995-10-06 1998-05-26 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
US6069815A (en) * 1997-12-18 2000-05-30 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line and/or word line architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757692A (en) * 1995-10-06 1998-05-26 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
US6069815A (en) * 1997-12-18 2000-05-30 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line and/or word line architecture

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