DE10258420B4

DE10258420B4 - Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen

Info

Publication number: DE10258420B4
Application number: DE10258420A
Authority: DE
Inventors: Joachim Dr. Deppe; Christoph Dr. Ludwig; Christoph Dr. Kleint; Jens-Uwe Dr. Sachse
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-12-13
Filing date: 2002-12-13
Publication date: 2007-03-01
Anticipated expiration: 2022-12-14
Also published as: US7005355B2; US20040147072A1; DE10258420A1

Abstract

Verfahren zur Herstellung von Halbleiterspeichern mit Charge-trapping-Speicherzellen, bei dem
in einem ersten Schritt auf einen Halbleiterkörper (1) oder ein Substrat eine Speicherschichtfolge aus dielektrischem Material aufgebracht wird, die eine erste Begrenzungsschicht (2), eine Speicherschicht (3) und eine zweite Begrenzungsschicht (4) umfasst,
in einem zweiten Schritt unter Verwendung einer Maske (6) mit Öffnungen (7) Dotierstoff zur Ausbildung vergrabener Bitleitungen (9) in den Halbleiterkörper (1) oder das Substrat eingebracht wird und
in einem dritten Schritt nach einer Ausbildung der Speicherzellen mittels einer Maskentechnik Kontakte auf den Bitleitungen angeordnet werden,
dadurch gekennzeichnet, dass
in dem zweiten Schritt die Maske (6) mit mindestens einer weiteren Öffnung (8) zur Definition einer Ausrichtungsmarke versehen wird und im Bereich der Öffnungen (7) und jeder weiteren Öffnung (8) das Material der Speicherschicht (3) entfernt wird und
zwischen dem zweiten und dem dritten Schritt in einem ersten weiteren Schritt unter Verwendung einer weiteren...

Description

Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen.
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen, bei der vergrabene Bitleitungen hergestellt und mit Bitleitungskontakten versehen werden.

Bei der Herstellung elektronischer Bauelemente wird eine Mehrzahl von Bauelementebenen in aufeinanderfolgenden Prozessschritten hergestellt. Infolge der weiteren Miniaturisierung dieser Bauelemente tritt das Problem auf, dass die dabei eingesetzten technischen Mittel, insbesondere die Masken, derart relativ zu dem jeweiligen Zwischenprodukt des Bauelementes ausgerichtet werden müssen, dass die verschiedenen Ebenen in der vorgesehenen Weise zueinander angeordnet sind. Das verlangt eine sehr exakte Justage der Masken nicht nur relativ zu dem Bauelement als Ganzem, sondern speziell zu der jeweils vorhergehenden Anordnung der Masken, was für die relativen Positionen der Bauelementestrukturen maßgeblich ist. Eine entsprechende Ausrichtung der Bauelementebenen in aufeinanderfolgenden Schritten des Herstellungsprozesses wird dadurch erschwert, dass die hergestellten Strukturen oftmals keinen ausreichenden optischen Kontrast erzeugen und so in nachfolgenden Verfahrensschritten nicht genau genug erkennbar sind. Das erschwert insbesondere die Justage der in späteren Herstellungsschritten eingesetzten Masken erheblich.

Dieses Problem soll speziell bei der Herstellung von Halbleiterspeichern mit Charge-trapping-Speicherzellen, insbesondere von NROM-Speicherzellen, beseitigt werden. Derartige Halbleiterspeicher besitzen vergrabene Bitleitungen, die durch eine Dotierung streifenförmiger Bereiche eines Halbleiterkörpers hergestellt werden. Für das Programmieren der Speicherzellen sind Oxid-Nitrid-Oxid-Speicherschichtfolgen vorgesehen. In der mittleren Schicht, d. h. in der Nitridschicht, werden heiße Elektronen aus dem Kanal gefangen, so dass die Einsatzspannung der Transistorzelle verändert ist. Zum Löschen der Zelle werden diese Elektronen aus der Speicherschicht entfernt. Die Speicherschichtfolge ist als Gate-Dielektrikum zwischen einem jeweiligen Kanalbereich in dem Halbleiterkörper und einer darüber angeordneten Gate-Elektrode vorgesehen. Die Gate-Elektroden sind durch streifenförmige, auf der Oberseite angebrachte Wortleitungen miteinander verbunden.

Zwischen den Wortleitungen werden in regelmäßigen Abständen Bitleitungskontakte hergestellt, so dass die elektrischen Bahnwiderstände der vergrabenen Bitleitungen durch oberseitige leitende Verbindungen verringert werden können. Dabei tritt das oben beschriebene Problem in der Weise auf, dass bei einer bisher üblichen Justierung der Positionen der Bitleitungen und der Bitleitungskontakte auf die aktiven Bereiche Fertigungsschwankungen auftreten, die bei zunehmender Miniaturisierung der Speicherzellen nicht mehr tolerierbar sind, da die Position der Bitleitungskontakte nicht mehr ausreichend genau zu den vergrabenen Bitleitungen eingestellt werden kann.

In der US 2002/0020890 A1 ist ein Herstellungsverfahren für Charge-Trapping-Speicherzellen beschrieben, bei dem eine Speicherschichtfolge auf einen Halbleiterkörper aufgebracht wird und nach dem Herstellen der Wortleitungsstege eine Implantation zur Ausbildung von Source-Bereichen und Drain-Bereichen erfolgt. Es wird in dieser Schrift darauf hingewiesen, dass Ausrichtungsmarken für die Ausrichtung von Masken in weiteren Prozessschritten erforderlich sind.

In der US 6 218 262 B1 und in der US 6 127 737 sind Verfahren beschrieben, bei denen Ausrichtungsmarken dadurch hergestellt werden, dass Siliziumoxid in Gräben abgeschieden wird, die zuvor in einem Halbleiterkörper ausgeätzt wurden. Die Siliziumoxidanteile in den Gräben dienen als Ausrichtungsmarken. Alternativ dazu werden oberseitig angeordnete Dummy-Gate-Elektroden als Ausrichtungsmarken verwendet.

In der US 2002/0132430 A1 ist ein Herstellungsverfahren für Charge-Trapping-Speicherzellen beschrieben, bei dem auf die Oberseite eines Halbleiterkörpers eine ONO-Speicherschichtfolge aufgebracht wird. Durch Implantation von Dotierstoff werden vergrabene Bitleitungen ausgebildet.

In der US 6 492 677 B2 ist ein Herstellungsverfahren für Halbleiterspeicher mit Charge-trapping-Speicherbauelementen beschrieben, bei dem eine Speicherschichtfolge aus dielektrischem Material mit einer Speicherschicht zwischen Begrenzungsschichten auf ein Substrat aufgebracht wird, unter Verwendung einer Maske Dotierstoff zur Ausbildung vergrabener Bitleitungen in das Substrat eingebracht wird und nach der Herstellung der Speicherzellen unter Verwendung einer weiteren Maske Kontakte auf den Bitleitungen hergestellt werden.

In der US 6 248 635 B1 ist ein Verfahren zur Herstellung eines MONOS-Bauelementes beschrieben, bei dem auf eine ONO-Schichtfolge eine dünne Maskenschicht und eine dicke Maskenschicht aufgebracht werden, die dicke Maskenschicht unter Verwendung der dünnen Maskenschicht als Ätzstoppschicht strukturiert und anschließend verwendet wird, um die ONO-Schicht lokal zu entfernen und dort vergrabene Bitleitungen durch Implantieren von Dotierstoff herzustellen.

Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren zur Justage der Bitleitungskontakte auf vergrabenen Bitleitungen anzugeben.

Diese Aufgabe wird ausgehend von den aus der US 6 492 677 B2 bekannten Verfahrensschritten gemäß dem Oberbegriff des Anspruches 1 mit dem Verfahren mit den weiteren Merkmalen des kennzeichnenden Teils des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Mit dem Verfahren werden Ausrichtungsmarken (Alignment-Strukturen) zusammen mit den Bitleitungen als Vertiefungen im Halbleiterkörper oder Substrat erzeugt. Diese Ausrichtungsmarken ermöglichen eine exakte Justage der Fabrikationsebene der Bitleitungskontakte direkt auf die Position der Bitleitungen. Die Ausrichtungsmarken werden mit derselben Maske festgelegt, mit der auch die Position der vergrabenen Bitleitungen festgelegt wird. Ein besonders bevorzugtes Ausführungsbeispiel sieht dabei vor, eine Hilfsschicht, vorzugsweise aus Polysilizium, Nitrid, Nitrid+Oxid oder anderen für Hartmasken geeigneten Materialien, aufzubringen, die als Maske für das Ätzen der Ausrichtungsmarken verwendet wird. Eine Hartmaske ist jedoch nicht zwingend erforderlich, wie aus den nachfolgenden Erläuterungen hervorgeht.

Es folgt eine genauere Beschreibung von Beispielen des erfindungsgemäßen Verfahrens anhand der 1 bis 10.
Die 1 zeigt im Querschnitt die Struktur der verwendeten Maske.
Die 2 zeigt im Querschnitt das Zwischenprodukt, das unter Verwendung der Maske hergestellt wird.
Die 3 zeigt im Querschnitt die Ausgestaltung einer weiteren Maske.
Die 4 zeigt einen nachfolgenden Ätzprozess im Querschnitt.
Die 5 zeigt die Struktur einer Ausrichtungsmarke im Querschnitt.
Die 6 zeigt die Hilfsschicht und die Struktur der Maske im Querschnitt.
Die 7 zeigt ein Zwischenprodukt im Querschnitt, das unter Verwendung der Maske hergestellt wurde.
Die 8 zeigt die Struktur der Hilfsschicht und einer weiteren Maske im Querschnitt.
Die 9 zeigt den Ätzprozess der Ausrichtungsmarken im Querschnitt.
Die 10 zeigt die Struktur einer fertigen Ausrichtungsmarke.
In der 1 ist im Querschnitt ein Ausschnitt aus einem Halbleiterkörper 1 oder Substrat dargestellt, auf dessen Oberseite eine Speicherschichtfolge aufgewachsen ist. Diese Speicherschichtfolge umfasst eine erste Begrenzungsschicht 2, eine Speicherschicht 3 und eine zweite Begrenzungsschicht 4. Die Speicherschichtfolge ist insbesondere zur Ausbildung von Charge-trapping-Speicherzellen vorgesehen und kann eine Oxid-Nitrid-Oxid-Schichtfolge sein. Auf die zweite Begrenzungsschicht 4 wird eine Lackmaske 6 aufgebracht und strukturiert. Die Maske 6 besitzt Öffnungen 7 im Bereich der herzustellenden vergrabenen Bitleitungen. Mindestens eine weitere Öffnung 8 ist an denjenigen Stellen vorhanden, an denen eine jeweilige Ausrichtungsmarke vorgesehen ist. Wie mit den eingezeichneten Pfeilen angedeutet ist, wird die Speicherschichtfolge in den Öffnungen 7, 8 zumindest bis auf die erste Begrenzungsschicht 2 herab entfernt.
In der 2 ist im Querschnitt die Struktur nach dem Entfernen der Speicherschicht 3 in den Öffnungen 7, 8 dargestellt. Es wird dann Dotierstoff zur Ausbildung der vergrabenen Bitleitungen 9 eingebracht, was in der 2 durch die gestrichelte Kontur der vergrabenen Bitleitung dargestellt ist. Es ist dabei unerheblich, ob der Dotierstoff auch im Bereich der weiteren Öffnungen eingebracht wird, wie das in der 2 eingezeichnet ist, oder ob mittels einer zusätzlichen Abdeckung der weiteren Öffnungen ein Eindringen von Dotierstoff an diesen Stellen verhindert wird.
In der 3 ist im Querschnitt dargestellt, dass nach der Ausbildung der vergrabenen Bitleitungen die Maske 6 entfernt und durch eine weitere Maske 10, vorzugsweise eine Lackmaske ersetzt wird. Diese weitere Maske 10 deckt die vergrabenen Bitleitungen ab und hat Öffnungen 11 im Bereich der herzustellenden Ausrichtungsmarken. In der 3 ist erkennbar, dass diese Öffnung 11 der weiteren Maske 10 nicht genau der weiteren Öffnung 8 der vorhergehenden Maske 6 entsprechen muss. Es genügt, wenn ein ausreichend großer Bereich freigelassen wird, da durch das vorhergehende Ätzen der Speicherschicht 3 der für die Ausrichtungsmarke vorgesehene Bereich ausreichend genau definiert ist.
Unter Verwendung der weiteren Maske 10 erfolgt dann in den Öffnungen 11 dieser Maske ein Ätzangriff, mit dem zunächst das Material der ersten Begrenzungsschicht 2 auf der Oberseite des Halbleiterkörpers 1 oder Substrates vollständig entfernt wird. Wenn das Material der zweiten Begrenzungsschicht 4 dem Material der ersten Begrenzungsschicht 2 entspricht, insbesondere ein Oxid ist, wird das Material der zweiten Begrenzungsschicht 4 im Bereich der Öffnung 11 ebenfalls vollständig entfernt, wie das in der 4 dargestellt ist. Da die Speicherschichtfolge aber in dem Bereich der herzustellenden Ausrichtungsmarke nicht die Speicherfunktion erfüllen soll, ist das unerheblich. In der Richtung des in der 4 eingezeichneten Pfeiles wird dann das Material des Halbleiterkörpers 1 oder Substrates in dem schraffiert eingezeichneten Bereich ausgeätzt.
Die 5 zeigt die so erreichte Struktur im Querschnitt, nachdem die weitere Maske 10 entfernt wurde. Dieses Zwischenprodukt kann dann in einem an sich bekannten Herstellungsprozess von Halbleiterspeichern weiter verarbeitet werden.
Bei einem besonders bevorzugten weiteren Ausführungsbeispiel des Verfahrens wird zusätzlich eine Hilfsschicht aufgebracht. In der 6 ist die der 1 entsprechende Struktur für dieses weitere Ausführungsbeispiel im Querschnitt dargestellt. Auf dem Halbleiterkörper 1 oder Substrat ist die Speicherschichtfolge ganzflächig aufgebracht. Darauf ist eine Hilfsschicht 5 aufgebracht, die vorzugsweise Polysilizium, Nitrid, Nitrid+Oxid oder ein anderes für Hartmasken geeignetes Material ist und eine typische Dicke von etwa 100 nm aufweist. In der bereits beschriebenen Weise wird darauf die Maske 6 aufgebracht und strukturiert, so dass sie Öffnungen 7 im Bereich der herzustellenden vergrabenen Bitleitungen und mindestens eine weitere Öffnung 8 im Bereich jeder herzustellenden Ausrichtungsmarke aufweist.
Nachdem im Bereich der Öffnungen der Maske 6 das Material der Hilfsschicht 5 und das Material der Speicherschichtfolge bis auf die erste Begrenzungsschicht 2 herab ausgeätzt wurden, kann wieder, entsprechend dem Querschnitt der 7, der Dotierstoff zur Ausbildung der vergrabenen Bitleitungen 9 eingebracht werden. Falls das erforderlich ist, können in der Öffnung 14 der Hilfsschicht 5 im Bereich der herzustellenden Bitleitungen Distanzelemente, d. h. die Spacer 15, die in der 7 gestrichelt eingezeichnet sind, an den Flanken der Hilfsschicht 5 hergestellt werden. Das geschieht in der an sich bekannten Weise durch konforme ganzflächige Abscheidung des für die Spacer vorgesehenen Materiales und anschließendes anisotropes Rückätzen. Mit den Spacern 15 wird die Abmessung der Öffnung 14 zusätzlich verkleinert, so dass die für die vergrabenen Bitleitungen vorgesehenen dotierten Bereiche von den verbleibenden Anteilen der Speicherschichtfolge etwas stärker abgesetzt werden können. Es wird dann eine weitere Maske, vorzugsweise eine Lackmaske, aufgebracht, die die für die Ausrichtungsmarken vorgesehenen Bereiche, d. h. die Öffnungen 13 in der Hilfsschicht 5, frei lässt.
In der 8 ist diese weitere Maske 16 im Querschnitt dargestellt. Es ist hier erkennbar, dass die Öffnungen 17 dieser weiteren Maske 16 wie in dem vorangegangenen Ausführungsbeispiel nicht dieselben Abmessungen haben müssen wie die Öffnungen 13 der Hilfsschicht 5. Die Öffnungen 17 in der weiteren Maske 16 können größere Abmessungen haben; es ist nur erforderlich, den Bereich der herzustellenden Ausrichtungsmarke frei zu lassen. Unter Verwendung dieser weiteren Maske 16 wird eventuell zunächst noch vorhandenes Material der ersten Begrenzungsschicht 2 entfernt.
Dann kann entsprechend der Darstellung der 9 in Pfeilrichtung eine Aussparung 18 in das Halbleitermaterial hinein geätzt werden. Wenn die Hilfsschicht 5 Polysilizium ist, wird bei dem Ätzprozess das Polysilizium der Hilfsschicht 5 im Bereich der Öffnung 17 ebenfalls entfernt.
Die 10 zeigt die erreichte Struktur im Querschnitt, nachdem die weitere Maske 16 und die Hilfsschicht 5 entfernt wurden. Die für die Ausrichtungsmarke vorgesehene Öffnung 12 in dem Halbleitermaterial kann geringfügig seitlich aufgeweitet sein (Etch-bottle-Effekt), wenn das Material der Hilfsschicht 5 Polysilizium war und das Material des Halbleiterkörpers oder Substrates Silizium ist und daher beim Entfernen der Hilfsschicht erneut abgetragen wird. Das beeinträchtigt die Funktion der Ausrichtungsmarke nicht, da die Ausrichtungsmarke ausreichend kleine Abmessungen aufweist.
Die Ätzprozesse können im Fall einer Oxid-Nitrid-Oxid-Speicherschichtfolge durch Trockenätzung oder Nassätzung mit DHF oder Phosphorsäure ausgeführt werden, während das Halbleitermaterial, insbesondere Silizium, durch eine anisotrope RIE-Ätzung (reactiv ion etching) entfernt wird. Das Entfernen der Hilfsschicht geschieht z. B. nasschemisch selektiv zu dem Oxid der zweiten Begrenzungsschicht 3, z. B. unter Verwendung von NH₄OH.

1: Halbleiterkörper
2: erste Begrenzungsschicht
3: Speicherschicht
4: zweite Begrenzungsschicht
5: Hilfsschicht
6: Maske
7: Öffnung der Maske
8: weitere Öffnung der Maske
9: Bitleitung
10: weitere Maske
11: Öffnung der weiteren Maske
12: Ausrichtungsmarke
13: Öffnung der Hilfsschicht
14: Öffnung der Hilfsschicht
15: Spacer
16: weitere Maske
17: Öffnung der weiteren Maske
18: Aussparung

Claims

Verfahren zur Herstellung von Halbleiterspeichern mit Charge-trapping-Speicherzellen, bei dem in einem ersten Schritt auf einen Halbleiterkörper (1) oder ein Substrat eine Speicherschichtfolge aus dielektrischem Material aufgebracht wird, die eine erste Begrenzungsschicht (2), eine Speicherschicht (3) und eine zweite Begrenzungsschicht (4) umfasst, in einem zweiten Schritt unter Verwendung einer Maske (6) mit Öffnungen (7) Dotierstoff zur Ausbildung vergrabener Bitleitungen (9) in den Halbleiterkörper (1) oder das Substrat eingebracht wird und in einem dritten Schritt nach einer Ausbildung der Speicherzellen mittels einer Maskentechnik Kontakte auf den Bitleitungen angeordnet werden, dadurch gekennzeichnet, dass in dem zweiten Schritt die Maske (6) mit mindestens einer weiteren Öffnung (8) zur Definition einer Ausrichtungsmarke versehen wird und im Bereich der Öffnungen (7) und jeder weiteren Öffnung (8) das Material der Speicherschicht (3) entfernt wird und zwischen dem zweiten und dem dritten Schritt in einem ersten weiteren Schritt unter Verwendung einer weiteren Maske (10) eine Aussparung im Bereich einer herzustellenden Ausrichtungsmarke in den Halbleiterkörper (1) oder das Substrat hinein ausgeätzt wird.
Verfahren nach Anspruch 1 bei dem zwischen dem ersten und dem zweiten Schritt in einem zweiten weiteren Schritt eine Hilfsschicht (5) auf die zweite Begrenzungsschicht (4) aufgebracht wird, in dem zweiten Schritt die Hilfsschicht (5) im Bereich der Öffnungen (7) und jeder weiteren Öffnung (8) entfernt wird und nach dem ersten weiteren Schritt die Hilfsschicht (5) entfernt wird.
Verfahren nach Anspruch 2, bei dem die Hilfsschicht (5) aus Polysilizium aufgebracht wird.