DE10300540A1 - Digitale DLL-Vorrichtung zum Korrigieren des Tastverhältnisses und dessen Verfahren - Google Patents

Digitale DLL-Vorrichtung zum Korrigieren des Tastverhältnisses und dessen Verfahren

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DE10300540A1
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Abstract

Eine digitale DLL-Vorrichtung und ein Verfahren zum Korrigieren eines Tastzyklus werden offenbart. Die Vorrichtung enthält: Eine Verzögerungsleitungseinheit zum Aufnehmen eines externen Taktsignals und zum Erzeugen eines ersten und zweiten verzögerten internen Taktsignals durch Verzögern des externen Taktsignals; DOLLAR A ein Tastfehlercontroller zum Aufnehmen des ersten und zweiten verzögerten Taktsignals und zum Ausgeben eines ersten tastgesteuerten Taktsignals und eines zweiten tastgesteuerten Taktsignals und eines zweiten tastgesteuerten Taktsignals durch Verschieben der Flanken des ersten und zweiten verzögerten internen Taktsignals; DOLLAR A und eine Einheit für ein Verzögerungsmuster zum Kompensieren einer Verzögerung des tastgesteuerten Taktsignals durch Abschätzen eines Verzögerungsumfanges des Systems. Die vorliegende Erfindung kann den Tastfehler durch Verwendung des Phasenmischers korrigieren und ein internes Taktsignal mit 50%-igem Tastverhältnis erzeugen.

Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine digitale Verzögerungsregel(DLL)-Vorrichtung und ein Verfahren zum Korrigieren eines Tastverhältnisses; und insbesondere auf eine digitale DLL-Vorrichtung und ein Verfahren zum Korrigieren eines in einem Halbleiter- oder Computersystem verwendeten Tastverhältnisses, welches einen Taktgenerator zum Kompensieren eines Zeitversatzes zwischen einem externen Takt und einem internen Takt benötigt.
    • Beschreibung des Standes der Technik
  • Ein Verzögerungsregelkreis (DLL) wird weithin in einem synchron betriebenen RAM-Speicher (RAM) zum Synchronisieren eines externen Taktsignals und eines internen Taktsignals verwendet. Bei einem synchronen RAM geht man davon aus, dass alle Operationen, so wie Schreiben und Lesen, bei einer ansteigenden Flanke vorgenommen werden, jedoch existiert bei Elementen einer Halbleitervorrichtung eine Zeitverzögerung. Um den zeitlichen Betriebsablauf an der ansteigenden Flanke in dem synchronen RAM zu synchronisieren, muss die Zeitverzögerung eliminiert werden. Die Verzögerungsregelkreis(DLL)-Schaltung nimmt das externe Taktsignal auf und erzeugt das interne Taktsignal zum Synchronisieren zweier Signale, um die Zeitverzögerung zu eliminieren.
  • Es wurden verschiedene Techniken der DLL-Schaltung eingeführt, um die Zeitverzögerung zu steuern und eliminieren.
  • Zunächst offenbart Kwang Jin Na et al. im US-Patent Nr. 6,157,238 vom 05. Dezember 2000 ein Taktsystem einer Halbleiterspeichervorrichtung unter Einsatz eines Frequenzverstärkers ("Clock system of a semiconductor memory device employing a frequency amplifier") (nachfolgend als Kwang's Patent bezeichnet). Kwang's Patent schließt einen Frequenzverstärker zum Verstärken eines externen Taktsignals zur Herstellung eines inneren Taktsignals ein, dessen Frequenz zweimal so groß wie die des externen Taktsignals ist. Der Frequenzverstärker enthält eine Verzögerungsschaltung zur Erzeugung eines Phasen verzögerten Taktsignals, basierend auf dem externen Taktsignal; eine Logikvorrichtung, die mit der Verzögerungsschaltung zur Erzeugung des inneren Taktsignals, welches auf dem externen Taktsignal und dem Phasen verzögerten Taktsignal basiert, gekoppelt ist; einen mit der Logikvorrichtung gekoppelter Puffer zum Puffern des inneren Taktsignals und zur Bereitstellung eines gepufferten Taktsignals. Kwang's Patent erzeugt ein Hochgeschwindigkeitstaktsignal basierend auf einem Niedriggeschwindigkeitstaktsignal, welches von außen eingekoppelt wird.
  • Zweitens lehrt Donelly et al. in dem US-Patent Nr. 5,808,498, welches am 15. September 1998 erteilt wurde, eine Frequenzphasenschieberschaltung zur Verwendung in einem Quadraturtaktgenerator ("A frequency phase shifting circuit for using a quadratur clock generator") (nachfolgend als Donelly's Patent bezeichnet). Donelly's Patent schließt einen ersten Differenzverstärker ein, der aus einem Feldeffekttransistorpaar zusammengesetzt ist, das so konfiguriert ist, um ein mit Source gekoppeltes Paar mit einem gemeinsamen Knoten zu bilden, und das ein Paar Eingangsanschlüsse zum Aufnehmen eines Eingangsreferenzsignals und eines dazu komplementären Signals und ein Paar Ausgangsknoten enthält; erste und zweite Stromquellen, die jeweils zwischen den Ausgangsknoten und einer ersten Versorgungsleiterbahn geschaltet sind, wobei die ersten und zweiten Stromquellen einen Stromwert von 1 Ampere liefern; und einer dritten Stromquelle, die zwischen dem gemeinsamen Knoten und einer zweiten Versorgungsleiterbahn geschaltet ist, wobei die ersten und zweiten Stromquellen einen Stromwert liefert, der ein Stromwert von 21 Ampere zieht; eine über Kreuz mit den Ausgangsknoten gekoppelte Filterschaltung, wobei die Filterschaltung die Ausgangsknoten des Differenzverstärkers veranlasst, ein Paar komplementäre Dreieckssignale als Antwort auf das Eingangsreferenzsignal und das dazu komplementäre Signal zu erzeugen; und ein Komparator mit einem Paar Eingangsanschlüssen, die so gekoppelt sind, um das Paar komplementärer Dreieckssignale aufzunehmen, wobei der Komparator ein Eingangssignal mit vorbestimmter Phasenbeziehung mit dem Eingangsreferenzsignal als Antwort zu dem Vergleich zwischen dem Paar komplementärer Dreieckssignale erzeugt.
  • Drittens offenbart das offengelegte japanische Patent 2001-6399 eine Halbleitervorrichtung unter Verwendung einer Phasensteuerung zur Steuerung einer Phase eines externen Taktes und zum Erzeugen eines internen Taktes, welche enthält: Einen Detektor zum Detektieren einer Frequenz eines externen Taktes, der sich außerhalb eines Phasensteuerungsbereichs einer Phasenfrequenz befindet; ein erster und zweiter Betriebsmodus, die von einem von außen eingegebenen Steuersignal geschaltet werden; und einer Ausgabeschaltung zum Ausgeben eines bestimmten Signals, ohne ein Ergebnis des Detektors in dem ersten Betriebsmodus zu berücksichtigen und zum Ausgeben eines bestimmten Signals unter Berücksichtigung des Ergebnisses des Detektors im zweiten Betriebsmodus.
  • Schließlich offenbart das offengelegte japanische Patent H11-353878 eine Halbleitervorrichtung mit einer Taktphasensteuerschaltung zur Erzeugung eines zweiten Taktes, welcher so stark wie eine bestimmte Phase abhängig von einem externen Takt verzögert wird, durch Steuern einer Phase eines eingegebenen ersten Taktes und Ausgeben synchronisierter Daten mit entweder dem ersten Takt oder dem zweiten Takt, der einen Frequenztaktanalysierer zum Analysieren einer Frequenz des ersten Taktes durch Antworten mit einem Signal, welches einen Verzögerungswert des ersten Taktes in der Taktphasensteuerschaltung repräsentiert, und einen Taktauswähler zum Auswählen entweder des ersten Taktes oder des zweiten Taktes durch Antworten mit dem Steuersignal enthält.
  • Die oben genannten, in dem DDR-Speicher verwendeten konventionellen DLLs steuern eine Verzögerung einer gesamten Phase basierend auf einem Standardsignal und kompensierten Signal, jedoch können konventionelle DLLs eine durch einen Tastfehler verursachte Phasenverzögerung nicht korrigieren, wenn Daten eines externen Taktsignals prozessiert werden, wobei der Tastfehler ein Unterschied zwischen dem realen Tastverhältnis und einem 50%-igen Tastverhältnis bezeichnet und er während dem Prozessieren des externen Taktes entstehen könnte.
    • Zusammenfassung der Erfindung
  • Es ist daher eine Aufgabe der vorliegenden Erfindung eine DLL-Vorrichtung und ein Verfahren zur Korrektur eines Tastverhältnisses durch Verwenden eines Phasenmixers bereit zu stellen, um einen internen Takt mit einem 50%-igen Tastverhältnis zu erzeugen.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses bereit gestellt, welche enthält: einen Puffer zum regelmäßigen Ausgeben eines ersten internen Taktsignals, welches an einer Flanke eines Taktes durch Aufnehmen eines externen Taktsignals aktiviert ist; eine Verzögerungsleitungseinheit zum Aufnehmen des ersten internen Taktsignals von dem Puffer, eines ersten Detektionssignals und eines zweiten Detektionssignals und zum Ausgeben eines ersten verzögerten internen Taktsignals und eines zweiten verzögerten internen Taktsignals durch Verzögern des ersten internen Taktsignals soviel wie eine vorbestimmte Zeit abhängig von dem ersten und zweiten Detektionssignal; ein Tastfehlercontroller zum Aufnehmen des ersten und zweiten verzögerten internen Taktsignals und zum Ausgeben eines ersten tastgesteuerten Taktsignals und eines zweiten tastgesteuerten Taktsignals durch Verschieben jeder Flanke des ersten und zweiten verzögerten internen Taktsignals, um miteinander überein zu stimmen; eine erste Einheit für ein Verzögerungsmuster zum Abschätzen eines Verzögerungsumfangs, der erzeugt wird, während das erste tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert und zum Ausgeben eines ersten kompensierten Taktsignals durch Kompensieren des ersten tastgesteuerten Taktsignals basierend auf dem geschätzten Verzögerungsumfang; ein erster direkter Phasendetektor zum Aufnehmen des externen Taktsignals, welches ein erstes Detektionssignal durch Vergleichen des externen Taktsignals und des ersten kompensierten Taktsignals erzeugt und welches das erste Detektionssignal an die Verzögerungsleitungseinheit ausgibt; eine zweite Einheit für ein Verzögerungsmuster zum Abschätzen eines Verzögerungsumfangs, der erzeugt wird, während das zweite tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert und zum Ausgeben eines zweiten kompensierten Taktsignals durch Kompensieren des ersten tastgesteuerten Taktsignals basierend auf dem geschätzten Verzögerungsumfang; und ein zweiter direkter Phasendetektor zum Erzeugen eines zweiten Detektionssignals durch Vergleichen des externen Taktsignals und des zweiten kompensierten Taktsignals und Ausgeben des zweiten Detektionssignals.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren einer digitalen DLL-Vorrichtung zum Korrigieren eines Tastverhältnisses bereit gestellt, der die Schritte enthält: a) Bestimmen, ob die ansteigenden Flanken eines externen Signals und eines ersten Taktsignals oder eines zweiten Taktsignals miteinander übereinstimmen; b) Auswählen eines Signals, welches eine vorangegangene abfallende Flanke zwischen einem ersten verzögerten internen Taktsignal und einem zweiten verzögerten internen Taktsignal in dem Falle aufweist, dass die ansteigenden Flanken miteinander übereinstimmen; und c) Anwenden eines Wertes niedriger als 0,5 auf ein Signal, welches beim Schritt b) nicht ausgewählt worden ist, und Anwenden eines Wertes größer als 0,5 auf ein Signal, welches beim Schritt b) ausgewählt worden ist.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren einer digitalen DLL-Vorrichtung zum Korrigieren eines Tastverhältnisses bereit gestellt, der die Schritte enthält: a) Bestimmen, ob die ansteigenden Flanken eines externen Signals und eines ersten kompensierten Signals oder eines zweiten kompensierten Signals miteinander übereinstimmen; b) Auswählen eines Signals, welches eine vorangegangene abfallende Flanke zwischen einem ersten verzögerten internen Taktsignal und einem zweiten verzögerten internen Taktsignal in dem Falle aufweist, dass die ansteigenden Flanken miteinander übereinstimmen; und c) Anwenden eines Wertes niedriger als 0,5 auf ein Signal, welches beim Schritt b) nicht ausgewählt worden ist, und Anwenden eines Wertes größer als 0,5 auf ein Signal, welches beim Schritt b) ausgewählt worden ist.
    • Kurze Beschreibung der Zeichnung(en)
  • Die obigen und andere Aufgaben und Merkmale der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung der bevorzugten Ausführungsformen in Verbindung mit den beiliegenden Zeichnungen, wobei:
  • Die Fig. 1Aa und 1B bezeichnen Blockdiagramme, welche eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 2 bezeichnet ein Zeitablaufdiagramm, welches die Betriebsmodi der digitalen DLL-Vorrichtung zur Korrektur des Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erklärt;
  • Fig. 3 bezeichnet ein Diagramm, welches eine digitale DLL-Vorrichtung zur Korrektur des Tastverhältnisses gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
  • Fig. 4 bezeichnet ein Blockdiagramm, welches eine in Fig. 3 gezeigte Verzögerungsleitung 323 und 326 gemäß der vorliegenden Erfindung zeigt;
  • Fig. 5 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß noch einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • Fig. 6 bezeichnet ein Blockdiagramm, das Signalerzeugungsmittel 523 und 524 aus Fig. 5 gemäß der vorliegenden Erfindung zeigt;
  • Fig. 7 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
  • Die Fig. 8A und 8B bezeichnen Diagramme, die Phasenmischer aus Fig. 7 gemäß der vorliegenden Erfindung darstellen;
  • Fig. 8C bezeichnet eine Ansicht, die den Betrieb der Phasenmischer gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erklärt; und
  • Die Fig. 9A und 9B bezeichnen Flussdiagramme, die ein Verfahren zur Korrektur des Tastverhältnisses einer digitalen DLL-Vorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erklärt.
    • Detaillierte Beschreibung der Erfindung
  • Fig. 1A bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Die digitale DLL-Vorrichtung enthält einen Puffer 110, eine Verzögerungsleitungseinheit 120, einen Tastfehlercontroller 130, eine erste Einheit 140 für ein Verzögerungsmuster, einen ersten direkten Phasendetektor 150, eine zweite Einheit 160 für ein Verzögerungsmuster und einen zweiten direkten Phasendetektor 170.
  • Der Puffer 110 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke eines Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 120 eingegeben.
  • Die Verzögerungsleitungseinheit 120 nimmt das erste interne Taktsignal auf und nimmt auch ein erstes und zweites Detektionssignal von dem ersten und zweiten direkten Phasendetektor 150, 170 auf. Die Verzögerungsleitungseinheit 120 verzögert das erste interne Taktsignal basierend auf den ersten und zweiten Detektionssignalen und gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) an den Tastfehlercontroller 130 aus.
  • Die Verzögerungsleitungseinheit 120 enthält einen ersten Controller 121, eine erste Verzögerungsleitung, einen zweiten Controller 123 und eine zweite Verzögerungsleitung.
  • Der erste Controller 121 erzeugt ein erstes Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem ersten Detektionssignal und gibt das erste Steuersignal an die erste Verzögerungsleitung 122 aus.
  • Die Verzögerungsleitung 122 nimmt das erste Steuersignal und das erste interne Taktsignal auf. Das erste interne Taktsignal ist abhängig von dem ersten Steuersignal in der Verzögerungsleitung 122 verzögert. Das heißt, die Verzögerungsleitung 122 erzeugt das erste verzögerte interne Taktsignal (intclk1) durch Verzögern des ersten internen Taktsignals abhängig von dem ersten Steuersignal. Das erste interne verzögerte Taktsignal intclk1 wird an den Tastfehlercontroller 130 ausgegeben.
  • Der zweite Controller 123 erzeugt ein zweites Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal und gibt das zweite Steuersignal an die zweite Verzögerungsleitung 124 aus.
  • Die zweite Verzögerungsleitung 124 nimmt das zweite Steuersignal und das erste interne Taktsignal auf. Die zweite Verzögerungsleitung 124 verzögert das erste interne Taktsignal basierend auf dem zweiten Steuersignal. Durch Verzögern des ersten internen Taktsignals erzeugt die zweite Verzögerungsleitung 124 ein zweites verzögertes internes Taktsignal. Das zweite verzögertes Taktsignal ist Vorzeichen verkehrt und ein Vorzeichen verkehrtes zweites verzögertes internes Taktsignal (intclk2) wird an den Tastfehlercontroller 130 ausgegeben.
  • Der Tastfehlercontroller 130 nimmt intclk1 und intclk2 auf. Der Tastfehlercontroller 130 erzeugt ein erstes tastgesteuertes Taktsignal int_clk und ein zweites tastgesteuertes Taktsignal intclk2' durch aufeinander Abstimmen der abfallenden Kanten von int_clk und intclk2'. Die ersten und zweiten tastgesteuerten Taktsignale int_clk und intclk2' werden an die Einheiten 140 und 160 für ein Verzögerungsmuster ausgegeben. Das erste tastgesteuerte Taktsignal int_clk wird auch an die erfindungsgemäße DLL- Vorrichtung als ein internes Taktsignal eines Speichersystems, welches die erfindungsgemäße DLL- Vorrichtung enthält, ausgegeben.
  • Der Tastfehlercontroller 130 enthält einen ersten Phasendetektor 131, einen Mischercontroller 132, einen ersten Phasenmischer 133 und einen zweiten Phasenmischer 134.
  • Die intclk1- und intclk2-Signale werden Vorzeichen verkehrt und dem ersten Phasendetektor 131 zugeführt. Der erste Phasendetektor 131 wählt zwischen dem intclk1- und intclk2- Signal eines mit vorbestimmter fallender Flanke aus und erzeugt ein Phasendetektionssignal. Das Phasendetektionssignal wird an den Mischercontroller 132 ausgegeben.
  • Der Mischercontroller 132 nimmt das Phasendetektionssignal auf und bestimmt eine Wichtung k, die eine Differenz zwischen zwei fallenden Flanken, intclk1 und intclk2, abhängig von dem Phasendetektionssignal enthält. Die Wichtung k wird an den ersten und zweiten Phasenmischer 133 und 134 ausgegeben. Die Wichtung schließt eine Mehrzahl von Wichtungssignalen ein.
  • Der erste Phasenmischer 133 nimmt die Wichtung k, intclk1 und intclk2 auf. Der erste Phasenmischer 133 berechnet einen Differenzwert durch Subtraktion der Wichtung k von 1. Durch Anwenden des Differenzwertes auf das erste interne Taktsignal (intclk1) und durch Anwenden der Wichtung k auf zweite interne Taktsignale (intclk2) erzeugt der erste Phasenmischer 133 ein erstes tastgesteuertes Taktsignal int_clk. Das tastgesteuerte Taktsignal int_clk wird an die erste Einheit 140 für ein Verzögerungsmuster ausgegeben.
  • Der zweite Phasenmischer 134 nimmt die Wichtung k auf und berechnet einen Differenzwert durch Subtraktion der Wichtung k von 1. Der zweite Phasenmischer 134 erzeugt ein zweites tastgesteuertes Taktsignal intclk2' durch Anwenden der Wichtung k auf das erste Taktsignal intclk1 und durch Anwenden des Differenzwertes auf das zweite Taktsignal intclk2. Der zweite Phasenmischer 134 gibt das zweite tastgesteuerte Taktsignal intclk2' an die zweite Einheit 160 für ein Verzögerungsmuster aus.
  • Die erste Einheit für ein Verzögerungsmuster 140 nimmt das erste tastgesteuerte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der während das erste tastgesteuerte Taktsignal sich zu dem Dateneingangs- /Ausgangspin (DQ Pin) bewegt, erzeugt wird. Die erste Einheit 140 für ein Verzögerungsmuster erzeugt ein erstes kompensiertes Taktsignal (iclk1) basierend auf der geschätzten Verzögerungsdifferenz und gibt das erste kompensierte Taktsignal an den ersten direkten Phasendetektor 150 aus.
  • Der erste direkte Phasendetektor 150 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem ersten kompensierten Taktsignal (iclk1). Der erste direkte Phasendetektor 150 gibt das erste Detektionssignal auf die Verzögerungsleitungseinheit 120 aus.
  • Die zweite Einheit 160 für ein Verzögerungsmuster nimmt das zweite tastgesteuerte Taktsignal (intclk2') auf und schätzt einen Verzögerungsumfang ab, der während sich das zweite tastgesteuerte Taktsignal zu dem Dateneingangs-/Ausgangspin (DQ Pin) bewegt, erzeugt wird. Die zweite Einheit 160 für ein Verzögerungsmuster erzeugt ein zweites kompensiertes Taktsignal (iclk2) basierend auf der geschätzten Verzögerungsdifferenz und gibt das zweite kompensierte Taktsignal an den zweiten direkten Phasendetektor 170 aus.
  • Der zweite direkte Phasendetektor 170 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das zweite Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) und des zweiten kompensierten Taktsignals (iclk2). Der zweite direkte Phasendetektor 170 gibt das zweite Detektionssignal an die Verzögerungsleitungseinheit 120 aus.
  • Fig. 1B zeigt einen anderen Tastfehlercontroller gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Bezugnehmend auf Fig. 1B schließt der Tastfehlercontroller einen ersten Phasenmischer 133', einen zweiten Phasenmischer 134' und einen Mischercontroller 132' ein. Der erste Phasenmischer erzeugt das erste tastgesteuerte Taktsignal (int_clk) durch Anwenden der Wichtung k von dem Mischercontroller 132' auf das erste verzögerte interne Taktsignal intclk1 und durch Anwenden des Differenzwertes 1 - k auf das zweite verzögerte interne Taktsignal intclk2. Der oben genannte Betrieb des Tastfehlercontrollers in Fig. 1B bezeichnet lediglich einen Unterschied im Vergleich zu dem Tastfehlercontroller aus Fig. 1A. Andere Betriebsarten des Tastfehlercontrollers in Fig. 1B sind dieselben wie bei dem Tastfehlercontroller in Fig. 1A. Obwohl der oben genannte Unterschied an dem Tastfehlercontroller in Fig. 1B gemacht wurde, ist das Ergebnis der Vorrichtungen unter Verwendung der Tastfehlercontroller in den Fig. 1A und 1B identisch. Fig. 2 bezeichnet ein Zeitablaufdiagramm, welches die Betriebsarten der digitalen DLL-Vorrichtung, welche das Tastverhältnis gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung korrigiert, erläutert. Die Betriebsarten der das Tastverhältnis korrigierenden digitalen DLL-Vorrichtung wird im Folgenden im Detail erläutert.
  • Wird zunächst ein externes Taktsignal (ext_clk) über einen Puffer 110 eingegeben, gibt der Puffer ein erstes internes Taktsignal aus. Eine Verzögerungseinheit 120 erzeugt ein erstes und zweites verzögertes internes Taktsignal (intclk1 und intclk2) durch Verzögern der internen Taktsignale. Wie in Fig. 2 gezeigt ist eine Phase einer ansteigenden Flanke des ersten verzögerten internen Taktsignals (intclk1) identisch zu der des zweiten verzögerten internen Taktsignals (intclk2), jedoch kann eine Phase der abfallenden Flanke des ersten verzögerten internen Taktsignals (intclk1) von der des zweiten verzögerten internen Taktsignals (intclk2) verschieden sein, um dadurch eine Tastverzerrung zu verursachen. Das erste verzögerte interne Taktsignal (intclk1) wird in einen ersten Phasendetektor 131 eingegeben und der erste Phasendetektor 131 detektiert eine Phasendifferenz zwischen den ersten verzögerten internen Takten (intclk1) und dem zweiten verzögerten internen Taktsignal (intclk2). Ein Mischercontroller 132 nimmt den Phasenunterschied auf und erzeugt eine Wichtung (k) basierend auf der Phasendifferenz zum Verschieben der fallenden Flanken des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals. Das bedeutet, die Wichtung (k) wird zum Verschieben zweier fallenden Flanken von intclk1 und intclk2 auf einen Punkt M gesteuert, der sich in der Mitte der zwei fallenden Flanken von intclk1 und intclk2 befindet. Bezugnehmend auf Fig. 2 muss zum Kompensieren der Phasendifferenz zweier abfallender Flanken von intclk1 und intclk2 eine größere Wichtung auf das zweite verzögerte interne Taktsignal (intclk2) als auf das erste verzögerte interne Taktsignal (intclk1) gegeben werden. In einem in Fig. 2 gezeigten Fall beträgt die auf das zweite verzögerte interne Taktsignal (intclk2) gegebene Wichtung im allgemeinen mehr als 0,5, wobei ein exakter Wert der Wichtung durch Simulation gewonnen werden kann.
  • Ein Wert der Wichtung (k) wird anfangs auf Null gesetzt und er steigt allmählich von dem Moment nach und nach an, bei dem Phasen der ansteigenden Flanken eines ersten kompensierten Taktsignals (iclk1) und eines zweiten kompensierten Taktsignals (iclk2) mit der ansteigenden Flanke des externen Taktsignals (ext_clk) übereinstimmen. Immer wenn die Wichtung (k) steigt, wird die abfallende Flanke des von einem ersten Phasenmischer 133 ausgegebenen ersten tastgesteuerten Taktsignals (int_clk) nach und nach zu dem Punkt M verschoben und die abfallende Flanke des von einem zweiten Phasenmischer 134 ausgegebenen zweiten tastgesteuerten Taktsignal (intclk2') wird ebenfalls nach und nach zu dem Punkt M verschoben. Durch die oben genannten Betriebsarten wird das erste tastgesteuerte Taktsignal zu einem internen Taktsignal mit einem 50%-igen Tastverhältnis. Das zweite tastgesteuerte Taktsignal (intclk2') wird zur Erzeugung des zweiten verzögerten internen Taktsignals (intclk2) verwendet.
  • Wie oben erwähnt, muss zum Verschieben der fallenden Flanken von intclk1 und intclk2 an dem ersten und zweiten Phasenmischer 133 und 134 der Wichtungswert mit mehr als 0,5 auf intclk2 gegeben werden. Wenn die fallende Flanke des zweiten verzögerten internen Taktsignals (intclk2) der ansteigenden Flanke des ersten verzögerten internen Taktsignals (intclk1) vorangegangen ist, kann die Wichtung (k) des ersten Phasenmischers 133 auf bis zu 0,6 hochgesetzt werden und die Wichtung (k) des zweiten Phasenmischers 134 kann auf 0,4 hochgesetzt werden. In dem oben genannten Fall wird die Wichtung von 0,6 auf einen Eingang des zweiten verzögerten internen Taktsignals (intclk2) angewendet und die Wichtung von 0,4 (= 1 - 0,6) wird auf das erste verzögerte interne Taktsignal (intclk1) in dem ersten Phasenmischer 133 angewendet. Zweifellos wird in dem zweiten Phasenmischer 134 die Wichtung von 0,4 auf einen Eingang des ersten verzögerten internen Taktsignals (intclk1) angewendet und die Wichtung von 0,6 (= 1 - 0,4) wird auf das zweite verzögerte interne Taktsignal (intclk2) angewendet. Da in dem oben genannten Fall die ansteigenden Flanken von intclk1 und intclk2 identische Phasen aufweisen, werden die ansteigenden Flanken von intclk1 und intclk2 nicht kompensiert. Wenn jedoch die ansteigenden Flanken von intclk1 und intclk2 unterschiedlich sind, dann werden sie kompensiert, um die zwei fallenden Flanken aufeinander anzugleichen. Daher kann ein gesamter Jitter reduziert werden durch ein zur Hälfte Vergleichen mit den Jitter einer Verzögerungsleitung.
  • Fig. 3 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt. Die digitale DLL-Vorrichtung schließt einen Puffer 310, eine Verzögerungsleitungseinheit 320, einen Tastfehlercontroller 330, eine erste Einheit 340 für ein Verzögerungsmuster, einen ersten direkten Phasendetektor 350, eine zweite Einheit 360 für ein Verzögerungsmuster und einen zweiten direkten Phasendetektor 370 ein.
  • Der Puffer 310 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke des Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 320 eingegeben.
  • Die Verzögerungsleitungseinheit 320 nimmt das erste interne Taktsignal auf und nimmt auch ein erstes und zweites Detektionssignal von dem ersten und zweiten direkten Phasendetektor 350 und 370 auf. Die Verzögerungsleitungseinheit 320 verzögert das erste interne Taktsignal basierend auf dem ersten und zweiten Detektionssignal und gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) an den Tastfehlercontroller 330 aus.
  • Die Verzögerungsleitungseinheit 320 schließt einen dritten Controller 321, ein erstes Shift-Register 322, eine dritte Verzögerungsleitung 323, einen vierten Controller 324 und ein zweites Shift-Register 325 und eine vierte Verzögerungsleitung 326 ein.
  • Der dritte Controller 321 bringt ein erstes Shift-Signal zum Steuern eines Verzögerungsumfanges des ersten internen Taktsignals abhängig von dem ersten Detektionssignal von dem ersten direkten Phasendetektor 350 hervor. Das erste Shift- Signal wird an das erste Shift-Register 322 ausgegeben.
  • Das erste Shift-Register 322 nimmt das erste Shift-Signal auf und erzeugt ein drittes Steuersignal, das einen Verzögerungsumfang durch Bewegen eines Ausgangssignals nach links oder rechts steuert. Das dritte Steuersignal wird an die dritte Verzögerungsleitung 323 ausgegeben.
  • Die dritte Verzögerungsleitung 323 nimmt das dritte Steuersignal von dem ersten Shift-Register 322 und dem ersten internen Takteingangssignal von dem Puffer 310 auf. Die dritte Verzögerungsleitung 323 erschafft ein erstes verzögertes internes Taktsignal (intclk1) durch Verzögern des ersten internen Taktsignals abhängig von dem dritten Steuersignal und gibt das erste verzögerte interne Taktsignal (intclk1) an die Tastfehlersteuereinheit 330 aus. Mit anderen Worten schließt die dritte Verzögerungsleitung 323 eine Einrichtung mit einer Vielzahl von Einheitsverzögerungszellen ein, welche nacheinander gekoppelt sind. Der Verzögerungsumfang wird gesteuert, indem das erste interne Taktsignal durch eine vorbestimmte Anzahl von Einheitsverzögerungszellen hindurch geht, wobei die vorbestimmte Anzahl von Einheitsverzögerungszellen abhängig von dem dritten Steuersignal, welches von dem ersten Shift- Register 322 ausgegeben wird, festgelegt und gesteuert wird.
  • Der vierte Controller 324 bringt ein zweites Shift-Signal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal von dem zweiten direkten Phasendetektor 370 hervor. Das zweite Shift-Signal wird an das zweite Shift-Register 325 ausgegeben.
  • Das zweite Shift-Register 325 nimmt das zweite Shift-Signal auf und bringt ein viertes Steuersignal zum Steuern eines Verzögerungsumfanges durch Bewegen des Ausgangssignals nach links oder rechts abhängig von dem zweiten Shift-Signal hervor. Das vierte Steuersignal wird an die vierte Verzögerungsleitung 326 ausgegeben.
  • Die vierte Verzögerungsleitung 326 nimmt das vierte Steuersignal und das erste interne Taktsignal von dem Puffer 310 auf. Die vierte Verzögerungsleitung 326 bringt ein zweites verzögertes internes Taktsignal durch Verzögern des ersten internen Taktsignals abhängig von dem vierten Steuersignal hervor. Das zweite verzögerte interne Taktsignal wird nach Erzeugung Vorzeichen verkehrt. Ein zweites Vorzeichen verkehrtes, verzögertes internes Taktsignal (intclk2) wird an den Tastfehlercontroller 330 ausgegeben. Das bedeutet, dass die vierte Verzögerungsleitung 326 eine Einrichtung aufweist, welche aus einer Vielzahl von Einheitsverzögerungszellen, welche nacheinander gekoppelt sind, zusammengesetzt ist. Der Verzögerungsumfang wird gesteuert, indem das Eingangstaktsignal durch eine vorbestimmte Anzahl von Einheitsverzögerungszellen hindurch geht, wobei die vorbestimmte Anzahl der Einheitsverzögerungszellen abhängig von dem dritten Steuersignal, welches von dem zweiten Shift- Register 325 ausgegeben wird, bestimmt und gesteuert wird.
  • Der Tastfehlercontroller 330 schließt einen ersten Phasendetektor 331, einen Mischercontroller 332, einen ersten Phasenmischer 333 und einen zweiten Phasenmischer 334 ein.
  • Der Tastfehlercontroller 330 nimmt intclk1 und intclk2 von der Verzögerungsleitungseinheit 320 auf und erzeugt ein erstes tastgesteuertes Taktsignal (int_clk) und ein zweites tastgesteuertes Taktsignal (intclk2') durch Verschieben der fallenden Flanken von intclk1 und intclk2. Das erste tastgesteuerte Taktsignal (int_clk) wird an die erste Einheit 340 für ein Verzögerungsmuster ausgegeben und das zweite tastgesteuerte Taktsignal (intclk2') wird an die zweite Einheit 360 für ein Verzögerungsmuster ausgegeben. Das erste tastgesteuerte Taktsignal (int_clk) wird auch an die DLL-Vorrichtung der vorliegenden Erfindung als ein internes Taktsignal des Speichersystems, welches die DLL- Vorrichtung der vorliegenden Erfindung einschließt, ausgegeben.
  • intclk1 und intclk2 werden Vorzeichen verkehrt und in den ersten Phasendetektor 331 eingegeben. Der erste Phasendetektor 331 wählt eines der intclk1 und intclk2- Signale mit vorangegangener fallender Flanke aus und erzeugt ein Phasendetektionssignal. Das Phasendetektionssignal wird an den Mischercontroller 332 ausgegeben.
  • Der Mischercontroller 332 nimmt das Phasendetektionssignal auf und bestimmt eine Wichtung k, welche eine Differenz zwischen zwei fallenden Flanken, intclk1 und intclk2, abhängig von dem Phasendetektionssignal enthält. Die Wichtung k wird an den ersten und den zweiten Phasenmischer 333 und 334 ausgegeben.
  • Der erste Phasenmischer 333 nimmt die Wichtung k, intclk1 und intclk2 auf. Der erste Phasenmischer 333 berechnet einen Differenzwert durch Subtraktion der Wichtung k von 1. Durch Anwenden des Differenzwertes auf das erste interne Taktsignal (intclk1) und durch Anwenden der Wichtung k auf zweite interne Taktsignale (intclk2) erzeugt der erste Phasenmischer 333 ein erstes tastgesteuertes Taktsignal (int_clk). Das tastgesteuerte Taktsignal int_clk wird an die erste Einheit 340 für ein Verzögerungsmuster ausgegeben.
  • Der zweite Phasenmischer 334 nimmt die Wichtung k auf und berechnet einen Differenzwert durch Subtrahieren der Wichtung k von 1. Der zweite Phasenmischer 334 erzeugt ein zweites tastgesteuertes Taktsignal (intclk2') durch Anwenden der Wichtung k auf das erste Taktsignal intclk1 und durch Anwenden des Differenzwertes auf das zweite Taktsignal intclk2. Der zweite Phasenmischer 334 gibt das zweite tastgesteuerte Taktsignal (intclk2') an die zweite Einheit 360 für ein Verzögerungsmuster aus.
  • Die erste Einheit 340 für ein Verzögerungsmuster nimmt das erste tastgesteuerte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der erzeugt wird, während das erste tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert. Die erste Einheit 340 für ein Verzögerungsmuster erzeugt ein erstes kompensiertes Taktsignal (iclk1) basierend auf der geschätzten Verzögerungsdifferenz und gibt ein erstes kompensiertes Taktsignal an den ersten direkten Phasendetektor 550 aus.
  • Der erste direkte Phasendetektor 350 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem ersten kompensierten Taktsignal (iclk1). Der erste direkte Phasendetektor 350 gibt das erste Detektionssignal an die Verzögerungsleitungseinheit 320 aus.
  • Die zweite Einheit 360 für ein Verzögerungsmuster nimmt das zweite tastgesteuerte Taktsignal (intclk2') auf und schätzt einen Verzögerungsumfang, der erzeugt wird während das zweite tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert. Die zweite Einheit für ein Verzögerungsmuster 360 erzeugt ein zweites kompensiertes Taktsignal (iclk2) basierend auf der geschätzten Verzögerungsdifferenz und gibt das zweite kompensierte Taktsignal an den zweiten direkten Phasendetektor 370 aus.
  • Der zweite direkte Phasendetektor 370 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das zweite Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) und des zweiten kompensierten Taktsignals (iclk2). Der zweite direkte Phasendetektor 370 gibt das zweite Detektionssignal an die Verzögerungsleitungseinheit 320 aus.
  • Fig. 4 bezeichnet ein Blockdiagramm, welches die dritte und vierte Verzögerungsleitung 323 und 326 aus Fig. 3 gemäß der vorliegenden Erfindung zeigt. Die dritte und vierte Verzögerungsleitung 323 und 326 schließen eine Grobverzögerungsleitung 401 und einen dritten Phasenmischer 402 ein.
  • Die Grobverzögerungsleitung 401 schließt zwei Leitungen einer Vielzahl von Einheitsverzögerungszellen ein, die in Reihe gekoppelt sind. Die Grobverzögerungsleitung 401 nimmt das erste interne Taktsignal auf und das erste interne Taktsignal wird zu einem ersten Mischereingangssignal und einem zweiten Mischereingangssignal durch separates Eingegeben werden auf jede der zwei Leitungen einer Vielzahl von Einheitsverzögerungszellen. Jedes erste und zweite Mischereingangssignal wird an einer vorbestimmten Anzahl aktivierter Einheitsverzögerungszellen durch das Steuersignal von dem ersten Shift-Register 322 vorbeigelassen. In Folge dessen werden das erste und zweite Mischereingangssignal unterschiedlich abhängig von der Anzahl der aktivierten Einheitsverzögerungszellen verzögert. Das erste und zweite Mischereingangssignal wird an den dritten Phasenmischer 402 ausgegeben.
  • Der dritte Phasenmischer 402 nimmt das erste und zweite Mischereingangssignal von der Grobverzögerungsleitung 401 auf und stimmt den Verzögerungsumfang der zwei Mischereingangssignale abhängig von den Steuersignalen von den dritten und vierten Steuermitteln 321 und 324 geringfügig ab.
  • Fig. 5 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zum Korrigieren eines Tastverhältnisses gemäß noch einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die digitale DLL- Vorrichtung schließt einen Puffer 510, eine Verzögerungsleitungseinheit 520, einen Tastfehlercontroller 530, eine erste Einheit für ein Verzögerungsmuster 540, einen ersten direkten Phasendetektor 550, eine zweite Einheit für ein Verzögerungsmuster 560 und einen zweiten direkten Phasendetektor 570 ein.
  • Der Puffer 510 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke des Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 520 eingegeben.
  • Die Verzögerungsleitungseinheit 520 nimmt das erste interne Taktsignal von dem Puffer 510, ein erstes Detektionssignal von dem ersten direkten Phasendetektor 550 und ein zweites Detektionssignal von den zweiten direkten Phasendetektoren 570 auf. Die Verzögerungsleitungseinheit 520 verzögert das erste interne Taktsignal basierend auf den Detektionssignalen und gibt ein erstes verzögertes internes Taktsignal (intclk1) und zweites verzögertes Taktsignal (intclk2) an den Tastfehlercontroller 530 aus.
  • Die Verzögerungsleitungseinheit 520 enthält eine Vielzahl von Verzögerungszellen 521, eine fünften Controller 522, einen ersten Signalgenerator 523, einen sechsten Controller 524 und einen zweiten Signalgenerator 525.
  • Die Vielzahl von Verzögerungszellen 521 nimmt das erste interne Taktsignal auf. Das erste interne Taktsignal wird konvertiert auf eine Vielzahl Phasen verzögerter Signale durch Passieren jeder der Vielzahl von Verzögerungszellen 521. Jede der Vielzahl Phasen verzögerter Signale weist eine Verzögerungsdifferenz so viel wie ein Verzögerungsumfang einer Einheitsverzögerungszelle auf. Die Vielzahl Phasen verzögerter Signale wird an den ersten und zweiten Signalgenerator 523 und 525 ausgegeben.
  • Der fünfte Controller 522 erzeugt ein fünftes Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem Detektionssignal des ersten direkten Phasendetektors 550. Das fünfte Steuersignal wird an den ersten Signalgenerator 523 ausgegeben.
  • Der erste Signalgenerator 523 nimmt das fünfte Steuersignal und eine Vielzahl von Phasen verzögerten Signalen von der Vielzahl der Einheitsverzögerungszellen 521 auf. Basierend auf dem fünften Steuersignal wählt der erste Signalgenerator 525 zwei benachbarte Phasen verzögerte Signale aus, welche eine Verzögerungsdifferenz einer Einheitsverzögerungszelle basierend auf dem fünften Steuersignal aufweisen. Der erste Signalgenerator 523 erzeugt ein erstes verzögertes internes Taktsignal (intclk1) durch Abstimmen der zwei benachbarten Phasen verzögerten Signale und gibt das erste verzögerte interne Taktsignal (intclk1) an den Tastfehlercontroller 530 aus.
  • Der sechste Controller 524 erzeugt ein sechstes Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal des zweiten direkten Phasendetektors 570. Das sechste Steuersignal wird an das zweite Signalerzeugungsmittel 525 ausgegeben.
  • Das zweite Signalerzeugungsmittel 525 nimmt das sechste Steuersignal, eine Vielzahl von Phasen verzögerten Signalen von der Vielzahl der Einheitsverzögerungszellen 521 auf. Basierend auf dem sechsten Steuersignal wählt der zweite Signalgenerator 525 zwei benachbarte Phasen verzögerte Signale aus, welche eine so große Verzögerungsdifferenz wie eine Einheitsverzögerungszelle aufweisen. Die zwei benachbarten Phasen verzögerten Signale werden abgestimmt und Vorzeichen verkehrt, um das zweite verzögerte interne Taktsignal (intclk2) zu erzeugen. Das zweite verzögerte interne Taktsignal (intclk2) wird an den Tastfehlercontroller 530 ausgegeben.
  • Der Tastfehlercontroller 530 schließt einen ersten Phasendetektor 531, einen Mischercontroller 532, einen ersten Phasenmischer 533 und einen zweiten Phasenmischer 534 ein.
  • Der Tastfehlercontroller 530 nimmt intclk1 und intclk2 von der Verzögerungsleitungseinheit 520 auf und erzeugt ein erstes tastgesteuertes Taktsignal (int_clk) und ein zweites tastgesteuertes Taktsignal (int_clk2') durch Verschieben der fallenden Flanken von intclk1 und intclk2. Das erste tastgesteuerte Taktsignal (int_clk) wird an die erste Einheit für ein Verzögerungsmuster 540 ausgegeben und das zweite tastgesteuerte Taktsignal (intclk2') wird an die zweite Einheit für ein Verzögerungsmuster 560 ausgegeben. Das erste tastgesteuerte Taktsignal (int_clk) wird auch an die erfindungsgemäße DLL-Vorrichtung als ein internes Taktsignal des Speichersystems, welches die erfindungsgemäße DLL-Vorrichtung enthält, ausgegeben.
  • intclk1 und intclk2 werden Vorzeichen verkehrt und in den ersten Phasendetektor 531 eingegeben. Der erste Phasendetektor 531 wählt zwischen den intclk1- und intclk2- Signalen ein Signal mit vorausgehender abfallender Flanke aus und erzeugt ein Phasendetektionssignal. Das Phasendetektionssignal wird an den Mischercontroller 532 ausgegeben.
  • Der Mischercontroller 532 nimmt das Phasendetektionssignal auf und bestimmt eine Wichtung k, welche eine Differenz zwischen zwei abfallenden Flanken, intclk1 und intclk2, abhängig von dem Phasendetektionssignal enthält. Die Wichtung k wird an den ersten und zweiten Phasenmischer 533 und 534 ausgegeben.
  • Der erste Phasenmischer 533 nimmt die Wichtung k, intclk1 und intclk2 auf. Der erste Phasenmischer 533 berechnet einen Differenzwert durch Subtrahieren der Wichtung k von 1. Durch Anwenden des Differenzwertes auf das erste interne Taktsignal (intclk1) und durch Anwenden der Wichtung k auf zweite interne Taktsignale (intclk2) erzeugt der erste Phasenmischer 533 ein erstes tastgesteuertes Taktsignal (int_clk). Das erste tastgesteuerte Taktsignal int_clk wird an die erste Einheit für ein Verzögerungsmuster 540 ausgegeben.
  • Der zweite Phasenmischer 534 nimmt die Wichtung auf und berechnet einen Differenzwert durch Subtrahieren der Wichtung k von 1. Der zweite Phasenmischer 534 erzeugt ein zweites tastgesteuertes Taktsignal (intclk2') durch Anwenden der Wichtung k auf das erste Taktsignal intclk1 und durch Anwenden des Differenzwertes auf das zweite Taktsignal intclk2. Der zweite Phasenmischer 534 gibt das zweite tastgesteuerte Taktsignal (intclk2') an die zweite Einheit für ein Verzögerungsmuster 560 aus.
  • Die erste Einheit für ein Verzögerungsmuster 540 nimmt das erste tastgesteuerte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der, während das erste tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert, erzeugt wird. Die erste Einheit für ein Verzögerungsmuster 140 erzeugt ein erstes kompensiertes Taktsignal (iclk1) basierend auf der geschätzten Verzögerungsdifferenz und gibt das erste kompensierte Taktsignal an den ersten direkten Phasendetektor 550 aus.
  • Der erste direkte Phasendetektor 550 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem ersten kompensierten Taktsignal (iclk1). Der erste direkte Phasendetektor 550 gibt das erste Detektionssignal an die Verzögerungsleitungseinheit 520 aus.
  • Die zweite Einheit für ein Verzögerungsmuster 560 nimmt das zweite tastgesteuerte Taktsignal (intclk2') auf und schätzt einen Verzögerungsumfang der, während das zweite tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert, erzeugt wird. Die zweite Einheit für ein Verzögerungsmuster 560 erzeugt ein zweites kompensiertes Taktsignal (iclk2) basierend auf der geschätzten Verzögerungsdifferenz und gibt das zweite kompensierte Taktsignal an den zweiten direkten Phasendetektor 570 aus.
  • Der zweite Phasendetektor 570 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das zweite Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) und des zweiten kompensierten Taktsignals (iclk2). Der zweite direkte Phasendetektor 570 gibt das zweite Detektionssignal an die Verzögerungsleitungseinheit 520 aus.
  • Fig. 6 bezeichnet ein Blockdiagramm, welches den ersten und zweiten Signalgenerator 523 und 524 aus Fig. 5 gemäß der vorliegenden Erfindung zeigt. Der erste und zweite Signalgenerator 523 und 524 schließt einen Multiplexer (MUX) 601 und einen vierten Phasenmischer 602 ein.
  • Der Multiplexer 601 nimmt eine Vielzahl von Phasenverzögerungssignalen auf und wählt zwei benachbarte Phasenverzögerungssignale aus denen aus, die eine so große Verzögerungsdifferenz wie eine Einheitsverzögerungszelle abhängig von einem Steuersignal von dem fünften und sechsten Controller 522 und 524 aufweisen. Die zwei benachbarten Signale werden an den vierten Phasenmischer 602 als erstes Mischereingangssignal und zweites Mischereingangssignal ausgegeben.
  • Der vierte Phasenmischer 602 nimmt das erste und zweite Mischereingangssignal von dem Multiplexer 601 auf und stimmt den Verzögerungsumfang abhängig von den Steuersignalen von dem fünften und sechsten Controller 522 und 524 geringfügig ab.
  • Fig. 7 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zum Korrigieren eines Tastverhältnis gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung darstellt. Die digitale DLL-Vorrichtung schließt einen Puffer 710, eine Verzögerungsleitungseinheit 720, einen Tastfehlercontroller 730, eine erste Einheit für ein Verzögerungsmuster 740, einen ersten direkten Phasendetektor 750, eine zweite Einheit für ein Verzögerungsmuster 760 und einen zweiten direkten Phasendetektor 770 ein.
  • Der Puffer 710 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke des Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 720 eingegeben.
  • Die Verzögerungsleitungseinheit 720 nimmt das erste interne Taktsignal auf und nimmt auch ein erstes und zweites Detektionssignal von dem ersten und zweiten direkten Phasendetektor 750 und 770 auf. Die Verzögerungsleitungseinheit 720 verzögert das erste interne Taktsignal basierend auf dem ersten und zweiten Detektionssignal und gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) an den Tastfehlercontroller 730 aus.
  • Die Verzögerungsleitungseinheit 720 schließt einen ersten Controller 721, eine erste Verzögerungsleitung 722, einen zweiten Controller 723 und eine zweite Verzögerungsleitung 724 ein.
  • Der erste Controller 721 erzeugt ein erstes Steuersignal zum Steuern eines Verzögerungsumfanges basierend auf dem ersten Detektionssignal und gibt das erste Steuersignal an die erste Verzögerungsleitung 722 aus.
  • Die Verzögerungsleitung 722 nimmt das erste Steuersignal und das erste interne Taktsignal auf. Das erste interne Taktsignal wird abhängig von dem ersten Steuersignal in der Verzögerungsleitung 722 verzögert. Das bedeutet, dass die Verzögerungsleitung 722 das erste verzögerte interne Taktsignal (intclk1) durch Verzögern des ersten internen Taktsignals abhängig von dem ersten Steuersignal erzeugt. Das erste verzögerte interne Taktsignal intclk1 wird an den Tastfehlercontroller 730 ausgegeben.
  • Der zweite Controller 723 erzeugt ein zweites Steuersignal zum Steuern eines Verzögerungsumfanges basierend auf dem zweiten Detektionssignal und gibt das zweite Steuersignal an die zweite Verzögerungsleitung 724 aus.
  • Die zweite Verzögerungsleitung 724 nimmt das zweite Steuersignal und das erste interne Taktsignal auf. Die zweite Verzögerungsleitung 724 verzögert das erste interne Taktsignal basierend auf dem zweiten Steuersignal. Durch Verzögern des ersten internen Taktsignals erzeugt die zweite Verzögerungsleitung 724 ein zweites verzögertes internes Taktsignal. Das zweite verzögerte Taktsignal wird Vorzeichen verkehrt und ein Vorzeichen verkehrtes zweites verzögertes internes Taktsignal (intclk2) wird an den Tastfehlercontroller 730 ausgegeben.
  • Der Tastfehlercontroller 730 nimmt intclk1 und intclk2 von der Verzögerungsleitungseinheit 720 auf und erzeugt ein erstes und zweites tastkorrigiertes Taktsignal (int_clk und intclk2') durch Verschieben der abfallenden Flanken von intclk1 und intclk2 für eine Übereinstimmen. Das erste tastkorrigierte Taktsignal (int_clk) wird an die erste Verzögerungsmode-Einheit 740 ausgegeben und das zweite tastkorrigierte Taktsignal (intclk2') wird an die dritte Verzögerungsmode-Einheit 760 ausgegeben. Das erste tastgesteuerte Taktsignal (int_clk) wird auch an die erfindungsgemäße DLL-Vorrichtung als ein internes Taktsignal von einem Speichersystem, welches die erfindungsgemäße DLL- Vorrichtung einschließt, ausgegeben.
  • Der Tastfehlercontroller 730 schließt einen ersten Phasenmischer 731, einen zweiten Phasenmischer 732, einen zweiten Phasendetektor 733 und einen Mischercontroller 734 ein.
  • Der erste Phasenmischer 731 nimmt eine Wichtung (k) auf und wendet einen Wert mit subtrahierter Wichtung (k) von 1 auf das erste verzögerte interne Taktsignal (intclk1) an. Der erste Phasenmischer 731 wendet auch die Wichtung (k) auf das zweite verzögerte interne Taktsignal (intclk2) an. In Folge dessen erzeugt der erste Phasenmischer 731 ein erstes tastgesteuertes Taktsignal (int_clk) und gibt das erste tastgesteuerte Taktsignal (int_clk) auf die erste Einheit für ein Verzögerungsmuster 740 aus.
  • Der zweite Phasenmischer 732 nimmt eine Wichtung (k) auf. Die Wichtung (k) wird auf das erste verzögerte interne Taktsignal (intclk1) angewendet und ein Wert mit subtrahierter Wichtung von 1 wird auf das zweite verzögerte interne Taktsignal (intclk2) angewendet. In Folge dessen erzeugt der zweite Phasenmischer 732 ein zweites tastgesteuertes Taktsignal und gibt das zweite tastgesteuerte Taktsignal (intclk2') auf die zweite Einheit für ein Verzögerungsmuster 760 aus.
  • Der erste tastgesteuerte Taktsignal (int_clk) und das zweite tastgesteuerte Taktsignal (intclk2') werden Vorzeichen verkehrt und in den ersten Phasendetektor 733 eingegeben. Basierend auf dem ersten und zweiten tastgesteuerten Taktsignal erzeugt der erste Phasendetektor 733 ein Phasendetektiersignal, welches anzeigt, dass man zwischen den abfallenden Flanken des ersten tastgesteuerten Taktsignals (int_clk) und des zweiten tastgesteuerten Taktsignals (intclk2') eine vorhergehende abfallende Flanke hat. Der erste Phasendetektor 733 gibt das Phasendetektiersignal an den Mischercontroller 734 aus.
  • Der Mischercontroller 734 bestimmt eine Wichtung (k) abhängig von dem Phasendetektiersignal und gibt die Wichtung (k) an den ersten Phasenmischer 731 und den zweiten Phasenmischer 732 aus. Der Mischercontroller 734 steuert fortwährend die Wichtung (k), bis zwei abfallende Flanken von intclk1 und intclk2 aufeinander angepasst sind.
  • Die erste Einheit für ein Verzögerungsmuster 740 nimmt das erste tastgesteuerte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der erzeugt wird, während das erste tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert. Die erste Einheit für ein Verzögerungsmuster 740 erzeugt ein erstes kompensiertes Taktsignal (iclk1) basierend auf der geschätzten Verzögerungsdifferenz und gibt ein erstes kompensiertes Taktsignal an den ersten direkten Phasendetektor 750 aus.
  • Der erste direkte Phasendetektor 750 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem ersten kompensierten Taktsignal (iclk1). Der erste direkte Phasendetektor 750 gibt das erste Detektionssignal an die erste Verzögerungsleitungseinheit 720 aus.
  • Die zweite Einheit für ein Verzögerungsmuster 760 nimmt das zweite tastgesteuerte Taktsignal (intclk2') auf und schätzt einen Verzögerungsumfang, der erzeugt wird während das zweite tastgesteuerte Taktsignal zu einem Dateneingangs- /Ausgangspin (DQ Pin) wandert. Die zweite Einheit für ein Verzögerungsmuster 760 erzeugt ein zweites kompensiertes Taktsignal (iclk2) basierend auf der geschätzten Verzögerungsdifferenz und gibt das zweite kompensierte Taktsignal an den zweiten direkten Phasendetektor 770 aus.
  • Der zweite direkte Phasendetektor 770 nimmt das externe Taktsignal (ext_clk) auf und erzeugt das zweite Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) und des zweiten kompensierten Taktsignals (iclk2). Der zweite direkte Phasendetektor 770 gibt das zweite Detektionssignal an die Verzögerungsleitungseinheit 720 aus.
  • Die Fig. 8A und 8B bezeichnen Blockdiagramme, die einen Phasenmischer zeigen, und Fig. 8C bezeichnet ein Schaltschema, welches die Betriebsarten des Phasenmischers aus Fig. 8A erklärt. Der Phasenmischer in Fig. 8A wird als der dritte und vierte Phasenmischer 502 und 602 in den Fig. 4 und 6 verwendet. Der Phasenmischer wird nachfolgend detailliert erklärt.
  • Der dritte und vierte Phasenmischer nimmt zwei verzögerte Taktsignale als ein erstes Mischereingangssignal und ein zweites Mischereingangssignal von dem Multiplexer 601 aus Fig. 6 und der Grobverzögerungsleitung 401 aus Fig. 4 auf. Bezugnehmend auf Fig. 4 wird das erste interne Taktsignal in die Grobverzögerungsleitung 401 eingegeben und wird an zwei geteilten Leitungen der Einheitsverzögerungszellen vorbeigeführt. Zwei geteilte Leitungen in den Einheitsverzögerungszellen erzeugen zwei verzögerte Taktsignale. Die zwei verzögerten Taktsignale weisen eine Verzögerungsdifferenz auf und werden in den dritten Phasenmischer 402 eingegeben. Im Falle des vierten Phasenmischers 602 werden die Phasen verzögerten Taktsignale in den Multiplexer 601 eingegeben. Der Multiplexer wählt zwei benachbarte Taktsignale aus, die eine so große Verzögerungsdifferenz wie der Verzögerungsumfang einer Einheitsverzögerungszelle aufweisen. Die zwei benachbarten Taktsignale werden in den vierten Phasenmischer 602 als das erste Mischereingangssignal und das zweite Mischereingangssignal eingegeben.
  • Bezugnehmend auf Fig. 8A enthält der Phasenmischer eine Vielzahl erster Mischerzellen 801 und eine Vielzahl zweiter Mischerzellen 802.
  • Eine Vielzahl der ersten Mischerzellen 801 nimmt Steuersignale von den Controllern 321, 324, 522, 524 an einem ersten Eingangsanschluss S auf und nimmt ein erstes Mischereingangssignal X1 an einem zweiten Eingangsanschluss IN auf. Die Vielzahl erster Mischerzellen 801 gibt ein Signal High-Z aus, falls das Steuersignal niedrig ist, und falls das Steuersignal hoch ist, kehren die Vielzahl der ersten Mischerzellen 801 das erste Mischereingangssignal X1 in seinem Vorzeichen um und geben ein Vorzeichen verkehrtes erstes Mischereingangssignal X1 aus.
  • Eine Vielzahl der zweiten Mischerzellen 802 nimmt Steuersignale von den Controllern 321, 324, 522, 524 an einem ersten Eingangsanschluss S auf und nimmt ein zweites Mischereingangssignal X2 an einem zweiten Eingangsanschluss IN auf. Die Vielzahl der zweiten Mischerzellen 802 gibt ein Signal High-Z aus, falls das Steuersignal hoch ist, und falls das Steuersignal niedrig ist, kehren die Vielzahl der zweiten Mischerzellen 802 das zweite Mischereingangssignal X2 in seinem Vorzeichen um und geben das Vorzeichen verkehrte zweite Mischereingangssignal X2 aus.
  • Die zwei Vielzahlen von Mischerzellen 801 und 802 nehmen zwei Signale X1 und X2 auf, welche unterschiedlich verzögert sind, und geben das ausgewählte Mischereingangssignal, welches eine mittlere Phase zweier Signale X1 und X2 abhängig von den Steuersignalen der Tastfehlercontroller 330 und 530 aufweist, aus. Die Phase des ausgewählten Mischereingangssignals kann gesteuert werden, um irgendeine Phase zwischen zwei Signalen X1 und X2 der Steuersignale zu werden.
  • Fig. 8B bezeichnet ein detailliertes Diagramm, welches eine Mischerzelle aus Fig. 8A gemäß der vorliegenden Erfindung zeigt.
  • Bezugnehmend auf Fig. 8B schließt die Vielzahl der ersten und zweiten Mischerzellen 801 und 802 einen ersten PMOS- Transistor P1, einen zweiten PMOS-Transistor P2, einen ersten NMOS-Transistor N1 und einen zweiten NMOS-Transistor N2 ein.
  • Der erste PMOS-Transistor P1 schließt einen Sourceanschluss und eine Gateanschluss ein. Der Sourceanschluss ist mit einer elektrischen Spannung gekoppelt und entweder das erste oder das zweite Mischereingangssignal wird von dem Gateanschluss aufgenommen.
  • Der zweite PMOS-Transistor P2 schließt einen Sourceanschluss, einen Drainanschluss und einen Gateanschluss ein. Der Sourceanschluss des zweiten PMOS- Transistors P2 ist mit dem Drainanschluss des ersten PMOS- Transistors P1 gekoppelt, der Drainanschluss ist mit dem Ausgangsanschluss OUT gekoppelt. Der Gateanschluss nimmt ein Vorzeichen verkehrtes Steuersignal (sb) durch Vorzeichen Umkehren des Steuersignals auf.
  • Der erste NMOS-Transistor N1 schließt einen Sourceanschluss und einen Gateanschluss ein. Der Sourceanschluss ist mit einer Masse gekoppelt und entweder das erste oder das zweite Mischereingangssignal wird in den Gateanschluss eingegeben.
  • Der zweite NMOS-Transistor N2 schließt einen Sourceanschluss, einen Drainanschluss und einen Gateanschluss ein. Der Sourceanschluss ist mit dem Drainanschluss des ersten NMOS-Transistors N1 gekoppelt, das Steuersignal (s) wird von dem Gateanschluss aufgenommen und der Drainanschluss ist mit einem Ausgangsanschluss OUT gekoppelt.
  • Fig. 8C bezeichnet eine Darstellung, die den Betrieb der Phasenmischer 402 und 602 aus den Fig. 4 und 6 gemäß der vorliegenden Erfindung darstellt. Der Phasenmischer nimmt das erste Mischereingangssignal X1 und das zweite Mischereingangssignal X2 auf und gibt ein Taktsignal Y aus, welches eine mittlere Phase des ersten und zweiten Mischereingangssignals aufweist. In anderen Worten teilt der Phasenmischer schließlich eine Phase zwischen X1 und X2 und gibt ein Signal aus, welches eine Phase zwischen gut geteilten Phasen zwischen den Phasen von X1 und X2 abhängig von dem Steuersignal aufweisen.
  • Die Fig. 9A und 9B bezeichnen ein Flussdiagramm, welches ein Verfahren zum Korrigieren des Tastverhältnis einer digitalen DLL-Vorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung erklärt. Eine detaillierte Erklärung ist unten erläutert.
  • Zuerst bestimmt ein erster direkter Phasendetektor 150 und ein zweiter direkter Phasendetektor 170, ob die ansteigenden Flanken eines externen Taktsignals (ext_clk) mit einem ersten kompensierten Taktsignal (iclk1) oder einem zweiten kompensierten Taktsignal (iclk2) im Schritt 901 in Übereinstimmung gebracht sind. Wenn diese in Übereinstimmung gebracht sind, fährt das Verfahren im nächsten Schritt 903 fort. Wenn diese nicht in Übereinstimmung gebracht sind, steuert eine Verzögerungsleitungseinheit 120 einen Verzögerungsumfang im Schritt 902 und das Verfahren fährt im Schritt 901 fort.
  • Als nächstes nimmt ein erster Phasendetektor 131 ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) auf und wählt im Schritt 903 eines von den intclk1- und intclk2-Signalen mit einer vorangegangenen abfallenden Flanke aus. Ein Wert, der größer als 0,5 ist, wird auf das ausgewählte Signal als Wichtung angewendet und ein Wert, der niedriger als 0,5 ist, wird im Schritt 904 auf das Signal angewendet, welches zwischen intclk1 und intclk2 nicht ausgewählt wurde.
  • Im Schritt 905 nimmt ein zweiter Phasendetektor ein erstes tastgesteuertes Taktsignal (int_clk) und ein zweites tastgesteuertes Taktsignal (intclk2') auf und bestimmt, ob die abfallenden Flanken der zwei aufgenommenen Signale in Übereinstimmung gebracht sind. Wenn diese in Übereinstimmung gebracht sind, dann ist das Verfahren beendet, und wenn diese nicht in Übereinstimmung gebracht sind, dann wird ein Wichtungswert, der größer als 0,5 ist, auf ein Signal angewendet, welches eine vorausgegangene abfallende Flanke zwischen dem ersten tastgesteuerten Taktsignal (int_clk) und dem zweiten tastgesteuerten Taktsignal (intclk2') aufweist und ein Wichtungswert, der niedriger als 0,5 ist, wird auf ein Signal angewendet, welches eine nachfolgende abfallende Flanke zwischen dem ersten tastgesteuerten Taktsignal (int_clk) und dem zweiten tastgesteuerten Taktsignal (intclk2') im Schritt 906 aufweist. Nach Anwenden des Wertes auf die Signale, geht der Prozessschritt des Verfahrens zurück zu einem Schritt 905 zum Bestimmen, ob die abfallenden Flanken in Übereinstimmung gebracht sind.
  • Wie oben erwähnt kann die vorliegende Erfindung den Tastfehler durch Verwendungen des Phasenmischers korrigieren und ein internes Taktsignal mit 50%-igem Tastverhältnis erzeugen.
  • Während die vorliegende Erfindung in Bezug auf bestimmte bevorzugte Ausführungsformen beschrieben worden ist, wird es für den Fachmann klar sein, dass verschiedene Veränderungen und Modifikationen gemacht werden können, ohne vom Bereich der Erfindung, wie er in den nachfolgenden Ansprüchen definiert ist, abzuweichen.

Claims (21)

1. Digitale DLL-Vorrichtung zum Korrigieren eines Tastverhältnis, welcher enthält:
- einen Puffer zum regelmäßigen Ausgeben eines ersten internen Taktsignals, welches an einer Flanke eines Taktes durch Aufnehmen eines externen Taktsignals aktiviert ist;
- eine Verzögerungsleitungseinheit zum Aufnehmen des ersten internen Taktsignals von dem Puffer, eines ersten Detektionssignals und eines zweiten Detektionssignals und zum Ausgeben eines ersten verzögerten internen Taktsignals und eines zweiten verzögerten internen Taktsignals durch Verzögern des ersten internen Taktsignals soviel wie eine vorbestimmte Zeit abhängig von dem ersten und zweiten Detektionssignal;
- ein Tastfehlercontroller zum Aufnehmen des ersten und zweiten verzögerten internen Taktsignals und zum Ausgeben eines ersten tastgesteuerten Taktsignals und eines zweiten tastgesteuerten Taktsignals durch Verschieben jeder Flanke des ersten und zweiten verzögerten internen Taktsignals, um miteinander überein zu stimmen;
- eine erste Einheit für ein Verzögerungsmuster zum Abschätzen eines Verzögerungsumfangs, der erzeugt wird, während das erste tastgesteuerte Taktsignal zu einem Dateneingangs-/Ausgangspin (DQ Pin) wandert und zum Ausgeben eines ersten kompensierten Taktsignals durch Kompensieren des ersten tastgesteuerten Taktsignals basierend auf dem geschätzten Verzögerungsumfang;
- ein erster direkter Phasendetektor zum Aufnehmen des externen Taktsignals, welches ein erstes Detektionssignal durch Vergleichen des externen Taktsignals und des ersten kompensierten Taktsignals erzeugt und welches das erste Detektionssignal an die Verzögerungsleitungseinheit ausgibt;
- eine zweite Einheit für ein Verzögerungsmuster zum Abschätzen eines Verzögerungsumfangs, der erzeugt wird, während das zweite tastgesteuerte Taktsignal zu einem Dateneingangs-/Ausgangspin (DQ Pin) wandert und zum Ausgeben eines zweiten kompensierten Taktsignals durch Kompensieren des ersten tastgesteuerten Taktsignals basierend auf dem geschätzten Verzögerungsumfang; und
- ein zweiter direkter Phasendetektor zum Erzeugen eines zweiten Detektionssignals durch Vergleichen des externen Taktsignals und des zweiten kompensierten Taktsignals und Ausgeben des zweiten Detektionssignals.
2. Vorrichtung gemäß Anspruch 1, bei dem die Verzögerungsleitungseinheit enthält:
- Ein erstes Steuermittel zum Erzeugen eines ersten Steuersignals zum Steuern eines Verzögerungsumfangs abhängig von dem ersten Detektionssignal;
- eine erste Verzögerungsleitung zum Aufnehmen des ersten Steuersignals und des ersten internen Taktsignals von dem Puffer und zum Erzeugen des ersten verzögerten internen Taktsignals durch Verzögern des ersten internen Taktsignals soviel wie ein vorbestimmter Verzögerungsumfang abhängig von dem ersten Steuersignal;
- ein zweites Steuermittel zum Erzeugen eines zweiten Steuersignals zum Steuern eines Verzögerungsumfangs abhängig von dem zweiten Detektionssignal; und
- eine zweite Verzögerungsleitung zum Aufnehmen des zweiten Steuersignals und des ersten internen Taktsignals von dem Puffer, zum Erzeugen eines zweiten verzögerten internen Taktsignals durch Verzögern des ersten internen Taktsignals abhängig von dem zweiten Steuersignal und Ausgeben des zweiten verzögerten internen Taktsignals durch Vorzeichen umkehren des verzögerten Takteingangssignals.
3. Vorrichtung gemäß Anspruch 1, bei dem der Tastfehlercontroller enthält:
- Einen ersten Phasendetektor zum Aufnehmen eines Vorzeichen verkehrten Signals des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals und zum Erzeugen eines Phasendetektionssignals durch Auswählen eines Signals, welches eine vorangegangene abfallende Flanke des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals aufweist;
- ein Mischercontroller zum Bestimmen einer Vielzahl von Wichtungen abhängig von dem Phasendetektionssignal und zum Ausgeben der Vielzahl von Wichtungen;
- ein erster Phasenmischer zum Erzeugen eines ersten tastgesteuerten Taktsignals durch Aufnehmen der Wichtung und zum Ausgeben des ersten tastgesteuerten Taktsignals an die erste Einheit für ein Verzögerungsmuster, bei der das erste tastgesteuerte Taktsignal erschaffen wird durch Anwenden eines Wertes durch Subtrahieren der Wichtung von 1 zu dem ersten verzögerten internen Taktsignal, und Anwenden der Wichtung auf das zweite verzögerte interne Taktsignal; und
- ein zweiter Phasenmischer zum Erzeugen eines zweiten tastgesteuerten Taktsignals, welches die Wichtung aufnimmt, und zum Ausgeben des zweiten tastgesteuerten Taktsignals, wobei das zweite tastgesteuerte Taktsignal geschaffen wird durch Anwenden der Wichtung auf das erste Taktsignal und durch Anwenden eines Wertes durch Subtrahieren der Wichtung von 1 zu dem zweiten Taktsignal.
4. Vorrichtung gemäß Anspruch 1, bei dem die Verzögerungsleitungseinheit enthält:
- Ein drittes Steuermittel zum Erzeugen eines ersten Steuersignals, welches einen Verzögerungsumfang abhängig von dem ersten Detektionssignal steuert, und zum Ausgeben des erzeugten ersten Steuersignals;
- ein erstes Shift-Register zum Aufnehmen des ersten Steuersignals und zum Ausgeben des dritten Steuersignals durch Erzeugen eines dritten Steuersignals, welches einen Verzögerungsumfang durch Verschieben eines externen Taktsignals nach rechts oder links abhängig von dem ersten Steuersignal steuert;
- eine dritte Verzögerungsleitung zum Aufnehmen des dritten Steuersignals und des externen Taktsignals von dem Puffer, zum Erzeugen eines ersten internen verzögerten Taktsignals durch Verzögern des ersten internen Taktsignals so stark wie ein vorbestimmter Verzögerungsumfang abhängig von dem dritten Steuersignal und Ausgeben des ersten Taktsignals an den Tastfehlercontroller;
- ein viertes Steuermittel zum Erzeugen eines zweiten Steuersignals, welches ein Verzögerungsumfang abhängig von dem zweiten Detektionssignal steuert und zum Ausgeben des zweiten Steuersignals;
- ein zweites Shift-Register zum Aufnehmen des zweiten Steuersignals und zum Erzeugen eines vierten Steuersignals, welches einen Verzögerungsumfang durch Verschieben und Ausgeben des vierten Steuersignals steuert; und
- eine vierte Verzögerungsleitung zum Aufnehmen des vierten Steuersignals und zum Ausgeben des dritten Steuersignals durch Erzeugen eines dritten Steuersignals, welches einen Verzögerungsumfang durch Verschieben des externen Taktsignals nachts oder links abhängig von dem ersten Steuersignal steuert.
5. Vorrichtung gemäß Anspruch 4, bei dem die dritte Verzögerungsleitung enthält:
- Eine Grobverzögerungsleitung, welche eine Vielzahl von Einheitsverzögerungszellen aufweist, welche in Reihe gekoppelt sind, um ein erstes Mischereingangssignal und ein zweites Mischereingangssignal zu erzeugen und auszugeben, bei denen das erste Mischereingangssignal und das zweite Mischereingangssignal eine Verzögerungsdifferenz aufweisen, die so groß ist, wie eine Einheitsverzögerungszelle in der Grobverzögerungsleitung; und
- und ein dritter Phasenmischer zum Aufnehmen des ersten und zweiten Mischereingangssignals von der Grobverzögerungsleitung und zum Grobabstimmen des Verzögerungsumfangs.
6. Vorrichtung gemäß Anspruch 4, bei der die vierte Verzögerungsleitung enthält:
- Eine Grobverzögerungsleitung, welche eine Vielzahl von Einheitsverzögerungszellen aufweist, welche in Reihe gekoppelt sind, um ein erstes Mischereingangssignal und ein zweites Mischereingangssignal zu erzeugen und auszugeben, bei denen das erste Mischereingangssignal und das zweite Mischereingangssignal eine Verzögerungsdifferenz aufweisen, die so groß ist, wie eine Einheitsverzögerungszelle in der Grobverzögerungsleitung; und
- und ein dritter Phasenmischer zum Aufnehmen des ersten und zweiten Mischereingangssignals von der Grobverzögerungsleitung und zum Grobabstimmen des Verzögerungsumfangs.
7. Vorrichtung gemäß Anspruch 1, bei der die Verzögerungsleitungseinheit enthält:
- Ein fünftes Steuermittel zum Erzeugen eines fünften Steuersignals, welches einen Verzögerungsumfang abhängig von dem ersten Detektionssignal steuert;
- eine Vielzahl von Verzögerungszellen zum Aufnehmen des ersten internen Taktsignals von dem Puffer und zum Erzeugen einer Vielzahl von Phasen verzögerten Signalen, indem das erste interne Taktsignal durch die Vielzahl von Verzögerungszellen hindurch geht;
- ein erstes Signalerzeugungsmittel zum Erzeugen des ersten verzögerten internen Taktsignals durch Auswählen und Abstimmen zweier benachbarter Phasen verzögerter Signale unter der Vielzahl von Phasen verzögerten Signalen abhängig von dem fünften Steuersignal und zum Ausgeben des ersten verzögerten internen Taktsignals an den Tastfehlercontroller;
- ein sechstes Steuermittel zum Erzeugen eines sechsten Steuersignals, welches einen Verzögerungsumfang abhängig von dem zweiten Detektionssignal steuert, und zum Ausgeben des sechsten Steuersignals; und
- ein zweites Signalerzeugungsmittel zum Erzeugen des zweiten verzögerten internen Taktsignals durch Auswählen und Abstimmen zweier benachbarter Phasen verzögerter Signale unter der Vielzahl von Phasen verzögerter Signale abhängig von dem sechsten Steuersignal und zum Ausgeben des zweiten verzögerten internen Taktsignals an den Tastfehlercontroller.
8. Vorrichtung gemäß Anspruch 7, bei der das erste Signalerzeugungsmittel enthält:
- einen Multiplexer zum Aufnehmen der Vielzahl Phasen verzögerter Signale und zum Auswählen zweier benachbarter Phasen verzögerter Signale, welche eine Differenz des Verzögerungsumfanges aufweisen, die so groß ist, wie eine der Einheitsverzögerungszellen unter der Vielzahl Phasen verzögerter Signale abhängig von dem fünften Steuersignal; und
- ein vierter Phasenmischer zum Mischen zweier benachbarter Phasen verzögerter Signale von dem Multiplexer, um das erste verzögerte interne Taktsignal durch in Übereinstimmung bringen der Phase der zwei benachbarten Phasen verzögerter Signale zu erzeugen und zum Ausgeben des ersten verzögerten internen Taktsignals.
9. Vorrichtung gemäß Anspruch 7, bei der das zweite Signalerzeugungsmittel enthält:
- einen Multiplexer zum Aufnehmen der Vielzahl Phasen verzögerter Signale und zum Auswählen zweier benachbarter Phasen verzögerter Signale, welche eine Differenz des Verzögerungsumfanges aufweisen, die so groß ist, wie eine Einheitsverzögerungszelle unter der Vielzahl Phasen verzögerter Signale abhängig von dem sechsten Steuersignal; und
- ein vierter Phasenmischer zum Mischen der zwei benachbarten Phasen verzögerten Signale von dem Multiplexer, um das erste verzögerte interne Taktsignal durch in Übereinstimmung bringen der Phasen der zwei benachbarten Phasen verzögerten Signale zu erzeugen, und zum Ausgeben des ersten verzögerten internen Taktsignals.
10. Vorrichtung gemäß Anspruch 1, bei der der Tastfehlercontroller enthält:
- ein erster Phasendetektor zum Aufnehmen und Vorzeichen umkehren des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals und zum Erzeugen eines Phasendetektionssignals durch Auswählen eines aus dem ersten verzögerten internen Taktsignal und dem zweiten verzögerten internen Taktsignal mit vorangegangener abfallender Flanke;
- ein Mischercontroller zum Bestimmen einer Wichtung abhängig von dem Phasendetektionssignal, welches von dem zweiten Phasendetektor eingegeben wurde, und zum Ausgeben der Wichtung an den ersten Phasenmischer und den zweiten Phasenmischer;
- ein erster Phasenmischer zum Aufnehmen der Wichtung und zum Erzeugen des ersten tastgesteuerten Taktsignals durch Anwenden eines Wertes durch Subtrahieren der Wichtung von 1 zu dem ersten verzögerten internen Taktsignal und zum Anwenden der Wichtung auf das zweite verzögerte interne Taktsignal; und
- ein zweiter Phasenmischer zum Aufnehmen der Wichtung und zum Erzeugen des zweiten tastgesteuerten Taktsignals durch Anwenden der Wichtung auf das erste verzögerte interne Taktsignal und zum Anwenden eines Wertes durch Subtrahieren der Wichtung von 1 zu dem zweiten verzögerten internen Taktsignal.
11. Vorrichtung gemäß Anspruch 5, bei der der dritte Phasenmischer enthält:
- Eine Vielzahl erster Mischerzellen zum Aufnehmen eines Steuersignals von dem dritten Steuermittel oder dem vierten Steuermittel zu einem Anschluss und das erste Mischereingangssignal von der Grobverzögerungsleitung zu einem anderen Anschluss und zum Ausgeben eines High-Z Signals in dem Fall, dass das Steuersignal niedrig ist, und in dem Fall, dass das Steuersignal hoch ist, zum Ausgeben des ersten Mischereingangssignals;
- eine Vielzahl zweiter Mischerzellen zum Aufnehmen des zweiten Mischereingangssignals von der Grobverzögerungsleitung zu einem Anschluss und das Steuersignal von dem dritten Steuermittel oder dem vierten Steuermittel zu einem anderen Anschluss und zum Ausgeben eines High-Z Signals im Falle, dass das Steuersignal niedrig ist, und zum Ausgeben des zweiten Mischereingangssignals; und
- ein Inverter zum Vorzeichen Umkehren eines Ausgangssignals von der Vielzahl der ersten Mischerzellen und der Vielzahl von zweiten Mischerzellen abhängig von dem Steuersignal und zum Ausgeben eines Vorzeichen verkehrten Ausgangssignals zu einem Tastfehlersteuermittel.
12. Vorrichtung gemäß Anspruch 8, bei der der fünfte Phasenmischer enthält:
- Eine Vielzahl erster Mischerzellen zum Aufnehmen eines Steuersignals von dem fünften Steuermittel oder dem sechsten Steuermittel zu einem Anschluss und das erste Mischereingangssignal von dem Multiplexer zu einem anderen Anschluss und zum Ausgeben eines High-Z Signals in dem Fall, dass das Steuersignal niedrig ist, und in dem Fall, dass das Steuersignal hoch ist, zum Ausgeben des ersten Mischereingangssignals;
- eine Vielzahl zweiter Mischerzellen zum Aufnehmen des zweiten Mischereingangssignals von dem Multiplexer zu einem Anschluss und das Steuersignal von dem fünften Steuermittel oder dem sechsten Steuermittel zu einem anderen Anschluss und zum Ausgeben eines High-Z Signals im Falle, dass das Steuersignal niedrig ist, und zum Ausgeben des zweiten Mischereingangssignals; und
- ein Inverter zum Vorzeichen Umkehren eines Ausgangssignals von der Vielzahl der ersten Mischerzellen und der Vielzahl von zweiten Mischerzellen abhängig von dem Steuersignal und zum Ausgeben eines Vorzeichen verkehrten Ausgangssignals zu einem Tastfehlersteuermittel.
13. Vorrichtung gemäß Anspruch 11, bei der die erste Mischerzelle enthält:
- Einen ersten PMOS-Transistor mit einem mit einer elektrischen Spannung gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen eines des ersten Mischereingangssignals und des zweiten Mischereingangssignals von der Grobverzögerungsleitung als ein Mischereingangssignal;
- ein zweiter PMOS-Transistor mit einem mit dem Drainanschluss des ersten PMOS-Transistors gekoppelten Sourceanschluss, einem Gateanschluss zum Aufnehmen eines Vorzeichen verkehrten Signals des Steuersignals und eines mit dem Ausgangsanschluss gekoppelten Drainanschluss;
- ein erster NMOS-Transistor mit einem mit einer Bezugsmasse gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen des Mischereingangssignals; und
- ein zweiter NMOS-Transistor mit einem mit einem Drainanschluss des ersten NMOS-Transistors gekoppelten Sourceanschluss, ein Gateanschluss zum Aufnehmen des Steuersignals und ein mit dem Ausgangsanschluss gekoppelten Drainanschluss.
14. Vorrichtung gemäß Anspruch 11, bei der die erste Mischerzelle enthält:
- Einen ersten PMOS-Transistor mit einem mit einer elektrischen Spannung gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen eines des ersten Mischereingangssignals und des zweiten Mischereingangssignals von dem Multiplexer als ein Mischereingangssignal;
- ein zweiter PMOS-Transistor mit einem mit dem Drainanschluss des ersten PMOS-Transistors gekoppelten Sourceanschluss, einem Gateanschluss zum Aufnehmen eines Vorzeichen verkehrten Signals des Steuersignals und eines mit dem Ausgangsanschluss gekoppelten Drainanschluss;
- ein erster NMOS-Transistor mit einem mit einer Bezugsmasse gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen des Mischereingangssignals von dem Multiplexer; und
- ein zweiter NMOS-Transistor mit einem mit einem Drainanschluss des ersten NMOS-Transistors gekoppelten Sourceanschluss, ein Gateanschluss zum Aufnehmen des Steuersignals und ein mit dem Ausgangsanschluss gekoppelten Drainanschluss.
15. Vorrichtung gemäß Anspruch 11, bei der die zweite Mischerzelle enthält:
- Einen ersten PMOS-Transistor mit einem mit einer elektrischen Spannung gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen eines des ersten Mischereingangssignals und des zweiten Mischereingangssignals von der Grobverzögerungsleitung als ein Mischereingangssignal;
- ein zweiter PMOS-Transistor mit einem mit dem Drainanschluss des ersten PMOS-Transistors gekoppelten Sourceanschluss, einem Gateanschluss zum Aufnehmen eines Vorzeichen verkehrten Signals des Steuersignals und eines mit dem Ausgangsanschluss gekoppelten Drainanschluss;
- ein erster NMOS-Transistor mit einem mit einer Bezugsmasse gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen des Mischereingangssignals; und
- ein zweiter NMOS-Transistor mit einem mit einem Drainanschluss des ersten NMOS-Transistors gekoppelten Sourceanschluss, ein Gateanschluss zum Aufnehmen des Steuersignals und ein mit dem Ausgangsanschluss gekoppelten Drainanschluss.
16. Vorrichtung gemäß Anspruch 11, bei der die zweite Mischerzelle enthält:
- Einen ersten PMOS-Transistor mit einem mit einer elektrischen Spannung gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen eines des ersten Mischereingangssignals und des zweiten Mischereingangssignals von dem Multiplexer als ein Mischereingangssignal;
- ein zweiter PMOS-Transistor mit einem mit dem Drainanschluss des ersten PMOS-Transistors gekoppelten Sourceanschluss, einem Gateanschluss zum Aufnehmen eines Vorzeichen verkehrten Signals des Steuersignals und eines mit dem Ausgangsanschluss gekoppelten Drainanschluss;
- ein erster NMOS-Transistor mit einem mit einer Bezugsmasse gekoppelten Sourceanschluss und einem Gateanschluss zum Aufnehmen des Mischereingangssignals von dem Multiplexer; und
- ein zweiter NMOS-Transistor mit einem mit einem Drainanschluss des ersten NMOS-Transistors gekoppelten Sourceanschluss, ein Gateanschluss zum Aufnehmen des Steuersignals und ein mit dem Ausgangsanschluss gekoppelten Drainanschluss.
17. Verfahren einer digitalen DLL-Vorrichtung zum Korrigieren eines Tastverhältnisses, der die Schritte enthält:
a) Bestimmen, ob die ansteigenden Flanken eines externen Signals und eines ersten Taktsignals oder eines zweiten Taktsignals miteinander übereinstimmen;
b) Auswählen eines Signals, welches eine vorangegangene abfallende Flanke zwischen einem ersten verzögerten internen Taktsignal und einem zweiten verzögerten internen Taktsignal in dem Falle aufweist, dass die ansteigenden Flanken miteinander übereinstimmen; und
c) Anwenden eines Wertes niedriger als 0,5 auf ein Signal, welches beim Schritt b) nicht ausgewählt worden ist, und Anwenden eines Wertes größer als 0,5 auf ein Signal, welches beim Schritt b) ausgewählt worden ist.
18. Verfahren gemäß Anspruch 17, enthaltend die Schritte:
a) Steuern eines Verzögerungsumfanges zum in Übereinstimmung bringen der ansteigenden Flanken im Falle, dass die ansteigende Flanke nicht miteinander übereinstimmt.
19. Verfahren einer digitalen DLL-Vorrichtung zum Korrigieren eines Tastverhältnisses, der die Schritte enthält:
a) Bestimmen, ob die ansteigenden Flanken eines externen Signals und eines ersten kompensierten Signals oder eines zweiten kompensierten Signals miteinander übereinstimmen;
b) Auswählen eines Signals, welches eine vorangegangene abfallende Flanke zwischen einem ersten verzögerten internen Taktsignal und einem zweiten verzögerten internen Taktsignal in dem Falle aufweist, dass die ansteigenden Flanken miteinander übereinstimmen; und
c) Anwenden eines Wertes niedriger als 0,5 auf ein Signal, welches beim Schritt b) nicht ausgewählt worden ist, und Anwenden eines Wertes größer als 0,5 auf ein Signal, welches beim Schritt b) ausgewählt worden ist.
20. Verfahren gemäß Anspruch 19, enthaltend die Schritte:
a) Steuern eines Verzögerungsumfanges zum in Übereinstimmung bringen der ansteigenden Flanken im Falle, dass die ansteigende Flanke nicht miteinander übereinstimmt.
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