DE10321441A1

DE10321441A1 - Kombinierter Befehlssatz

Info

Publication number: DE10321441A1
Application number: DE10321441A
Authority: DE
Inventors: Catherine Bosch; Jennifer Faye Huckaby; Jr Leonel R Nino; Torsten Partsch
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-05-14
Filing date: 2003-05-13
Publication date: 2003-12-04
Also published as: US20030217223A1

Abstract

Eine Schaltung und ein Betriebsverfahren zum Kombinieren von Befehlen in einem DRAM wird offenbart. Das Verfahren gilt für DRAMs mit einer Mehrzahl von Speicherbänken oder Arrays. Das Verfahren kombiniert Befehle mit Reihen aus unterschiedlichen Speicherbänken und das Verfahren kombiniert auch Reihen- und Spaltenbefehle auf unterschiedlichen Speicherbänken. Das Verfahren eliminiert Schritte in einer Sequenz von Befehlen und kann die Geschwindigkeit der Eingabe/Ausgabe in einem DRAM beträchtlich erhöhen.

Description

Die vorliegende Erfindung bezieht sich allgemein auf den Bereich von RAMs (RAM = random access memories - Direktzugriffsspeicher), und spezieller bezieht sich die vorliegende Erfindung auf DRAMs (DRAM = dynamic random access memories = dynamischer Direktzugriffsspeicher).
DRAMs werden weitgehend in elektronischen Schaltungen, spezieller in Schaltungen, die große Speichermengen in einer Hochgeschwindigkeits-Rechenumgebung erfordern, verwendet. Der Personalcomputer ist für diese Schaltungen wahrscheinlich der größte Markt, jedoch existieren auch andere Märkte, von der Telekommunikation zum Internet und E-Kommerzanwendungen, bis zu Graphiken und Veröffentlichungen. Ungeachtet der Anwendung versuchen Benutzer und Hersteller ständig, sowohl Computer als auch ihre Speicher zu verbessern, wobei in allen Bereichen nach Verbesserungen von der Software bis zur Hardware für bessere Interaktionen zwischen den beiden gesucht wird.
Ein Bereich für eine Verbesserung ist eine Beschleunigung einzelner Operationen in allen Aspekten des Lesens, Schreibens und Auffrischens der Speicherzellen der Arrays in einem DRAM. Von besonderem Vorteil wäre eine Beschleunigung beliebiger Operationen, die bezüglich der Rechenkapazität als "langsam" oder Engpässe hervorrufend bekannt sind. Ebenfalls von Vorteil sind jene Veränderungen, bei denen eine Hardwareveränderung nicht erforderlich ist, oder bei denen eine minimale Hardwareveränderung erforderlich ist. Die Hardwareveränderung sind typischerweise Veränderungen an den Bahnen der Transistoren oder der festverdrahteten logischen Schaltungen im DRAM oder seinen Komponenten. Operationen, die langsamer sind, können jene sein, die eine lange Sequenz von Befehlen, wie zum Beispiel eine Reihe von Lese- und Schreibbefehlen an eine Mehrzahl von Speicherorten in einem DRAM involvieren. Diese Speicherorte können auf "unterschiedlichen" Arrays oder Banken innerhalb eines DRAM oder auf demselben Array oder derselben Bank sein.
Um die Beschleunigung der Schaltungsoperation zu unterstützen, hat man in der CMOS-Technologie, die typischerweise für DRAMs verwendet wird, eine Verbesserung von 0,26 Mikrometer auf 0,19 Mikrometer und nun eine Beabstandung bis auf 0,14 Mikrometer zwischen den Bahnen erreicht, wobei sich eine Beabstandung von 0,11 Mikrometer noch in Entwicklung befindet. Engere Bahnen und kleinere Größen ermöglichen eine größere Speicherdichte in einem gegebenen Bereich oder Volumen. Engere Bahnen beschleunigen auch die Verarbeitung für eine Speichereingabe und -ausgabe, da die elektrischen Pulse immer kürzere Entfernungen abwandern. Der gleichzeitige Betrieb einiger weniger Schritten trägt auch dazu bei, jedoch sind diese gleichzeitigen Schritte auf Reihenvorladungs- und Aktivierungssequenzen beschränkt. Diese Bemühungen sind eine Hilfe, es könnte jedoch mehr unternommen werden, um die Verarbeitung von Eingaben und Ausgaben in und aus dem DRAM und innerhalb des DRAM an sich zu beschleunigen. Es besteht ein Bedarf an einer Möglichkeit, die Operation von dynamischen Direktzugriffsspeichern zu beschleunigen, wodurch sie schneller als jemals zuvor gemacht werden, um den Bedarf an immer schnelleren benötigten Rechengeschwindigkeiten zu erfüllen.
Es ist eine Aufgabe der vorliegenden Erfindung, einen dynamischen Direktzugriffsspeicher sowie ein Verfahren zum Beschleunigen des Betriebs von Direktzugriffsspeichern zu schaffen.
Diese Aufgabe wird durch einen dynamischen Direktzugriffsspeicher gemäß den Ansprüchen 1, 5 und 7 sowie ein Verfahren gemäß den Ansprüchen 9 und 12 gelöst.
Die Ausführungsbeispiele der vorliegenden Erfindung erfüllen diesen Bedarf durch Bereitstellen einer Vorrichtung und eines Verfahrens für einen schnelleren dynamischen Direktzugriffsspeicher. Ein Ausführungsbeispiel der Erfindung ist ein DRAM. Der DRAM weist zumindest zwei Speicherbänke und eine logische Schaltung auf, die mit den zumindest zwei Speicherbänken verbunden ist. Der DRAM kombiniert Befehle zu den zumindest zwei Bänken, wobei die Befehle von der Gruppe bestehend aus Reihe-/Reihe-Befehlen und Reihe-/Spalten- Befehlen ausgewählt sind.
Ein weiteres Ausführungsbeispiel der Erfindung ist ein Verfahren zum Betreiben eines DRAM. Das Verfahren umfaßt ein Bereitstellen eines DRAM mit zumindest zwei Speicherbänken. Das Verfahren umfaßt dann ein Kombinieren von Befehlen zu den zumindest zwei Speicherbänken, wobei die Befehle aus der Gruppe bestehend aus Reihenbefehlen und Spaltenbefehlen an die zumindest zwei Speicherbänke und Reihenbefehlen an die zumindest zwei Speicherbänke ausgewählt sind. Viele andere Ausführungsbeispiele und Aspekte der Erfindung sind ebenfalls möglich.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines Computers oder Mikroprozessors,
Fig. 2 ein Blockdiagramm eines dynamischen Direktzugriffsspeichers,
Fig. 3 ein Flußdiagramm einer bekannten Befehlssequenz,
Fig. 4 ein Flußdiagramm einer kombinierten Befehlssequenz gemäß der vorliegenden Erfindung,
Fig. 5 ein Zeitgebungsdiagramm für die Befehlssequenz in einem Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 6 einen bekannten Wahrheitstabellensatz von Befehlen,
Fig. 7 einen Modusregistersatz für die vorliegende Erfindung,
Fig. 8 ein bekanntes Zustandsdiagramm für einen DRAM,
Fig. 9 ein vereinfachtes Zustandsdiagramm für Befehlssequenzen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 1 stellt einen Computer 10 mit einer CPU (CPU = computer processing unit = Computerverarbeitungseinheit) oder Mikroprozessorsteuerung) oder Mikroprozessorsteuerung 12 dar. Die CPU 12 ruft einen Speicher, wie zum Beispiel einen DRAM-Speicher 14 auf, um Informationen über einen Kommunikationsbus 16 zu speichern. Die CPU ist auch verfügbar, um Informationen zur Verwendung durch die CPU wiederzugewinnen. Damit der Computer bei einer hohen Geschwindigkeit arbeiten kann, ist es wesentlich, daß der Speicher im DRAM die Informationen mit einer sehr schnellen Rate speichern und wiedergewinnen kann. Für einen schnellen Informationsfluß ist es notwendig, daß der DRAM Informationen mit einer sehr hohen Geschwindigkeitsrate schreiben und lesen (speichern und wiedergewinnen) kann.
Fig. 2 stellt einen CMOS-DRAM 100 dar. Dieser Speicher ist ein synchroner 64-Megabit-×-4-DRAM mit einem Array von vier Speicherarrays 102, 104, 106 und 108. Jedes Array kann 8192 × 2048 × 4 Bits eines Speichers speichern. Jedes Array weist eine jeweilige Speicherbank oder ein Array 112, 114, 116 und 118 sowie einen Reihendekodierer 102, 104, 106 und 108 und einen Spaltendekodierer 132, 134, 136, 138 auf. Im DRAM sind auch Eingabe-/Ausgabeschaltungen 140, eine Steuerungslogik und Zeitgebung 142, ein Reihenadreßschaltungsaufbau 144 und ein Spaltenadreßschaltungsaufbau 146 enthalten. Es kann auch ein Wiederauffrischungszähler 148 für die für DRAM-Schaltungen notwendigen periodischen Wiederauffrischungen vorhanden sein.
Der Steuerungsschaltungsaufbau des DRAM 100 steuert die vier Speicherarrays 102, 104, 106 und 108 sowie die Speicherbänke 112, 114, 116, 118 sowie die Reihendekodierer und Spaltendekodierer für die Speicherbänke. Speziell kommunizieren der Reihendekodierer 122 und der Spaltendekodierer 132 mit dem ersten Bankspeicherarray 112 und steuern dasselbe ansprechend auf Signale von dem Reihen- und Spaltenadreßschaltungsaufbau des DRAM 100. In ähnlicher Weise empfängt das zweite Bankspeicherarray 114 Steuerungssignale vom Reihendekodierer 124 und vom Spaltendekodierer 134 und so weiter für jedes Speicherarray. Für jede Operation, die ein Lesen, Schreiben und Wiederauffrischen der Speicherzellen des DRAM involviert, empfängt jedes Speicherarray Befehle von dem Reihendekodierer und dem Spaltendekodierer, die diesem Speicherarray zugeordnet sind.
Der Reihenadreßsteuerungs-Schaltungsaufbau 144 und der Spaltenadreßsteuerungs-Schaltungsaufbau 146 steuern alle Operationen zum Lesen und Schreiben an jedes Speicherbit im DRAM 100. Die Zeitgebung und Sequenz von Operationen von jedem Speicherarray wird durch Signale angeleitet, die von der Steuerungslogik und vom Zeitgebungsgenerator 142 erzeugt werden. Die Steuerungslogik und der Zeitgebungsgenerator 142 sind in Kommunikation mit dem Reihen- und Spaltenadreßsteuerungs-Schaltungsaufbau 144, 146, der die Befehle an die Speicherarrays überträgt. Der notwendige Verbindungsschaltungsaufbau ist der Einfachheit halber in der Figur nicht gezeigt. Die Befehle werden schließlich an jedes Speicherarray und die Reihen- und Spaltendekodierer für jedes Array übertragen. Zusätzlich ist der DRAM von Fig. 2 mit einer Verschachtelungs-/Entschachtelungsvorrichtung (Interleaver/Deinterleaver) 145 zum Kombinieren von Befehlen zu mehr als einer Bank ausgerüstet. Ein Bankenverschachteln für die Reihen kann durch eine beliebige passende Einrichtung einschließlich eines Puffers, eines Adreßmultiplexers und einer Addition oder einer Subtraktion von der Bankadresse erreicht werden. Die Beispiele können einen Zuerst-Hinein-Zuerst-Hinaus-Puffer oder einen Adreßmultiplexer umfassen, der ein sequentielles oder geordnetes Adressieren von Banken eines DRAMs ermöglicht. Ein weiteres Beispiel kann ein Algorithmus sein, der eine Bankadresse unter Verwendung von Techniken wie Addition, Subtraktion oder einer anderen Transformation dekodiert, um eine Adresse zu bestimmen.
Bestimmte Befehle können für deren Ausführung mehr Zeit in Anspruch nehmen als andere. Der Befehl "Vorladen" vom Reihendekodierer erfordert zum Beispiel, daß sich jede Reihe in dem Array und jeder Transistor in jeder Wortleitung jeweils zu einem Zeitpunkt in Reihe abschalten. Diese Operation ist auch als ein Wortleitungs-"Pulldown" bekannt, das heißt ein Abschalten von jedem Transistor in der Reihe von Transistoren, die eine Wortleitung oder eine "Reihe" bilden. Bei diesem Ausführungsbeispiel gibt es auch 8192 Reihen und 2048 Spalten in jedem Speicherarray 112, 114, 116, 118, die in Fig. 2 gezeigt sind. Daher weist jede Reihe 2048 Transistoren auf, und jede Spalte weist 8192 Transistoren in Reihe auf.
Fig. 3 stellt eine bekannte Sequenz von Befehlen an einen DRAM mit vier Speicherbänken A, B, C und D dar. Die spezielle Sequenz, nach der in dem Prozeß gemäß Fig. 4 gesucht wird, umfaßt ein Lesen und Schreiben an nur einen speziellen Ort (Reihe und Spalte) in jeder Bank, wie zum Beispiel Lese A, Lese B, Lese C und Lese D, dem ein Schreibe A, Schreibe B, Schreibe C und Schreibe D folgt. Eine Leerlaufzeit, in der keine Operation ausgeführt wird, wird als ein leeres Feld dargestellt. Um diese Aufgaben auszuführen, sind 31 Befehlstaktzyklen notwendig. Bei 125 MHz braucht jeder Befehl 8 ns, so daß 31 Schritte etwa 248 ns erfordern. Die in Fig. 3 dargestellte Sequenz liest vertikal, wobei jede Reihe einen einzelnen Schritt oder eine Zeitdauer darstellt. Zusätzlich können bei bestimmten Schritten, gemäß den Operationsregeln des speziellen DRAMs und der Notwendigkeit, bestimmte Pufferoperationen und dergleichen zu realisieren, Leerlaufsequenzen erforderlich sein. Bei dem in Fig. 3 dargestellten Ausführungsbeispiel beträgt die Zeitdauer zum Lesen oder zum Schreiben zwei Taktzyklen.
Die während der Operation Betrieb eines DRAM häufig verwendeten Befehle umfassen eine Nicht-Operation, die daher auch als NOP oder Leerlauf bekannt ist. Dieser Befehl verhindert, daß während der Leerlauf- oder Wartezustände unerwünschte Befehle registriert werden, und beeinträchtigt nicht die bereits laufenden Operationen. Ein aktiver Befehl wird verwendet, um eine Reihe in einer speziellen Bank für einen anschließenden Zugriff zu öffnen oder zu aktivieren. Die Reihe bleibt solange aktiv, bis ein Vorladebefehl oder ein Lesen mit einer Autovorladung oder ein Schreiben mit einer Autovorladung an diese Reihe an dieser Bank ausgegeben wird. Der Vorladebefehl oder das Lesen oder Schreiben mit Autovorladung wird vor dem Öffnen einer anderen Reihe in der gleichen Bank ausgegeben und beendet. Der Vorladebefehl wird verwendet, um eine offene Reihe in einer Bank oder in allen Banken zu deaktivieren oder zu schließen. Sobald eine Bank oder eine Reihe vorgeladen worden ist, befindet sie sich in einem Leerlaufzustand und soll vor beliebigen Lese- oder Schreibbefehlen aktiviert werden. Eine Autovorladung ist ein Merkmal, das die Vorladefunktion ausführt, wobei ein ausdrücklicher Befehl erfordert wird.
Ein Lesebefehl wird verwendet, um einen Stoß-Lesezugriff (Burst-Lesezugriff) auf eine offene Reihe zu initiieren. Wenn eine Autovorladung ebenfalls ausgewählt worden ist, wird die Reihe, auf die zugegriffen wird, am Ende des Lesestoßes (read burst) vorgeladen (geschlossen). Wenn die Autovorladung nicht ausgewählt worden ist, bleibt die Reihe für einen anschließenden Zugriff offen. Ein Schreibbefehl wird verwendet, um einen Stoßschreibzugriff auf eine offene Reihe zu initiieren. Wenn die Autovorladung ebenfalls ausgewählt worden ist, wird die Reihe, auf die zugegriffen wird, am Ende des Schreibstoßes vorgeladen (geschlossen). Wenn die Autovorladung nicht ausgewählt worden ist, bleibt die Reihe für einen anschließenden Zugriff offen. Eingegebene Daten, die bei der Eingabe für die Bank auftreten, werden an das Speicherarray geschrieben, wenn die DRAM- Logik für das Schreiben der Daten konsistent ist, und dieselben nicht ignoriert.
Andere Parameter für das Beispiel von Fig. 3 umfassen eine Stoßlänge von Zwei. Eine Stoßlänge ist die maximale Anzahl von Spaltenorten, auf die für einen gegebenen Lese- und Schreibbefehl zugegriffen werden kann. Die CAS-Latenz (CAS = column address strobe = Spaltenadreßaktivierung) ist ebenfalls mit zwei Taktzyklen spezifiziert. Das bedeutet, daß eine Verzögerung von zwei Taktzyklen zwischen einem Registrieren eines Lesebefehls und der Verfügbarkeit des ersten Stoßes von ausgegebenen Daten besteht. Andere Parameter bei diesem Ausführungsbeispiel umfassen eine Schreib- Wiedergewinnungszeit von zwei Taktzyklen, eine Vorladebefehlsperiode von zwei Taktzyklen und eine Verzögerungsperiode von zwei Taktzyklen für Aktive-Bank-A-zu-Aktive-Bank-B- Befehle. Ein Aktiv-zu-Vorladebefehl benötigt sechs Taktzyklen. Normalerweise kann eine Lese- oder Schreiboperation auftreten, während die Reihe offen ist. Eine Aktiv-zu- Aktiv-Zeitgebung innerhalb einer Wortleitung mit einer Auto-Wiederauffrischung benötigt neun Taktperioden, was einfach bedeutet, daß zum zweimaligen Schreiben an ein Bit in der selben Wortleitung neun Taktperioden erforderlich sind.
Die rechte Seite von Fig. 3 weist ebenfalls Spalten auf, die die gegebenen Befehle ("COMMANDS") zusammenfassen, und die Eingabe/Ausgabe des DRAM ist unter der Spalte "I/O" (Eingabe/Ausgabe) gezeigt. Die Zeitdauern, in denen kein Befehl ausgeführt wird und keine Eingabe oder Ausgabe auftreten, werden als "Leerlauf"- oder "Verzögerungszeit"- bezeichnet. In Fig. 3 sind somit 31 Zeitschritte erforderlich, um einmal an eine einzelne Reihe von jedem der vier Arrays A, B, C und D zu lesen und zu schreiben.
Fig. 4 stellt ein kombiniertes Befehlsausführungsbeispiel dar, bei dem von jeder Bank und an jede Bank in dem Speicherarrays einmal gelesen bzw. einmal geschrieben wird. Dabei handelt es sich um die gleichen Operationen, die in Fig. 3 ausgeführt wurden, und somit können die Vorteile der kombinierten Befehle in weniger Taktzyklen gesehen werden, die notwendig sind, um die Operationen zu beenden, das heißt, 27 Taktzyklen in Fig. 4 und nicht 31 Taktzyklen in Fig. 3. Die gleichen Latenz- und Operationsperioden, die vorstehend für Fig. 3 beschrieben wurden, gelten für Fig. 4. Fig. 4 ist in einer ähnlichen Weise zu Fig. 3 angeordnet, wobei die Befehle an jede Bank unter den Spaltenüberschriften A, B, C und D vorliegen. Es gibt nun zwei Spalten mit der Beschriftung "COMMANDS" (Befehle), weil mehr als ein Befehl auf einmal gegeben werden kann. Die Eingabe/Ausgabe an dem DRAM ist unter der "I/O"-Spalte notiert. Befehle an mehr als eine Reihe zu einem Zeitpunkt werden als Reihe-/Reihe-Befehle bezeichnet, und die Befehle an eine Reihe und eine Spalte gleichzeitig werden als Reihe-/Spalte- Befehle bezeichnet.
Bei diesem Beispiel sind die Befehle kombiniert, wie in den Befehlssequenzen 20, 22, 24, 25, 26, 27 und 28 zu sehen ist. Die Leerlaufzeit ist erneut durch leere Felder dargestellt. In der Sequenz 20 wird ein kombinierter Reihenbefehl an zwei unterschiedliche Banken erteilt, Aktiviere A und Vorlade B. Der Befehl wird an die selben oder andere Reihen in sowohl A als auch B erteilt. In Sequenz 22 wird ein Spaltenbefehl an eine Bank mit einem Reihenbefehl an eine andere Bank kombiniert, Lese A und Aktiviere B. In der nächsten Sequenz 24 wird ein kombinierter Befehl an Aktiviere C und Vorlade D erteilt, das heißt, um eine spezielle Reihe in Bank C zu aktivieren und die selbe Reihe oder eine andere Reihe in der Bank D vorzuladen. Es ist zu beachten, daß die Sequenz, die zum Lesen oder Schreiben verwendet wird, nicht von "Vorladen", "Aktivieren" und dann "Lesen" oder "Schreiben" verändert wird. Wie gezeigt ist, wird durch Kombinieren von Befehlen Zeit gespart. Wenn mehr Lese- und Schreiboperationen in Fig. 4 am laufen wären, würde das, was vorwiegend als Leerlaufzeit (leere Felder) auftritt, mehr kombinierte Operationen aufweisen, und es könnte mehr Zeit gespart werden. Wie es bei dieser Sequenz der Fall ist, verbrauchen die vier Lese- und Schreiboperationen 27 Befehlstaktzyklen oder etwa 216 ns bei 125 MHz (8 ns pro Befehlszyklus). Dies spart etwa 32 ns, etwa eine 15%-ige Beschleunigung dieser speziellen Lese-/Schreiboperation für den DRAM von Fig. 2. Die anderen Daten-Eingabe-/Ausgabeoperationen können, abhängig von den tatsächlichen Operationen, die notwendig sind und ergriffen werden, mehr oder weniger Zeit sparen.
Um einen kombinierten Befehls-DRAM zu implementieren, sollten bestimmte Modifizierungen an der Steuerungslogik vorgenommen werden, die zum Betreiben von DRAMs verwendet wird. Bis zum jetzigen Zeitpunkt wurden Befehle typischerweise auf einer Einer-zu-Einem-Zeitpunkt-Basis ausgegeben, und die Befehle nicht kombiniert, ausgenommen in eindeutigen Situationen, wie zum Beispiel einer "Autovorladung" oder einem "Alle Vorladen", wo Reihen nur an mehr als eine Bank kommandiert werden, oder einem Schreiben mit Autovorladung, wo Reihen- und Spaltenbefehle auf der selben Bank kombiniert werden. Im Gegensatz dazu kombinieren die Ausführungsbeispiele der vorliegenden Erfindung Befehle entweder mit Reihen in mehreren Banken oder mit Reihen und Spalten in mehreren Banken.
Fig. 5 stellt die Zeitgebung der Befehle des Ausführungsbeispiels von Fig. 4 unter Verwendung einer Taktsequenz, die bei etwa 100 MHz läuft, dar. Bei Taktzyklus 1 wird der Befehl erteilt, um A vorzuladen ("Pre A"). Mit einem erforderlichen Zeitablauf kann die Bank A nur bei Zyklus 3 aktiviert werden ("Act A"). Gleichzeitig wird jedoch ein kombinierter Befehl erteilt, um B vorzuladen ("Pre B"), wobei zumindest ein Taktzyklus eingespart wird. Bei Taktzyklus 4 lautet der Befehl, C vorzuladen ("Pre C"), dem bei Taktzyklus 5 ein kombinierter Befehl folgt, um A zu lesen ("Rd A") und B zu aktivieren ("Act B") und so weiter. Fig. 5 stellt sieben kombinierte Befehle bei den Taktzyklen 3, 5, 6, 8, 11, 13 und 14 dar. Die Latenz- und Pufferanforderungen sind in Fig. 5 wie in Fig. 3 und 4 identisch. Andere Ausführungsbeispiele können andere Latenz- oder Pufferanforderungen oder Regeln aufweisen. Das Kombinieren von Befehlen verkürzt auch die Zeitdauern für Lese-/Schreibzyklen in anderen Ausführungsbeispielen.
Fig. 6 stellt eine Wahrheitstabelle mit der Situation für die Logik bezüglich der Steuerungssignale eines DRAM dar. Die Wahrheitstabelle liefert einen Satz von Regeln, nach denen der DRAM arbeitet, einschließlich der Latenzperioden und Verzögerungsperioden, die vorstehend für Fig. 3 bis 5 erwähnt wurden. Mit vier Gattern und zwei Zuständen (hoch oder niedrig) sollte es sechzehn mögliche Zustände für vier Befehlssignale geben. Die vier Befehlssignale umfassen CS (CS = Chip select = Chip auswählen), das heißt, welcher der vier Banken bei diesem Ausführungsbeispiel für eine Operation ausgewählt wird. Ein anderer Befehl RAS (RAS = row address strobe = Reihenadressaktivierung) wählt eine Wortleitung für eine Operation aus. Der Befehl CAS (CAS = column address strobe = Spaltenadressaktivierung) wählt eine Bitleitung oder Spalte für eine Operation aus. Der vierte Befehl ist WE (WE = write enable = Schreiben freigeben), der sowohl ein Lesen als auch Schreiben an ein Bit ermöglicht. In einigen Fällen kann der CS-Hoch-Zustand jedoch tatsächlich alle Operationen durch Aufrufen eines Inaktiviere- oder "Nichtoperations"-Zustands im voraus entleeren. Fig. 6 offenbart eine weitere Möglichkeit, nämlich die "Nichtoperations"-Leitung, die bei der Inaktiviere-Leitung redundant ist. Das Verwenden dieser Redundanz kann jedoch angesichts von Hardware- und Betriebshandbüchern, die bereits in Verwendung sind, verwirrend sein. Es besteht ein Bedarf an einem logischen Zustand, der eindeutig und unzweifelhaft anzeigt, daß die neuen kombinierten Befehle aufgerufen werden.
Eine Modusregisteroperation gemäß einem Ausführungsbeispiel ist in Fig. 7 dargestellt. Das Modusregister wird verwendet, um den spezifischen Operationsmodus eines DRAM zu definieren. Das Modusregister ist über einen Modusregistersatzbefehl (mit BA0 = 0 und BA1 = 0) programmiert und behält die gespeicherten Informationen solange bei, bis es gegenprogrammiert wird oder die Vorrichtung an Leistung verliert. Bei diesem Ausführungsbeispiel spezifizieren die Modusregisterbits A0-A2 die Stoßlänge, A3 spezifiziert den Typ des Stoßes (sequentiell oder verschachtelt), A4-A6 spezifizieren die CAS-Latenz, und A7-A12 spezifizieren den Operationsmodus. Das Modusregister wird geladen, wenn die DRAM-Bänke im Leerlauf sind, und die Steuerung wartet eine vorspezifizierte Zeit lang, bevor sie eine anschließende Operation initiiert. Die Stoßlänge kann als die maximale Anzahl von Spaltenorten definiert sein, auf die für einen gegebenen Lese- oder Schreibbefehl zugegriffen werden kann.
Bei dem gezeigten Ausführungsbeispiel sind für einen synchronen HYB25D256400/800AT-256-Megabit-Doppeldatenrate-DRAM von Infineon mehrere "reservierte" oder nicht verwendete logische Zustände verfügbar. Ein beliebiger dieser logischen Zustände kann für einen kombinierten Befehlszustand bestimmt werden. Wenn z. B. die Modusregisterbits A8-A12 niedrig oder "0" sind und A7 hoch oder "1" ist, kann dieser Zustand den "kombinierten-Befehls"-Zustand bestimmen. Wenn das Bit A7 hoch ist und die Bits A8 bis A12 niedrig sind, wird somit der kombinierte Befehlszustand angezeigt. Die kombinierten Befehle, die in Fig. 4 angezeigt sind, werden freigegeben, und der DRAM kombiniert die Befehle, wie in Fig. 4 und 5 gezeigt ist.
Ein vereinfachtes Zustandsdiagramm für einen DRAM, das den Kontext zeigt, in dem ein MRS (MRS = mode register set = Modusregistersatz) erscheint, ist in Fig. 8 dargestellt. Dieses Zustandsdiagramm entspricht dem Modusregistersatz, der in Fig. 6 dargestellt ist. Die Befehlssequenzen, die in dem DRAM zugelassen sind, hängen vom Zustand der Modusregistersatz-Schalter ab, das heißt den Zuständen der CS-, RAS-, CAS- und WE-Schalter oder -Gatter, die im Modusregistersatz gezeigt sind. In den Knoten, die mehr als einen "nächsten Schritt" aufweisen, hängt der nächste Schritt, der ergriffen wird, von den Zustandsschaltern oder -Gattern ab, die durch das Modusregister gesetzt sind. Somit schaltet ein DRAM nach dem Hochfahren die Leistung ein und lädt alle Bänke vor, das heißt, um alle Reihen zu schließen. Der DRAM wird dann einen Modusregistersatz oder einen erweiterten Modusregistersatz abhängig davon, welcher verwendet wird, anerkennen, bevor er mit einem IDLE-Zustand fortfährt. Sobald der IDLE-Zustand erreicht worden ist, können alle anderen Operationen eines DRAM beginnen, wie im Zustandsdiagramm gezeigt ist. Jeder Zustand oder Knoten stellt einen Befehl dar, und die Knoten, die mit einem Knoten verbunden sind, sind die möglichen Befehle vor oder nach diesem Befehl. Nur die verbundenen Befehle sind möglich. Bevor ein beliebiger Schritt zum Lesen oder Schreiben möglich ist, wird zum Beispiel ein Befehl von "Act" oder Aktiveren erteilt, um eine Reihe zu aktivieren oder zu öffnen. An die Reihe kann dann gelesen, geschrieben werden, oder sie kann geschlossen (vorgeladen) werden. Es ist zu beachten, daß sich die Befehle "Lese A" und "Schreibe A" von "Lesen" und "Schreiben" dahingehend unterscheiden, daß ersterer einen Autovorladebefehl umfaßt. Die kombinierten Befehle gemäß den vorliegenden Ausführungsbeispielen sind mit dem bekannten Modusregistersatz oder dem bekannten Zustandsdiagramm, wie in Fig. 6 und 8 gezeigt ist, nicht möglich.
Fig. 9 stellt ein vereinfachtes Zustandsdiagramm für ein DRAM-Ausführungsbeispiel gemäß der vorliegenden Erfindung dar. Die in Fig. 9 dargestellten Sequenzen erfolgen zusätzlich zu jenen Sequenzen, die bereits in Fig. 8 verfügbar sind. Das Einstellen der Modusregisters zum Ermöglichen von kombinierten Befehlssequenzen ermöglicht die Aktivierung der Sequenzen in Fig. 9. Die Befehlssequenzen für Aktivieren/Vorladen 31, Lesen/Aktivieren 33 und Schreiben/Aktivieren 35 sind ausdrücklich hinzugefügt worden. Es sind keine Optionen, die bisher verfügbar waren, entfernt worden, und die neuen Befehlssequenzen, die hinzugefügt worden, stellen die zusätzlichen Optionen dar, die zur Verfügung stehen, wenn die Befehle kombiniert werden. Fig. 9 ist ein vereinfachtes Zustandsdiagramm und stellt nicht alle Aspekte der Erfindung dar, insbesondere die Zeitgebung, für die Fig. 5 eine bessere Darstellung liefern kann.
Obwohl nur einige wenige Ausführungsbeispiele der Erfindung erörtert worden sind, werden andere Ausführungsbeispiele berücksichtigt. Zum Beispiel können Nicht-Durchsatz- Reihenbefehle mit kombinierten Befehlen verschachtelt werden, um den Datendurchsatz an eine Speichervorrichtung zu erhöhen. Ein solches Ausführungsbeispiel nutzt den Datenbus effektiver durch die kombinierten Befehle.

Claims

1. Dynamischer Direktzugriffsspeicher (100), der folgende Merkmale aufweist:
zumindest zwei Speicherbänke (112, 114, 116, 118); und
eine Steuerungslogik- und Zeitgebungsschaltung, die mit den zumindest zwei Speicherbänken (112, 114, 116, 118) verbunden ist, wobei der dynamische Direktzugriffsspeicher (100) Befehle zu den zumindest zwei Bänken kombiniert, wobei die Befehle aus der Gruppe bestehend aus Reihe-/Reihe-Befehlen und Reihe-/Spalte- Befehlen ausgewählt werden.

2. Dynamische Direktzugriffsspeicher (100) gemäß Anspruch 1, bei dem die kombinierten Befehle aus der Gruppe bestehend aus Lesen und Aktivieren, Schreiben und Aktivieren und Aktivieren und Vorladen ausgewählt sind.

3. Dynamischer Direktzugriffsspeicher (100) gemäß Anspruch 1 oder 2, bei dem die kombinierten Befehle eine Reihe von einer ersten Speicherbank (112, 114) aktivieren sollen und dieselbe Reihe von einer zweiten Speicherbank (116, 118) vorladen sollen.

4. Dynamischer Direktzugriffsspeicher (100) gemäß einem der Ansprüche 1 bis 3, bei dem die Befehle kombiniert sind, um an eine Spalte von einer ersten Bank (112, 114) zu lesen oder zu schreiben, und um eine Reihe von einer zweiten Bank (116, 118) zu aktivieren.

5. Dynamischer Direktzugriffsspeicher (100), der folgende Merkmale aufweist:
zumindest zwei Speicherbänke (112, 114, 116, 118), wobei jede Speicherbank eine Mehrzahl von Reihen und Spalten aufweist;
eine Steuerungslogik- und Zeitgebungsschaltung (142), die mit den zumindest zwei Speicherbänken (112, 114, 116, 118) verbunden ist; und
eine Verschachtelungsvorrichtung (145) für den dynamischen Direktzugriffsspeicher (100), wobei die Verschachtelungsvorrichtung Reihenbefehle zu den zumindest zwei Speicherbänken (112, 114, 116, 118) kombiniert.

6. Dynamischer Direktzugriffsspeicher (100) gemäß Anspruch 5, bei dem die Verschachtelungsvorrichtung (145) zumindest entweder einen Puffer, einen Adreßmultiplexer und eine Hardware, die einen Algorithmus zum Kodieren oder Dekodieren einer Reihenadresse speichert, aufweist.

7. Dynamischer Direktzugriffsspeicher (100), der folgende Merkmale aufweist:
zumindest zwei Speicherbänke (112, 114, 116, 118), wobei jede Speicherbank eine Mehrzahl von Reihen und Spalten und einen Reihendekodierer und einen Spaltendekodierer aufweist;
ein Steuerungslogik- und Zeitgebungssystem (142), das mit den zumindest zwei Speicherbänken (112, 114, 116, 118) verbunden ist; und
eine Verschachtelungsvorrichtung (145) für den dynamischen Direktzugriffsspeicher (100), wobei die Verschachtelungsvorrichtung Reihenbefehle zu den zumindest zwei Speicherbänken (112, 114, 116, 118) kombiniert.

8. Dynamischer Direktzugriffsspeicher (100) gemäß Anspruch 7, bei dem die Verschachtelungsvorrichtung (145) zumindest entweder einen Puffer, einen Adreßmultiplexer oder eine Hardware, die einen Algorithmus zu Kodieren oder Dekodieren einer Bankadresse speichert, aufweist.

9. Verfahren zum Betreiben eines dynamischen Direktzugriffsspeichers (100), wobei das Verfahren folgende Schritte aufweist:
Bereitstellen eines DRAM (100) mit zumindest zwei Speicherbänken (112, 114, 116, 118); und
Kombinieren von Befehlen zu den zumindest zwei Speicherbänken (112, 114, 116, 118), wobei die Befehle aus der Gruppe bestehend aus Reihenbefehlen und Spaltenbefehlen zu zumindest zwei Speicherbänken (112, 114, 116, 118) und Reihenbefehlen zu zumindest zwei Speicherbänken (112, 114, 116, 118) ausgewählt sind.

10. Verfahren gemäß Anspruch 9, das ferner ein Steuern des Kombinierens von Befehlen durch Auswählen eines Modus aufweist.

11. Verfahren gemäß Anspruch 9 oder 10, das ferner ein Verschachteln von Befehlen aufweist, wobei das Verschachteln durch ein Verfahren gesteuert wird, daß aus der Gruppe bestehend aus Puffern der Befehle, Multiplexen der Befehle, Kodieren der Befehle von einer Bankadresse und Dekodieren der Befehle an eine Bankadresse ausgewählt ist.

12. Verfahren zum Betreiben eines dynamischen Direktzugriffsspeichers (100), wobei das Verfahren folgende Schritte aufweist:
Bereitstellen eines DRAM (100) mit zumindest zwei Speicherbänken (112, 114, 116, 118); und
Kombinieren von Befehlen zu den zumindest zwei Speicherbänken (112, 114, 116, 118), wobei die Befehle aus der Gruppe bestehend aus einem Reihe-/Reihe-Befehl und einem Spalte-/Spalte-Befehl ausgewählt sind.

13. Verfahren gemäß Anspruch 12, bei dem ein Befehl zum Aktivieren einer Reihe in der ersten Speicherbank (112, 114) mit einem Befehl kombiniert ist, um eine Reihe in einer zweiten Speicherbank (116, 118) vorzuladen.

14. Verfahren gemäß Anspruch 12 oder 13, bei dem ein Befehl zum Lesen an eine Spalte in einer ersten Speicherbank (112, 114) mit einem Befehl zum Aktivieren einer Reihe in einer zweiten Speicherbank (116, 118) kombiniert ist.

15. Verfahren gemäß einem der Ansprüche 12 bis 14, bei dem ein Befehl zum Schreiben an eine Spalte in einer ersten Speicherbank (112, 114) mit einem Befehl zum Aktivieren einer Reihe in einer zweiten Speicherbank (116, 118) kombiniert ist.