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Die vorliegende Erfindung bezieht
sich auf eine synchrone Halbleiterspeichervorrichtung und insbesondere
auf eine synchrone Halbleiterspeichervorrichtung, die einen Unterschied
eines Datenausgabezeitablaufs bei einem Burstlesevorgang verhindern
kann.
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Um die Nachfrage nach einem hochfrequenteren
Betrieb von synchronen Halbleiterspeichervorrichtungen zu befriedigen,
wurde ein Doppeldatenraten-SDRAM (double data rate synchronous dynamic random
access memory, im folgenden als DDR-SDRAM bezeichnet) entwickelt
und praktisch eingeführt,
bei dem die Datenkommunikation nach draußen synchron sowohl zu der
ansteigenden als auch zu der abfallenden Flanke eines externen Taktsignals
durchgeführt
wird.
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Verglichen mit einem SDRAM, das synchron entweder
mit der ansteigenden Flanke oder mit der abfallenden Flanke des
externen Taktsignals arbeitet, ist das DDR-SDRRM in der Lage, Daten
an nähernd
mit der doppelten Geschwindigkeit zu lesen bzw. zu schreiben.
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Es sei jedoch angemerkt, dass das DDR-SDRAM
mit einer sehr hohen Geschwindigkeit arbeitet, und daher ist es
erforderlich, den Datenausgabezeitablauf mit hoher Genauigkeit einzustellen, insbesondere,
um den Wert tLZ, der eine Zeitspanne zwischen dem externen Taktsignal
und dem ersten Ausgabedatenwert bezeichnet, und den Wert tAC, der
eine Zeitspanne zwischen dem externen Taktsignal und dem zweiten
und den folgenden Ausgabedatenwerten bezeichnet, in einem vorbestimmten
Toleranzbereich zu halten.
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Im Hinblick darauf wurde z.B. in
der Offenlegungsschrift
JP 11-86547 ein
Verfahren vorgeschlagen (im folgenden als herkömmliche Technik bezeichnet),
um den Datenausgabezeitablauf in einer synchronen Halbleiterspeichervorrichtung
einzustellen, aber nicht in einem DDR-SDRAM.
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Im Allgemeinen entspricht bei einem
Burstlesevorgang in einer synchronen Halbleiterspeichervorrichtung
wie einem DDR-SDRAM oder einem SDRAM die Zeitspanne bis zur Ausgabe
des des ersten Datenwerts der Zeitspanne, die notwendig ist, um den
Spannungspegel ausgehend von dem Vorladepegel (Vcc/2) aus zu ändern. Die
Zeitspanne bis zur Ausgabe des zweiten oder der folgenden Datenwerte
dagegen entspricht der Zeitspanne, die erforderlich ist, um den
Spannungspegel von der Versorgungsspannung Vcc oder von der Massespannung GND
aus zu ändern.
Daraus folgt, dass der Zeitablauf zum Ausgeben des ersten Datenwertes
relativ schneller ist als der Zeitablauf zur Ausgabe des zweiten
oder der folgenden Datenwerte.
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Die oben beschriebene herkömmliche
Technik dient dazu, den Datenausgabezeitablauf in einem SDRAM einzustellen.
Es wird jedoch keine Maßnahme
gezeigt, um den Unterschied zwischen dem Zeitablauf zur Ausgabe
des ersten Datenwerts und dem Zeitablauf zur Ausgabe des zweiten
oder der folgenden Datenwerte in einem Burstlesevorgang einzustellen.
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Wenn bei einem Burstlesevorgang in
einer synchronen Halbleiterspeichervorrichtung alle Datenausgabezeitabläufe die
selben wären,
wären eine vorbestimmte
Einstellzeit und eine vorbestimmte Haltezeit für das Taktsignal zur Übernahme
der Daten konstant.
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Auch wenn Schwankungen in den elektrischen
Eigenschaften von Schaltungen zum externen Ausgeben von Daten (im
folgenden auch als Datenausgabeschaltungen bezeichnet) auftreten,
die in seriengefertigten synchronen Halbleiterspeichervorrichtungen
bereitgestellt sind, und die Einstellzeit und die Haltezeit demzufolge
Abweichungen aufweisen, ist es gut möglich, dass eine Datenlesevorrichtung die
von den synchronen Halbleitervorrichtungen ausgegebenen Daten lesen
kann.
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Wenn Schwankungen in elektrischen
Eigenschaften von Datenausgabeschaltungen auftreten, die in seriengefertigten
synchronen Halbleiterspeichervorrichtungen bereitgestellt sind,
bei denen der Datenausgabezeitablauf verschieden ist, wäre es schwieriger,
die vorbestimmte Einstellzeit und die vorbestimmte Haltezeit sicherzustellen,
um Datensignale sauber empfangen zu können. Daher besteht eine höhere Wahrscheinlichkeit
für Fehler
beim Datenlesen durch die Datenlesevorrichtung. Herkömmlicherweise
wurde ein solches Produkt in vielen Fällen als fehlerhafte Vorrichtung
angesehen, woraus sich eine geringere Fertigungsausbeute ergibt.
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Die Aufgabe der vorliegenden Erfindung
besteht darin, eine synchrone Halbleiterspeichervorrichtung bereitzustellen,
die durch Unterdrücken
eines Unterschieds des Datenausgabezeitablaufs bei einem Burstlesen
eine verbesserte Herstellungsausbeute ermöglicht.
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Die Aufgabe wird gelöst durch
eine synchrone Halbleiterspeichervorrichtung gemäß Anspruch 1. Weiterbildungen
der Erfindung sind in den Unteransprüchen gekennzeichnet.
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Die synchrone Halbleiterspeichervorrichtung,
die synchron zu einem Taktsignal arbeitet, enthält: ein Speicherzellenfeld,
in dem eine Mehrzahl von Speicherzellen angeordnet sind; eine Ausgabesteuerschaltung,
die einen Burst einer Mehrzahl von Lesedatenwerten aus dem Speicherzellenfeld
liest und anschließend
synchron zu dem Taktsignal sequentiell eine Mehrzahl von Leseangaben
erzeugt, die jeweils Pegel der Mehrzahl von Lesedatenwerten anzeigen;
eine Datenausgabeschaltung, die als Reaktion auf jede der Mehrzahl
von sequentiell erzeugten Leseangaben Daten ausgibt; eine Übertragungssteuereinheit,
die zwischen der Ausgabesteuerschaltung und der Datenausgabeschaltung
angeordnet ist und jede der Mehrzahl von Leseangaben zu der Datenausgabeschaltung überträgt; und
eine Signalausbreitungssteuerschaltung, die bestimmt, ob jede der Mehrzahl
von sequentiell von der Ausgabesteuerschaltung erzeugten Leseangaben
einem ersten oder einem zweiten und folgenden aus der Mehrzahl von
Lesedatenwerten entspricht. Die Übertragungssteuereinheit überträgt entsprechend
einem Ergebnis der Bestimmung der Signalausbreitungssteuerschaltung
die Leseangabe, die dem ersten aus der Mehrzahl von Lesedatenwerten
entspricht, mit einer ersten Übertragungszeit
zu der Datenausgabeschaltung und die Leseangabe, die dem zweiten
oder folgenden aus der Mehrzahl von Lesedatenwerten entspricht,
mit einer zweiten Übertragungszeit,
die von der ersten Übertragungszeit
verschieden ist, zu der Datenausgabeschaltung.
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Ein Hauptvorteil der vorliegenden
Erfindung besteht daher darin, dass bei einer synchronen Halbleiterspeichervorrichtung
die Zeitspanne für
die Leseangabe, die dem zweiten und den folgenden zu der Datenausgabeschaltung
zu übertragenden
Datenwerten entspricht, und die Zeitspanne für die Leseangabe, die dem ers ten
zu der Datenausgabeschaltung zu übertragenden
Datenwert entspricht, bei einem Burstlesen eingestellt werden können, und
somit kann der Unterschied in dem Datenausgabezeitablauf zwischen
dem ersten Lesedatenwert, der von einem auf die mittlere Spannung
vorgeladenen Zustand aus ausgegeben wird, und dem zweiten oder folgenden
Lesedatenwert beseitigt werden.
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Auch wenn eine Schwankung elektrischer Eigenschaften
von Datenausgabeschaltungen auftritt, die in seriengefertigten synchronen
Halbleiterspeichervorrichtungen bereitgestellt sind, und die Einstellzeit
und die Haltezeit Abweichungen aufweisen, wird daher die Wahrscheinlichkeit,
dass Daten von einer extern bereitgestellten Datenlesevorrichtung
korrekt gelesen werden, größer.
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Somit sinkt die Anzahl von Produkten,
die ansonsten als fehlerhaft angesehen worden wären, und die Herstellungsausbeute
kann verbessert werden.
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Weitere Merkmale und Zweckmäßigkeiten der
Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:
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1 ein
Bockdiagramm eines Systemüberblicks über eine
synchrone Halbleiterspeichervorrichtung;
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2 ein
Bockdiagramm eines schematischen Aufbaus der synchronen Halbleiterspeichervorrichtung;
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3 ein
Schaltbild eines Aufbaus einer Datenausgabesteuerschaltung, die
in einem Eingabe/Ausgabepuffer der synchronen Halbleiterspeichervorrichtung
bereitgestellt ist;
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4 ein
Schaltbild eines internen Aufbaus einer Verzögerungsschaltung;
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5 ein
Signalverlaufsdiagramm, das einen Burstlesevorgang in der synchronen
Halbleiterspeichervorrichtung veranschaulicht;
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6 ein
Schaltbild eines Aufbaus einer Datenausgabesteuerschaltung, die
in einem Eingabe/Ausgabepuffer einer synchronen Halbleiterspeichervorrichtung
nach einer Abwandlung der ersten Ausführungsform bereitgestellt ist;
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7 ein
Schaltbild eines internen Aufbaus einer Verzögerungsschaltung.
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Im folgenden werden mit Bezug auf
die Figuren Ausführungsformen
der vorliegenden Erfindung beschrieben. In den Figuren sind gleiche
oder entsprechende Abschnitte mit den selben Bezugszeichen bezeichnet.
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Wie in 1 dargestellt
enthält
das System der synchronen Halbleiterspeichervorrichtung eine synchrone
Halbleiterspeichervorrichtung 1000, einen DRAM-Controller 1100 und
einen Taktgenerator 1200. Als Beispiel für eine synchrone
Halbleiterspeichervorrichtung 1000 wird ein DDR-SDRAM dargestellt.
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Im folgenden bezeichnet ein Signal
mit vorangestellten "/" ein invertiertes
Signal zu dem Signal mit dem selben Bezeichner ohne "/". Weiterhin werden binäre Zustände von
Signalen und Daten mit einer hohen Spannung (z.B. der Versorgungsspannung
Vcc) bzw. einer niedrigen Spannung (z.B. Massespannung GND) jeweils
auch als H-Pegel bzw. L-Pegel bezeichnet.
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Der DRAM-Controller 1100 und
die synchrone Halbleiterspeichervorrichtung 1000 arbeiten
als Reaktion auf die externen Taktsignale CLK und /CLK vom Taktgenerator 1200.
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Der DRAM-Controller 1100 überträgt Steuersignale
/RAS, /CAS, /WE, /CS, DM; ein Taktfreigabesignal CKE, Adresssignale
A0-A12 und Bankadresssignale BA0 und BA1 zu der synchronen Halbleiterspeichervorrichtung 1000.
Weiterhin sendet und empfängt
der DRAM-Controller 1100 ein Datenstrobesignal (Datenhinweissignal)
DQS als Referenz für den
Datenkommunikationszeitablauf zu und von der synchronen Halbleiterspeichervorrichtung 1000,
wodurch das Datenlesen von dem synchronen Halbleiterspeicher 1000 und
das Datenschreiben in den synchronen Halbleiterspeicher 1000 ermöglicht wird.
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Wenn von dem DRAM-Controller 1100 eine Burstleseanforderung
kommt, überträgt die synchrone
Halbleiterspeichervorrichtung 1000 kontinuierlich Daten
DQ zu dem DRAM-Controller 1100. Der DRAM-Controller 1100 kann
Daten sauber empfangen, wenn eine vorbestimmte Einstellzeit und
eine vorbestimmte Haltezeit für
das Taktsignal CLK sichergestellt sind. Wenn in einem DDR-SDRAM
ein Burstlesevorgang durchgeführt
wird, ist der Ausgabezeitablauf für den ersten Datenwert jedoch
schneller als der Ausgabezeitablauf für den zweiten und die folgenden
Datenwerte.
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Daher wird der Wert tLZ, der eine
Zeitspanne zwischen einem externen Taktsignal und der Zeit der ersten
Datenausgabe bezeichnet, kleiner als der Wert tAC, der die Zeitspanne
zwischen dem externen Taktsignal und der zweiten und den folgenden
Datenausgabezeiten bezeichnet. Wenn der Unterschied zwischen den
Werten tLZ und tAC groß ist
und die elektrischen Eigenschaften von Vorrichtungen in den Datenausgabeschaltungen
von seriengefertigten synchronen Halbleiterspeichervorrichtungen schwanken,
wird es schwieriger, die vorbestimmte Einstellzeit und die vorbestimmte
Haltezeit zum sauberen Empfangen von Datensignalen DQ sicherzustellen.
Demzufolge besteht eine größere Wahrscheinlichkeit,
dass der DRAM-Controller 1100 Daten bei einem Burstlesen
nicht korrekt empfängt.
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Im Hinblick darauf wird der Aufbau
der synchronen Halbleiterspeichervorrichtung 1000 beschrieben,
der so ausgeführt
ist, dass er auch dann einen korrekten Datenempfang durch den DRAM-Controller 1100 ermöglicht,
wenn es Schwankungen in den elektrischen Eigenschaften von Vorrichtungen
in den Datenausgabeschaltungen gibt, indem tAC und tLZ bei einem
Burstlesevorgang auf den gleichen Wert eingestellt werden.
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Wie in 2 dargestellt,
enthält
die synchrone Halbleiterspeichervorrichtung 1000: einen
Taktpuffer 10, der die externen Taktsignale CLK und /CLK und
ein Taktfreigabesignal CKE empfängt;
einen Adresspuffer 20, der die Adresssignale A0-A12 und die
Bankadresssignale BA0 und BA1 empfängt; und einen Steuersignalpuffer 30,
der die Steuersignale /CS, /RAS, /CAS, /WE und DM empfängt. Der
Adresspuffer 20 und der Steuersignalpuffer 30 übernehmen
die oben angegebenen Adresssignale und Steuersignale synchron zu
einer Ausgabe des Taktpuffers 10.
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Die synchrone Halbleiterspeichervorrichtung 1000 enthält weiter:
einen Datenstrobepuffer 120, der ein Datenstrobesignal
DQS als Referenz für
eine Datenkommunikationszeit ein- und ausgibt; eine DLL-Schaltung 110 (Delay
locked loop), die als Reaktion auf eine Ausgabe des Taktpuffers 10 ein
internes Taktsignal CLKO erzeugt; und einen Eingabe/Ausgabepuffer 150,
der die Datenkommunikation zwischen einem Speicherzellenfeld 100 und
der Außenwelt
ermöglicht.
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Wenn der Eingabe/Ausgabepuffer 150 als Reaktion
auf das externe Taktsignal CLK Daten ausgibt, verzögert sich
aufgrund der Signalausbreitungsverzögerung in der synchronen Halbleiterspeichervorrichtung
die Datenausgabezeit intern gegenüber dem externen Taktsignal
CLK. Um das zu verhindern, erzeugt die DLL-Schaltung 110 auf der Grundlage der
externen Taktsignale CLK und /CLK das interne Taktsignal CLKO, dessen
Phase um eine der internen Signalausbreitungsverzögerung entsprechende Zeitspanne
verschoben ist, und führt
es dem Eingabe/Ausgabepuffer 150 zu.
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Die synchrone Halbleiterspeichervorrichtung 1000 enthält weiter
eine Steuerschaltung 40, die synchron zu der Ausgabe des
Taktpuffers 10 die Ausgaben des Adresspuffers 20 und
des Steuersignalpuffers 30 empfängt; ein Speicherfeld 100,
das von der Steuerschaltung 40 gesteuert wird und Daten
speichert; und ein Modusregister 50.
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Das Speicherfeld 100 ist
in vier Bänke
#0 bis #3 aufgeteilt. In jeder dieser Bänke ist eine Mehrzahl von Speicherzellen
angeordnet.
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Der Eingabe/Ausgabepuffer 150 gibt
synchron zu dem internen Taktsignal CLKO von der DLL-Schaltung 110 Daten
aus einer ausgewählten Speicherzelle
aus der Mehrzahl von Speicherzellen in den Bänken #0 bis #3 des Speicherfelds 10,
die entsprechend den Bankadresssignalen BA0 und BA1 ausgewählt werden,
nach draußen
aus. Weiterhin übernimmt
der Eingabe/Ausgabepuffer 150 Eingabedaten von draußen synchron
mit den Datenstrobe DQS, das von dem Datenstrobepuffer 120 geliefert wird.
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Das Modusregister 50 hält entsprechend
einem Modusregistereinstellbefehl, der durch eine Kombination von
Steuersignalen von der Steuerschaltung 40 gegeben wird,
eine Betriebsart, die durch ein zu diesem Zeitpunkt zugeführtes Adresssignal
bezeichnet wird.
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Als nächstes wird eine in dem Eingabe/Ausgabepuffer
150 bereitgestellte Datenausgabeschaltung beschrieben, die einen
Aufbau hat, der eine hochpräzise
Einstellung der Datenausgabezeit bei einem Burstlesen ermöglicht.
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In der synchronen Halbleiterspeichervorrichtung 1000 ist
in dem Eingabe/Ausgabepuffer 150 eine Datenausgabesteuerschaltung 200 bereitgestellt.
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Wie in 3 dargestellt,
enthält
die Datenausgabesteuerschaltung 200: eine Ausgangssteuerschaltung 250,
die synchron zu dem internen Taktsignal CLKO arbeitet, wenn Daten
aus dem Speicherzellenfeld 100 ausgegeben werden sollen;
Verzögerungssteuereinheiten 210 und 220;
eine Signalausbreitungssteuerschaltung 230; eine Datenausgabeschaltung 240 sowie
Datenleitungen #D1 und #D2.
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Die Ausgabesteuerschaltung 250 gibt
auf der Grundlage des Pegels der aus dem Speicherzellenfeld 10 gelesenen
Daten Steuersignale ZRDH0 und ZRDL0 aus zum Einstellen des Pegels
des von der Datenausgabeschaltung 240 ausgegebenen Datensignals
DQ aus. Wenn das Datensignal DQ von der Datenausgabeschaltung 240 ausgegeben
werden soll, werden die Steuersignale ZRDH0 und ZRDL0 auf zueinander
komplementäre
Pegel gelegt. Wenn kein Datensignal DQ von der Datenausgabeschaltung 240 ausgegeben
werden soll, werden die Steuersignale ZRDH0 und ZRDL0 beide auf
H-Pegel gelegt,
um den Ausgang der Datenausgabeschaltung 240 in einen Zustand
mit hoher Impedanz zu versetzen.
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Auch wenn Details erst später beschrieben werden,
sei vorweggenommen, dass die Verzögerungssteuereinheit 210 das
Steuersignal ZRDH0 auf der Grundlage des Steuersignals von der Signalausbreitungssteuerschaltung 230 mit
einer von zwei verschiedenen Verzögerungszeiten ausgibt. Das
von der Verzögerungsschaltung 210 ausgegebene
Signal wird zum Steuersignal ZRDH. Das Steuersignal ZRDH wird der
Datenausgabeschaltung 240 zugeführt. In ähnlicher Weise gibt die Verzögerungssteuereinheit 220 das
Steuersignal ZRDL0 auf der Grundlage des Steuersignals von der Signalsausbreitungssteuerschaltung 230 mit
einer von zwei verschiedenen Verzögerungszeiten aus. Das von
der Verzögerungs steuereinheit 220 ausgegebene
Signal wird zum Steuersignal ZRDL. Das Steuersignal ZRDL wird der
Datenausgabeschaltung 240 zugeführt.
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Die Datenausgabeschaltung 240 enthält einen
p-Kanal-MOS-Transistor 242 und
einen n-Kanal-MOS-Transistor 243, die in Reihe zueinander zwischen
die Versorgungsspannung Vcc und die Massespannung GND geschaltet
sind, sowie einen Inverter 241. Dem Gate des p-Kanal-MOS-Transistors 242 wird
das Steuersignal ZRDH zugeführt.
Der Inverter 241 gibt ein Signal aus, das gegenüber dem Steuersignal
ZRDL pegelinvertiert ist. Dem Gate des n-Kanal-MOS-Transistors 243 wird
ein Ausgangssignal des Inverters 241 zugeführt.
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Wenn daher das Steuersignal ZRDH
auf H-Pegel liegt und das Steuersignal ZRDL auf L-Pegel, gibt die
Datenausgabeschaltung 240 an einem Knoten #D ein Datensignal
DQ mit L-Pegel aus. Wenn das Steuersignal ZRDH auf L-Pegel liegt
und das Steuersignal ZRDL auf H-Pegel, gibt die Datenausgabeschaltung 240 an
dem Knoten #D ein Datensignal DQ mit H-Pegel aus.
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Die Signalausbreitungssteuerschaltung 230 enthält eine
NAND-Schaltung 231,
einen Inverter 232, einen getakteten Inverter 233 und
eine Verriegelungsschaltung 235.
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Die NAND-Schaltung 231 gibt
als Ergebnis eines negativen logischen Produkts (d.h. einer NAND-Verknüpfung) der
Steuersignale ZRDH und ZRDL ein Signal aus. Der Inverter 232 gibt
ein Signal aus, das das pegelinvertierte Ausgangssignal der NAND-Schaltung 231 ist.
Der getaktete Inverter 233 gibt als Reaktion auf ein internes
Taktsignal CLKO auf L-Pegel und auf das invertierte Signal /CLKO
ein Signal aus, das das pegelinvertierte Ausgangssignal des Inverters 232 ist.
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Die Verriegelungsschaltung 235 enthält einen
Inverter 236 und einen getakteten Inverter 237. Der
Inverter 236 gibt als Ausbreitungszeitsteuersignal SIG
ein Signal aus, das durch pegelinvertieren des Ausgangssignals des
getakteten Inverters 233 gewonnen wird. Der getaktete Inverter 237 gibt
als Reaktion auf das interne Taktsignal CLKO auf H-Pegel und auf
das invertierte Signal /CLKO ein Signal aus, das das pegelinvertierte
Ausgangssignal des Inverters 236 ist. Somit hat die Verriegelungsschaltung 235 die
Funktion, temporär
ein Signal zu halten, dessen Pegel gegenüber dem des dem Inverter 236 zugeführten Signals
invertiert ist, wenn den zwei Steueranschlüssen des getakteten Inverters 237 nicht das
interne Taktsignal CLKO auf H-Pegel und das interne Taktsignal /CLKO
auf L-Pegel zugeführt
werden.
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Die Verzögerungssteuereinheit 210 weist zwischen
den Knoten #1 und #1a ein Übertragungsgatter 211 auf.
Wenn das Übertragungsgatter 211 an seinen
zwei Steueranschlüssen
das Ausbreitungssteuersignal SIG auf L-Pegel und das Ausbreitungszeitsteuersignal
/SIG auf H-Pegel empfängt,
gibt es das Steuersignal ZRDH0 als Steuersignal ZRDH aus.
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Die Verzögerungssteuereinheit 210 weist weiter
eine Verzögerungsschaltung 212 und
ein Übertragungsgatter 213 auf,
die in Reihe zueinander zwischen die Knoten #1 und #1a geschaltet
sind.
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Auch wenn Details erst später beschrieben werden,
sei vorweggenommen, dass in der Verzögerungsschaltung 212 eine
Mehrzahl von Invertern bereitgestellt sind, um ein Signal auszugeben,
das das Steuersignal ZRDH0 mit einer Verzögerung von einer bestimmten
Zeitspanne ist. Wenn das Übertragungsgatter 213 an
seinen zwei Steueranschlüssen
das Ausbreitungszeitsteuersignal /SIG auf L-Pegel und das Ausbreitungszeitsteuersignal
SIG auf H-Pegel empfängt, gibt
es ein Ausgangssignal der Verzögerungsschaltung 212 als
Steuersignal ZRDH aus.
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Somit kann die Verzögerungssteuereinheit 210 die
Ausbreitungszeitspanne des Steuersignals ZRDH0 von dem Knoten #1
zu dem Knoten #1a entsprechend den Ausbreitungszeitsteuersignalen
SIG und /SIG ändern.
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Die Steuereinheit 220 weist
zwischen den Knoten #2 und #2a ein Übertragungsgatter 221 auf. Das Übertragungsgatter 221 hat
die selbe Funktion wie das Übertragungsgatter 211,
daher wird seine detaillierte Beschreibung nicht wiederholt.
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Die Verzögerungssteuereinheit 220 weist weiter
eine Verzögerungsschaltung 222 und
ein Übertragungsgatter 223 auf,
die in Reihe zueinander zwischen Knoten #2 und #2a geschaltet sind.
Die Verzögerungsschaltung 222 hat
denselben Aufbau wie die Verzögerungsschaltung 212,
daher ihre seine detaillierte Beschreibung nicht wiederholt. Das Übertragungsgatter 223 hat
dieselbe Funktion wie das Übertragungsgatter 213,
daher wird seine detaillierte Beschreibung nicht wiederholt.
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Somit kann die Verzögerungsschaltung 220 die
Ausbreitungszeitspanne des Steuersignals ZRDL0 von dem Knoten #2
zu dem Knoten #2a entsprechend den Ausbreitungszeitsteuersignalen
SIG und /SIG ändern.
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Die Datenleitung #D1 verbindet den
Knoten #1a elektrisch mit dem Gate des p-Kanal-MOS-Transistors 242.
Somit überträgt die Datenleitung
#D1 das von der Verzögerungssteuereinheit 210 ausgegebene
Steuersignal ZRDH zu der Datenausgabeschaltung 240.
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Die Datenleitung #D2 verbindet den
Knoten #2a elektrisch mit dem Inverter 241. Somit überträgt die Datenleitung
#D2 das von der Verzögerungssteuereinheit 220 ausgegebene
Steuersignal ZRDL zu der Datenausgabeschaltung 240.
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Die Datenausgabesteuerschaltung 200 enthält weiter
einen p-Kanal-MOS-Transistor 215,
der zwischen der Versorgungsspannung Vcc und der Datenleitung #D1
bereitgestellt ist, und einen p-Kanal-MOS-Transistor 216,
der zwischen der Versorgungsspannung Vcc und der Datenleitung #D2
bereitgestellt ist.
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Dem Gate der p-Kanal-MOS-Transistoren 215 und 216 wird
ein Vorladesignal PR zugeführt. Wenn
das Vorladesignal PR auf L-Pegel gelegt wird, werden die Steuersignale
ZRDH und ZRDL unabhängig
von den Spannungspegeln der Steuersignale ZRDH0 und ZRDL0 auf H-Pegel
gelegt. Wenn das Vorladesignal PR auf H-Pegel gelegt wird, sind
die Spannungspegel der Steuersignale ZRDH und ZRDL jeweils dieselben
wie die Spannungspegel der Steuersignale ZRDH0 und ZRDL0.
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Im folgenden wird der interne Aufbau
der Verzögerungsschaltung 212 beschrieben.
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Wie in 4 dargestellt,
sind in der Verzögerungsschaltung 212n Verzögerungselemente 212.1 bis 212.n hintereinander
geschaltet. Das Verzögerungselement 212.1 weist
Inverter 217 und 218 auf, die hintereinander geschaltet
sind. Jedes der Verzögerungselemente 212.2 bis 212.n hat
denselben Aufbau wie das Verzögerungselement 212.1,
daher wird ihre detaillierte Beschreibung nicht wiederholt. Die Verzögerungsschaltung 212 kann
somit die Ausbreitungszeitspanne des Steuersignals ZRD0 von dem Knoten
#1 zu dem Knoten #1a je nach Anzahl der Verzögerungselemente verlängern.
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Die Verzögerungsschaltung 222 hat
denselben Aufbau wie die Verzögerungsschaltung 212,
daher wird ihre detaillierte Beschreibung nicht wiederholt.
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Im Allgemeinen sind die Zeitspanne,
in der der p-Kanal-MOS-Transistor 242 in
der in 3 dargestellten
Datenausgabe schaltung 240 eingeschaltet ist und das Datensignal
DQ ausgegeben wird (im folgenden als H-Pegel-Ausgabezeitspanne bezeichnet),
und die Zeitspanne, in der der n-Kanal-MOS-Transistor 243 eingeschaltet
ist und das Datensignal DQ ausgegeben wird (im folgenden als l-Pegel-Ausgabezeitspanne
bezeichnet) bedingt durch Schwankungen bei der Serienfertigung und dergleichen
nicht immer gleich. Durch Einstellen der Anzahl von Verzögerungselementen
in den Verzögerungsschaltungen 212 und 222 wird
es möglich,
die H-Pegel-Ausgabezeitspanne und die L-Pegel-Ausgabezeitspanne des ersten Datenwerts
bei einem Burstlesevorgang auf den gleichen Wert einzustellen, wie
später
beschrieben wird.
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Mit Bezug auf 5 wird angenommen, dass bei der synchronen
Halbleiterspeichervorrichtung 1000 nach der vorliegenden
Ausführungsform die
notwendige Taktzahl CL von der Ausgabe eines Steuerbefehls COM bis
zur Datenausgabe auf "2" eingestellt ist.
Weiterhin sei angenommen, dass die Pegel der in einem Burstlesevorgang
aus dem Speicherfeld 100 gelesenen Daten die Reihenfolge "H, L, H, L, H, L" aufweisen. Es sei
auch angenommen, dass die in den Verzögerungsschaltungen 212 und 222 eingestellte
vorbestimmte Verzögerungszeit
so gewählt
ist, dass tLZ gleich groß wird
wie tAC.
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In der vorliegenden Ausführungsform
wird angenommen, dass zwischen der synchronen Halbleiterspeichervorrichtung 1000 und
dem DRAM-Controller 1100, die in 1 gezeigt sind, eine Schaltung bereitgestellt
ist, um eine Datenleitung, die das von der synchronen Halbleiterspeichervorrichtung 1000 ausgegebene
Datensignal DQ zu dem DRAM-Controller 1100 übertragt,
auf Vcc/2 vorzuladen. In 5 stellt
DQ den Spannungspegel der Datenleitung dar. Zur Vereinfachung der
Beschreibung wird angenommen, dass der Zeitpunkt, in dem das Datensignal
DQ von der Datenausgabeschaltung 240 ausgegeben wird, derselbe
ist wie der Zeitpunkt, in dem das Datensignal DQ von der synchronen
Halb leiterspeichervorrichtung 1000 ausgegeben und zu der
Datenleitung übertragen
wird.
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Mit Bezug auf 2, 3 und 5 wird im Folgenden ein Burstlesevorgang
in der synchronen Halbleiterspeichervorrichtung beschrieben. Zu
dem Zeitpunkt t1 empfängt
die synchrone Halbleiterspeichervorrichtung 1000 einen
Lesebefehl READ, der einer der Steuerbefehle ist. Zum Zeitpunkt
t1 sind die Datenleitungen #D1 und #D2 in der Ausgangssteuerschaltung 200 vorgeladen,
und das Vorladesignal PR liegt auf L-Pegel. Somit liegen die Steuersignale ZRDH
und ZRDL auf H-Pegel. Von dem Zeitpunkt t2 an werden Daten einer
Mehrzahl von Speicherzellen in einer gewünschten Bank des Speicherzellenfelds 100 kontinuierlich
der Ausgabesteuerschaltung 250 zugeführt. Gleichzeitig wird das
Vorladen beendet, um Daten auszugeben, die der Ausgabesteuerschaltung 250 zugeführt wurden.
Demzufolge wird das Vorladesignal PR auf H-Pegel gelegt.
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Auch nach dem Beenden des Vorladens
bleiben die Steuersignale ZRDH und ZRDL auf H-Pegel, und somit wird
der Pegel des Ausgangssignals der NAND-Schaltung 231 auf
L-Pegel gelegt. Dementsprechend wird das Ausgangssignal des Inverters 232 auf
H-Pegel gelegt. Zum Zeitpunkt t3, wenn das interne Taktsignal CLKO
den L-Pegel erhält,
gibt der getaktete Inverter 233 ein Signal aus, dessen
Pegel gegenüber
dem Ausgangssignal des Inverters 232 invertiert ist. Somit
wird das Ausbreitungssteuersignal SIG auf H-Pegel gelegt. Auch wenn
danach das interne Taktsignal CLKO den H-Pegel erhält, wird
das Ausbreitungszeitsteuersignal SIG durch den Betrieb der getakteten
Inverter 233 und 237 auf H-Pegel gehalten, bis die Spannungspegel
der Steuersignale ZRDH und ZRDL sich ändern.
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Zum Zeitpunkt t4 gibt die Ausgabesteuerschaltung 250 die
Steuersignale ZRDH0 auf L-Pegel und ZRDL0 auf H-Pegel aus, um das
Datensignal DQ mit H-Pegel als ersten Datenwert in dem Burstle sevorgang
von der Datenausgabeschaltung 240 zu liefern. Zum Zeitpunkt
t4 liegt das Ausbreitungssteuersignal SIG auf H-Pegel, und daher wird nur das Übertragungsgatter 213 in
der Verzögerungssteuereinheit 210 eingeschaltet.
In ähnlicher
Weise wird nur das Übertragungsgatter 223 in
der Verzögerungssteuereinheit 220 eingeschaltet.
Beim Übertragen
des Steuersignals ZRDH0 von dem Knoten #1 über die Verzögerungsschaltung 212 zu
dem Knoten #1a wird es also mit einer vorbestimmten Verzögerungszeit (z.B.
der Zeit T1), die durch die Verzögerungsschaltung 212 eingestellt
ist, von dem Knoten #1 zu dem Knoten #1a übertragen. Demzufolge wird
das Steuersignal ZRDH0, das zum Zeitpunkt t4 auf L-Pegel liegt,
zum Steuersignal ZRDH, das zu einem Zeitpunkt t5 auf L-Pegel liegt,
d.h. nach einer Zeitspanne T1 von dem Zeitpunkt t4 aus.
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In ähnlicher Weise wird das Steuersignal ZRDL0
beim Übertragen
von dem Knoten #2 über
die Verzögerungsschaltung 222 zu
dem Knoten #2a mit einer vorbestimmten Verzögerungszeit (z.B. der Zeit T1),
die von der Verzögerungsschaltung 222 eingestellt
ist, von dem Knoten #2 zu dem Knoten #2a übertragen. Daher wird das Steuersignal
ZRDL0, das zum Zeitpunkt t4 auf H-Pegel liegt, zum Steuersignal ZRDL,
das zum Zeitpunkt t5 auf H-Pegel liegt, d.h. nach der Zeitspanne
T1 von dem Zeitpunkt t4 aus. Die Zeitspanne von dem Zeitpunkt t4
aus, in dem die Ausgabesteuerschaltung 250 die Steuersignale ZRDH0
und ZRDL0 zum Ausgeben des ersten Datensignals DQ von der Datenausgabeschaltung 240 ausgibt,
bis zum dem Zeitpunkt t5, in dem sich der Spannungspegel an dem
Knoten #D der Datenausgabeschaltung 240 zu ändern beginnt,
ist tLZ.
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Wenn zum Zeitpunkt t5 das Steuersignal ZRDH
auf L-Pegel liegt und das Steuersignal ZRDL auf H-Pegel, gibt die
Datenausgabeschaltung 240 zum Zeitpunkt t6 das Datensignal
DQ mit H-Pegel aus.
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Weiterhin wird zum Zeitpunkt t6,
wenn das interne Taktsignal CLKO den L-Pegel erhält, der getaktete Inverter 233 eingeschaltet.
Zum Zeitpunkt t6 liegt das Steuersignal ZRDH auf L-Pegel und das Steuersignal
ZRDL auf H-Pegel, daher erhält
der Pegel des Ausgangssignals der NAND-Schaltung 231 den
H-Pegel. Demzufolge wird das Ausbreitungszeitsteuersignal SIG auf
L-Pegel gelegt. Insbesondere wird in einem Burstlesevorgang, wenn
die Steuersignale ZRDH und ZRDL zum Einstellen des Pegels des ersten
Datenwertes zueinander komplementäre Pegel erhalten und anschließend das
interne Taktsignal CLKO den L-Pegel erreicht, das Ausbreitungszeitsteuersignal
SIG durch den Betrieb der Signalausbreitungssteuerschaltung 230 auf
L-Pegel gehalten.
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Wenn das Ausbreitungszeitsteuersignal
SIG auf L-Pegel liegt, wird in der Verzögerungssteuereinheit 210 das Übertragungsgatter 213 ausgeschaltet und
das Übertragungsgatter 211 eingeschaltet.
In gleicher Weise wird in der Verzögerungssteuereinheit 220 das Übertragungsgatter 223 ausgeschaltet
und das Übertragungsgatter 221 eingeschaltet.
Beim Übertragen
des Steuersignals ZRDH0 von dem Knoten #1 über das Übertragungsgatter 211 zu
dem Knoten #1a wird es um die Zeitspanne schneller von dem Knoten
#1 zu dem Knoten #1a übertragen,
die dadurch gespart wird, dass es nicht durch die Verzögerungsschaltung 212 läuft.
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Beim Übertragen des Steuersignals
ZRDL0 von dem Knoten #2 über
das Übertragungsgatter 221 zu
dem Knoten #2a wird es in ähnlicher
Weise um die Zeitspanne schneller von dem Knoten #2 zu dem Knoten
#2a übertragen,
die dadurch gespart wird, dass es nicht durch die Verzögerungsschaltung 222 läuft.
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Zum Ausgeben eines Datensignals DQ
mit L-Pegel als zweitem Datenwert in dem Burstlesevorgang von der
Datenausgabeschaltung 240 werden zum Zeitpunkt t7 von der
Ausgabesteuerschaltung 250 das Steuersignal ZRDH0 mit H-Pegel
und das Steuersignal ZRDL0 mit L-Pegel ausgegeben.
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Das Steuersignal ZRDH0 mit H-Pegel
wird über
das Übertragungsgatter 211 geleitet
und wird zum Steuersignal ZRDH mit H-Pegel. Das Steuersignal ZRDL0
mit L-Pegel wird durch das Übertragungsgatter 221 geleitet
und wird zum Steuersignal ZRDL mit L-Pegel. Demzufolge gibt die
Datenausgabeschaltung 240 zum Zeitpunkt t8 das Datensignal
DQ mit L-Pegel aus. Die Zeitspanne T2 zwischen dem Zeitpunkt t7
und dem Zeitpunkt t8 stellt die Zeitspanne dar, die notwendig ist,
um den zweiten und die folgenden Datenwerte von der Datenausgabeschaltung 240 auszugeben.
Die Zeitspanne T2 ist auch die Zeitspanne, die erforderlich ist,
damit z.B. ein Signal mit H-Pegel den L-Pegel erreicht, d.h. die
Zeit, die erforderlich ist, damit der invertierte Pegel erreicht
wird. Somit ist die Zeitspanne T2/2, d.h. die Hälfte der Zeitspanne T2, gleich
groß wie
die Zeitspanne, in der der Spannungspegel eines Signals ausgehend
von Vcc/2 den H-Pegel bzw. den L-Pegel erreicht.
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Zum Ausgeben des Datensignals DQ
mit H-Pegel als drittem Datenwert in dem Burstlesevorgang von der
Datenausgabeschaltung 240 werden zum Zeitpunkt t9 von der
Ausgabesteuerschaltung 250 die Steuersignale ZRDH0 mit
L-Pegel und ZRDL0 mit H-Pegel ausgegeben. Demzufolge gibt die Ausgabesteuerschaltung 250 das
Datensignal DQ mit H-Pegel nach der Zeitspanne T2 von dem Zeitpunkt
t9 aus. Dabei sind die jeweils in den Verzögerungsschaltungen 212 und 222 eingestellten
vorbestimmten Ausbreitungszeitspannen so eingestellt, dass die Werte
tLZ und tAC gleich groß werden. Dementsprechend
hat die Zeitspanne von dem Zeitpunkt t9 bis zum Zeitpunkt t10 nach
Ablauf der Zeitspanne T2/2 den Wert tAC. Somit werden die Zeitspanne,
in der der erste Datensignalwert DQ auf H-Pegel gehalten wird, und
die Zeitspannen, während
derer der zweite und die folgenden Datensignalwerte DQ auf L-Pegel
bzw. H-Pegel gehalten werden, gleich groß.
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Wie oben beschrieben kann bei der
synchronen Halbleiterspeichervorrichtung 1000 nach der
ersten Ausführungsform
bei einem Burstlesevorgang die Zeitspanne, während der ein Datensignal einen Spannungspegel
hält, unabhängig von
der Reihenfolge der Lesedatensignale konstant gehalten werden. Dementsprechend
werden in dem Burstlesevorgang auch die Einstellzeit und die Haltezeit
der von der synchronen Halbleiterspeichervorrichtung 1000 ausgegebenen
Datensignale konstant. Somit ist es möglich, Datensignale exakter
mit einer Datenlesevorrichtung oder dergleichen zu lesen, die außerhalb der
synchronen Halbleiterspeichervorrichtung 1000 bereitgestellt
ist.
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Auch wenn eine Schwankung der elektrischen
Eigenschaften von Datenausgabeschaltungen auftritt, die in seriengefertigten
synchronen Halbleiterspeichervorrichtungen enthalten sind, und die
Einstellzeit und die Haltezeit eine gewisse Abweichung aufweisen,
wird es besser möglich,
Daten mit einer Datenlesevorrichtung zu lesen. Somit sinkt die Anzahl
der Produkte, die ansonsten als fehlerhaft angesehen würden, und
die Produktionsausbeute kann verbessert werden.
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Im Allgemeinen tritt eine Schwankung
der elektrischen Eigenschaften von Vorrichtungen in den seriengefertigten
synchronen Halbleiterspeichervorrichtungen auf. Somit sind manchmal
die Signalausbreitungszeit der Verzögerungsschaltung 212 und die
Signalausbreitungszeit der Verzögerungsschaltung 222 zum
Einstellen des Wertes von tLZ in der Datenausgabesteuerschaltung 200 nicht
dieselben. Im folgenden wird ein Aufbau zum Einstellen der Ausbreitungszeit
der Verzögerungsschaltungen
beschrieben.
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Wie in 6 dargestellt
unterscheidet sich eine Datenausgabesteuerschaltung 200a von
der in 3 dargestellten
Datenausgabesteuerschaltung 200 nach der ersten Ausführungsform
darin, dass anstelle der Verzögerungssteuereinheit 210 eine
Verzöge rungssteuereinheit 210a bereitgestellt
ist, und dass anstelle der Verzögerungssteuereinheit 220 eine
Verzögerungssteuereinheit 220a bereitgestellt ist.
Aufbau und Funktion sind ansonsten dieselben wie bei der Datenausgabeschaltung 200,
daher wird ihre detaillierte Beschreibung nicht wiederholt.
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Die Verzögerungssteuereinheit 210a unterscheidet
sich von der Verzögerungssteuereinheit 210 darin,
dass anstelle der Verzögerungsschaltung 212 eine
Verzögerungsschaltung 212a bereitgestellt
ist. Aufbau und Funktion sind ansonsten dieselben wie bei der Verzögerungssteuereinheit 210,
daher wird ihre detaillierte Beschreibung nicht wiederholt.
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Die Verzögerungssteuereinheit 220a unterscheidet
sich von der Verzögerungssteuereinheit 220 darin,
dass anstelle der Verzögerungsschaltung 222 eine
Verzögerungsschaltung 222a bereitgestellt
ist. Aufbau und Funktion sind ansonsten dieselben wie bei der Verzögerungssteuereinheit 220,
daher wird ihre detaillierte Beschreibung nicht wiederholt.
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Als nächstes wird der interne Aufbau
der Verzögerungsschaltung 212a beschrieben,
deren Funktion darin besteht, die Signalausbreitungszeit einzustellen.
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Wie in 7 dargestellt,
sind in der Verzögerungsschaltung 212a eine
Verzögerungszeiteinstellschaltung 260 und
ein Inverter 219 hintereinander geschaltet.
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Die Ausbreitungszeiteinstellschaltung 260 enthält n Inverter 260.1 bis 260.n,
die parallel geschaltet sind. Der Inverter 260.1 enthält eine
Sicherung 61, einen p-Kanal-MOS-Transistor 62,
einen n-Kanal-MOS-Transistor 63 und eine Sicherung 61a, die
in Reihe zwischen die Versorgungsspannung Vcc und die Massespannung
GND geschaltet sind. Jeder der Inverter 260.2 bis
260.n hat
denselben Aufbau wie der Inverter 260.1, daher wird ihre
detaillierte Beschreibung nicht wiederholt.
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Ein Signal von dem Knoten #1 wird
den Gates des p-Kanal-MOS-Transistors 62 und
des n-Kanal-MOS-Transistors 63 in dem Inverter 260.1 zugeführt. In ähnlicher
Weise wird das Signal von dem Knoten #1 den Gates der p-Kanal-MOS-Transistoren
und der n-Kanal-MOS-Transistoren
in jedem der Inverter 260.2 bis 260.n zugeführt. Ein
von einem Verbindungsknoten #N zwischen dem p-Kanal-MOS-Transistor 62 und
dem n-Kanal-MOS-Transistor 63 des Inverters 260.1 ausgegebenes
Signal wird über
den Inverter 219 als Signal mit einem invertierten Pegel
zu dem Übertragungsgatter 213 ausgegeben.
In ähnlicher
Weise wird das von den Verbindungsknoten zwischen den p-Kanal-MOS-Transistoren
und den n-Kanal-MOS-Transistoren
jedes der Inverter 260.2 bis 260.n ausgegebene
Signal über
den Inverter 219 als Signal mit invertiertem Pegel zu dem Übertragungsgatter 213 übertragen.
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Wenn die Sicherungen 61 und 61a nicht durchgebrannt
sind, gibt der Inverter 260.1 ein gegenüber dem von dem Knoten #1 eingegebenen
Signal pegelinvertiertes Signal an den Inverter 219 aus. In ähnlicher
Weise gibt jeder der Inverter 260.2 bis 260.n,
wenn die zwei Sicherungen in dem betreffenden Inverter nicht durchgebrannt
sind, ein gegenüber dem
von dem Knoten #1 eingegebenen Signal pegelinvertiertes Signal an
den Inverter 219 aus.
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Daraus folgt, dass die Inverter 260.1 bis 260.n in
der Ausbreitungszeiteinstellschaltung 260 parallel zu einander
geschaltet sind. Durch Durchbrennen der zwei Sicherungen eines der
Inverter 260.1 bis 260.n (im folgenden als Sicherungsgruppe bezeichnet)
durch einen Laserstrahl oder dergleichen kann die Treiberfähigkeit
der Ausbreitungszeiteinstellschaltung 260 eingestellt werden.
Insbesondere erhält
die Ausbreitungszeiteinstellschaltung 260 eine geringere
Treiberfähigkeit,
wenn eine größere An zahl
von Sicherungsgruppen durchgebrannt sind, und die Ausbreitungszeiteinstellschaltung 260 erhält eine
höhere
Treiberfähigkeit,
wenn eine kleinere Anzahl von Sicherungsgruppen durchgebrannt sind. Wenn
die Treiberfähigkeit
der Ausbreitungszeiteinstellschaltung 260 kleiner wird,
wird die Zeit, nach der das von dem Knoten #1 eingegebene Signal
als Signal mit invertiertem Pegel von dem Knoten #N ausgegeben wird
(im folgenden auch als Signalpegelübergangszeit bezeichnet) größer. Wenn
die Treiberfähigkeit
der Ausbreitungszeiteinstellschaltung 260 größer wird,
wird die Signalpegelübergangszeit
kürzer.
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Wenn der Spannungspegel des von dem Knoten
#N gelieferten Signals einen vorbestimmten Schwellenwert über- oder
unterschreitet, gibt der Inverter 219 ein Signal aus, dessen
Pegel gegenüber dem
von dem Knoten #N gelieferten Signal invertiert ist. Insbesondere
hat der Inverter 219 die Funktion, zu bestimmen, ob das
Eingangssignal kleiner oder größer als
ein vorbestimmter Schwellwert ist.
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Wenn die Signalpegelübergangszeit
groß wird,
wird auch die Zeitspanne, nach der das von dem Knoten #N gelieferte
Signal von dem Inverter 219 als Signal mit invertiertem
Pegel ausgegeben wird, größer. Anders
ausgedrückt
steigt die Signalausbreitungszeit der Verzögerungsschaltung 212a.
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Wenn die Signalpegelübergangszeit
klein wird, wird auch die Zeitspanne, nach der das von dem Knoten
#N gelieferte Signal von dem Inverter 219 als Signal mit
invertiertem Pegel ausgegeben wird, kürzer. Anders ausgedrückt sinkt
die Signalausbreitungszeit der Verzögerungsschaltung 212a.
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Die Verzögerungsschaltung 222a hat
denselben Aufbau und dieselbe Funktion wie die Verzögerungsschaltung 212a,
daher wird ihre detaillierte Beschreibung nicht wiederholt.
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Somit kann durch die Anzahl von Sicherungsgruppen,
die in den Verzögerungsschaltungen 212a und 222a durchgebrannt
sind, die Signalausbreitungszeit der Verzögerungsschaltungen 212a und 222a eingestellt
werden.
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Wie oben beschrieben ist es bei der
synchronen Halbleiterspeichervorrichtung 1000 nach der
Abwandlung der ersten Ausführungsform
auch dann, wenn elektrische Eigenschaften bei der Serienfertigung
schwanken und nach dem Produkttest festgestellt wird, dass tLZ außerhalb
des gewünschten
Bereichs liegt, möglich,
tLZ innerhalb des gewünschten Bereichs
einzustellen, indem die Signalausbreitungszeit der Verzögerungsschaltungen 212a und 222a eingestellt
wird. Demzufolge kann die Herstellungsausbeute verbessert werden.
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Auch wenn in der ersten Ausführungsform und
ihrer Abwandlung eine durch ein DDR-SDRAM vertretene synchrone Halbleiterspeichervorrichtung beschrieben
wurde, ist die Anwendung der vorliegenden Erfindung nicht auf das
Gebiet eingeschränkt,
in dem die synchrone Halbleiterspeichervorrichtung ein DDR-SDRAM
ist. Wenn die synchrone Halbleiterspeichervorrichtung ein Speicher
mit einer anderen Spezifikation ist, z.B. ein SDRAM, kann der Datenausgabezeitablauf
in einem Burstlesevorgang ebenfalls durch Anwenden der Datenausgabesteuerschaltung 200 oder 200a auf
die Dateneingabe/Ausgabeschaltung eingestellt werden.