DE10338678B4

DE10338678B4 - Vorrichtung und Verfahren zum Testen von zu testenden Schaltungseinheiten

Info

Publication number: DE10338678B4
Application number: DE10338678A
Authority: DE
Inventors: Erwin Thalmann
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-08-22
Filing date: 2003-08-22
Publication date: 2006-04-20
Anticipated expiration: 2023-08-23
Also published as: US20050044462A1; DE10338678A1; US7228477B2

Abstract

Testvorrichtung zum Testen einer zu testenden Schaltungseinheit (117), mit:
a) einer Solldaten-Erzeugungseinheit (200) zur Erzeugung eines Solldatenstroms (201), welcher der zu testenden Schaltungseinheit (117) zuführbar ist;
b) einer Vergleichseinrichtung (103) zum Vergleichen eines von der zu testenden Schaltungseinheit (117) in Abhängigkeit von dem zugeführten Solldatenstrom (201) ausgegebenen Istdatenstroms (100) mit dem Solldatenstrom (201); und
c) einer Kompressionseinrichtung (104) zur Komprimierung eines von der Vergleichseinrichtung (103) in Abhängigkeit von dem Vergleich ausgegebenen Zwischenergebnissignals (108) in ein Testergebnissignal (106), und
d) eine Zwischenspeichereinrichtung (109) zur Zwischenspeicherung des von der Vergleichseinrichtung (103) ausgegebenen Zwischenergebnissignals (108),
dadurch gekennzeichnet, dass die Testvorrichtung weiter aufweist:
e) eine Ausleseeinheit (111) zum Auslesen des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108), wobei die Ausleseeinheit (111) derart ausgelegt ist, eine Aufteilung des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) in separate Ergebnisblöcke (118) bereitzustellen.

Description

Die EP 1061526 A1 beschreibt einen Halbleiterspeicherchip, der ein Speicherfeld einschließlich zu testender Speicherkomponenten, einen Mustergenerator zum Bereitstellen von Referenzdaten, die in das Speicherfeld einzugeben und in diesem zu speichern sind und einen Komparator umfasst, der auf dem Speicherchip gebildet ist, um die Referenzdaten von dem Vergleichsgenerator und die gespeicherten Daten von dem Speicherfeld zu vergleichen.

Die DE 101 22 619 C1 beschreibt eine Testschaltung zum Testen einer Synchronschaltung, die einen Testdatenmustergenerator, eine Datenvergleichsschaltung, eine erste Fehlerkompressionsschaltung und eine zweite Fehlerkompressionsschaltung enthält. Die Testschaltung enthält ferner ein Datenregisterfeld zum Zwischenspeichern von erzeugten Fehlerdatenworten.

Die vorliegende Erfindung betrifft allgemein Testvorrichtungen zum Testen von zu testenden Schaltungseinheiten, und betrifft insbesondere eine Testvorrichtung mit einer Solldaten-Erzeugungseinheit zur Erzeugung eines Solldatenstroms, welcher der zu testenden Schaltungseinheit zuführbar ist, einer Vergleichseinrichtung zum Vergleichen eines von der zu testenden Schaltungseinheit in Abhängigkeit von dem zugeführten Solldatenstrom ausgegebenen Istdatenstroms mit dem Solldatenstrom und einer Kompressionseinrichtung zum Komprimieren eines von der Vergleichseinrichtung in Abhängigkeit von dem Vergleich ausgegebenen Zwischenergebnissignals in ein Testergebnissignal.

Eine derartige Testvorrichtung ist beispielhaft in 2 dargestellt, wobei dieselbe beispielsweise eingesetzt wird, um Arbeitsspeicher von elektronischen Schaltungseinheiten (Chips) mit speziellen Testmodes (TM) zu testen. Als ein derartiger Testmodus ist beispielsweise der ACTM-Testmode (Advanced Compression Testmode) bekannt. Vorteile eines derartigen Testmodes bestehen zum einen darin, dass die zu testende Schaltungseinheit intern mittels 16 I/O-Anschlussstiften getestet wird, wodurch eine Testzeit gespart wird, und zum anderen darin, dass ein Testvergleich intern erfolgt, d.h. gelesene und erwartete Daten bzw. Istdatenströme und Solldatenströme werden intern verglichen.

Darüber hinaus erfolgt in vorteilhafter Weise eine Datenkomprimierung in einer Kompressionseinrichtung zu 1 Bit. Diese komprimierte Testinformation wird anschließend über einen einzigen I/O-Anschlussstift ausgegeben.

Auf diese Weise ist es mit herkömmlichen Testvorrichtungen möglich, zu bestimmen, ob eine zu testende Schaltungseinheit einen Fehler aufweist oder ob dieselbe fehlerfrei funktioniert. Tritt im Verlauf eines Tests der zu testenden Schaltungseinheit nur ein einziger Fehler auf, so wird ein auf 1 Bit komprimiertes Testergebnissignal derart gesetzt, dass eine fehlerhafte Funktion der zu testenden Schaltungseinheit angezeigt wird.

In nachteiliger Weise ist es jedoch nicht möglich, zu bestimmen, an welcher Stelle und/oder zu welchem Zeitpunkt des Tests ein Fehler in der zu testenden Schaltungseinheit festgestellt wurde.

Weiterhin werden bei sogenannten DDR-Speicherbausteinen (DDR = Double Data Rate, doppelte Datenrate) pro Datenzugriff jeweils immer gerade Daten und ungerade Daten, welche an der steigenden bzw. fallenden Taktflanke geschrieben bzw. gelesen werden, bereitgestellt. Wird die zu testende Schaltungseinheit intern mit einer Bitbreite von 16 betrieben, so werden bei einem Lesen bzw. Schreiben jeweils 32 Bit, d.h. 16 Bit ungerader Daten und 16 Bit gerader Daten bereitgestellt, wobei diese dann anschließend zu 1 Bit des Testergebnissignals in der Kompressionseinrichtung komprimiert werden. Diese komprimierte Testinformation wird in herkömmlicher Weise über einen I/O-Anschlussstift (Pin) der Testvorrichtung ausgegeben.

Es ist somit ein wesentlicher Nachteil herkömmlicher Testvorrichtungen, dass keine exakte Fehlerzuordnung bereitgestellt wird. Werden beispielsweise 32-Bit-Datenströme zu einem Testergebnissignal von einem Bit komprimiert, dann kann unzweckmäßigerweise eine exakte Fehleradresse nicht mehr lokalisiert werden. Damit ist eine korrekte physikalische Fehleranalyse in nachteiliger Weise nicht mehr möglich, die jedoch dann erforderlich ist, wenn die zu testende Schaltungseinheit analysiert bzw. zerlegt wird.

Bei der Herstellung von Schaltungseinheiten ist lediglich die Kenntnis von Bedeutung, ob die Schaltungseinheit fehlerfrei (d.h. "pass") oder fehlerbehaftet (d.h. "fail") ist. Die exakten Fehleradressen für eine Lokalisierung an der zu testenden Schaltungseinheit sind jedoch für Fehleranalysen entscheidend.

Zur Lösung dieses Problems wurde vorgeschlagen, den entsprechenden ACTM-Test, welcher eine 32:1 Komprimierung aufweist, in einen Test ohne ACTM umzuschreiben, damit die zu testende Schaltungseinheit ohne eine Kompression getestet wird. Hierbei ergibt sich jedoch der Nachteil, dass ein zusätzlicher Aufwand für das Schreiben eines neuen Tests, d.h. ein zusätzlicher Programmieraufwand vorhanden ist.

Weiterhin ist es unzweckmäßig, dass eine neue Fehlerquelle bei einem Konvertieren eines Tests in einen Nicht-ACTM-Test auftreten kann. Weiterhin ist es nachteilig, dass ein derartiger Test ein von einem ACTM-Test verschiedenes Testgerät benötigt, so dass Daten über sämtliche I/O-Anschlussstifte geschrieben bzw. gelesen werden. Schließlich ist es ein Nachteil eines derartigen Tests, dass die Testzeit erhöht ist und dass die Tests in ihrer Grundorganisation getestet werden (×4, ×8 oder ×16).

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Testvorrichtung und ein Verfahren bereitzustellen, bei welchen neben der Erzeugung eines komprimierten Testergebnissignals eine Lokalisierung der exakten Fehleradresse ermöglicht wird.

Diese Aufgabe wird erfindungsgemäß durch eine Testvorrichtung mit den Merkmalen des Patentanspruchs 1 gelöst.

Ferner wird die Aufgabe durch ein im Patentanspruch 9 angegebenes Verfahren gelöst.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein wesentlicher Gedanke der Erfindung besteht darin, die durch einen Vergleich zwischen einem Solldatenstrom und Istdatenströmen erhaltenen Ergebnisse in einer Zwischenspeichereinrichtung zu speichern und diese dann sukzessive über einen Adressbus, mit welchem die zu testende Schaltungseinheit adressiert wird, auszulesen.

Somit besteht der Vorteil der vorliegenden Erfindung darin, dass neben einem Vorhandensein eines Testergebnissignals ein auftretender Fehler lokalisiert werden kann.

In nachteiliger Weise liefert die in 2 veranschaulichte Testvorrichtung nach dem Stand der Technik lediglich ein komprimiertes 1-Bit-Testergebnissignal.

In der in 2 gezeigten herkömmlichen Testvorrichtung zum Testen von zu testenden Schaltungseinheiten, die in 2 nicht gezeigt sind, werden aus der zu testenden Schaltungseinheit gerade Istdatenströme und ungerade Istdatenströme, welche jeweils 16-Bit-breit sind, nach einer Beaufschlagung mit Solldaten gewonnen. Einer Vergleichseinheit werden weiterhin Solldatenströme zugeführt, welche 32-Bit-breit sind.

Die Vergleichseinheit gibt einen 32-Bit-breiten Zwischenergebnisdatenstrom aus, welcher dann in einer Kompressionseinheit komprimiert wird, um ein 1-Bit-breites Testergebnissignal bereitzustellen. In dem herkömmlichen Verfahren zum Testen von zu testenden Schaltungseinheiten ist es lediglich möglich, festzustellen, ob ein Fehler in der zu testenden Schaltungseinheit bei einem Test aufgetreten ist, nicht jedoch, den Fehler zu lokalisieren.

In vorteilhafter Weise nutzt das erfindungsgemäße Verfahren den von der Vergleichseinheit ausgegebenen Zwischenergebnisdatenstrom und speichert Zwischenergebnisse in einer Zwischenspeichereinrichtung ab. Diese Zwischenergebnisse werden in vorteilhafter Weise schließlich über einen Adressbus (nicht gezeigt), mit welchem die zu testende Schaltungseinheit (nicht gezeigt) angesteuert wird, auszugeben.

Somit ist es zweckmäßig, dass mit der Testvorrichtung und dem Verfahren gemäß der vorliegenden Erfindung eine exakte Fehleradresse lokalisiert werden kann, wobei das vorhandene Herstellungsgerät (Produktionsequipment) eingesetzt werden kann. Gleichzeitig ist es ein Vorteil, dass eine Verbindung zwischen der Testvorrichtung und der zu testenden Schaltungseinheit (HIFIX) beibehalten werden kann. Das in der Testvorrichtung durchgeführte herkömmliche Testverfahren wird durch die erfindungsgemäße Testvorrichtung in vorteilhafter Weise nicht beeinträchtigt.

Die erfindungsgemäße Testvorrichtung zum Testen einer zu testenden Schaltungseinheit weist somit im Wesentlichen auf:

a) eine Solldaten-Erzeugungseinheit zur Erzeugung eines Solldatenstroms, welcher der zu testenden Schaltungseinheit zuführbar ist;
b) eine Vergleichseinrichtung zum Vergleichen eines von der zu testenden Schaltungseinheit in Abhängigkeit von dem zugeführten Solldatenstrom ausgegebenen Istdatenstroms mit dem Solldatenstrom; und
c) eine Kompressionseinrichtung zur Komprimierung eines von der Vergleichseinrichtung in Abhängigkeit von dem Vergleich zwischen dem Istdatenstrom und dem Solldatenstrom ausgegebenen Zwischenergebnissignals in ein Testergebnissignal, wobei die Testvorrichtung weiter eine Zwischenspeichereinrichtung zur Zwischenspeicherung des von der Vergleichseinrichtung ausgegebenen Zwischenergebnissignals und eine Ausleseeinheit zum Auslesen des in der Zwischenspeichereinrichtung zwischengespeicherten Zwischenergebnissignals aufweist, wobei die Ausleseeinheit derart ausgelegt ist, dass sie eine Aufteilung des in der Zwischenspeichereinrichtung zwischengespeicherten Zwischenergebnissignals in separate Ergebnisblöcke bereitstellt.

Ferner weist das erfindungsgemäße Verfahren zum Testen einer zu testenden Schaltungseinheit in einer Testvorrichtung im Wesentlichen die folgenden Schritte auf:

a) Erzeugen eines Solldatenstroms mittels einer Solldaten-Erzeugungseinheit;
b) Zuführen des Solldatenstroms zu der zu testenden Schaltungseinheit;
c) Vergleichen eines von der zu testenden Schaltungseinheit in Abhängigkeit von dem zugeführten Solldatenstrom ausgegebenen Istdatenstroms mit dem Solldatenstrom in einer Vergleichseinrichtung; und
d) Komprimieren eines von der Vergleichseinrichtung in Abhängigkeit von dem Vergleich ausgegebenen Zwischenergebnissignals in ein Testergebnissignal mittels einer Kompressionseinrichtung, wobei das von der Vergleichseinrichtung ausgegebene Zwischenergebnissignal in einer Zwischenspeichereinrichtung zwischengespeichert wird und das in der Zwischenspeichereinrichtung zwischengespeicherte Zwischenergebnissignal mittels einer Ausleseeinheit ausgelesen wird, wobei die Ausleseeinheit derart ausgelegt ist, dass sie eine Aufteilung des in der Zwischenspeichereinrichtung zwischengespeicherten Zwischenergebnissignals in separate Ergebnisblöcke bereitstellt.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung ist die Kompressionseinrichtung zur Komprimierung eines von der Vergleichseinrichtung ausgegebenen Zwischenergebnissignals derart ausgelegt, dass das Testergebnis eine 1-Bit-Information umfasst.

Somit ist es in vorteilhafter Weise möglich, festzustellen, ob eine zu testende Schaltungseinheit fehlerfrei oder fehlerbehaftet ist. Ist die zu testende Schaltungseinheit als fehlerfrei geprüft, werden die in der Zwischenspeichereinrichtung zwischengespeicherten Zwischenergebnissignale zur Lokalisierung eines Fehlers in der zu testenden Schaltungseinheit nicht benötigt und in zweckmäßiger Weise nicht weiter verwertet.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist die Kompressionseinrichtung mindestens eine als eine UND-Funktion ausgebildete Logikschaltung auf, derart, dass das Testergebnissignal nur dann eine fehlerfreie Funktion der zu testenden Schaltungseinheit anzeigt, wenn jedes der Zwischenergebnissignale eine fehlerfreie Funktion der zu testenden Schaltungseinheit anzeigt.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist das Testergebnissignal eine Breite von einem Bit auf.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung umfasst der Istdatenstrom ungerade Istdaten und gerade Istdaten. Vorzugsweise werden derartige ungerade Istdaten und gerade Istdaten des Istdatenstroms jeweils bei zu testenden Schaltungseinheiten mit doppelter Datenrate (DDR = Double Data Rate – Schaltungseinheiten) erhalten. Vorzugsweise weisen der Solldatenstrom und/oder der Istdatenstrom eine Breite von 32 Bit auf.

Weiterhin ist es zweckmäßig, dass das in der Zwischenspeichereinrichtung zwischengespeicherte Zwischenergebnissignal, welches durch den in der Vergleichseinrichtung durchgeführten Vergleich zwischen dem Istdatenstrom und dem Solldatenstrom erhalten wird, eine Breite von 32 Bit aufweist.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weisen die von der Ausleseeinheit bereitgestellten Ergebnisblöcke, die durch eine Aufteilung des in der Zwischenspeichereinrichtung zwischengespeicherten Zwischenergebnissignals bereitgestellt sind, eine Breite von 8 Bit auf. Das führt vorzugsweise dazu, dass das 32-Bit-breite Zwischenergebnissignal in vier Blöcken zu jeweils 8 Bit auslesbar ist. In zweckmäßiger Weise werden die von der Ausleseeinheit ausgegebenen Ergebnisblöcke über einen Adressbus der zu testenden Schaltungseinheit ausgelesen. Damit besteht der Vorteil, dass herkömmliche Anschlusseinheiten der zu testenden Schaltungseinheit an die Testvorrichtung eingesetzt werden können.

In bevorzugter Weise werden die von der Ausleseeinheit ausgegebenen Ergebnisblöcke über den Adressbus der zu testenden Schaltungseinheit in Abhängigkeit von einem der Ausleseeinheit zugeführten Testmodussignal ausgelesen. Dieses Testmodussignal bestimmt einen Testmodus der zu testenden Schaltungseinheit und wird der Ausleseeinheit 111 von der zu testenden Schaltungseinheit zugeführt.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Zeichnungen zeigen:
1 ein Blockbild einer Testvorrichtung zum Testen von zu testenden Schaltungseinheiten mit der Ausgabe eines Testergebnissignals und eines Zwischenergebnissignals gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
2 eine herkömmliche Testvorrichtung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
In dem in 1 gezeigten Blockbild einer Testvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung bezeichnet ein Bezugszeichen 117 eine zu testende Schaltungseinheit. Die zu testende Schaltungseinheit ist über einen Datenbus 116 mit einer Testumgebung verbunden, wobei über den Datenbus 116 mit der Testumgebung Daten ausgetauscht werden. Weiterhin wird der zu testenden Schaltungseinheit 117 über einen Kontrollbus 115 ein Steuerdatenstrom zugeführt. Zur Adressierung der in der zu testenden Schaltungseinheit 117 gespeicherten Daten dient ein Adressierungsdatenstrom, der über einen Adressbus 114 zugeführt wird.
Ein Bezugszeichen 200 bezeichnet eine Solldaten-Erzeugungseinheit. Ein von der Solldaten-Erzeugungseinheit 200 ausgegebener Solldatenstrom 201 wird einerseits der zu testenden Schaltungseinheit 117 und andererseits einer Vergleichseinrichtung 103 zugeführt. In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist der Solldatenstrom eine Breite von 32 Bit auf. In Abhängigkeit von einem durch die Testvorrichtung vorgegebenen Testmodus wird die zu testende Schaltungseinheit 117 mittels des Solldatenstroms 201 getestet.
In Abhängigkeit von dem der zu testenden Schaltungseinheit 117 zugeführten Solldatenstrom 201 wird aus der zu testenden Schaltungseinheit 117 ein Istdatenstrom 100 erhalten. In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst die zu testende Schaltungseinheit 117 Speicherbausteine mit doppelter Datenrate (DDR, Double Data Rate). Bei einem DDR-Verfahren werden pro Datenzugriff immer zwei Daten, d.h. gerade Daten und ungerade Daten gelesen. Es ist dem Fachmann bekannt, dass die geraden Daten bei einer steigenden Taktflanke eines zugeführten Taktsignals und die ungeraden Daten bei einer fallenden Taktflanke des zugeführten Taktsignals gelesen (bzw. geschrieben) werden.
Wie in 1 gezeigt, besteht der von der zu testenden Schaltungseinheit 117 ausgegebene Istdatenstrom 100 somit aus geraden Istdaten 102 und ungeraden Istdaten 101. Bei einer Breite des Solldatenstroms 201 von 32 Bit ergibt sich für die geraden Istdaten 102 und die ungeraden Istdaten 101 jeweils eine Breite von 16 Bit. In der Vergleichseinrichtung 103 werden der Solldatenstrom 201 und der Istdatenstrom 100, welcher aus geraden Istdaten 102 und ungeraden Istdaten 101 besteht, miteinander verglichen. Von der Vergleichseinrichtung 103 wird durch den Vergleich des Solldatenstroms 201 mit dem Istdatenstrom 100 ein Zwischenergebnissignal 108 erhalten, welches gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Breite von 32 Bit aufweist. Erfindungsgemäß wird nun dieses Zwischenergebnissignal 108 zur Lokalisierung eines möglicherweise in der zu testenden Schaltungseinheit 117 vorhandenen Fehlers herangezogen.
Wie bei herkömmlichen Testverfahren wird das Zwischenergebnissignal 108 einer Kompressionseinrichtung 104 zugeführt, welche das Zwischenergebnissignal 108 derart komprimiert, dass auf einer Testausgangsleitung 105 der Kompressionseinrichtung 104 ein Testergebnissignal 106 ausgegeben werden kann, welches komprimiert ist und, wie in dem in 1 gezeigten Ausführungsbeispiel veranschaulicht, eine Breite von 1 Bit aufweist.
Vorzugsweise umfasst die Kompressionseinrichtung mindestens eine als eine UND-Funktion ausgebildete Logikschaltung, wobei das Testergebnissignal 106 nur dann eine fehlerfreie Funktion der zu testenden Schaltungseinheit 117 anzeigt, wenn jedes der Zwischenergebnissignale 108 eine fehlerfreie Funktion der zu testenden Schaltungseinheit 117 anzeigt. Die als eine UND-Funktion ausgebildete Logikschaltung umfasst beispielsweise UND-Gattereinheiten, welche die Ergebnisse der einzelnen, in der Vergleichseinrichtung 103 durchgeführten Tests derart verknüpfen, dass dann, wenn einer oder mehrere der Tests eine fehlerhafte Funktion der zu testenden Schaltungseinheit 117 aufzeigen, dann das über die Testausgangsleitung 105 ausgegebene Testergebnissignal 106 eine fehlerhafte Funktion der gesamten zu testenden Schaltungseinheit anzeigt.
Während das erhaltene Testergebnissignal 106 somit ausreicht, prinzipiell eine fehlerfreie Schaltungseinheit von einer fehlerbehafteten Schaltungseinheit zu unterscheiden, kann das Testergebnissignal 106 nicht zu einer physikalischen Fehleranalyse verwendet werden, d.h. es ist nicht möglich, mittels des Testergebnissignals 106 eine Fehlerlokalisierung vorzunehmen, da die Information über den Ort/oder den Zeitpunkt des aufgetretenen Fehlers durch den in der Kompressionseinrichtung 104 durchgeführten Kompressionsvorgang verloren ist.
Erfindungsgemäß wird das Zwischenergebnissignal 108 nunmehr über eine Zwischenergebnisausgangsleitung 107 einer Zwischenspeichereinrichtung 109 zugeführt. Diese in die Testvorrichtung eingebrachte Zwischenspeichereinrichtung 109 speichert nun den gesamten 32-Bit-breiten Zwischenergebnisdatenstrom ab und stellt ihn zum Auslesen auf einer Ausgabeleitung 110 bereit. Das Auslesen des Zwischenergebnissignals 108 kann somit beispielsweise in Abhängigkeit von einem Testmodussignal 113 durchgeführt werden, das von der zu testenden Schaltungseinheit 117 gewonnen wird und einer Ausleseeinheit 111 über eine Testmodusleitung 112 zugeführt wird. Die Zwischenspeichereinrichtung 109 und die Ausleseeinheit 111 sind über die Ausgabeleitung 110 miteinander verbunden.
Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung weist die Ausgabeleitung eine Breite von 32 Bit auf. Der Ausgang der Ausleseeinheit 111 ist mit dem Adressbus 114 verbunden. Somit ist es möglich, das von der Zwischenspeichereinrichtung 109 ausgegebene Zwischenergebnissignal 108 in Blöcke aufzu teilen, welche dem Adressbus 114 zuführbar sind, um das Zwischenergebnis sukzessive über den Adressbus 114 auszulesen.
In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind, wie in 1 veranschaulicht, Ergebnisblöcke 118 vorgesehen, welche eine Breite von jeweils 8 Bit aufweisen. Somit wird ein in der Zwischenergebnisspeichereinrichtung 109 abgespeichertes Zwischenergebnissignal in vier Blöcken, die jeweils eine Breite von 8 Bit aufweisen, ausgelesen.
Wie aus dem in 1 veranschaulichten Blockbild hervorgeht, weist die erfindungsgemäße Testvorrichtung insbesondere den Vorteil auf, dass keine zusätzlichen Anschlusseinheiten zum Auslesen einer zusätzlichen Information, die in dem Zwischenergebnissignal 108 enthalten ist, vorgesehen werden müssen. Wie bei dem herkömmlichen Testverfahren steht als ein Testergebnissignal 106 eine Information auf der Testausgangsleitung 105 bereit, ob die aktuell zu testende Schaltungseinheit 117 fehlerfrei oder fehlerhaft ist. Darüber hinaus stellt das erfindungsgemäße Testverfahren zum Testen von zu testenden Schaltungseinheiten 117 jedoch auch eine Gesamtinformation in der Form des Zwischenergebnissignals 108 über jedem einzelnen in der Vergleichseinrichtung 103 durchgeführten Vergleich zwischen dem Solldatenstrom 201 und dem Istdatenstrom 100 bereit.
Das erfindungsgemäße Testverfahren speichert somit Zwischenergebnisse ab, bevor diese komprimiert und über die Testausgangsleitung 105 ausgegeben werden. Weiterhin ist es möglich, dieses Zwischenergebnis lediglich bei Bedarf über einen Testmode auszulesen, d.h. nur dann, wenn das Testergebnissignal 106 einen Fehler in der zu testenden Schaltungseinheit 117 anzeigt. Eine fehlerfreie Funktion der zu testenden Schaltungseinheit 117 wird durch das auf der Testausgangsleitung 105 ausgegebene Testergebnissignal 106 nur dann angezeigt, wenn sämtliche 32 in der Vergleichseinrichtung 103 erhaltenen Vergleichswerte übereinstimmen, d.h. Istdatenstrom 100 = Solldatenstrom 201.
Durch das erfindungsgemäße Testverfahren ist es somit in vorteilhafter Weise möglich, dass die in der Vergleichseinrichtung 103 gewonnenen 32 Vergleichswerte zwischengespeichert werden. Diese Vergleichswerte können anschließend mittels eines Testmodus über den Adressbus 114 ausgelesen werden. Beispielsweise stehen bei einem Chip bzw. einer zu testenden Schaltungseinheit bei einer Speichertiefe von 256 Mbit 13 Adressleitungen zur Verfügung. Somit stellt die Ausleseeinheit 111 ein Verfahren bereit, dass abhängig von einem Testmodus 32 Vergleichswerte sukzessive, d.h. in mehreren Stufen ausgelesen werden.
Das erfindungsgemäße Testverfahren zum Testen von zu testenden Schaltungseinheiten 117 in der Testvorrichtung wird somit in den folgenden Schritten durchgeführt:

(i) Starten eines Testablaufs, in dem der Solldatenstrom 201 mittels der Solldaten-Erzeugungseinheit 200 erzeugt wird, der Solldatenstrom 201 der zu testenden Schaltungseinheit 117 zugeführt wird, der Solldatenstrom mit dem von der zu testenden Schaltungseinheit 117 in Abhängigkeit von dem zugeführten Solldatenstrom 201 ausgegebenen Istdatenstrom 100 in der Vergleichseinrichtung 103 verglichen wird, und das von der Vergleichseinrichtung 103 in Abhängigkeit von dem Vergleich ausgegebene Zwischenergebnissignal 108 in das Testergebnissignal 106 mittels der Kompressionseinrichtung 104 komprimiert wird;
(ii) Auslesen der komprimierten Information über fehlerfreie/fehlerbehaftete Schaltungseinheiten 117 über die Testausgangsleitung 105, wobei lediglich das 1-Bit-breite Testergebnissignal 106 ausgewertet wird;
(iii) ergibt die Auswertung des Testergebnissignals 106, dass die zu testende Schaltungseinheit 117 fehlerfrei ist, werden keine weiteren Schritte ausgeführt; und
(iv) ergibt das ausgewertete Testergebnissignal 106, dass die zu testende Schaltungseinheit 117 fehlerbehaftet ist, werden die Vergleichsdaten mittels des Testmodus ausgelesen, indem das von der Vergleichseinrichtung 103 ausgegebene Zwischenergebnissignal 108 in der Zwischenspeichereinrichtung 109 zwischengespeichert wird, und das in der Zwischenspeichereinrichtung 109 zwischengespeicherte Zwischenergebnissignal 108 mittels der Ausleseeinheit 111 ausgelesen und zu dem Adressbus 116 weitergegeben wird.

Bezüglich der in 2 dargestellten, herkömmlichen Testvorrichtung zum Testen einer zu testenden Schaltungseinheit wird auf die Beschreibungseinleitung verwiesen.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.

100: Istdatenstrom
101: Ungerade Istdaten
102: Gerade Istdaten
103: Vergleichseinrichtung
104: Kompressionseinrichtung
105: Testausgangsleitung
106: Testergebnissignal
107: Zwischenergebnisausgangsleitung
108: Zwischenergebnissignal
109: Zwischenspeichereinrichtung
110: Ausgabeleitung
111: Ausleseeinheit
112: Testmodusleitung
113: Testmodussignal
114: Adressbus
115: Kontrollbus
116: Datenbus
117: Zu testende Schaltungseinheit
118: Ergebnisblock
200: Solldaten-Erzeugungseinheit
201: Solldatenstrom

Claims

Testvorrichtung zum Testen einer zu testenden Schaltungseinheit (117), mit: a) einer Solldaten-Erzeugungseinheit (200) zur Erzeugung eines Solldatenstroms (201), welcher der zu testenden Schaltungseinheit (117) zuführbar ist; b) einer Vergleichseinrichtung (103) zum Vergleichen eines von der zu testenden Schaltungseinheit (117) in Abhängigkeit von dem zugeführten Solldatenstrom (201) ausgegebenen Istdatenstroms (100) mit dem Solldatenstrom (201); und c) einer Kompressionseinrichtung (104) zur Komprimierung eines von der Vergleichseinrichtung (103) in Abhängigkeit von dem Vergleich ausgegebenen Zwischenergebnissignals (108) in ein Testergebnissignal (106), und d) eine Zwischenspeichereinrichtung (109) zur Zwischenspeicherung des von der Vergleichseinrichtung (103) ausgegebenen Zwischenergebnissignals (108), dadurch gekennzeichnet, dass die Testvorrichtung weiter aufweist: e) eine Ausleseeinheit (111) zum Auslesen des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108), wobei die Ausleseeinheit (111) derart ausgelegt ist, eine Aufteilung des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) in separate Ergebnisblöcke (118) bereitzustellen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Kompressionseinrichtung (104) zur Komprimierung des von der Vergleichseinrichtung (103) ausgegebenen Zwischenergebnissignals (108) derart ausgelegt ist, dass das Testergebnissignal (106) eine 1-Bit-Information umfasst.
Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kompressionseinrichtung (104) mindestens eine als eine UND-Funktion ausgebildete Logikschaltung aufweist, derart, dass das Testergebnissignal (106) nur dann eine fehlerfreie Funktion der zu testenden Schaltungseinheit (117) anzeigt, wenn jedes der Zwischenergebnissignale (108) eine fehlerfreie Funktion der zu testenden Schaltungseinheit (117) anzeigt.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Testergebnissignal (106) eine 1-Bit-Breite aufweist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Istdatenstrom (100) ungerade Istdaten (101) und gerade Istdaten (102) umfasst.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Solldatenstrom (201) und/oder der Istdatenstrom (100) eine 32-Bit-Breite aufweisen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das in der Zwischenspeichereinrichtung (109) zwischengespeicherte Zwischenergebnissignal (108) eine 32-Bit-Breite aufweist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die von der Ausleseeinheit (111) bereitgestellten Ergebnisblöcke (118), die durch die Aufteilung des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) bereitgestellt sind, eine 8-Bit-Breite aufweisen.
Verfahren zum Testen einer zu testenden Schaltungseinheit (117) in einer Testvorrichtung, mit den Schritten: a) Erzeugen eines Solldatenstroms (201) mittels einer Solldaten-Erzeugungseinheit (200); b) Zuführen des Solldatenstroms (201) zu der zu testenden Schaltungseinheit (117); c) Vergleichen eines von der zu testenden Schaltungseinheit (117) in Abhängigkeit von dem zugeführten Solldatenstrom (201) ausgegebenen Istdatenstroms (100) mit dem Solldatenstrom (201) mittels einer Vergleichseinrichtung (103); und d) Komprimieren eines von der Vergleichseinrichtung (103) in Abhängigkeit von dem Vergleich ausgegebenen Zwischenergebnissignals (108) in ein Testergebnissignal (106) mittels einer Kompressionseinrichtung (104), und e) Zwischenspeichern des von der Vergleichseinrichtung (103) ausgegebenen Zwischenergebnissignals (108) in einer Zwischenspeichereinrichtung (109); dadurch gekennzeichnet, dass das Verfahren weiter den folgenden Schritt umfasst: f) Auslesen des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) mittels einer Ausleseeinheit (111), wobei f1) die Ausleseeinheit (111) eine Aufteilung des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) in separate Ergebnisblöcke (118) durchführt, und f2) die von der Ausleseeinheit (111) ausgegebenen Ergebnisblöcke (118) über einen Adressbus (114) der zu testenden Schaltungseinheit (117) ausgelesen werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das von der Vergleichseinrichtung (103) ausgegebene Zwischenergebnissignal (108) in der Kompressionseinrichtung (104) auf eine 1-Bit-Information komprimiert wird.
Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Kompressionseinrichtung (104) eine logische UND-Verknüpfung durchführt, derart, dass das Testergebnissignal (106) nur dann eine fehlerfreie Funktion der zu testenden Schaltungseinheit (117) anzeigt, wenn jedes der Zwischenergebnissignale (108) eine fehlerfreie Funktion der zu testenden Schaltungseinheit (117) anzeigt.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das einem Test der zu testenden Schaltungseinheit (117) entsprechende Testergebnis als ein 1-Bit-breites Testergebnissignal (106) über eine Ausgabeleitung (110) aus der Kompressionseinrichtung (104) ausgegeben wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Istdatenstrom (100) aus ungeraden Istdaten (101) und geraden Istdaten (102) gebildet wird und aus der zu testenden Schaltungseinheit (117) ausgegeben wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Solldatenstrom (201) und/oder der Istdatenstrom (100) als 32-Bit-breite Datenströme gebildet werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das in der Zwischenspeichereinrichtung (109) zwischengespeicherte Zwischenergebnissignal (108) als ein 32-Bit-breites Signal bereitgestellt wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die von der Ausleseeinheit (111) bereitgestellten Ergebnisblöcke (118), die durch die Aufteilung des in der Zwischenspeichereinrichtung (109) zwischengespeicherten Zwischenergebnissignals (108) bereitgestellt werden, als 8-Bit-breite Blöcke gebildet werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die von der Ausleseeinheit (111) ausgegebenen Ergebnisblöcke (118) über den Adressbus (114) der zu testenden Schaltungseinheit (117) in Abhängigkeit von einem der Ausleseeinheit (111) zugeführten Testmodussignal (113) ausgelesen werden.