DE10341321A1 - Verfahren zur Bildung eines Grabens in einer Schicht oder einem Schichtstapel auf einem Halbleiterwafer - Google Patents
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Abstract
Es wird - vorzugsweise unter Verwendung eines Positiv-Resists - ein Resiststeg (20) in einem fotoempfindlichen Resist (16) gebildet, der auf einem Halbleiterwafer (1) oberhalb einer Hartmaskenschicht (12) aufgebracht ist. Dieser Resiststeg (20) dient als Maske für einen nachfolgenden Implantationsschritt (46). Dadurch wird ein Effekt genutzt, daß das Material der Hartmaskenschicht (12) in einem durch den Resiststeg (20) abgeschatteten Teil (122) selektiv gegenüber dem implantierten Teil (121) herausgeätzt werden kann. Die infolgedessen strukturierte Hartmaskenschicht wird als Ätzmaske gegenüber einer eigentlich zu strukturierenden unterliegenden Schicht bzw. Schichtstapel (102-104) eingesetzt. Aus dem Resiststeg (20), der als Linie in dem fotoempfindlichen Resist (16) gebildet wurde, ist in einer Art Tonumkehr eine Öffnung (24) in der Hartmaskenschicht und hernach ein Graben (26) in der Schicht/dem Schichtstapel (102-104) herausgebildet worden.
Description
- Die Erfindung betrifft ein Verfahren zur Bildung eines Grabens in einer Schicht oder einem Schichtstapel auf einem Halbleiterwafer. Die Erfindung betrifft insbesondere die Strukturierung von isolierten Gräben beziehungsweise Spalten in einem auf dem Wafer angeordneten fotoempfindlichen Resist sowie deren Übertragung in eine unterliegende Schicht oder Schichtstapel mit Hilfe eines Ätzprozesses.
- Die Bildung von Linien oder Spalten mit außerordentlich geringen Strukturbreiten stellt eine der großen Herausforderungen bei der Herstellung integrierter Schaltungen dar. Dies trifft insbesondere auf die Herstellung von Speicherzellenfeldern mit flüchtigen oder nichtflüchtigen Speicherkonzepten zu. Vergleicht man die bei der Prozessierung minimal erreichbaren Strukturbreiten von isolierten oder halbisolierten Linienstrukturen mit jenen von isolierten oder halbisolierten Grabenstrukturen, so können erheblich bessere Resultate auf Seite der Linienstrukturierung festgestellt werden. Dies gilt für die in einem Lack belichteten und nach dem Schritt der Entwicklung als Resist-Stege entwickelten Linienstrukturen, wie auch für die aus den Resist-Stegen in eine unterliegende Schicht in einem Ätzprozeß übertragenen Strukturen.
- Im Folgenden sollen die Begriffe Linien und Stege beziehungsweise Spalte und Gräben jeweils gleichbedeutend verwendet werden.
- Ursache hierfür sind fundamentale optische Effekte, die sich gerade bei isolierten oder halbisolierten Linien weniger nachteilhaft auf das Resultat auswirken. Es liegen jedoch einige Speicherzellkonzepte vor, bei denen man auf die Strukturierung von Spalt- oder Grabenstrukturen angewiesen ist. Ein Beispiel dafür ist in den sogenannten NROM (Non-Volatile Read-Only Memory)-Zellkonzepten zu finden.
- Es gibt deshalb das Bestreben, die Herstellung von Grabenstrukturen mit Belichtungsschritten auszuführen, die in besonders hochauflösenden Projektionsapparaten durchgeführt werden, um diesen Nachteil auszugleichen. Der dazu notwendige Aufwand ist jedoch sehr hoch, wobei insbesondere auch die Kosten solcher Projektionsapparate eine wichtige Rolle spielen. Zudem ist das auch mit diesen Apparaten erzielbare Prozeßfenster aufgrund der Eigenschaft der Gräben, daß diese isoliert oder halbisoliert vorliegen, sehr gering, so daß es zu Verbrückungen im Lack und/oder schlechtem Kontrast in dem im Resist entstehenden Bild kommen kann. Eine Lithographie mit Projektionsapparaten der Wellenlänge 157 nm oder 193 nm stellt daher keinen geeigneten Lösungsansatz dar.
- Eine Alternative besteht in der Verwendung von Projektionsapparaten mit geringerer Auflösung, d. h. mit Belichtungswellenlängen im tief-ultravioletten Wellenlängenbereich (DUV), beispielsweise 248 nm, in Kombination mit sogenannten Shrink-Technologien. Dazu zählen die Verwendung von Sylilierungstechniken (CARL), Resist-Reflow-Techniken oder Techniken, bei denen Spalten oder Kontaktlöcher durch Reaktion einer Chemikalie mit dem strukturierten Resist verkleinert werden. Solche Techniken sind zur Zeit jedoch noch nicht ganz ausgereift, so daß gerade im Grenzbereich minimalster Strukturbreiten nicht tolerierbare CD-Variationen (CD: Critical Dimension) auftreten können.
- Anstatt die tief-ultraviolette Belichtung mit der Shrink-Technologie zu kombinieren, kann diese auch mit der Verwendung eines Negativlacks kombiniert werden. Auf einer für die Projektion vorgesehenen Maske angeordnete, isolierte und opake Linien führen zu abgeschatteten Linienbereichen in dem Resist auf dem Wafer. In dem anschließenden Entwicklungsprozeß werden aber nicht die belichteten Bereiche um die Linie her um, sondern die unbelichteten Bereiche der Linie selbst herausgelöst. Der Vorteil, der durch die Reduzierung der oben genannten fundamentalen optischen Effekte eintritt, wird jedoch durch den Nachteil der ungünstigen Auflösungseigenschaften, die allen bekannten und handelsüblichen Negativlacken inhärent sind, aufgehoben.
- Gemäß einer integrativen Lösung wird zusätzlich zu einem gering auflösenden Lithographieschritt (z. B. DW-Lithographie) während der Nachprozessierung ein sogenannter Spacer-Prozeß eingefügt. Im Lithographieschritt gebildete, vergleichsweise breite Gräben werden durch Abscheidung einer dünnen Schicht, beispielsweise aus Oxid, um eine geringe Dicke von der Seite her zugewachsen. Die dünne Schicht wird nachfolgend großflächig anisotrop zurückgeätzt. Die an den Grabenwänden seitlich aufgewachsene und nach dem Rückätzschritt verbleibende Schicht wird als Spacer bezeichnet. Durch Kontrolle des Abscheide- und Ätzprozesses kann die in dem Graben verbleibende Breite eingestellt werden. Auch bei diesem Lösungsansatz sind die Kosten sehr hoch, weil ein zusätzlicher Abscheide- und Ätzprozeß in den Herstellungsablauf eingefügt werden müssen. Durch die Vielzahl von Prozessen steigen auch die Linienbreitenschwankungen an. Üblicherweise vorgegebene Toleranzen können infolgedessen oftmals nicht mehr eingehalten werden. Die zusätzlichen Abscheide- und Ätzprozesse führen zudem zu Kontaminationsproblemen.
- Es ist daher die Aufgabe der vorliegenden Erfindung, isolierte oder halbisolierte Gräben mit einem hohen Grad an Gleichmäßigkeit in bezug auf gebildete Grabenbreiten herzustellen, wobei der Kosteneinsatz im Vergleich zum Stand der Technik gesenkt wird, die minimal erzielbaren Grabenbreiten weiter reduziert werden und durch Verwendung konventioneller Projektionsapparate die Verfügbarkeit von Geräten, beispielsweise für die Speicherherstellung, verbessert wird.
- Die Aufgabe wird gelöst durch ein Verfahren zur Bildung eines Grabens in einer Schicht oder einem Schichtstapel auf einem Halbleiterwafer, umfassend die Schritte:
- – Bereitstellen des Halbleiterwafers mit der Schicht oder dem Schichtstapel, auf welcher/welchem eine Hartmaskenschicht und ein photoempfindlicher Resist angeordnet sind,
- – Belichten des photoempfindlichen Resists und Entwickeln zur Bildung wenigstens eines oberhalb der Hartmaskenschicht angeordneten Resiststeges,
- – Implantieren eines ersten Anteils der Hartmaskenschicht mit Dotierstoffteilchen, wobei ein vom Resiststeg abgeschatteter zweiter Anteil der Hartmaskenschicht nicht implantiert wird,
- – Entfernen des Resiststeges,
- – Herauslösen des zweiten, nicht implantierten Anteils der Hartmaskenschicht selektiv zu dem ersten, implantierten Anteil zur Bildung einer Öffnung in der Hartmaskenschicht,
- – anisotropes Ätzen der Schicht oder des Schichtstapels – selektiv zu der Hartmaskenschicht zum Übertragen der Öffnung in die Schicht oder dem Schichtstapel zur Bildung des Grabens.
- Es wird – vorzugsweise unter Verwendung eines Positiv-Resists – ein Resist-Steg, d. h. eine Linie in dem fotoempfindlichen Resist gebildet. Dieser Resist-Steg dient als Maske gegenüber nachfolgend zu implantierenden Dotierstoffteilchen. Dadurch wird der Effekt genutzt, daß das Material der unterliegenden Schicht in einem durch den Resist-Steg abgeschatteten Teil selektiv gegenüber dem implantierten Teil geätzt werden kann. Die infolgedessen strukturierte unterliegende Schicht wird selbst wiederum als Hartmaskenschicht verwendet. Die Hartmaskenschicht wird als Maske gegenüber der eigentlich zu strukturierenden unterliegenden Schicht bzw. dem Schichtstapel eingesetzt. Aus dem Resist-Steg, der als Linie in dem fotoempfindlichen Resist gebildet wurde, kann somit in einer Art Tonumkehr eine Öffnung in der Hartmaskenschicht und nachfolgend ein Graben mit großer Maßhaltigkeit und Uniformität bei geringen Strukturdimensionen in der Schicht oder einem Schichtstapel herausgebildet werden.
- Durch diesen Aspekt der Erfindung werden die Vorteile der möglichen Verwendung von Positivlacken bei nur gering auflösender Lithographie durch Bildung von Linien im Resist mit einer Tonumkehr unter Verwendung einer Implantationsmaske und einer Hartmaskenschicht kombiniert.
- Tonumkehr bedeutet hier, daß als Linien oder Stege ausgebildete Strukturen im Resist in Spalte oder Gräben in einer unterliegenden Schicht überführt werden. Das Wort "Ton" wird dabei in Analogie zu den opaken Stegen/Linien auf einer Maske verwendet, die in einer von Strukturelementen freien, transparenten Umgebung auf der Maske gebildet sind.
- Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 19. Dabei wird in einem allerdings den genannten fundamentalen optischen Effekten unterliegenden Belichtungsprozeß ein Spalt anstatt eines Steges in dem fotoempfindlichen Resist gebildet. Die den Spalt umgebende Resist-Fläche wird nachfolgend als Implantationsmaske verwendet und der implantierte Anteil der unterliegenden Hartmaskenschicht wird selektiv gegenüber dem nicht implantierten Anteil herausgelöst. Dadurch wird ein Resist-Spalt in einen Graben in der Hartmaske und letztlich auch der unterliegenden Schicht bzw. dem unterliegenden Schichtstapel überführt. Im Folgenden soll dieser Aspekt als „tongleiche" Grabenbildung bezeichnet werden.
- Gemäß einer besonders vorteilhaften Ausgestaltung des Aspekts der Tonumkehr wird der fotolithographisch gebildete Resist-Steg vor der Implantation in einem sogenannten O2-Flash einem Sauerstoffplasma ausgesetzt, so daß dessen Breite kontrolliert in Abhängigkeit von der Dauer und der Intensität des Plasma-Prozesses verringert werden kann. Die Kombination der Tonumkehr mit einem solchen Shrink-Vorgang von Resist-Stegen ermöglicht die Bildung von Gräben mit Breiten bis hinunter zu 50 – 60 nm.
- Durch diesen Schritt des Aussetzens des Resist-Steges in einem Sauerstoffplasma wird es möglich, den Resist-Steg ursprünglich in Belichtungsschritten bei Wellenlängen von 248 oder mehr nm (tief-ultraviolettes Licht, DUV) zu bilden. Eine Vielzahl von isolierten oder halbisolierten Resist-Stegen kann infolgedessen mit hoher Gleichförmigkeit (uniformity) ausgebildet werden. Unter Verwendung von beispielsweise Schräglichtbeleuchtung oder Phasenmasken, vorzugsweise Halbtonphasenmasken, können die belichteten und entwickelten Resist-Stege vor dem Sauerstoffplasma-Schritt deshalb mit Breiten in einem Bereich von 110 – 130 nm hergestellt werden, aus welchen in weiteren Prozeßschritten die reduzierten Grabenbreiten in der unterliegenden Schicht oder dem Schichtstapel erzielt werden.
- Als isolierte oder halbisolierte Strukturen werden in diesem Dokument solche bezeichnet, die zwar periodisch angeordnet sein können, aber weit von einem Linien-Spalten-Verhältnis von 1:1 entfernt liegen. Als Grenze soll hier ein Verhältnis von 1:2 definiert sein, d. h, die Grabenbreite nimmt weniger als 33 % des Pitches einer gitterartigen Struktur von „Linien" und Gräben ein (Pitch = Gitterabstand).
- Die Erfindung gemäß dem Aspekt der Tonumkehr erweist sich als besonders kostengünstig realisierbar. Es ist keine Abscheidung und somit keine Bildung von Sparern notwendig. Es können relaxierte Anforderungen an die Auswahl der Projektionsapparate gestellt werden, und aufgrund der allgemein geringen lateralen Streuung von Dotierstoffteilchen beim Implantationsschritt wird die Tonumkehr besonders maßhaltig umgesetzt. Die derzeit verwendeten Resists werden mit Lackdicken, beispielweise ab 100 nm, gebildet, die eine hinreichende Absorption der Dotierstoffteilchen in dem Implantationsschritt ermöglichen. Es sind somit keine zusätzlichen Erfordernisse an den Resist zur Durchführung der Implantation zu stellen.
- Weitere vorteilhafte Ausgestaltungen zu den genannten Verfahren, insbesondere zur Materialwahl für die Hartmaskenschicht, dem Dotierstoff sowie dem Ätzmittel für das selektive Herauslösen von undotiertem gegenüber dotiertem Material der Hartmaskenschicht sind den untergeordneten Ansprüchen zu entnehmen.
- Die Erfindung soll nun anhand von Ausführungsbeispielen mit Hilfe einer Zeichnung näher erläutert werden. Darin zeigen:
-
1 eine erfindungsgemäße Abfolge von Prozeßschritten zur Bildung eines Grabens in einer Schicht oder einem Schichtstapel mittels Tonumkehr; -
2 ein weiteres erfindungsgemäßes Ausführungsbeispiel, das eine Abwandlung der Prozeßabfolge aus1 zeigt; -
3 ein weiteres erfindungsgemäßes Ausführungsbeispiel, bei dem allerdings ein tongleicher Prozeß eingesetzt wird. -
1 zeigt ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens in einer Abfolge von Prozeßschritten. In1a ist der Zustand nach dem Bereitstellen eines Halbleiterwafers1 bei Durchführung eines Belichtungsschrittes40 dargestellt. Der Halbleiterwafer1 umfaßt ein beschichtetes Substrat10 , eine Hartmaskenschicht12 , eine Antireflex-Schicht14 (ARC, Anti-Reflex Coating) sowie einen fotoempfindlichen Resist16 , bei welchem es sich um einen Positiv-Resist handelt. Bei einem Positiv-Resist werden belichtete Lackanteile in einem Entwicklerschritt herausgelöst. - Die Vergrößerung auf der rechten Seite der
1a zeigt schematisch den Aufbau des beschichteten Substrats10 . Auf dem Siliziumsubstrat101 befindet sich ein Schichtstapel, umfassend eine erste Oxidschicht102 , einen Nitridschicht103 und eine zweite Oxidschicht104 . Die Schichten102-104 bilden einen Schichtstapel, einen sogenannten ONO-Layer. Ein solcher kann beispielsweise zur nicht flüchtigen Speicherung von elektrischen Ladungen in NROM-Speichern verwendet werden. - Die Hartmaskenschicht
12 dieses Ausführungsbeispiels umfaßt amorphes Polysilizium. - Die Belichtung
40 wird mit Licht der Wellenlänge 248 nm durchgeführt. Auf einer für die Belichtung40 verwendeten Maske ist beispielsweise ein opaquer Chromsteg angeordnet, so daß ein Bereich17 in dem fotoempfindlichen Resist16 mit einer Breite51 von 130 nm unbelichtet bleibt. Bei der Maske kann es sich auch um eine Halbtonphasenmaske handeln, die numerische Apertur des Projektionsapparates beträgt 0.7, und für die Illumination wurde Schräglichtbeleuchtung eingestellt. -
1b zeigt den Zustand nach Entfernen der belichteten Bereiche19 in dem Resist16 nach Durchführung eines Entwicklerschrittes. Es verbleibt ein Resist-Steg20 auf der Anti-Reflex-Schicht14 . Die Anti-Reflex-Schicht14 dient der Vermeidung von Interferenzen innerhalb des Resists16 und besitzt einen nur nachrangigen Einfluß auf den durch die Erfindung zu erzielenden Effekt. Die Anti-Reflex-Schicht14 kann grundsätzlich für das erfindungsgemäße Verfahren auch weggelassen werden. - Der Resist-Steg
20 wird anschließend einem Sauerstoff-Plasma42 ausgesetzt, wie in1c gezeigt ist. Der Resist-Steg20 wird dadurch gedünnt und in einen schmaleren Resist-Steg22 überführt. Dessen Breite52 beträgt nur noch 60 nm. - Als nächstes wird eine Implantation
46 mit Bor durchgeführt. Der Resist-Steg22 dient hierbei als Implantationsmaske, ein Bereich122 unterhalb des Resist-Stegs22 innerhalb der Hartmaskenschicht12 , d. h. dem amorphen Polysilizium, wird daher nicht mit Borteilchen als Dotierstoff durchsetzt. Ein Anteil121 der Hartmaskenschicht12 , welcher nicht durch den Resist-Steg22 abgedeckt ist, wird hingegen mit Bor implantiert. Die Dicke des Resist-Steges22 beträgt mindestens 100 nm. Die Implantationsenergie beträgt einige keV, beispielsweise zwischen 1 und 10 keV. Die Implantationsrichtung ist senkrecht zu der Oberfläche des Halbleiterwafers, d. h. der Oberfläche der Anti-Reflex-Schicht14 . Dadurch erhält der Anteil122 in der Hartmaskenschicht12 die geringste Querschnittsfläche. Bei den hier verwendeten niedrigen Implantationsenergien beträgt die laterale Streuung der Borteilchen maximal 5 nm, so daß die Breite52 des Resist-Steges22 vergleichsweise maßhaltig in die Hartmaskenschicht12 übertragen wird. -
1e zeigt den Zustand nach Entfernen der Resist-Schicht16 , d. h. des Resist-Steges22 , sowie der Anti-Reflex-Schicht14 . - Mittels eines alkalischen Ätzverfahrens, vorzugsweise mit KOH oder NH4OH wird nun das undotierte bzw. nicht implantierte Polysilizium in dem Anteil
122 der Hartmaskenschicht12 selektiv zu dem umgebenden, mit Bor implantierten Polysilizium in dem Anteil121 herausgelöst, wie in1f dargestellt ist. - Nachfolgend wird, wie in
1g zu sehen ist, ein anisotroper Ätzschritt48 durchgeführt, vorzugsweise ein Trockenätzprozess, mit welchem der in der Hartmaskenschicht12 , d. h. dem implantierten Polysilizium, gebildete Graben24 in das beschichtete Substrat10 zur Bildung eines vertieften Grabens26 übertragen wird. -
1h zeigt den Zustand nach Entfernen der Hartmaskenschicht12 mittels eines Ätzprozesses, welcher Silizium selektiv zu einem Oxid entfernt. Der vergrößerte Ausschnitt auf der rechten Seite von1h zeigt den in der ONO-Schicht gebildeten Graben26 , welcher bis zum Silizium-Substrat101 herabreicht. - In diesem Ausführungsbeispiel kann unter Verwendung amorphen Polysiliziums für die Hartmaskenschicht
12 als Dotierstoff auch Borfluorid (BF2), Indium und gegebenenfalls auch Arsen, Phosphor oder Antimon eingesetzt werden. In all diesen Fällen ist vorzugsweise das genannte alkalische Ätzmittel zu verwenden, wobei die Auswahl nicht auf die beiden genannten, besonders vorteilhaften Stoffe begrenzt ist. - Je nachdem, welches unterliegende Material der zu strukturierenden Schicht oder des zu strukturierenden Schichtstapels mit einem Graben zu versehen ist, wird auch das Material der Hartmaskenschicht
12 ausgewählt. Ist beispielsweise Silizium zu strukturieren, so bietet sich für die Hartmaskenschicht12 SiO2 (beliebige Glasarten) an. Als Implantationsmaterial kommt hier Fluor oder Fluorid in Frage. Als betreffendes Ätzmittel wird dann HF, BHF, DHF eingesetzt. - Des weiteren kann auch unverdichtetes Aluminiumoxid (Al2O3) für die Hartmaskenschicht
12 eingesetzt werden. Als Implantationsmaterialien bieten sich hier Argon und Xenon sowie auch andere schwere Ionen an. Ein geeigneter Ätzstoff ist SC1. - Eine weitere Alternative bietet sich durch folgende Prozeßabfolge an: Anstatt der Implantation
46 mit Borteilchen (1d ) wird das amorphe Polysilizium, d. h. die Hartmaskenschicht12 , mit Stickstoffteilchen implantiert. Nach der Entfernung des Resist-Steges22 erfolgt als weiterer Zwischenschritt eine Oxidation des Polysiliziums in der Hartmaskenschicht12 – entweder nur oberflächlich oder die gesamte Schicht betreffend. Das Ergebnis einer Oxidation47 ist in -
2 anhand des schraffierten Bereichs in der Hartmaskenschicht12 exemplarisch dargestellt. Die Oxidation findet besonders effektiv in dem nicht implantierten Silizium des Anteils122 unterhalb des vormaligen Resist-Steges22 statt. Die Oxidation47 ist weniger effektiv in den stickstoffimplantierten Bereichen, d. h. des nicht implantierten Anteils121 der Hartmaskenschicht12 (2a ). -
2b zeigt den Zustand nach selektivem Ätzen des nun entstandenen Oxids selektiv zu dem im wesentlichen nicht oxidierten, Stickstoff-implantierten Silizium in den Anteilen121 der Hartmaskenschicht12 . Analog zu den in den1g und1h gezeigten Schritten kann auch hier die Prozeßfolge zur Bildung eines Grabens26 in dem beschichteten Substrat10 fortgesetzt werden. -
3 zeigt in einer Prozeßabfolge die Schritte eines tongleichen Prozesses zur Grabenbildung. Hier wird zunächst in einer Belichtung40 (3a ) ein Spalt62 in dem fotoempfindlichen Resist16 gebildet (3b ). - Ein Implantationsschritt
46 bewirkt, daß unterhalb des Spaltes62 die Hartmaskenschicht12 mit Dotierstoffteilchen implantiert wird (erster Anteil123 ), während ein zweiter Anteil124 der Hartmaskenschicht12 durch die unbelichteten Resist-Flächen17 abgeschattet wird (3c ). Es wird nun ein selektiver Ätzprozeß angewandt, welcher gerade den ersten Anteil123 der Hartmaskenschicht12 herauslöst, welcher vorher implantiert wurde (3b ). Der in der Hartmaskenschicht12 gebildete Gräben24 besitzt eine Breite50 von beispielsweise 130 nm. Die Belichtung40 wurde mit Licht der Wellenlänge 193 nm durchgeführt, um die im Vergleich zu der in1 gezeigten Belichtung40 im vorliegenden Beispiel nachteilhaft wirkenden optischen Effekte auszugleichen. - Nachfolgend wird ein Spacer-Material
13 abgeschieden und in einem Ätzprozeß49 anisotrop zurückgeätzt (3e ). Es ver bleiben somit die in3f gezeigten Spacer131 an den Seitenwänden des Grabens24 , die somit den vormals vergleichsweise breiten Graben24 zu einer schmaleren Vertiefung26 mit einer Breite54 von 80 nm einengen, wie in3g zu sehen ist. -
- 1
- Halbleiterwafer
- 10
- beschichtetes Substrat, umfassend Substrat und Schicht
- oder Schichtstapel
- 12
- Hartmaskenschicht
- 13
- abgeschiedene Schicht für Spacer
- 14
- Antireflexschicht
- 16
- Resist
- 17
- belichteter Teil des Resists
- 19
- unbelichteter Teil des Resists
- 20
- Resiststeg
- 24
- Öffnung in Hartmaskenschicht
- 26
- Graben in Schicht oder Schichstapel
- 40
- Belichtung für Projektion von Photomaske
- 42
- Sauerstoffplasma, O2-Flash
- 46
- Implantation
- 47
- Oxidation
- 51
- Breite des Resiststeges nach Entwickeln
- 52
- Breite des Resiststeges nach O2-Flash
- 53
- Breite der Öffnung in Hartmaskenschicht
- 54
- Breite des Grabens in Schichstapel
- 62
- Resistspalt
- 101
- Silizium-Substrat
- 102–104
- Schichtstapel
- 121, 123
- erster, implantierter und nicht abgeschatteter An
- teil der Hartmaskenschicht
- 122, 124
- zweiter, nicht implantierter und abgeschatteter An
- teil der Hartmaskenschicht
- 131
- Spacer
Claims (20)
- Verfahren zur Bildung eines Grabens (
26 ) in einer Schicht oder einem Schichtstapel (102 –104 ) auf einem Halbleiterwafer (1 ), umfassend die Schritte: – Bereitstellen des Halbleiterwafers (1 ) mit der Schicht oder dem Schichtstapel (102 –104 ), auf welcher/welchem eine Hartmaskenschicht (12 ) und ein photoempfindlicher Resist (16 ) angeordnet sind, – Belichten (40 ) des photoempfindlichen Resists (16 ) und Entwickeln zur Bildung wenigstens eines oberhalb der Hartmaskenschicht (12 ) angeordneten Resiststeges (20 ), – Implantieren (46 ) eines ersten Anteils (121 ) der Hartmaskenschicht (12 ) mit Dotierstoffteilchen, wobei ein vom Resiststeg (20 ) abgeschatteter zweiter Anteil (122 ) der Hartmaskenschicht (12 ) nicht implantiert wird, – Entfernen des Resiststeges (20 ), – Herauslösen des zweiten, nicht implantierten Anteils (122 ) der Hartmaskenschicht (12 ) selektiv zu dem ersten, implantierten Anteil (121 ) zur Bildung einer Öffnung (24 ) in der Hartmaskenschicht (12 ), – anisotropes Ätzen (48 ) der Schicht oder des Schichtstapels (102 –104 ) selektiv zu der Hartmaskenschicht (12 ) zum Übertragen der Öffnung (24 ) in die Schicht oder dem Schichtstapel (102 –104 ) zur Bildung des Grabens (26 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der durch den Schritt des Belichtens (
40 ) und Entwickelns gebildete Resiststeg (20 ) vor dem Schritt des Implantierens (46 ) zur Verringerung seiner Breite (51 ,52 ) einem Sauerstoffplasma (42 ) ausgesetzt wird. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Belichtung (
40 ) mit Licht einer Wellenlänge von 248 Nannometern oder mehr derart durchgeführt wird, daß der Re siststeg (20 ) nach der Entwicklung eine erste Breite (51 ) innerhalb eines Intervalles mit den Grenzen 110 Nanometer und 130 Nanometer einnimmt. - Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt des Aussetzens des Resiststeges (
20 ) in dem Sauerstoffplasma (42 ) derart ausgeführt wird, daß er eine verringerte Breite (52 ) innerhalb eines Intervalles mit den Grenzen60 Nanometer und 80 Nanometer einnimmt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß – bei dem Schritt des Bereitstellens des Halbleiterwafers (
1 ) ein photoempfindlicher Resist (16 ) mit einer Dicke ausgewählt wird, – der Schritt des Implantierens (46 ) mit einer Implantationsenergie in Abhängigkeit von der Dicke des Resists (16 ) ausgeführt wird. - Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß – die Dicke des Resists (
16 ) wenigstens 100 Nanometer beträgt, – die Implantationsenergie zwischen 1 keV und 10 keV beträgt. - Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei dem Schritt des Bereitstellens für die Hartmaskenschicht (
12 ) amorphes Poly-Silizium ausgewählt wird. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß bei dem Schritt des Implantierens (
46 ) eines aus der Gruppe umfassend: Bor, Borfluorid, Indium, Arsen, Phosphor, Antimon als Dotierstoff eingesetzt wird. - Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Schritt des Herauslösens mit einem alkalischen Ätzstoff, vorzugsweise NH4OH oder KOH durchgeführt wird.
- Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei dem Schritt des Bereitstellens für die Hartmaskenschicht (
12 ) Siliziumdioxid ausgewählt wird. - Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß bei dem Schritt des Implantierens (
46 ) eines aus der Gruppe umfassend: Fluor, Fluorid als Dotierstoff eingesetzt wird. - Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß der Schritt des Herauslösens mit HF, BHF oder DHF durchgeführt wird.
- Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei dem Schritt des Bereitstellens für die Hartmaskenschicht (
12 ) unverdichtetes Aluminiumoxid – Al2O3 ausgewählt wird. - Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß bei dem Schritt des Implantierens (
46 ) eines aus der Gruppe umfassend: Argon oder Xenon als Dotierstoff eingesetzt wird. - Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der Schritt des anisotropen Herauslösens mit SC1 durchgeführt wird.
- Verfahren nach einem der Ansprüche 1–9, dadurch gekennzeichnet, daß – der Halbleiterwafer (
1 ) mit einem Schichtstapel (102 ,103 ,104 ) bereitgestellt wird, – der Schichtstapel eine Schichtfolge wenigstens von Oxid (102 ) – Nitrid (103 ) – Oxid (104 ) umfaßt. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß bei dem Schritt des Implantierens (
46 ) Stickstoff als Dotierstoff eingesetzt wird. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß nach der Implantation (
46 ) mit Stickstoff und der Entfernung des Resiststeges (20 ) eine Oxidation (47 ) des nicht mit Stickstoff implantierten amorphen Polysiliziums durchgeführt wird, und bei dem Schritt des Herauslösens das oxidierte, nicht implantierte Polysilizium des zweiten Anteiles (122 ) selektiv zu dem oxidierten, implantierten Polysilizium des ersten Anteiles (121 ) herausgelöst wird. - Verfahren zur Bildung eines Grabens (
26 ) in einer Schicht oder einem Schichtstapel (102 –104 ) auf einem Halbleiterwafer (1 ), umfassend die Schritte: – Bereitstellen des Halbleiterwafers mit der Schicht oder dem Schichtstapel (102 –104 ), auf welcher/welchem eine Hartmaskenschicht (12 ) und ein photoempfindlicher Resist (16 ) angeordnet sind, – Belichten (40 ) des photoempfindlichen Resists (16 ) und Entwickeln zur Bildung wenigstens eines Resistspaltes (62 ) oberhalb der Hartmaskenschicht (12 ), welcher von unbelichteten Resistbereichen (17 ) umgeben ist, – Implantieren eines ersten Anteils (123 ) der Hartmaskenschicht (12 ) unterhalb des Resistpaltes (62 ) mit Dotierstoffteilchen, wobei ein von den Resistflächen abgeschatteter zweiter Anteil (124 ) der Hartmaskenschicht (12 ) nicht implantiert wird, – Entfernen der entwickelten, unbelichteten Resistbereiche (17 ), – Herauslösen des ersten, unterhalb des Resistspaltes implantierten Anteils (123 ) der Hartmaskenschicht (12 ) selektiv zu dem zweiten, nicht implantierten Anteil (124 ), zur Bildung einer Öffnung (24 ) in der Hartmaskenschicht (12 ), – anisotropes Ätzen (48 ) der Schicht oder des Schichtstapels (102 –104 ) selektiv zu der Hartmaskenschicht (12 ) zum Übertragen der Öffnung (24 ) in die Schicht oder dem Schichtstapel (102 –104 ) zur Bildung des Grabens (26 ). - Verfahren nach Anspruch 19, bei dem nach Herauslösen des ersten implantierten Anteils (
123 ) der Hartmaskenschicht (12 ) eine weitere Schicht (13 ) abgeschieden und zur Bildung eines die Breite (53 ) der Öffnung (24 ) verringernden Spacers (131 ) zurückgeätzt wird, so daß der in der Schicht oder dem Schichtstapel (102 –104 ) durch Übertragung der Öffnung (24 ) gebildete Graben eine verringerte Breite (54 ) aufweist.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004055248B3 (de) * | 2004-11-16 | 2006-03-02 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Kontaktes in einer Halbleiterscheibe |
DE102015115652A1 (de) * | 2015-08-31 | 2017-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren zum strukturieren integrierter schaltungen |
CN110785901A (zh) * | 2017-06-28 | 2020-02-11 | 索尼公司 | 发光元件及其制造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004057809B4 (de) * | 2004-11-30 | 2007-01-04 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung von Seitenwandabstandselementen |
US7923424B2 (en) * | 2005-02-14 | 2011-04-12 | Advanced Process Technologies, Llc | Semiconductor cleaning using superacids |
KR100891247B1 (ko) * | 2007-05-14 | 2009-04-01 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
KR100997315B1 (ko) * | 2008-07-15 | 2010-11-29 | 주식회사 동부하이텍 | 이미지 센서의 제조 방법 |
US8361848B2 (en) * | 2010-04-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Precise resistor on a semiconductor device |
US8492286B2 (en) * | 2010-11-22 | 2013-07-23 | International Business Machines Corporation | Method of forming E-fuse in replacement metal gate manufacturing process |
US9105295B2 (en) | 2013-02-25 | 2015-08-11 | HGST Netherlands B.V. | Pattern tone reversal |
US20150270144A1 (en) * | 2014-03-20 | 2015-09-24 | Inotera Memories, Inc. | Patterned structure of semiconductor device and method for fabricating the same |
US9716142B2 (en) * | 2015-10-12 | 2017-07-25 | International Business Machines Corporation | Stacked nanowires |
US10283616B2 (en) * | 2016-08-30 | 2019-05-07 | United Microelectronics Corp. | Fabricating method of semiconductor structure |
KR102374206B1 (ko) * | 2017-12-05 | 2022-03-14 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326300B1 (en) * | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
US20030129837A1 (en) * | 2002-01-10 | 2003-07-10 | Gerhard Enders | Method for processing a substrate to form a structure |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US129837A (en) * | 1872-07-23 | Improvement in fences | ||
US6309975B1 (en) * | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
US6642152B1 (en) * | 2001-03-19 | 2003-11-04 | Advanced Micro Devices, Inc. | Method for ultra thin resist linewidth reduction using implantation |
US6653231B2 (en) * | 2001-03-28 | 2003-11-25 | Advanced Micro Devices, Inc. | Process for reducing the critical dimensions of integrated circuit device features |
US6875664B1 (en) * | 2002-08-29 | 2005-04-05 | Advanced Micro Devices, Inc. | Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material |
US6930030B2 (en) * | 2003-06-03 | 2005-08-16 | International Business Machines Corporation | Method of forming an electronic device on a recess in the surface of a thin film of silicon etched to a precise thickness |
-
2003
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-
2004
- 2004-09-08 US US10/937,099 patent/US7049241B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326300B1 (en) * | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
US20030129837A1 (en) * | 2002-01-10 | 2003-07-10 | Gerhard Enders | Method for processing a substrate to form a structure |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004055248B3 (de) * | 2004-11-16 | 2006-03-02 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Kontaktes in einer Halbleiterscheibe |
US7348279B2 (en) | 2004-11-16 | 2008-03-25 | Infineon Technologies Ag | Method of making an integrated circuit, including forming a contact |
DE102015115652A1 (de) * | 2015-08-31 | 2017-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren zum strukturieren integrierter schaltungen |
US9941125B2 (en) | 2015-08-31 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit patterning |
US10727061B2 (en) | 2015-08-31 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for integrated circuit patterning |
CN110785901A (zh) * | 2017-06-28 | 2020-02-11 | 索尼公司 | 发光元件及其制造方法 |
US11411372B2 (en) | 2017-06-28 | 2022-08-09 | Sony Corporation | Light emitting element and manufacturing method therefor |
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Publication number | Publication date |
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