DE10344862A1 - Verfahren zur Herstellung eines dicken Isolationskragens mit reduzierter Länge - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Grabenkondensator-Speicherzellenstruktur mit einem vertikalen Kragenbereich, der Leckströme aus einem angrenzenden vertikalen parasitären Transistor, der sich zwischen einem vertikalen MOSFET und einem darunter liegenden Grabenkondensator befindet, unterdrückt. Die vertikale Kragenisolation, die eine Breite von etwa 0,50 µm oder weniger aufweist, umfasst einen ersten Abschnitt, der teilweise außerhalb des Grabens liegt, sowie einen zweiten Abschnitt, der innerhalb des Grabens liegt. Der erste Abschnitt des Kragenoxids ist dicker als der zweite Oxidabschnitt, wodurch parasitäre Leckströme verringert werden.

Description

  • Verfahren zur Herstellung eines dicken Isolationskragens mit reduzierter Länge
  • Die vorliegende Erfindung betrifft einen Halbleiterspeicherbaustein und insbesondere eine Grabenspeicherzellenstruktur mit einem Isolationskragenbereich, der vertikale parasitäre Leckströme unterdrückt, ohne dabei die Querschnittsfläche des Grabens wesentlich zu verringern. Die vorliegende Erfindung bezieht sich außerdem auf ein Verfahren zum Herstellen einer solchen Grabenspeicherzellenstruktur.
  • Ein MOS-Feldeffekttransistor (metal oxide semiconductor – Metalloxid-Halbleiter) wird zum Ausbilden von DRAM-Speicherzellen verwendet. Eine DRAM-Schaltung umfasst in der Regel ein Speicherzellenfeld, dessen Speicherzellen über Reihen und Spalten miteinander verbunden sind, die als Wort- bzw. Bitleitungen bekannt sind. Das Auslesen von Daten aus bzw. das Schreiben von Daten in die Speicherzellen wird durch das Aktivieren ausgewählter Wort- und Bitleitungen erreicht. Üblicherweise umfasst eine DRAM-Speicherzelle einen an einen Kondensator gekoppelten MOSFET. Der Kondensator umfasst zwei Elektroden, die durch ein Knotendielektrikum voneinander getrennt sind, während der MOSFET ein Gate und Diffusionsbereiche beinhaltet, die je nach Betriebsart des Transistors entweder als Source- oder als Drainbereich bezeichnet werden.
  • Dem Fachmann sind verschiedene Arten von MOSFETs bekannt. Ein planarer MOSFET ist ein Transistor, bei dem eine Oberfläche des Transistorkanalbereichs in der Regel parallel zur Hauptoberfläche des Substrats ist. Ein vertikaler MOSFET ist ein Transistor, bei dem eine Oberfläche des Transistorkanalbereichs senkrecht zur Hauptoberfläche des Substrats angeordnet ist. Ein Graben-MOSFET ist ein Transistor, bei dem eine Oberfläche des Transistorkanalbereichs nicht parallel zur Hauptoberfläche des Substrat ist und sich der Kanalbereich im Sub strat befindet. Bei einem Graben-MOSFET ist die Oberfläche des Kanalbereichs im Allgemeinen senkrecht zur Hauptoberfläche, obwohl dies nicht zwingend erforderlich ist.
  • Grabenkondensatoren werden häufig in DRAM-Speicherzellen eingesetzt. Ein Grabenkondensator ist eine dreidimensionale Struktur, die in einem Silizium enthaltenden Substrat ausgebildet wird. Diese Struktur wird normalerweise durch ein Ätzen von Gräben verschiedenster Dimensionen in ein Silizium enthaltendes Substrat hergestellt. Die Gräben umfassen in der Regel N+-dotiertes Polysilizium, das die eine Kondensatorelektrode (z.B. der Speicherknoten) bildet, während die andere Kondensatorelektrode eine sogenannte „buried plate" ist, die durch Ausdiffusion von Dotierstoffen in einen den unteren Grabenbereich umgebenen Substratbereich ausgebildet wird.
  • Um Ladungsträger davon abzuhalten, sich zwischen benachbarten Bauelementen (z.B. Transistoren und Kondensatoren) durch das Substrat zu bewegen, werden zwischen aneinander angrenzenden Halbleiterbauelementen Isolationsgebiete ausgebildet. Im Allgemeinen werden diese Bauelement-Isolationsgebiete als dicke Feldoxidgebiete ausgebildet, die sich unter der Oberfläche des Halbleitersubstrats erstrecken. Eines der ersten, am häufigsten eingesetzten Verfahren zum Ausbilden eines Feldoxidgebiets ist die lokale Oxidierung von Silizium (LOCOS-Technik). LOCOS-Feldoxidationsgebiete werden ausgebildet, indem zunächst eine Nitridschicht auf der Substratoberfläche aufgebracht und anschließend ein Abschnitt der Nitridschicht selektiv geätzt wird, wodurch eine Maske entsteht, die das Substrat in den Bereichen frei lässt, in denen die Feldoxidbereiche ausgebildet werden sollen. Das maskierte Substrat wird sodann einer oxidierenden Umgebung ausgesetzt und eine dicke Oxidschicht wird auf den von der Maske freigelegten Bereichen aufgewachsen, wodurch eine Oxidschicht entsteht, die sich oberhalb und unterhalb der Substratoberfläche erstreckt. Eine Alternative zu den LOCOS-Feldoxidgebieten bietet der Einsatz von „shallow trench"-Isolationen (STI). Bei STI- Gebieten wird in dem Substrat beispielsweise durch anisotropes Ätzen ein klar festgelegter Graben ausgebildet. Der Graben wird anschließend mit einem Isolationsoxid bis zur Substratoberfläche hin aufgefüllt, um so ein Bauelement-Isolationsgebiet zur Verfügung zu stellen. Durch STI ausgebildete Grabenisolation haben den Vorteil, dass sie über ihre gesamte laterale Ausdehnung hinweg für eine Bauelement-Isolation sorgen und eine planarere Struktur schaffen.
  • Aufgrund der kontinuierlichen Skalierung der Mindeststrukturgrößen in DRAM-Speicherzellenfeldern kommt es zu einer Verringerung der lateralen Dimensionen (der Öffnungen) von Grabenkondensatoren. Zudem findet derzeit eine Verlagerung von der gegenwärtig gültigen Speicherzellenfläche von 8F2 (F bezeichnet die Mindestlinienbreite der durch Lithografie strukturierbaren Strukturgröße) für planare MOSFET-Speicherzellen zu einer Fläche von 7F2 oder 6F2 für planare und vertikale MOSFET-Speicherzellen statt. Dadurch wird für die planmäßigen Abmessungen der Grabenkondensatoröffnung das Verhältnis der Breite zur Länge von 1:2 auf 1:1 verringert. Wird die Größe der Speichergrabenöffnung verringert, so gestaltet sich das Auffüllen des Grabens mit leitfähigem Material umso schwieriger. Das Problem der Grabenauffüllung wird darüber hinaus noch dadurch verstärkt, dass die Anforderungen an die Dicke des Kragenisolationsoxids von Generation zu Generation in ihrer Skalierung nicht wesentlich angepasst werden.
  • Eine typische Grabenspeicherzelle ist beispielsweise in 1 gezeigt. Die Grabenspeicherzelle von 1 umfasst insbesondere ein Substrat 10, in dem N+-dotierte Bitleitungsdiffusionsgebiete 12 ausgebildet wurden. Das Substrat umfasst außerdem mehrere Grabenkondensator-Speicherzellen 14. Jede Grabenkondensator-Speicherzelle umfasst einen in einem unteren Bereich des Grabens ausgebildeten Grabenkondensator 16 und einen in einem oberen Bereich des Grabens ausgebildeten MOSFET 18. Der Grabenkondensator umfasst eine N+-dotierte Buried-Plate-Diffusion 20, die im Bereich der Grabenaußenwände ausgebildet wurde, ein auf den Grabeninnenwänden aufgebrachtes Knotendielektrikum 22 und ein im Grabeninneren auf den freiliegenden Wänden des Knotendielektrikums ausgebildetes leitfähiges Material für einen Speicherkondensatorknoten 24. Der vertikale MOSFET umfasst ein auf den vertikalen Grabenwänden ausgebildetes Gate-Dielektrikum 26 und ein auf dem Gate-Dielektrikum aufgebrachtes leitfähiges Gate-Material 28. Die Grabenkondensatoren und der vertikale MOSFET sind voneinander durch eine TTO-Schicht 30 und ein Kragenisolationsoxid 32 isoliert. Allerdings besteht eine elektrische Verbindung zwischen den Strukturen über ein N+-dotiertes Buried-Strap-Diffusionsgebiet 34. Es wird darauf hingewiesen, dass das N+-dotierte Buried-Strap-Diffusionsgebiet und das N+-dotierte Bitleitungsdiffusionsgebiet das Source-/Draingebiet des vertikalen MOSFETs bilden.
  • In der aus dem Stand der Technik bekannten Struktur tritt auf den Grabenseitenwänden zwischen den N+-dotierten Buried-Strap-Diffusionsgebieten und den N+-dotierten Buried-Plate-Diffusionsgebieten ein vertikaler parasitärer Transistor 36 auf. Das Gate des parasitären Transistors ist das leitfähige Speicherkondensatorknoten-Material des Kondensators; das Source-/Draingebiet ist das N+-dotierte Buried-Strap-Diffusionsgebiet und das andere Source-/Draingebiet ist das N+-dotierte Buried-Plate-Diffusionsgebiet. In der aus dem Stand der Technik bekannten Struktur ist das Kragenoxid nicht in der Lage, die Schwellenspannung des parasitären Transistors so anzuheben, dass es nicht leitet, außer wenn das Kragenisolationsoxid 32 ausreichend dick ist; daher kann es in typischen Grabenkondensator-Speicherzellen aus dem Stand der Technik zu starken Leckströmen kommen kann.
  • Um lange Datenspeicherzeiten zu erreichen, ist ein Unterdrücken der durch vertikale parasitäre Transistoren verursachten Leckströme erforderlich; die Möglichkeiten eines Unterdrückens sind jedoch im Bereich zwischen der Speicherknotendiffusion (d.h. der Buried-Strap-Ausdiffusion) und der N+- dotierten Buried Plate des Kondensator entlang der Grabenwandung durch die Mindestdicke des Kragenisolationsoxids und/oder der Mindestdotierkonzentration im tiefliegenden Bereich der P-Wanne des Speicherzellenfeldes beschränkt. Wenn die Schwierigkeiten beim Auffüllen des Grabens durch ein Ausdünnen des Kragenisolationsoxids vermindert werden, so wird die Dotierkonzentration in der P-Wanne des Speicherzellenfeldes im Allgemeinen erhöht, um das dünnere Kragenisolationsoxid auszugleichen. Durch die erhöhte P-Wannen-Konzentration wird jedoch die Datenspeicherzeit herabgesetzt. Darüber hinaus trägt eine sehr kleine Grabenöffnung im Kragenisolationsgebiet zum Reihenwiderstand des Grabenkondensators bei. Ein erhöhter Widerstand beschränkt die speicherbare Datenmenge, wodurch die Funktionalität des Speicherchips beeinträchtigt wird.
  • Ein weiteres Problem der Grabenkondensator-Speicherzellenstrukturen aus dem Stand der Technik besteht darin, dass die Breite des Kragenisolationsoxids die für das Ausbilden des Speicherkondensators zur Verfügung stehende Fläche verkleinert und das Oxid sich, wenn das Kragenoxid durch einen Abscheidungsprozess aufgebracht wurde, bis in den Graben hinein erstreckt, wodurch sich die Querschnittsfläche verkleinert und der Widerstand größer wird. Dies bedeutet, dass die aus dem Stand der Technik bekannten Kragenisolationsoxide die Querschnittsfläche des Grabens verengen, wodurch sich der Widerstand des Grabens erhöht. Dadurch wird der Ladungsaustausch zwischen dem Kondensator und dem übrigen DRAM-Schaltkreis, d.h. der Bitleitung, wesentlich schwieriger.
  • Aufgabe der Erfindung ist es deshalb, eine Grabenkondensator-Speicherzellenstruktur und ein entsprechendes Verfahren zu schaffen, die für ein neues und verbessertes Kragenisolationsgebiet sorgen, das durch vertikale parasitäre MOSFETs verursachte Leckströme unterdrückt, ohne dass dabei ein Erhöhen der Dotierkonzentration in der P-Wanne des Speicherzellenfeldes notwendig wäre, das einen dicken Oxidbereich umfasst, der die für den Speicherkondensator vorgesehene Querschnittsfläche nicht verringert und eine größere Isolations-Querschnittsfläche aufweisen.
  • Diese Aufgabe wird mit einer Grabenkondensator-Speicherzellenstruktur nach Anspruch 1 und ein Verfahren nach Anspruch 11 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß wird eine Grabenkondensator-Speicherzellenstruktur zur Verfügung zu stellen, die eine Kragenisolation umfasst, welche die vertikalen parasitären Leckströme zwischen der Buried-Strap-Ausdiffusion und der Buried-Plate des Kondensators im Wesentlichen unterdrücken kann.
  • Erfindungsgemäß wird weiter eine Grabenkondensator-Speicherzellenstruktur mit einer Kragenisolation bereitzustellen, die ein dickes Isolationsgebiet umfasst, dessen Länge die für den Speicherkondensator vorgesehene Fläche nicht wesentlich beeinträchtigt.
  • Erfindungsgemäß wird außerdem eine Grabenkondensator-Speicherzellenstruktur mit einer dicken Kragenisolation erreicht, die die Querschnittsfläche des Grabens nicht wesentlich verringert.
  • Darüber hinaus wird erfindungsgemäß eine Grabenkondensator-Speicherzellenstruktur mit einer Kragenisolation zur Verfügung zu stellen, die mindestens ein dickes thermisches Oxid und ein dünneres angrenzendes Isolationsgebiet umfasst, das ein aufgebrachtes Oxid oder ein Material mit niedriger dielektrischer Konstante (Niedrig-k-Dielektrikum) umfasst.
  • Gemäß der Erfindung wird ein kurzes Kragenisolationsgebiet mit einem dicken ersten Abschnitt bereitgestellt, der sich teilweise außerhalb des Grabens befindet, und einen dünnen zweiten Abschnitt, der sich innerhalb des Grabens befindet.
  • Die verminderte Breite verbessert die Grabenkapazität, während die teilweise Anordnung außerhalb des Grabens den zur Verfügung stehenden Grabendurchmesser für die Grabenfüllung erhöht und den Reihenwiderstand des Grabens verbessert.
  • Die vorliegende Erfindung betrifft eine Grabenkondensator-Speicherzellenstruktur, umfassend mehrere in einem Halbleitersubstrat befindliche Gräben, wobei jeder Graben einen vertikalen Transistor umfasst, der von einem darunter liegenden Grabenkondensator isoliert ist; und einen vertikalen, auf den Seitenwänden eines jeden Grabens zwischen dem vertikalen Transistor und dem Grabenkondensator angeordneten Kragenisolationsbereich mit einer Breite von etwa 0,50 μm oder weniger, wobei ein erster Abschnitt des Kragenisolationsbereichs teilweise außerhalb des Grabens liegt und ein zweiter Abschnitt innerhalb des Grabens liegt, wobei der erste Abschnitt dicker ist als der zweite Abschnitt, wodurch Leckströme eines angrenzenden vertikalen parasitären Transistors verringert werden.
  • In einer bevorzugten Ausführungsform der vorliegenden Erfindung weist der zweite Abschnitt des Kragenisolationsgebiets ein Dielektrikum mit geringer dielektrischer Leitfähigkeit (d.h. eine geringe Dielektrizitätskonstante (k)) auf, was zum Erhöhen der Schwellenspannung des vertikalen parasitären Transistors dient. Die Begriffe „geringe dielektrische Leitfähigkeit" oder „Niedrig-k" bezeichnen im Zusammenhang mit der vorliegenden Erfindung ein dielektrisches Material, dessen Dielektrizitätskonstante unter der von Si3N4 liegt. Es wird darauf hingewiesen, dass alle Dielektrizitätskonstanten im Verhältnis zum Vakuum zu sehen sind, sofern nicht anders angegeben.
  • Die vorliegende Erfindung betrifft weiter ein Verfahren zum Herstellen der oben genannten Grabenkondensator-Speicherzel lenstruktur, das erfindungsgemäß insbesondere die folgenden Verfahrensschritte umfasst:
    Bereitstellen mehrerer Gräben in der Oberfläche eines Halbleitersubstrats, wobei jeder Graben einen oberen und einen unteren Bereich umfasst, wobei in dem unteren Bereich ein Grabenkondensator ausgebildet ist;
    Ausbilden eines vertikalen Kragenisolationsbereichs in jedem Graben, wobei der vertikale Kragenisolationsbereich eine Breite von etwa 0,50 μm oder weniger umfasst, sowie einen ersten Abschnitt, der teilweise außerhalb des Grabens liegt und einen zweiten Abschnitt, der innerhalb des Grabens liegt, wobei der erste Abschnitt dicker ist als der zweite Abschnitt; und
    Ausbilden eines vertikalen Transistors oberhalb des vertikalen Kragenisolationsbereichs.
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 eine bildliche Querschnittsdarstellung einer typischen Grabenkondensator-Speicherzellenstruktur aus dem Stand der Technik;
  • 2 eine bildliche Querschnittsdarstellung einer Grabenkondensator-Speicherzellenstruktur gemäß der vorliegenden Erfindung;
  • 3 bis 7 bildliche Querschnittsdarstellungen der verschiedenen, im erfindungsgemäßen Verfahren eingesetzten Schritte.
  • Unter Bezugnahme auf die der vorliegenden Anmeldung beigefügten Zeichnungen wird nun die vorliegende Erfindung näher erläutert, die eine neuartige Grabenkondensator- Speicherzellenstruktur mit einer kurzen Kragenisolation (von etwa 0,50 μm oder weniger) zur Verfügung stellt, wobei ein erster Abschnitt der Kragenisolation teilweise außerhalb des Grabens und ein zweiter Abschnitt innerhalb des Grabens liegt, und wobei der erste Abschnitt dicker als der zweite Abschnitt ist.
  • Zunächst wird auf 2 Bezug genommen, die einen Querschnitt der erfindungsgemäßen Grabenkondensator-Speicherzellenstruktur zeigt. Die erfindungsgemäße Speicherzelle umfasst insbesondere mehrere in der Oberfläche eines Halbleitersubstrats 50 befindliche Gräben 56 (wovon zwei in 2 gezeigt sind). Jeder Graben umfasst einen vertikalen Transistor (oder MOSFET) 80 der von dem darunter liegenden Grabenkondensator 70 isoliert ist, sowie eine auf den Seitenwänden der Gräben zwischen dem vertikalen Kondensator und dem Grabenkondensator aufgebrachte vertikale Kragenisolation 78 mit einer Breite von etwa 0,50 μm oder weniger. Gemäß der vorliegenden Erfindung umfasst das Kragenisolationsgebiet 78 einen ersten Abschnitt 74, der teilweise außerhalb des Grabens liegt, und einen zweiten Abschnitt 76, der innerhalb des Grabens liegt. Wie die Figur zeigt, ist der erste Abschnitt des Kragenisolationsgebiets dicker als der zweite Abschnitt des Kragenisolationsgebiets, wodurch sich Leckströme in die angrenzenden vertikalen parasitären Transistoren 100 verringern.
  • Jeder Grabenkondensator der in 2 dargestellten erfindungsgemäßen Grabenkondensator-Speicherzelle umfasst ein N+-dotiertes Buried-Plate-Diffusionsgebiet 64, das etwa im Bereich eines breiten unteren Grabenbereichs liegt, ein Knotendielektrikum 66, das im breiten unteren Bereich des Grabens aufgebracht ist, und ein auf dem Knotendielektrikum in den Graben eingebrachtes leitfähiges Material 68 eines Speicherkondensatorknotens.
  • Der vertikale Transistorbereich der erfindungsgemäßen Grabenkondensator-Speicherzelle umfasst ein vertikales Gate- Dielektrikum 82, das auf den schmalen oberen Grabenbereichen aufgebracht wurde, und ein leitfähiges Gate-Material 84, das in den Graben eingebracht wurde. Das Source-/Drain-Diffusionsgebiet des vertikalen Transistors umfasst die N+-dotierte Bitleitungsdiffusion 52 und das N+-dotierte Buried-Strap-Gebiet 86. Der N+-dotierte Buried Strap stellt eine elektrische Verbindung zwischen dem vertikalen Transistor und dem darunter liegenden Grabenkondensator her, die außerdem durch eine TTO-Schicht 88 von einander isoliert sind.
  • Es wird darauf hingewiesen, dass die in 2 dargestellte Kragenisolation ausreichend dick ist, um parasitäre Leckströme im Wesentlichen zu unterdrücken. Daher stellt der Kragenisolationsbereich der vorliegenden Erfindung eine Verbesserung gegenüber den Kragenisolationsbereichen aus dem Stand der Technik dar, wie z.B. in 1 dargestellt. Ein weiteres Merkmal des erfindungsgemäßen Kragenisolationsbereichs besteht darin, dass die Breite der Kragenisolation ausreichend kurz ist, so dass der Kragenisolationsbereich die Grabenkapazität nicht beeinträchtigt. Ein weiterer Aspekt des erfindungsgemäßen Kragenisolationsbereichs besteht darin, dass die Kragenisolation so hergestellt wird, dass sie die Querschnittsfläche des Kragens nicht verengt.
  • Die 3 bis 7 zeigen das grundlegende Verfahrensschema, das zur Herstellung des Grabenkondensator-Speicherzelle von 2 eingesetzt wird. In dem erfindungsgemäßen Verfahren wird zunächst die in 3 gezeigte Struktur ausgebildet. Die in 3 dargestellte Struktur umfasst insbesondere das Halbleitersubstrat 50, wobei sich in einem oberen Bereich der Substratoberfläche N+-dotierte Bitleitungsdiffusionsgebiete 52 befinden. Die Grabenbereiche 56 werden in dem Substrat unter Verwendung einer Kontaktschicht 54 als Grabenmaske ausgebildet. Die Grabenbereiche umfassen einen breiten unteren Bereich und einen schmalen oberen Bereich, die beide von Wandungen begrenzt werden. In der Umgebung des unteren Grabenbereichs wird das N+-dotierte Buried-Plate-Diffusionsgebiet 64 ausgebildet und der schmale obere Grabenbereich umfasst den dünnen Opferisolationskragen 62.
  • Die in 3 gezeigte Ausgangsstruktur besteht aus herkömmlichen, dem Fachmann wohlbekannten Materialien und die nachfolgend beschriebenen Verfahrensschritte werden zur Herstellung dieser Struktur eingesetzt. Das Halbleitersubstrat 50 besteht insbesondere aus einem beliebigen Silizium enthaltenden Halbleitermaterial, z.B. aus Si, SiGe, Si/SiGe, Si/SiO2/Si, SOI-Materialien und andere ähnliche Silizium enthaltende Halbleitermaterialien. Abhängig von dem auszubildenden Bauelement kann das Substrat entweder n- oder p-leitend sein. Darüber hinaus kann das Substrat verschiedene Isolations- und/oder Bauelementbereiche umfassen, die entweder im Substrat oder auf der Substratoberfläche ausgebildet werden. Im Interesse eines klareren Verständnisses sind diese Bereiche in den Figuren nicht dargestellt, gehören aber dennoch zu dem mit dem Bezugszeichen 50 gekennzeichneten Bereich.
  • In dieser Phase der vorliegenden Erfindung werden N+-dotierte Bitleitungsdiffusionsgebiete 52 in der Substratoberfläche 50 durch Innenimplantation und aktivierendes Ausheilen erzeugt. Die als Grabenmaske dienende strukturierte Kontaktschicht 54 wird sodann auf der Substratoberfläche 50 unter Verwendung herkömmlicher, dem Fachmann wohlbekannter Verfahren hergestellt, beispielsweise durch Abscheidung und/oder thermisches Aufwachsen, gefolgt von Lithographie- und Ätzverfahren. Die Kontaktschicht kann eine einzelne Materialschicht umfassen; alternativ umfasst die Kontaktschicht 54 eine mehrschichtige Struktur. Beispielsweise kann die Kontaktschicht ein Oxid, ein Nitrid oder ein dotiertes Silikatglas umfassen, oder es kann ein Stapel verwendet werden, der zwei oder mehrere der vorgenannten Materialien umfasst. Die im Rahmen der vorliegenden Erfindung bevorzugt eingesetzte Kontaktschicht ist eine mehrschichtige Struktur die einen Stapel aus thermisch aufgewachsenen Oxid/aufgebrachtem Nitrid und aufgebrachtem Borsilikatglas (BSG) besteht.
  • Wie oben erwähnt kann zum Ausbilden der Kontaktschicht ein herkömmliches thermisches Abscheidungsverfahren, wie z.B. ein CVD-Verfahren bzw. ein plasmaunterstütztes CVD-Verfahren, oder Beschichtung mit chemischer Lösung eingesetzt werden. Alternativ kann die Kontaktschicht 54 durch ein thermisches Oxidier- oder Nitrierverfahren oder durch eine Kombination aus thermischem Aufwachen und Abscheidung verwendet werden.
  • Nach dem Aufbringen der Kontaktschicht 54 auf die Substratoberfläche 50 wird die Kontaktschicht durch herkömmliche Lithographie- und Ätzverfahren strukturiert. Im Rahmen der vorliegenden Anmeldung umfasst der eingesetzte Lithographieschritt das Aufbringen eines Photoresists auf die Kontaktschicht, woraufhin der Photoresist dem gewünschten Bestrahlungsmuster ausgesetzt und anschließend mit einem herkömmlichen Resistentwickler entwickelt wird. Die Struktur wird dann unter Verwendung eines herkömmlichen Ätzverfahrens wie z.B. Reaktives Ionenätzen, Ionenstrahlätzen, Plasmaätzen oder Laserabtragung, auf die darunter liegende Kontaktschicht übertragen, wobei durch das Ätzverfahren hochselektiv das Kontaktmaterial, jedoch nicht Photoresist abgetragen wird. Dieser Ätzschritt, der auch eine Kombination aus den vorgenannten Ätzverfahren umfassen kann, hält im oberen Bereich der Substratoberfläche 50 an.
  • Anschließend wird unter Verwendung eines herkömmlichen, zeitlich abgestimmten Ätzverfahrens, das hochselektiv Substrat, jedoch keine Kontaktschicht bzw. keinen Photoresist abträgt, eine teilweise Ätzung der Gräben 56 in das Substrat durchgeführt. Sodann wird unter Verwendung eines herkömmlichen, dem Fachmann wohlbekannten Abscheidungsverfahrens SiN 58 auf den freiliegenden Wände der teilgeätzten Gräben aufgebracht. Die SiN-Schicht 58 ist etwa 2 bis 20 nm dick, wobei eine Dicke von etwa 4 bis 10 nm wesentlich bevorzugt wird.
  • Auf der SiN-Schicht wird sodann eine SiO2-Schicht 60 aufgebracht, wobei entweder ein herkömmliches Abscheidungsverfahren oder ein herkömmliches thermisches Aufwachsverfahren eingesetzt wird. Die SiO2-Schicht 60 ist etwa 2 bis 20 nm dick, wobei eine Dicke von etwa 4 bis 10 nm wesentlich bevorzugt ist. Es wird darauf hingewiesen, dass die SiN-Schicht 58 und die SiO2-Schicht 60 den in 3 gezeigten dünnen Opferisolationskragen 62 bilden.
  • Die horizontale Oberfläche des auf der Bodenfläche eines jeden teilgeätzten Grabens ausgebildeten dünnen Opferisolationskragens wird anschließend durch ein herkömmliches Ätzverfahren, wie z.B. Reaktives Ionenätzen, entfernt und anschließend wird das freiliegende Substrat zur Fertigstellung der Gräben einem weiteren zeitlich abgestimmten Ätzverfahren unterworfen. Im Rahmen der vorliegenden Erfindung beträgt die endgültige Tiefe eines jeden Grabens nach dem zweiten zeitlich abgestimmten Ätzverfahren von der Substratoberfläche aus gemessen etwa 4 bis 10 μm. Der Photoresist kann nach jedem der vorgenannten Ätzschritte entfernt werden.
  • In einem nächsten Schritt kann ein herkömmliches Ätzverfahren zum Ausbilden einer Flaschenform eingesetzt werden, das hochselektiv Substrat, jedoch nicht den Opferisolationskragen entfernt, um so Gräben zur Verfügung zu stellen, die einen schmalen oberen und einen breiten unteren Bereich umfassen. Für die vorliegende Erfindung geeignete Verfahren zum Ätzen der Flaschenform sind in den US-Patenten Nr. 4,649,625 von Lu und Nr. 5,658,816 sowie Nr. 5,692,281 von Rajeevakumar offenbart, auf die in der vorliegenden Anmeldung Bezug genommen wird. Wie in 3 dargestellt ist, ist auf den Seitenwänden des schmalen oberen Bereichs der Gräben der Opferisolationskragen ausgebildet.
  • In einem nächsten Schritt wird das N+-dotierte Buried-Plate-Diffusionsgebiet 64 im Bereich der Außenwände des breiten unteren Grabenbereichs unter Verwendung eines herkömmlichen Verfahrens hergestellt, mit dem N+-Dotierstoffe durch die Grabenwände diffundiert werden können. Ein Verfahren zum Ausbilden des Buried-Plate-Diffusionsgebiets ist beispielsweise im US-Patent Nr. 5,395,786, auf das in der vorliegenden Anmeldung Bezug genommen wird, beschrieben.
  • Anschließend wird ein Knotendielektrikum 66 in jedem Graben und auch auf dem Opferisolationskragen 62, sowie auch auf den freiliegenden Grabenwänden der breiten unteren Grabenbereiche entweder durch ein herkömmliches, dem Fachmann wohlbekanntes Abscheidungsverfahren oder ein thermisches Aufwachsen ausgebildet. Das in dieser Phase der vorliegenden Erfindung eingesetzte Knotendielektrikum 66 umfasst ein beliebiges dielektrisches Material, beispielsweise Si3N9, SiO2, Al2O3, ZrO2 oder RuO2. Die Dicke des Knotendielektrikums kann variieren und ist für die vorliegende Erfindung nicht kritisch. In der Regel hat das Knotendielektrikum 66 jedoch eine Dicke von etwa 2,5 bis 7,0 nm, wobei eine Dicke von etwa 3,0 bis 5,0 nm wesentlich bevorzugt wird.
  • Anschließend wird in jedem Graben ein leitfähiges Material 68 für einen Speicherkondensatorknoten, das N+-dotiertes Polysilizium oder einen Silizide und metallische Nitride enthaltenden metallischen Leiter umfasst, unter Verwendung eines herkömmlichen Abscheidungsverfahrens ausgebildet. Falls erforderlich wird das leitfähige Material für den Speicherkondensatorknoten unter Verwendung eines herkömmlichen Planarisierungsverfahrens wie z.B. chemisch-mechanisches Polieren (CMP) oder Schleifen bis auf den oberen Bereich der Kontaktschichtoberfläche 54 planarisiert. Besteht das Speicherknotenkondensator-Material 68 aus N+-dotiertem Polysilizium, so kann das N+-dotierte Polysilizium in einem herkömmlichen In-Situ-Abscheidungsverfahren ausgebildet werden, oder die N+-dotierte Polysiliziumschicht kann durch eine schichtweise Abscheidung, gefolgt von einer Dotierung in einem Gasphasen- oder Plasmabad, hergestellt werden. Nach der Abscheidung und der optionalen Planarisierung wird das Speicherkondensatorknoten- Material 68 auf eine vorbestimmte Tiefe unterhalb der Substratoberfläche zurückgesetzt. Hierbei wird ein Ätzverfahren eingesetzt, das hochselektiv das Speicherkondensatorknoten-Material von mindestens einem oberen Grabenbereich entfernt wird. Es wird darauf hingewiesen, dass die N+-dotierte Buried Plate 64, das Knotendielektrikum 66 und das leitfähige Speicherkondensatorknoten-Material 68 Bestandteile des Grabenkondensators 70 sind.
  • Die nach der Ausbildung des Knotendielektrikums und des vertieften Speicherkondensatorknoten-Materials resultierende Struktur ist beispielsweise in 4 gezeigt. Es wird darauf hingewiesen, dass in 4 die oberen Grabenwände einen Materialstapel umfassen, der aus dem Knotendielektrikum 66 und dem Opferisolationskragen 62 besteht.
  • In einem nächsten Schritt und wie in 5 gezeigt wird in jedem Graben, der freiliegende Oberflächen des Knotendielektrikums und die freiliegende horizontale Oberfläche des vertieften Speicherkondensatorknoten-Materials 68 enthält, durch ein herkömmliches Abscheidungsverfahren eine Opferoxidschicht 72 ausgebildet. Das Opferoxid wird anschließend von der freiliegenden horizontalen Oberfläche des vertieften Speicherkondensatorknoten-Materials durch Reaktives Ionenätzen, das selektiv Oxid, jedoch weder das leitfähige Knotenmaterial, noch das Knotendielektrikum entfernt, aufgebracht. Das freiliegende vertiefte Speicherkondensatorknoten-Materials wird sodann ein zweites Mal zurückgesetzt, wodurch die in 5 gezeigte Struktur entsteht. Es wird darauf hingewiesen, dass in dieser Figur das zweite Vertiefen einen Teil des Knotendielektrikums in dem schmalen oberen Bereich eines jeden Grabens freilegt.
  • Die Teile des Knotendielektrikums, die nicht von der Opferoxidschicht 72 geschützt sind, werden anschließend in einem Ätzverfahren entfernt, das selektiv Knotendielektrikum aus jedem Graben entfernt. Im Anschluss daran wird jede freilie gende Oxidoberfläche, einschließlich der Opferoxidschicht 72 und der SiO2-Schicht 60 des Opferkragenisolationsgebiets 62, durch ein herkömmliches Oxidentfernen entfernt, um so die beispielsweise in 6 dargestellte Struktur zur Verfügung zu stellen. Es wird darauf hingewiesen, dass in dieser Struktur nun ein Teil der SiN-Schicht 58 und das Knotendielektrikum 66 frei liegen.
  • Die freiliegende SiN-Schicht 58 und wahlweise auch das Knotendielektrikum 66 können nun durch ein Ätzverfahren entfernt werden, das hochselektiv Nitrid, jedoch kein Oxid aus dem Graben entfernt. Durch diesen Schritt wird eine Öffnung in den Grabenwänden hergestellt, in der anschließend die erfindungsgemäße Kragenisolation ausgebildet wird.
  • Der dicke Abschnitt des Kragenisolationsgebiets (in 7 mit dem Bezugszeichen 74 gekennzeichnet) wird durch ein Kragenoxidationsverfahren in oxidierender Umgebung wie z.B. O2 oder Ozon bei einer Temperatur von mindestens etwa 800°C ausgebildet. Der dicke Kragenisolationsabschnitt 74 ist ein thermisches Oxid mit einer Dicke von etwa 50 bis 300 Angström, wobei eine Dicke von etwa 150 bis 250 Angström wesentlich bevorzugt wird. Die Breite des dicken Kragenabschnitts beträgt weniger als ca. 0,50 μm, wobei eine Breite von etwa 0,2 bis 0,4 μm wesentlich bevorzugt wird. Es wird darauf hingewiesen, dass der dicke thermische Abschnitt des Kragenisolationsbereichs teilweise außerhalb des Grabens und teilweise innerhalb des Grabens ausgebildet wird.
  • Sollte es nicht schon vorher geschehen sein, so kann verbleibendes Knotendielektrikum nun wahlweise vom den oberen Grabenbereichen entfernt werden, wobei ein Ätzverfahren eingesetzt wird, das hochselektiv Knotendielektrikum, jedoch kein Oxid entfernt. In einem herkömmlichen Abscheidungsverfahren wird anschließend abgeschiedenes Oxid oder ein Niedrig-k-Dielektrikum (dessen Dielektrizitätskonstante unter der von Si3N4 liegt) 76 ausgebildet. Teile des aufgebrachten Oxids bzw. Niedrig-k-Dielektrikums, die auf dem dicken thermischen Oxid oberhalb der Kragenisolation aufgebracht sind, stellen den dünnen Abschnitt des erfindungsgemäßen Kragenisolationsgebiets der vorliegenden Erfindung dar. In den Figuren ist das erfindungsgemäße Kragenisolationsgebiet mit den Bezugszeichen 78 gekennzeichnet. Es wird darauf hingewiesen, dass die Breite des erfindungsgemäßen Kragenoxids relativ kurz ist (0,5 μm) und dass der erfindungsgemäße Kragenisolationsbereich die Querschnittsfläche des Kragens nicht verengt. Es wird darauf hingewiesen, dass das aufgebrachte Oxid bzw. das Niedrig-k-Dielektrikum innerhalb des Grabens ausgebildet werden.
  • Das auf der horizontalen Oberfläche des zweimal vertieften leitfähigen Speicherkondensatorknoten-Materials in dem thermischen Aufwachsverfahren des dicken Oxids und bei der Abscheidung des dünnen Oxids bzw. Niedrig-k-Dielektrikums ausgebildete Oxid wird anschließend durch Reaktives Ionenätzen entfernt. Die Gräben werden sodann mit dem leitfähigen Speicherkondensatorknoten-Material 68 aufgefüllt und auf den oberen Bereich der Kontaktschichtoberfläche 54 planarisiert.
  • In einem nächsten Schritt werden die vertikalen MOSFETs 80 in jedem Graben oberhalb des darunter liegenden Grabenkondensators 70 unter Verwendung von dem Fachmann wohlbekannten Standardverfahren ausgebildet. Dies umfasst ein drittes Vertiefen des leitfähigen Speicherkondensatorknoten-Materials 68 auf eine Tiefe, in der die Buried-Strap-Diffusionsgebiete 86 ausgebildet werden. Verbleibendes abgeschiedenes Oxid bzw. Niedrig-k-Dielektrikum 76 wird dann aus dem oberen Bereich entfernt, so dass die oberen Grabenwände frei liegen. Als nächstes wird im unteren Bereich der Vertiefung in dem Graben ein dotierter leitfähiger Bereich (der nicht gekennzeichnet ist), wie z.B. N+-dotiertes Polysilizium ausgebildet und Dotierstoff wird durch eine Öffnung in den freiliegenden Seitenwänden diffundiert, wodurch sich der N+-dotierte Buried-Strap-Bereich 86 bildet. Die TTO-Schicht 88 wird durch ein herkömm liches Abscheidungsverfahren auf dem dotierten leitfähigen Material ausgebildet. Unter Verwendung eines thermischen Aufwachsverfahrens oder eines herkömmlichen Abscheidungsverfahrens wird anschließend ein vertikales Gate-Dielektrikum wie z.B. SiO2 (in den Figuren durch das Bezugszeichen 82 gekennzeichnet) auf den freiliegendenden Grabenwänden ausgebildet und danach wird ein leitfähiges Gate-Material 84 wie z.B. Polysilizium, ein Metall oder ein Metallsilizid auf der TTO-Schicht aufgetragen, wodurch die in 2 dargestellte Struktur entsteht. Es wird darauf hingewiesen, dass in der in 2 gezeigten Struktur die Kontaktschicht durch ein herkömmliches zum Entfernen von Kontaktschichten geeignetes Verfahren von der Substratoberfläche 50 entfernt wird. Nun können in weiteren Prozessschritten Wortleitung, Bitleitungskontakte usw. ausgebildet werden.
  • Der Vorteil des erfindungsgemäßen Verfahrensablaufs besteht gegenüber Herstellungsverfahren für Kragenisolationen aus dem Stand der Technik darin, dass eine Kombination aus thermischem Oxid und abgeschiedenem Oxid zum Ausbilden des erfindungsgemäßen Kragenisolationsbereichs eingesetzt wird. Da der dicke Kragenabschnitt unterhalb der Silizium enthaltenden Substratoberfläche vergraben ist, kann der vorgenannte thermische Oxidierungsschritt eingesetzt werden, ohne dabei das im oberen Bereich der Gräben befindliche Silizium zu verbrauchen. In diesem Schritt wird der Durchmesser des Grabens nur geringfügig verringert, da er zum Teil außerhalb der Grabenwände stattfindet. Das Hinzufügen der dünnen abgeschiedenen Oxidschicht bzw. des Niedrig-k-Dielektrikums gewährleistet die erforderliche Kragendicke, so dass der vertikale parasitäre Transistor nicht durchschaltet.
  • Die Mindestlänge des dicken Kragenabschnitts ist durch die Kurzkanaleffekte des vertikalen parasitären Transistors begrenzt. Setzt die vertikale Leitung ein, so wird das Silizium unter dem dünnen Kragenabschnitt (auf allen Seiten des dicken Abschnitts) invertiert. Diese invertierten Bereiche dienen als Pseudo-Source- bzw. -Draingebiete. Die Mindestlänge des dicken Kragenabschnitts wird von dem Felddurchbruch von dem Pseudo-Drain zur Pseudo-Source über den dickeren Kragenabschnitt beschränkt und beträgt ca. 0,20 μm.
  • Der lokal dickere Kragenabschnitt hebt die Schwellenspannung des vertikalen parasitären Transistors am effektivsten an, wenn er an der Stelle der höchsten P-Wannen-Konzentration im Bereich zwischen der Strap-Ausdiffusion und der Buried-Plate angeordnet wird.

Claims (19)

  1. Grabenkondensator-Speicherzellenstruktur, umfassend: mehrere in einem Halbleitersubstrat befindliche Gräben (56), wobei jeder Graben einen vertikalen Transistor (80) umfasst, der von einem darunter liegenden Grabenkondensator (70) isoliert ist; und einen vertikalen, auf den Seitenwänden eines jeden Grabens zwischen dem vertikalen Transistor (80) und dem Grabenkondensator (70) angeordneten Kragenisolationsbereich (78) mit einer Breite von etwa 0,50 μm oder weniger, wobei ein erster Abschnitt (74) des Kragenisolationsbereichs teilweise außerhalb des Grabens liegt und ein zweiter Abschnitt (76) innerhalb des Grabens liegt, wobei der erste Abschnitt dicker ist als der zweite Abschnitt, wodurch Leckströme eines angrenzenden vertikalen parasitären Transistors verringert werden.
  2. Grabenkondensator-Speicherzellenstruktur nach Anspruch 1, wobei der vertikale Transistor (80) ein vertikales Gate-Dielektrikum (82), einen Gate-Leiter (84) und Source-/Drainbereiche (52, 80) umfasst.
  3. Grabenkondensator-Speicherzellenstruktur nach Anspruch 1 oder 2, wobei die Source-/Drainbereiche des vertikalen Transistors einen N+-dotierten Bitleitungsdiffusionsbereich (52) und einen N+-dotierten Buried-Strap-Bereich (86) umfassen.
  4. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 3, wobei der Grabenkondensator einen N+-dotierten Buried-Plate-Diffusionsbereich (64), ein Knotendielektrikum (66) und ein leitfähiges Material (68) für einen Speicherkondensatorknoten umfasst.
  5. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 4, weiter umfassend eine TTO-Schicht (88), die den vertikalen Transistor (80) von dem Grabenkondensator (70) isoliert.
  6. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 5, weiter umfassend einen außerhalb des Grabens liegenden N+-dotierten Buried-Strap-Diffusionsbereich (86), wobei der N+-dotierte Buried-Strap-Diffusionsbereich eine elektrische Verbindung zwischen dem vertikalen Transistor (80) und dem Grabenkondensator (70) herstellt.
  7. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 6, wobei die Breite (78) des vertikalen Kragenisolationsbereichs zwischen 0,2 und 0,4 μm liegt.
  8. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 7, wobei der erste Abschnitt (74) aus einem thermischen Oxid besteht.
  9. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 8, wobei der zweite Abschnitt (76) aus einem abgeschiedenen Oxid besteht.
  10. Grabenkondensator-Speicherzellenstruktur nach einem der Ansprüche 1 bis 9, wobei der zweite Abschnitt (76) aus einem dielektrischen Material besteht, dessen Dielektrizitätskonstante niedriger ist als die von Si3N4.
  11. Verfahren zum Ausbilden einer Grabenkondensator-Speicherzellenstruktur, wobei das Verfahren die folgenden Schritte umfasst: Bereitstellen mehrerer Gräben in der Oberfläche eines Halbleitersubstrats, wobei jeder Graben einen oberen und einen unteren Bereich umfasst, wobei in dem unteren Bereich ein Grabenkondensator ausgebildet ist; Ausbilden eines vertikalen Kragenisolationsbereichs in jedem Graben, wobei der vertikale Kragenisolationsbereich eine Breite von etwa 0,50 μm oder weniger umfasst, sowie einen ersten Abschnitt, der teilweise außerhalb des Grabens liegt und einen zweiten Abschnitt, der innerhalb des Grabens liegt, wobei der erste Abschnitt dicker ist als der zweite Abschnitt; und Ausbilden eines vertikalen Transistors oberhalb des vertikalen Kragenisolationsbereichs.
  12. Verfahren nach Anspruch 11, wobei die Gräben durch ein Lithografieverfahren und durch Ätzen unter Verwendung einer Kontaktschicht als Grabenmaske ausgebildet werden.
  13. Verfahren nach Anspruch 11 oder 12, wobei der erste Abschnitt des vertikalen Kragenisolationsbereichs durch ein thermisches Oxidationsverfahren ausgebildet wird.
  14. Verfahren nach Anspruch 13, wobei das thermische Oxidationsverfahren in einer oxidierenden Umgebung und bei einer Temperatur von etwa 800°C oder mehr durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei der zweite Abschnitt durch ein Abscheidungsverfahren ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 11 bis 16, wobei der Grabenkondensator durch Diffusion von N+-Dotierstoffen aus den Gräben in den unteren Bereich eines jeden Grabens, Beschichtung der Grabenwände im unteren Bereich mit einem Knotendielektrikum und Auffüllen mindestens des unteren Bereichs eines jeden Grabens mit dem leitfä higen Material für einen Speicherkondensatorknoten ausgebildet wird.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei in einem weiteren Verfahrensschritt eine TTO-Schicht auf dem Grabenkondensator ausgebildet wird, um den Grabenkondensator von dem vertikalen Transistor zu isolieren.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei der vertikale Transistor durch Ausbilden eines vertikalen Gate-Dielektrikums wenigstens an den oberen Seitenwänden eines jeden Grabens und durch Auffüllen des Grabens mit einem Gate-Leitungsmaterial ausgebildet wird.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei in einem weiteren Verfahrensschritt N+-dotierte Bitleitungsdiffusionsbereiche in dem Halbleitersubstrat ausgebildet werden, wobei die N+-dotierten Bitleitungsdiffusionsbereiche an jeden der Gräben angrenzen.
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