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Diese Erfindung bezieht sich auf DRAM-Strukturen
(DRAM = dynamic random access memory) = dynamischer Direktzugriffsspeicher)
und spezieller auf DRAMs hoher Dichte mit reduziertem Peripherievorrichtungsbereich
und ein Verfahren zur Herstellung derselben.
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Derzeit weist ein bekannter DRAM
ein Substrat mit einem Array von Speicherzellen, die Transistoren
umfassen, auf, die in Zeilen und Spalten angeordnet und durch Wortleitungen
und Bitleitungen verbunden sind, und einen Peripherievorrichtungsbereich
mit einem Unterstützungsschaltungsaufbau, der
Transistoren umfaßt,
zum Herein- und Herauslesen von binären Ziffern (Bits), die in
Speicherzellen gespeichert sind. Typischerweise sind alle Arraytransistoren
identisch und sehr dicht in das Array gepackt, während sich die Peripherietransistoren
in ihrer Größe unterscheiden
und weiter voneinander beabstandet sind. Der anhaltende Bedarf,
elektronische Vorrichtungen zu verkleinern, hat den Entwurf von DRAMs
mit einer größeren Dichte
und kleineren Größe vereinfacht.
Die aktuellen Fertigungsverfahren schränken jedoch die Größe des Arrays
und der Unterstützungsschaltungsaufbaukomponenten
ein.
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1 und 2 stellen einen bekannten
Peripherie-MOS-Transistor
(MOS = metal oxide semiconductor = Metalloxidhalbleiter) 1 in
einer Grundregel von 0,14 μm
dar. Der MOS-Transistor
ist auf einem Siliziumsubstrat 3 gebildet und weist eine
dünne Gateoxidschicht
auf dem Substrat und das Gate 5 auf. Typischerweise ist
die Gateoxidschicht aus Siliziumoxid und weist eine Dicke von etwa
50 A auf. Der MOS-Transistor weist ferner einen Gateleiter 7,
einen Gateabdeckungsisolator 9, zwei Abstandshalter 11, eine
dielektrische Schicht 13 und eine Schicht aus Siliziumdi oxid 15 auf.
Peripherie-CD-Öffnungen
(CD = contact-to-diffusion
= Kontakt-zu-Diffusion) oder CD-Kontakte 17, die eine Source
und einen Drain für den
MOS-Transistor 1 bilden, sind voneinander beabstandet und
auf jeder Seite des Gateleiters angeordnet. Die Begriffe Drain und
Source werden hierin austauschbar verwendet, um sich auf die Diffusionsbereiche
zu beziehen. Die CD-Kontakte sind separat für die Source und den Drain
durch leitfähige
Metallisierungsleitungen 19 miteinander verbunden. Neben den
CD-Kontakten bildet
eine CG-Öffnung
(CG = contact-to-gate = Kontakt-zu-Gate) oder ein CG-Kontakt 21 einen
Kontakt mit dem Gateleiter 7.
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Wie in 2 gezeigt
ist, beträgt
die Trennung 23 zwischen den CD-Kontakten 17 und
dem Gateleiter 7 0,14 μm,
und die Trennung 25 zwischen den Metallisierungsleitungen
beträgt
0,38 μm.
Die Entfernung zwischen den Metallisierungsleitungen, die die Breite
des Gateleiters und die Breite der CD-Kontakte umfaßt, bestimmt die Gesamtbreite
des Transistors. Die Gesamtbreite 27 des bekannten MOS-Transistors
in 2 beträgt 0,94 μm.
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Bei den aktuellen Fertigungsprozessen
für DRAMs
werden die CD-Kontakte 17 und die CG-Kontakte 21 auf
der gleichen Photoresistmaske strukturiert und dann gleichzeitig
geätzt.
Ein nichtselektiver Ätzprozeß wird verwendet,
um die CD- und CG-Kontakte
zu ätzen,
weil die Kontakte durch eine dicke Schicht eines Gateabdeckungsisolators 29 geätzt werden
müssen,
der üblicherweise
Siliziumnitrid ist. Die Beabstandung zwischen dem Gateleiter 7 und
den CD-Kontakten 17 muß zumindest
0,14 μm betragen,
weil ein nichtselektiver Ätzprozeß verwendet
wird. Wenn die CD-Kontakte 17 näher als 0,14 μm am Gateleiter 7 sind,
kann der nichtselektive Ätzprozeß in den
Gateleiter ätzen,
wenn eine Maskenüberlagerungsverschiebung
vorliegt und in dem Weg einen Kurzschluß bewirkt. Weil eine minimale
Entfernung von 0,14 μm
eingehalten werden muß,
wird der Anzahl von MOS-Transistoren,
die in einen gegebenen Bereich auf einen Siliziumwafer passen, ein
Limit gesetzt. Daher wäre
es von Vorteil, die Größe oder Breite
des MOS-Transistors zu reduzieren, um einer größeren Anzahl von MOS-Transistoren
zu ermöglichen,
auf der Peripherie der DRAM-Vorrichtung plaziert zu werden.
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Es ist eine Aufgabe der vorliegenden
Erfindung, einen DRAM hoher Dichte mit einem reduzierten Peripherievorrichtungsbereich
und ein Herstellungsverfahren für
denselben zu schaffen.
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Diese Aufgabe wird durch ein Verfahren
gemäß Anspruch
1 sowie eine Halbleitervorrichtung gemäß Anspruch 16 gelöst.
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Gemäß einem Aspekt der Erfindung
wird ein Verfahren zum Bilden einer Halbleiterstruktur geschaffen.
Das Verfahren umfaßt
folgende Schritte: Bereitstellen eines Substrats, Bilden einer Gateoxidschicht
auf dem Substrat, Aufbringen einer Gateleiterschicht über dem
Gateoxid; Aufbringen eines Gateabdeckungsisolators über dem
Gateleiter; Ätzen eines
Gatestapels mit Seitenwänden
von dem Gateleiter und dem Gateabdeckungsisolator, Bilden von Abstandshalteren
auf den Gatestapelseitenwänden; Implantieren
von zumindest einer Source und einem Drain; Aufbringen einer ersten
Isolierschicht über dem
Substrat; Aufbringen einer zweiten dielektrischen Schicht über dem
Substrat, Bilden von zumindest einem Randlos-Arraykontakt (borderless
array contact) (CB) und zumindest einer Peripherie-Kontakt-zu-Diffusion
gleichzeitig mit einer Verwendung eines selektiven Ätzprozesses;
und Ätzen
von zumindest einem Gatekontakt.
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Gemäß einem weiteren Aspekt der
vorliegenden Erfindung werden Metallisierungsgräben nach dem Ätzen des
Gatekontakts gebildet. Anschließend
werden die Metallisierungsgräben,
der Randlos-Arraykontakt, die periphere Kontakt-zu-Diffusion und der
Gatekontakt mit einem leitfähigen
Material gefüllt,
um eine Halbleitervorrichtung zu bilden.
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Bei noch einem weiteren Aspekt der
vorliegenden Erfindung wird eine Halbleiterstruktur offenbart. Die
Struktur weist ein Substrat mit einem Arraybereich und einem Unterstützungsbereich
auf. Die Gatestapel, die einen Gateleiter, eine Gateabdeckung und
Seitenwandabstandshalter aufweisen, sind auf dem Substrat positioniert.
Eine erste Schicht des dielektrischen Materials bedeckt die Gatestapel und
das Substrat, und eine zweite Schicht des dielektrischen Materials
bedeckt die erste dielektrische Schicht. Die Peripherie-Kontakte-zu-Diffusion
erstreckt sich von der zweiten dielektrischen Schicht zum Substrat
und die Randlos-Arraykontakte
erstrecken sich von der Isolierschicht zum Gateleiter. Die Peripherie-Kontakte-zu-Diffusion
und die Randlos-Arraykontakte werden unter Verwendung der gleichen
Photoresistmaske gebildet und während
eines Prozesses geätzt,
der gegenüber
der Gateabdeckung und den Abstandshaltern nichtselektiv ist.
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Ein Vorteil der vorliegenden Erfindung
ist, daß der
Peripherie-Transistorbereich, der für ein Maskenlayout notwendig
ist, verkleinert wird.
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Ein weiterer Vorteil der vorliegenden
Erfindung ist, daß die
Gesamtbreite des Peripherie-Transistors beträchtlich reduziert wird, so
daß der
Transistor weniger Bereich auf dem Siliziumwafer besetzt. Infolgedessen
können
mehr DRAMs auf einen gegebenen Waferbereich gedruckt werden.
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Ein weiterer Vorteil der vorliegenden
Erfindung ist, daß die
Gesamtbreite des Peripherie-Transistors reduziert wird, ohne zusätzliche
Fertigungsschritte hinzuzufügen.
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Zusätzliche Aufgaben und Vorteile
der Erfindung werden anhand der nachstehenden Beschreibung und den
angehängten
Ansprüchen
in Verbindung mit den beigefügten
Zeichnungen offensichtlich.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
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1 einen
Querschnitt eines bekannten MOS-Transistors,
der in dem Peripherie-Schaltungsaufbau
für eine
DRRM-Vorrichtung verwendet wird;
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2 eine
Draufsicht eines bekannten MOS-Transistors, der bei dem Peripherie-Schaltungsaufbau
für eine
DRAM-Vorrichtung verwendet wird;
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3 bis 12 Querschnitte eines Abschnitts eines
Substrats, bei verschiedenen Stufen der Herstellung, auf den die
MOS-Transistoren, die für DRAM-Speicherarrayzellen
geeignet sind, und ein Peripherie-Schaltungsaufbau gebildet sind;
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13 eine
Draufsicht eines Peripherie-MOS-Transistors der vorliegenden Erfindung.
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Es wird darauf hingewiesen, daß die Elemente,
die in den Figuren gezeigt sind, der Einfachheit und Deutlichkeit
der Darstellung halber nicht notwendigerweise maßstabsgerecht zu verstehen
sind. Die Abmessungen von einigen der Elemente sind beispielsweise
relativ zueinander aus Gründen
der Deutlichkeit übertrieben
dargestellt.
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Wie bezüglich der Herstellung von integrierten
Siliziumschaltungen bekannt ist, ist es üblich, die Verarbeitung auf
einem relativ großen
Siliziumwafer vorzunehmen, nachdem der Wafer in einzelne Siliziumchips
vereinzelt worden ist. Der Einfachheit halber erfolgt die Beschreibung
des Verfahrens der vorliegenden Erfindung vorwiegend in bezug auf
ein einzelnes Chipelement, das in einem einzelnen DRAM gebildet
ist. Es wird jedoch darauf hingewiesen, daß das Verfahren auf eine Massenproduktion
von großen
Siliziumwafern gleichermaßen
anwendbar ist.
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3 zeigt
einen Abschnitt eines Substrats 31, der einen Arrayabschnitt
aufweist, wo N-MOSFETs für
die Speicherzellen eines DRAM gebildet sind, und einen Peripherieabschnitt,
wo N-MOSFETs und P-MOSFETs für
den Unterstützungsschaltungsaufbau
des DRAM gebildet sind. Typischerweise ist der Unterstützungsschaltungsaufbau
in den Bereichen konzentriert, die an den Bereich angrenzen, wo die
Speicherzellen konzentriert sind. Das Substrat 31 kann
ein monokristallines Silizium oder ein beliebiges anderes geeignetes
Halbleitersubstratmaterial sein.
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Anfänglich wird eine Maskierungsschicht
aus einem geeigneten Photoresist (nicht gezeigt) auf das Substrat
aufgebracht und strukturiert. Das Substrat wird einer Ionenimplantation
unterzogen, um Transistorwannen zu bilden. Die Maskierungsschicht
wird abgezogen und eine Gateoxidschicht 37 über der
gesamten Oberfläche
des kristallinen Substrats 31 aufgewachsen, wie in 3 gezeigt ist. Anschließend wird
dann ein Gateleiter 39 auf die Gateoxidschicht 37 aufgebracht,
wie in 4 gezeigt ist.
Der Gateleiter 39 kann ein undotiertes Polysilizium, ein
dotiertes Polysilizium und/oder Polycid sein, obwohl andere geeignete
Leiter einschließlich
Metall ebenfalls verwendet werden können. Bei einem Ausführungsbeispiel
wird der Gateleiter 39 durch Aufbringen einer Bodenschicht
aus Polysilizium auf die Schicht des Gateoxids 37 und dann
Aufbringen einer Schicht aus Wolfram-Silizid über der Polysiliziumschicht
entweder durch Sputtern oder CVD (CVD = chemical vapor deposition
= chemische Dampfaufbringung) gebildet. Die Bodenschicht des Polysiliziums
verbessert die Haftung des Wolfram-Silizids an der Gateoxidschicht. Die
Polysiliziumschicht kann dotiert werden, um ihre Leitfähigkeit
zu verbessern. Abhängig
von der gewünschten
Schwellenspannung für
die Vorrichtung kann die Dotierungskonzentration jedoch im Hinblick auf
die Tiefe der Polysilizium schicht einheitlich sein oder nicht. Eine
Gateabdeckungsisolatorschicht 41 wird dann über der
Gateleiterschicht 39 aufgebracht, wie in 5 gezeigt ist. Die Gateabdeckungsisolatorschicht
kann Siliziumnitrid, Siliziumdioxid, dotiertes Siliziumdioxid oder
ein beliebiges anderes geeignetes Material sein.
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Anschließend wird eine Schicht aus
einem geeigneten Photoresist (nicht gezeigt) über dem Gateabdeckungsisolator 41 aufgebracht
und strukturiert, um die Gatestapelmaske zu bilden. Anschließend werden
die Gatestapel 43, die einen Gateleiter 39 und
den Gateabdeckungsisolator 41 aufweisen, geätzt. Bei
einem Ausführungsbeispiel
werden die Gatestapel 41 unter Verwendung eines Standard-RIE-Prozesses
(RIE = reactive ion etching = reaktives Ionenätzen) unter Verwendung von
Standardchemikalien einschließlich
Kohlenstoffmonoxid, Stickstoff, Sauerstoff, Argon, C9F8, CH2F2 und
CHF3, wobei diese nicht auf dieselben beschränkt sind,
geätzt.
Andere geeignete direktionale Ätzprozesse,
die in der Technik der Halbleiterverarbeitung hinreichend bekannt
sind, können
jedoch ebenfalls verwendet werden.
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Nachdem die Gatestapel 41 geätzt worden sind,
wird die Maske abgezogen, und die Gateabstandshalter 47 werden
auf den Seitenwänden 45 der Gatestapel
erzeugt. Eine einheitliche Schicht aus Isoliermaterial wird durch
CVD oder durch ein beliebiges anderes geeignetes Verfahren auf die
Gatestapel 43 und die Gateoxidschicht 37 aufgebracht.
In anderen Worten ist die vertikale Dicke des Isoliermaterials auf
der Gateoxidschicht 37 mit der horizontalen Dicke der Isolierschicht
auf den Seiten der Gatestapel 43 identisch. Die vertikale
Dicke der Isolierschicht auf den Seiten der Gatestapel 43 ist
jedoch allgemein mit der Höhe
der Gatestapel 43 identisch. Infolgedessen wird das Substrat
einem vertikalen direktionalen Ätzprozeß unterzogen,
wobei die Oberseite des Gatestapels und des Substrats zuerst weggeätzt wird, wodurch
ein Teil des Isoliermaterials auf den Seitenwänden 45 der Gatestapel
hinterbleibt, die die Gateabstandshalter 47 sind. Bei einem
Ausführungsbeispiel
sind die Abstandshalter aus Siliziumnitrid gebildet und werden unter
Verwendung eines anisotropen Prozesses, wie z. B. einem Standard-RIE-Prozeß, geätzt. Andere
Isoliermaterialien und Ätzprozesse, die
in der Technik hinreichend bekannt sind, können jedoch ebenfalls verwendet
werden.
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Sobald die Abstandshalter gebildet
worden sind, wird eine Source-/Drain-Implantatmaske 49 aufgebracht
und strukturiert, und die Source 51 und der Drain 53 werden
durch Ionenimplantation gebildet, wie durch die Pfeile in 8 gezeigt ist. Die verbleibende
Source-/Drain-Maske wird abgezogen, und eine erste dielektrische
Schicht 45 wird auf das Substrat aufgebracht. Die erste
dielektrische Schicht umfaßt
ein BPSG (BPSG = borophosphosilicate insulating glass = Bor-Phosphorsilikatglas),
ein PSG (PSG = phosphosilicate insulating glass = Phosphorsilikatglas),
ein FSG, F-BSG und
ASG, ist jedoch nicht auf dieselben beschränkt. Bei einem Ausführungsbeispiel
ist die erste Isolierschicht ein BPSG, das durch viele verschiedene
Verfahren einschließlich
CVD, Niederdruck-CVD oder PECVD (PECVD = plasma enhanced chemical
vapor deposition = plasmaunterstützte
chemische Dampfaufbringung), die jedoch nicht auf dieselben beschränkt sind,
aufgebracht werden kann. Ein thermischer Rückfluß wird verwendet, um die Zwischenräume zu befüllen, so daß eine glatte
konturierte Oberfläche über dem
Substrat gebildet wird. Um den Rückfluß zu verbessern, kann
das BPSG eine relativ hohe Menge an Bor oder Phosphor aufweisen,
um die Rückflußtemperatur
von Vorrichtungen einer kleinen Geometrie zu realisieren. Die BPSG-Schicht
entspricht immer noch in etwa den darunterliegenden Vorrichtungsmerkmalen
auf dem Substrat und ist daher nicht planar. Die Oberfläche 57 des
BPSG-Glases wird durch CMP (CMP = chemical mechanical polishing
= chemisch-mechanisches Polieren) planarisiert.
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Anschließend wird eine zweite dielektrische Schicht 59 auf
die erste dielektrische Schicht aufgebracht. Diese die lektrische
Schicht kann TEOS (TEOS = tetraethylorthosilicate = Tetraethyl-Orthosilikat),
Siliziumdioxid oder ein anderes geeignetes Isoliermaterial sein,
wie in 9 gezeigt ist.
Eine DRAM-Arraykontaktmaske (nicht gezeigt) wird auf die TEOS-Schicht
aufgebracht und durch Standardlithographie strukturiert. Die DRAM-Arraykontakte 61, die
Randlos-Kontakte sind, und die Peripherie-CD-Kontakte 63 werden
dann unter Verwendung eines Ätzprozesses,
der gegenüber
dem Material des Gateabdeckungsisolators 41 und den Abstandshaltern 47 selektiv
ist, geätzt,
wie in 10 gezeigt ist.
Die DRAM-Arraygatekontakte 61 und die Kontakte der Peripherie-CD 63 können gleichzeitig
geätzt werden,
weil sie durch ähnliche
Materialien geätzt werden.
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Bei einem Ausführungsbeispiel sind der Gateabdeckungsisolator 41 und
die Abstandshalter 47 Siliziumnitrid, und der Ätzprozeß ist ein
RIE-Prozeß,
der bei Siliziumnitrid selektiv erfolgt. Wenn somit die Gatearraykontakte
und die CD-Kontakte
geätzt werden, ätzt der
RIE-Prozeß nicht
durch die Siliziumnitrid-Gateabstandshalter 47 und den
Gateleiter 7 und bewirkt keinen Kurzschluß im Gateweg,
wenn die Maske fehlausgerichtet ist. Selbst in einem Fall einer
extremen Fehlausrichtung des DRAM-Arrays werden die CB-Kontaktmaske
und die CD-Kontakte nicht in den Gateabdeckungsisolator und Gateabstandshalter
geätzt.
Infolgedessen können
die CD-Kontakte
näher am
Gateleiter plaziert werden, ohne ein Herausätzen des Gateleiters zu riskieren, wodurch
die Gesamtbreite des MOS-Transistors reduziert wird. Anschließend wird
die DRAM-Arraykontaktmaske abgezogen und eine DRAM-Peripheriekontaktmaske
(nicht gezeigt) wird auf die Struktur aufgebracht. Die Maske wird
unter Verwendung einer Standardlithographie strukturiert, und die
Siliziumoxidschicht und die Gateabdeckungsisolatorschicht werden
unter Verwendung eines nichtselektiven Ätzprozesses geätzt, um
die CG-Kontakte zu bilden, wie in 11 gezeigt
ist. Bei einem Ausführungsbeispiel wird
ein nichtselektiver Standard-RIE-Ätzprozeß verwendet, um die CG-Kontakte
zu ätzen.
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Die DRAM-Peripheriekontaktmaske wird dann
abgezogen, und eine Leitungsmaske (nicht gezeigt) für die erste
Metallisierungsschicht wird auf die Struktur aufgebracht. Die Maske
wird unter Verwendung von Standardlithographie strukturiert, und
die ersten Metallisierungsgräben
werden in die Siliziumoxidschicht geätzt. Bei einem Ausführungsbeispiel
ist ein RIE-Prozeß verwendet
worden, um die ersten Metallisierungsgräben zu ätzen. Die verbleibende Maske
wird dann abgezogen, und ein Leiter 67 wird auf die Struktur
aufgebracht, wobei die Array-CB-Kontakte 61, die CD-Kontakte 63 und
die CG-Kontakte 65 und die ersten Metallisierungsgräben 69 befüllt werden,
wie in 12 gezeigt ist.
Die ersten Metallisierungsgräben
werden dann mit der Siliziumoxidoberfläche durch einen CMP-Prozeß planarisiert.
Der Leiter kann aus Wolfram, Aluminium, Aluminiumkupferlegierung,
Kupfer, Tantalum oder einem anderen geeigneten leitfähigen Material
sein.
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Wie vorstehend erörtert, ermöglicht ein Bilden der Peripherie-CD-Kontakte
auf der gleichen Maske wie die Array-CB-Kontakte unter Verwendung eines selektiven Ätzprozesses
die Plazierung der CD-Kontakte näher
am Gate. 13 zeigt eine Draufsicht
eines Peripherie-MOS-Transistors der vorliegenden Erfindung, bei
der die CD-Kontakte 63 näher an den Gateleiter 39 bewegt
worden sind. Die Entfernung 73 zwischen den CD-Kontakten 63 und dem
Gateleiter 39 ist von 0,14 μm auf 0,075 μm reduziert worden, und die
Entfernung 75 zwischen den Metallisierungsleitungen 71 ist
von 0,38 μm
auf 0,25 μm
reduziert worden. Infolgedessen ist die Gesamtbreite des Transistors 77 durch
0,13 μm
von 0,94 μm auf
0,81 μm
reduziert worden, was eine Abnahme der Größe des Transistors von etwa
14 % darstellt. Obgleich die vorliegende Erfindung bezüglich DRAM-Vorrichtungen
mit Transistoren bei einer Grundregel von 0,14 μm erörtert worden ist, werden Fachleute
darauf hingewiesen, daß die
vorliegende Erfindung auf DRAM-Vorrichtungen und andere Halbleitervorrichtungen
anwendbar ist, die Transistoren mit kleineren Grundmaßen verwenden.
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Ferner wird darauf hingewiesen, daß verschiedene
Modifizierungen in dem beschriebenen Verfahren, das ein Ausführungsbeispiel
der Erfindung darstellt, entwickelt werden können, ohne vom Schutzbereich
der Erfindung abzuweichen. Speziell können in den speziellen Metallen,
die beschrieben wurden, oder in Bezug auf die verwendeten Dielektrika
Veränderungen
vorgenommen werden. Desgleichen umfassen weitere mögliche Veränderungen
bei einigen der Schritte das Ersetzen der Dampfdiffusion mit einer
Ionenimplantation.