DE10354535A1 - Chipintegrierte Abschlussschaltung, zugehöriges Speichersystem und zugehöriges Abschlussverfahren - Google Patents

Chipintegrierte Abschlussschaltung, zugehöriges Speichersystem und zugehöriges Abschlussverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf eine chipintegrierte Abschlussschaltung für einen synchronen Speicherbaustein mit einem Dateneingabe-/Datenausgabeanschluss (DQ), einem ersten Abschlusswiderstand (R-term1), dessen eines Ende mit dem Dateneingabe-/Datenausgabeanschluss (DQ) verbunden ist, und auf ein zugehöriges Speichersystem sowie auf ein zugehöriges Abschlussverfahren. DOLLAR A Erfindungsgemäß sind wenigstens ein Abschlussspannungseingang (VTP) zum Empfangen einer Abschlussspannung (VTTP) und ein Schalter (TM) vorgesehen, der selektiv als Reaktion auf ein Abschlussfreigabesignal (TE) das andere Ende des ersten Abschlusswiderstandes (R-term1) mit dem Abschlussspannungseingang (VTP) verbindet. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine vom DRAM-Typ.

Description

  • Die Erfindung betrifft eine chipintegrierte Abschlussschaltung nach dem Oberbegriff des Patentanspruchs 1, die nachfolgend auch als ODT-Schaltung („On-Die-Termination"-Schaltung) bezeichnet wird, ein zugehöriges Speichersystem und ein zugehöriges Abschlussverfahren.
  • Durch das Ansteigen der Betriebsgeschwindigkeiten von synchronen Speicherbausteinen ergibt sich ein Bedarf an Abschlüssen für Übertragungsleitungen, die mit einem jeweiligen Dateneingabe-/Datenausgabeanschluss eines synchronen Speicherbausteins in einem Speichersystem verbunden sind. Eine Schnittstelle eines synchronen DRAMs mit doppelter Datenrate (DDR-SDRAM) basiert auf einer Sendeempfängerlogik mit Stichleitungsreihenabschluss (SSTL), die einen Abschlusswiderstand R-term außerhalb des Speicherbausteins benutzt, wie der in 1 dargestellte Speicherbaustein 100. Zusätzlich zum Abschlusswiderstand R-term ist ein Spannungsregler erforderlich, um eine Abschlussspannung Vtt zu erzeugen, wodurch die Kosten für ein Speichersystem mit erhöhter Geschwindigkeit ansteigen.
  • Es wurde bereits ein Rail-to-Rail-ODT-System, wie in 2 dargestellt, vorgeschlagen, um das Problem durch einen Verzicht auf das Erfordernis für einen Spannungsregler zu lösen. Dieses ODT-System umfasst einen Speicherbaustein 200 mit Abschlusswiderständen R-term1 und R-term2 und steuert die Verbindung der Abschlusswiderstände R-term1 und R-term2 durch Schalttransistoren S1 und S2. Im Detail werden die Schalttransistoren S1 und S2 leitend geschaltet, um das ODT-System freizugeben, wenn ein Abschlussfreigabesignal TE auf einen hohen logischen Pegel aktiviert wird. Das ODT-System hat jedoch die Unzulänglichkeit, dass während der Freigabe des ODT-Systems ein elektrischer Strompfad zwischen einer Versorgungsspannung VDD und einer Massespannung gebildet wird, wodurch der Verbrauch an Gleichstrom im Chip ansteigt.
  • Wenn eine ODT-Schaltung für ein DRAM mit mehr als sechzehn Anschlüssen an jedem der Anschlüsse installiert wird, wird das Maß an elektrischem Strom sehr groß, wenn alle ODT-Schaltungen gleichzeitig freigegeben werden. Für diesen Fall ist der Betrag an elektrischem Strom fast genauso groß wie der des elektrischen Stromes zum Betreiben des DRAMs. Daher steigt der gesamte Leistungsbedarf des DRAMs wesentlich an.
    •
  • Aufgabe der Erfindung ist es, eine chipintegrierte Abschlussschaltung der eingangs genannten Art zur Verfügung zu stellen, die den Verbrauch an Gleichstrom auf dem Chip minimiert, sowie ein zugehöriges Speichersystem und ein zugehöriges Abschlussverfahren anzugeben.
  • Die Erfindung löst diese Aufgabe durch eine chipintegrierte Abschlussschaltung mit den Merkmalen des Patentanspruchs 1, durch ein Speichersystem mit den Merkmalen der Patentansprüche 9, 10 oder 11 und durch ein Abschlussverfahren mit den Merkmalen des Patentanspruchs 13.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Schaltbild eines herkömmlichen externen ODT-Systems,
  • 2 ein Schaltbild eines herkömmlichen Rail-to-Rail-ODT-Systems,
  • 3 ein Schaltbild eines ersten erfindungsgemäßen DDT-Systems,
  • 4 ein Schaltbild eines ersten erfindungsgemäßen Signalgenerators zum Erzeugen eines Abschlussfreigabesignals,
  • 5 ein Schaltbild eines zweiten erfindungsgemäßen Signalgenerators zum Erzeugen des Abschlussfreigabesignals,
  • 6 ein Schaltbild eines zweiten erfindungsgemäßen DDT-Systems,
  • 7 ein Blockschaltbild eines Speichersystems mit einem synchronen Speicherbaustein, der eine erfindungsgemäße ODT-Schaltung umfasst,
  • 8 ein Blockschaltbild eines weiteren Speichersystems mit einem synchronen Speicherbaustein, der eine erfindungsgemäße ODT-Schaltung umfasst, und
  • 9 ein Blockschaltbild eines Speichersystems, das ein „Multidrop"-Netz benutzt, das von einer Mehrzahl von synchronen Speicherbausteinen genutzt wird, die jeweils eine erfindungsgemäße ODT-Schaltung umfassen.
  • 3 zeigt ein Schaltbild eines ersten Ausführungsbeispiels eines erfindungsgemäßen ODT-Systems. Wie aus 3 ersichtlich ist, umfasst das ODT-System bzw. die chipintegrierte Abschlussschaltung einen synchronen Speicherbaustein 300, in dem ein Abschlussspannungseingang VTP, ein Abschlusswiderstand R-term1 und ein Schalter TM angeordnet sind. Ein Ende des Abschlusswiderstandes R-term1 ist mit einem Dateneingabe-/Datenausgabeanschluss (E/A-Anschluss) DQ verbunden und der Schalter TM ist zwischen dem anderen Ende des Abschlusswiderstandes R-term1 und dem Abschlussspannungseingang VTP eingeschleift. Der Schalter TM ist als Übertragungsgatter ausgeführt und verbindet selektiv das andere Ende des Abschlusswiderstandes R-term1 mit dem Abschlussspannungseingang VTP in Reaktion auf ein Abschlussfreigabesignal TE. In 3 bezeichnen PM und NM einen Pull-up-Transistor bzw. einen Pull-down-Transistor eines Ausgabepuffers und das Bezugszeichen 31 bezeichnet einen Eingabepuffer.
  • Spezieller wird eine Abschlussspannung VTTP, die über den Abschlussspannungseingang VTP eingegeben wird, an den Abschlusswiderstand R-term1 angelegt oder die angelegte Abschlussspannung VTTP wird durch Benutzung des Schalters TM getrennt. Auf diese Weise ist es möglich, den Abschluss einer Übertragungsleitung DB, d.h. eines Datenbusses, selektiv zu steuern, wobei die Übertragungsleitung DB mit dem Dateneingabe-/Datenausgabeanschluss DQ verbunden ist. Der Wert der Abschlussimpedanz ergibt sich aus der Summe eines Kanalwiderstandes des Schalters TM und des Widerstandswerts des Abschlusswiderstandes R-term1. Der Kanalwiderstand des Schalters kann jedoch so klein sein, dass er vernachlässigt werden kann.
  • Es können nur ein oder aber mehrere Abschlussspannungseingänge VTP vorhanden sein. Die über den Abschlussspannungseingang VTP eingegebene Abschlussspannung VTTP wirkt als Synchronisationssignal und als elektrische Stromquelle und daher ist es um so besser, je mehr Abschlussspannungseingänge VTP vorhanden sind. Generell hat ein DRAM eine Konfiguration von X4, X8, X16 usw. Daher nimmt die Anzahl von Abschlussspannungseingängen VTP zu, wenn die Anzahl von Dateneingabe-/Datenausgabeanschlüssen zunimmt, um eine ausreichende Signalintegrität zu gewährleisten. In diesem Fall kann ein Abschlussspannungsanschluss VTP für jeden Dateneingabe-/Datenausgabeanschluss DQ vorhanden sein oder ein Abschlussspannungsanschluss VTP kann für mehrere Dateneingabe-/Datenausgabeanschlüsse DQ vorhanden sein.
  • Das Abschlussfreigabesignal TE kann unter Benutzung eines internen Signals erzeugt werden, das nur in einer Periode freigeschaltet wird, in der Eingabedaten während Schreibvorgängen eines synchronen Speicherbausteins eingegeben werden. Andernfalls kann das Abschlussfreigabesignal TE unter Benutzung eines internen Signals erzeugt werden, das ständig freigeschaltet ist, außer während Lesevorgängen des synchronen Speicherbausteins. Sollte es erforderlich sein, dann kann das Abschlussfreigabesignal TE unter Benutzung eines Modusregistersatzes (MRS) erzeugt werden, der im synchronen Speicherbaustein enthalten ist.
  • 4 zeigt ein Schaltbild eines ersten Ausführungsbeispiels einer erfindungsgemäßen Signalgeneratorschaltung zum Erzeugen eines Ab schlussfreigabesignals, die nachfolgend auch als erste Schaltung bezeichnet wird. Wie aus 4 ersichtlich ist, umfasst die erste Schaltung ein NOR-Gatter 41, einen ersten Inverter 42, einen zweiten Inverter 43, ein erstes NAND-Gatter 44, ein zweites NAND-Gatter 45 und einen dritten Inverter 46.
  • Das NOR-Gatter 41 empfängt ein Signal WV oder ein Signal TRST und empfängt ein MRS-Freigabesignal MRS_EN. Während Schreibvorgängen eines synchronen Speicherbausteins zeigt das Signal WV einen effektiven Abschnitt von Eingabedaten an und das Signal TRST zeigt an, dass die augenblickliche Periode keine Leseperiode ist. Der erste Inverter 42 invertiert das Ausgabesignal des NOR-Gatters 41 und der zweite Inverter 43 invertiert ein Signal MRS_TE.
  • Das erste NAND-Gatter 44 empfängt das MRS-Freigabesignal MRS_EN und das Ausgabesignal des zweiten Inverters 43 und das zweite NAND-Gatter 45 empfängt das Ausgabesignal des ersten Inverters 42 und das Ausgabesignal des ersten NAND-Gatters 44. Der dritte Inverter 46 invertiert das Ausgabesignal des zweiten NAND-Gatters 45, um letztendlich das Abschlussfreigabesignal TE zu erzeugen.
  • Das Signal WV wird im synchronen Speicherbaustein erzeugt und nur dann auf einen hohen logischen Pegel freigeschaltet, wenn Eingabedaten während Schreibvorgängen des synchronen Speicherbausteins eingegeben werden. Das Signal TRST wird ebenfalls im synchronen Speicherbaustein erzeugt, es ist aber ständig auf einem hohen logischen Pegel freigeschaltet, außer während Lesevorgängen des synchronen Speicherbausteins. Im Wesentlichen wird das Signal TRST als Freigabesignal benutzt, um einen Ausgabetreiber des synchronen Speicherbausteins freizuschalten.
  • Das Modusregistersatzfreigabesignal MRS_EN ist ein Ausgabesignal des Modusregistersatzes, der im synchronen Speicherbaustein enthalten ist, und es wird auf einen hohen logischen Pegel freigeschaltet, wenn der Modusregistersatz von außerhalb des synchronen Speicherbausteins gesetzt wird. Das Signal MRS_TE ist ein Signal für den Abschluss der Übertragungsleitung DB während der Freigabe des Modusregistersatzfreigabesignals MRS_EN.
  • Insbesondere ist das Abschlussfreigabesignal TE auf einem hohen logischen Pegel, wenn das Signal WV, das einen effektiven Abschnitt von Eingabedaten anzeigt, oder das Signal TRST, das anzeigt, dass die augenblickliche Periode keine Leseperiode ist, auf einem hohen logischen Pegel ist, während das MRS-Freigabesignal MRS_EN auf einem niedrigen logischen Pegel gesperrt ist. Dadurch wird der Schalter TM aus 3 leitend geschaltet, um den Abschlussspannungseingang VTP mit dem Abschlusswiderstand R-term1 zu verbinden, wodurch der Abschluss der mit dem Dateneingabe-/Datenausgabeanschluss DQ verbundenen Übertragungsleitung DB erreicht wird.
  • Ist das Signal MRS_TE auf einem hohen logischen Zustand, wenn das Modusregistersatzfreigabesignal MRS_EN auf einem hohen logischen Zustand freigeschaltet ist, dann ist das Abschlussfreigabesignal TE auf einem hohen logischen Pegel. Mit anderen Worten ausgedrückt, wird das Abschlussfreigabesignal TE unabhängig vom Pegel des Signals WV oder des Signals TRST auf einem hohen logischen Pegel freigegeben, wenn sowohl das MRS-Freigabesignal MRS_EN als auch das Signal MRS_TE auf einem hohen logischen Pegel sind, wodurch der Abschluss der Übertragungsleitung DB erreicht wird.
  • 5 zeigt ein Schaltbild eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Signalgeneratorschaltung zum Erzeugen des Abschlussfreigabesignals, die nachfolgend auch als zweite Schaltung be zeichnet wird. Wie aus 5 ersichtlich ist, umfasst die zweite Schaltung einen ersten Inverter 51, ein erstes NAND-Gatter 52, ein zweites NAND-Gatter 53 und einen zweiten Inverter 54.
  • Der erste Inverter 51 invertiert das Signal MRS_TE. Das erste NAND-Gatter 52 empfängt das Signal WV oder das Signal TRST und empfängt das Ausgabesignal des ersten Inverters 51. Während Schreibvorgängen des synchronen Speicherbausteins zeigt das Signal WV einen effektiven Abschnitt von Eingabedaten an und das Signal TRST zeigt an, dass die augenblickliche Periode keine Leseperiode ist. Das zweite NAND-Gatter 53 empfängt das Signal WV oder das Signal TRST und empfängt das Ausgabesignal des ersten NAND-Gatters 52.
  • Insbesondere ist das Abschlussfreigabesignal TE auf einem niedrigen logischen Pegel gesperrt, wenn das Signal WV oder das Signal TRST auf einem niedrigen logischen Pegel ist, unabhängig vom Pegel des Signals MRS_TE. Ist das Signal WV oder das Signal TRST auf einem hohen logischen Pegel, dann ist das Abschlussfreigabesignal TE auf einem hohen logischen Pegel freigeschaltet, wenn das Signal MRS_TE auf einem hohen logischen Pegel ist, es ist aber auf einem niedrigen logischen Pegel gesperrt, wenn das Signal MRS_TE auf einem niedrigen logischen Pegel ist.
  • 6 zeigt ein Schaltbild eines zweiten Ausführungsbeispiels einer erfindungsgemäßen chipintegrierten Abschlussschaltung. Wie aus 6 ersichtlich ist, umfasst das zweite Ausführungsbeispiel verglichen mit dem ersten Ausführungsbeispiel einen zusätzlichen Abschlusswiderstand R-term2 in einem Speicherbaustein 600, während es ansonsten diesem entspricht.
  • Ein Ende des zweiten Abschlusswiderstandes R-term2 ist mit dem Dateneingabe-/Datenausgabeanschluss DQ verbunden und das andere Ende des zweiten Abschlusswiderstandes R-term2 ist mit dem Abschlussspannungseingang VTP verbunden. Hierbei ist der Widerstandswert des zweiten Abschlusswiderstandes R-term2 wesentlich größer als der Widerstand des ersten Abschlusswiderstandes R-term1.
  • Im Detail wird, wenn der Abschluss der Übertragungsleitung DB nur während Schreibvorgängen des Speicherbausteins 600 freigegeben wird, die Übertragungsleitung DB periodisch in einen floatenden Zustand versetzt, außer in Leseperioden und in anderen Perioden, die keine Schreibperioden sind, d.h. in Perioden, in denen weder ein Schreibvorgang, noch ein Lesevorgang durchgeführt wird. Jedoch wird während neuen Schreibvorgängen eine vorbestimmte Zeitdauer benötigt, um die Übertragungsleitung DB auf einen Abschlusspegel zu bringen, wodurch der Nutzen des Systems gemindert wird.
  • Um dieses Problem zu lösen, veranlasst das erste Ausführungsbeispiel der erfindungsgemäßen chipintegrierten Abschlussschaltung, dass der Abschluss der Übertragungsleitung DB in allen Perioden außer Leseperioden freigegeben ist. Jedoch kann in diesem Fall, wenn eine Speichersteuereinheit und ein Speicherbaustein Lese- und Schreibvorgänge ohne Pause durchführen, die Übertragungsleitung DB in einem floatenden Zustand sein, woraus resultieren kann, dass die Übertragungsleitung DB für eine kurze Zeitdauer möglicherweise auf einem ungewünschten Spannungspegel liegt.
  • Daher wird, um den möglichen floatenden Zustand der Übertragungsleitung DB zu vermeiden, das ODT-System entsprechend dem zweiten erfindungsgemäßen Ausführungsbeispiel mit dem zusätzlichen Abschlusswiderstand R-term2 versehen, der ständig den Dateneingabe-/Datenausgabeanschluss DQ mit dem Abschlussspannungseingang VTP verbindet. Wie oben bereits ausgeführt wurde, wird der zweite Abschlusswiderstand R-term2 nur benutzt, um den floatenden Zustand der Übertragungsleitung DB zu verhindern, weshalb er einen größeren Widerstandswert als der erste Abschlusswiderstand R-term1 hat.
  • Im zweiten Ausführungsbeispiel der erfindungsgemäßen chipintegrierten Abschlussschaltung ergibt sich der Wert der Abschlussimpedanz aus der Parallelschaltung des ersten Abschlusswiderstandes R-term1 und des zweiten Abschlusswiderstandes R-term2, wenn der Schalter TM leitend geschaltet ist, um den Abschluss der Übertragungsleitung DB freizugeben. Der parallele Widerstandswert entspricht ungefähr dem Widerstandswert des ersten Abschlusswiderstandes R-term1, weil der zweite Abschlusswiderstand R-term2 wesentlich größer ist als der erste Abschlusswiderstand R-term1.
  • 7 zeigt ein Blockschaltbild eines Ausführungsbeispiels eines Speichersystems mit einem synchronen Speicherbaustein 75, der eine erfindungsgemäße chipintegrierten Abschlussschaltung 751 umfasst. Im Speichersystem aus 7 erzeugt ein Spannungsregler 73 eine Abschlussspannung VTTP. Der synchrone Speicherbaustein 75, der die erfindungsgemäße ODT-Schaltung 751 z.B. gemäß 3 oder 6 umfasst, empfängt die Abschlussspannung VTTP, die durch den Spannungsregler 73 erzeugt wird, über einen Abschlussspannungseingang VTP und steht über eine Übertragungsleitung DB mit einer Speichersteuereinheit 71 in Verbindung.
  • 8 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels eines Speichersystems mit einem synchronen Speicherbaustein 85, der eine erfindungsgemäße chipintegrierte Abschlussschaltung 851 umfasst. Im Speichersystem aus 8 erzeugt eine Speichersteuereinheit 81 die Abschlussspannung VTTP. Der synchrone Speicherbaustein 85, der die erfindungsgemäße ODT-Schaltung 851 umfasst, empfängt die Abschlussspannung VTTP, die von der Speichersteuereinheit 81 erzeugt wird, über den Abschlussspannungseingang VTP und steht außerdem über eine Übertragungsleitung DB mit der Speichersteuereinheit 81 in Verbindung.
  • 9 zeigt ein Blockschaltbild eines Speichersystems, das ein „Multidrop"-Netz benutzt, das von einer Mehrzahl von synchronen Speicherbausteinen 92, ..., 93 und 94 geteilt wird, die jeweils eine erfindungsgemäße chipintegrierte Abschlussschaltung umfassen. Vorzugsweise wird in dem Multi-drop-Netz aus 9 die chipintegrierte Abschlussschaltung nur in dem Speicherbaustein 94 freigeschaltet, der am weitesten von der Speichersteuereinheit 91 entfernt angeordnet ist, während die chipintegrierten Abschlussschaltungen in den anderen Speicherbausteinen 92, ..., 93 gesperrt werden. Entsprechend wird nur der Modusregistersatz im Speicherbaustein 94, der am weitesten von der Speichersteuereinheit 91 entfernt ist, von letzterer gesetzt, ohne die Modusregistersätze der anderen Speicherbausteine 92, ..., 93 zu setzen.
  • In anderen Worten ausgedrückt, sind im Speicherbaustein 94, in dem der Modusregistersatz gesetzt ist, die Signale MRS_EN und MRS_TE beide auf einem hohen logischen Pegel und daher ist im Abschlussfreigabesignalgenerator aus 4 das Abschlussfreigabesignal TE auf einem hohen logischen Pegel freigeschaltet, wodurch die chipintegrierte Abschlussschaltung freigegeben wird. In den anderen Speicherbausteinen 92, ..., 93, in denen der Modusregistersatz nicht gesetzt ist, sind die Signale MRS_EN und MRS_TE auf einem niedrigen logischen Pegel und daher ist das Abschlussfreigabesignal TE auf einem niedrigen logischen Pegel gesperrt, wodurch die chipintegrierte Abschlussschaltung gesperrt ist.
  • Im Ausführungsbeispiel von 9 ist das Speichersystem so aufgebaut, dass nur die ODT-Schaltung des Speicherbausteins 94 freigeschaltet wird. Alternativ ist es jedoch bei Bedarf möglich, ein Speichersystem vorzusehen, bei dem die ODT-Schaltung eines oder mehrerer weiterer, von einer Speichersteuereinheit am weitesten entfernter Speicherbausteine freigeschaltet wird.
  • Das beschriebene Speichersystem aus 9 ist außerdem so aufgebaut, dass nur die chipintegrierte Abschlussschaltung des Speicherbausteins 94 freigegeben oder gesperrt ist, in Abhängigkeit davon, ob der Modusregistersatz gesetzt ist oder nicht. Ein Speichersystem kann aber auch so aufgebaut sein, dass jeder Speicherbaustein ein Identifikationsregister anstelle des Modusregistersatzes hat und das Identifikationsregister von einer Speichersteuereinheit gesetzt wird, um die chipintegrierte Abschlussschaltung des Speicherbausteins freizugeben.
  • Wie oben ausgeführt wurde, wird bei der erfindungsgemäßen Abschlussschaltung und dem erfindungsgemäßen Abschlussverfahren kein elektrischer Strompfad zwischen der Versorgungsspannung VDD und der Massespannung VSS gebildet, während die Abschlussschaltung freigegeben ist, wodurch der Gleichstromverbrauch im Chip minimiert wird.

Claims (20)

  1. Chipintegrierte Abschlussschaltung für einen synchronen Speicherbaustein, mit – einem Dateneingabe-/Datenausgabeanschluss (DQ) und – einem ersten Abschlusswiderstand (R-term1), dessen eines Ende mit dem Dateneingabe-/Datenausgabeanschluss (DQ) verbunden ist, gekennzeichnet durch – wenigstens einen Abschlussspannungseingang (VTP) zum Empfangen einer Abschlussspannung (VTTP) und – einen Schalter (TM), der selektiv als Reaktion auf ein Abschlussfreigabesignal (TE) das andere Ende des ersten Abschlusswiderstandes (R-term1) mit dem Abschlussspannungseingang (VTP) verbindet.
  2. Abschlussschaltung nach Anspruch 1, gekennzeichnet durch einen Signalgenerator zum Erzeugen des Abschlussfreigabesignals (TE) in Abhängigkeit von einem Signal (WV, TRST), das einen gültigen Abschnitt von Eingabedaten anzeigt oder das während eines Schreibvorgangs des synchronen Speicherbausteins (300, 600) anzeigt, dass die augenblickliche Periode keine Leseperiode ist, und zum Erzeugen des Abschlussfreigabesignals (TE) in Abhängigkeit von einem Ausgabesignal (MRS_TE) eines Modusregistersatzes (MRS).
  3. Abschlussschaltung nach Anspruch 2, dadurch gekennzeichnet, dass das Abschlussfreigabesignal (TE) freigegeben ist, wenn das Ausgabesignal (MRS_TE) des Modusregistersatzes gesperrt ist und wenn das Signal (WV, TRST), das einen gültigen Abschnitt von Eingabedaten anzeigt oder das anzeigt, dass die augenblickliche Periode keine Leseperiode, freigeschaltet ist.
  4. Abschlussschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass das Abschlussfreigabesignal (TE) freigegeben ist, wenn das Ausgabesignal (MRS_TE) des Modusregistersatzes freigegeben ist, unabhängig vom Signal (WV, TRST), das einen gültigen Abschnitt von Eingabedaten anzeigt oder das anzeigt, dass die augenblickliche Periode keine Leseperiode.
  5. Abschlussschaltung nach Anspruch 2, gekennzeichnet durch einen zweiten Abschlusswiderstand (R-term2), dessen eines Ende mit dem Dateneingabe-/Datenausgabeanschluss (DQ) verbunden ist und dessen anderes Ende mit dem Abschlussspannungseingang (VTP) verbunden ist.
  6. Abschlussschaltung nach Anspruch 5, dadurch gekennzeichnet, dass der Widerstandswert des zweiten Abschlusswiderstandes (R-term2) wesentlich größer ist als der des ersten Abschlusswiderstandes (R-term1).
  7. Abschlussschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Abschlussspannung (VTTP) von einem Spannungsregler (73) erzeugt wird, der innerhalb eines Systems angeordnet ist, dem der synchrone Speicherbaustein zugeordnet ist.
  8. Abschlussschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Abschlussspannung (VTTP) von einer Speichersteuereinheit (81) erzeugt wird, die innerhalb eines Systems angeordnet ist, dem der synchrone Speicherbaustein zugeordnet ist.
  9. Speichersystem mit – einer Speichersteuereinheit (71), – einem Spannungsregler (73) zum Erzeugen einer Abschlussspannung (VTTP) und – einem synchronen Speicherbaustein (75), der mit der Speichersteuereinheit (71) und dem Spannungsregler (73) verbunden ist, dadurch gekennzeichnet, dass – der synchrone Speicherbaustein (75) eine chipintegrierte Abschlussschaltung nach einem der Ansprüche 1 bis 8 umfasst.
  10. Speichersystem mit – einer Speichersteuereinheit (81) zum Erzeugen einer Abschlussspannung (VTTP) und – einem synchronen Speicherbaustein (85), der mit der Speichersteuereinheit (81) verbunden ist, dadurch gekennzeichnet, dass – der synchrone Speicherbaustein (85) eine chipintegrierte Abschlussschaltung nach einem der Ansprüche 1 bis 8 umfasst.
  11. Speichersystem mit – einer Speichersteuereinheit (91) und – einer Mehrzahl von synchronen Speicherbausteinen (92, ..., 93, 94), die jeweils mit der Speichersteuereinheit (91) über einen Kanal verbunden sind und eine chipintegrierte Abschlussschaltung umfassen, dadurch gekennzeichnet, dass – die chipintegrierte Abschlussschaltung in nur wenigstens einem (94) der mehreren synchronen Speicherbausteine (92, ..., 93, 94) freigeschaltet ist, der bzw. die am weitesten von der Speichersteuereinheit (91) entfernt ist bzw. sind und die integrierten Abschlussschaltungen in den anderen Speicherbausteinen (92, ..., 93) gesperrt sind.
  12. Speichersystem nach Anspruch 11, dadurch gekennzeichnet, dass die jeweilige chipintegrierte Abschlussschaltung eine solche nach einem der Ansprüche 1 bis 8 ist, wobei das Abschlussfreigabesignal (TE) aktiviert wird, wenn ein im zugehörigen Speicherbaustein integrierter Modusregistersatz gesetzt ist und die Abschlussschaltung gesperrt ist.
  13. Abschlussverfahren für einen synchronen Speicherbaustein, mit dem Schritt: – Installieren eines ersten Abschlusswiderstandes (R-term1) im synchronen Speicherbaustein, dessen eines Ende mit einem Dateneingabe-/Datenausgabeanschluss (DQ) im synchronen Speicherbaustein verbunden ist, gekennzeichnet durch die Schritte: – Installieren eines Abschlussspannungseingangs (VTP) im synchronen Speicherbaustein zum Empfangen einer Abschlussspannung (VTTP) und – selektives Verbinden des anderen Endes des ersten Abschlusswiderstandes (R-term1) mit dem Abschlussspannungseingang (VTP).
  14. Abschlussverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das selektive Verbinden des anderen Endes des ersten Abschlusswiderstandes (R-term1) während eines gültigen Abschnitts von Eingabedaten während Schreibvorgängen des synchronen Speicherbausteins (300, 600) durchgeführt wird.
  15. Abschlussverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das selektive Verbinden des anderen Endes des ersten Abschlusswiderstandes (R-terml) während Perioden durchgeführt wird, die keine Leseperioden des synchronen Speicherbausteins sind.
  16. Abschlussverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das selektive Verbinden des anderen Endes des ersten Abschlusswiderstandes (R-term1) durchgeführt wird, wenn ein im Speicherbaustein integrierter Modusregistersatz von außerhalb des Speicherbausteins gesetzt wird.
  17. Abschlussverfahren nach einem der Ansprüche 13 bis 16, gekennzeichnet durch das Installieren eines zweiten Abschlusswiderstandes (R-term2) im synchronen Speicherbaustein, dessen eines Ende mit dem Dateneingabe-/Datenausgabeanschluss (DQ) verbunden ist und dessen anderes Ende mit dem Abschlussspannungseingang (VTP) verbunden ist.
  18. Abschlussverfahren nach Anspruch 17, dadurch gekennzeichnet, dass der Widerstandswert des zweiten Abschlusswiderstandes (R-term2) wesentlich größer ist als der des ersten Abschlusswiderstandes (R-term1).
  19. Abschlussverfahren nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass die Abschlussspannung (VTTP) von einem Spannungsregler (73) erzeugt wird, der innerhalb eines Systems angeordnet ist, dem der synchrone Speicherbaustein zugeordnet ist, wobei die Abschlussspannung (VTTP) in den Abschlussspannungseingang (VTP) eingegeben wird.
  20. Abschlussverfahren nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass die Abschlussspannung (VTTP) von einer Speichersteuereinheit (81) erzeugt wird, die innerhalb eines Systems angeordnet ist, dem der synchrone Speicherbaustein zugeordnet ist, wobei die Abschlussspannung (VTTP) in den Abschlussspannungseingang (VTP) eingegeben wird.
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